KR0155357B1 - 플래쉬 소거 이피롬 메모리를 위한 새로운 구조 - Google Patents

플래쉬 소거 이피롬 메모리를 위한 새로운 구조 Download PDF

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존 지. 웨브
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Abstract

내용 없음.

Description

플래쉬 소거 이피롬 메모리를 위한 새로운 구조
제1도는 전형적인 선행 기술의 플래쉬 소거 EEPROM 장치의 개략적인 다이아그램.
제2도는 전형적인 선행 기술 EEPROM 셀의 평면도.
제3도는 본 발명의 기술에 따라 구성된 EEPROM 셀의 평면도.
제4도는 본 발명에 따라 구성된 플래쉬 소거 EEPROM의 한 실시 예에 대한 개략적인 다이아그램.
제5도는 본 발명에 따라 구성된 플래쉬 소거 EEPROM의 다른 실시 예에 대한 개략적인 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
100 : EEPROM 회로 106 : 블록 선택 트랜지스터
108 : 프로그래밍/소거 트랜지스터 107 : 게이트 리이드
110 : 패스 트랜지스터 111 : 센스 증폭기
119 : 프로그래밍/소거 제어 회로 120 : VPP 터미널
200 : 셀 201 : 셀 드레인
203 : 금속화 단층 204 : 제1단층
205 : 제2단층 300 : 메모리 셀
302 : 드레인 306 : 소스
400 : 메모리 장치 406 : 블록 선택 트랜지스터
410 : 패스 트랜지스터 411 : 센스 증폭기
본 발명은 메모리 장치에 관한 것이며, 특히 플래쉬 소거 EEPROM 메모리에 관한 것이다.
전기적으로 소거 및 프로그래밍이 가능한 리이드 온리 메모리(Electrically erasable programmable read only memory : EEPROMs)는 본 기술 분야에 잘 알려져 있다. 다른 메모리 장치와 같이 EEPROMs는 복수개의 메모리 셀들을 포함하며, 각각은 하나의 2진수(bit)를 저장할 수 있다. 각 셀에 저장된 2진값은, 셀을 형성하는 MOS 트랜지스터의 부동 게이트(floating gate)상에 적절한 전하를 충전시킴으로써 논리 0(logical zero) 또는 논리 1(logical one)로 프로그램된다. 부동 게이트 상에 저장된 전하를 변환시킴으로써, 부동 게이트 트랜지스터의 제어 게이트에 인가되는 데 필요한 임계 전압은 논리 1 을 표시하는 전압 수준이나 또는 논리 0을 표시하는 전압 수준으로 변화된다. 판독을 위해 메모리 셀에 접근할 때, 논리 1과 관련된 임계 전압 보다 높은 전압이 제어 게이트에 인가되거나, 논리 0과 관련된 임계 전압보다 낮은 전압이 제어 게이트에 인가된다. 이러한 방식으로써, 제어게이트에 인가된 판독 신호와 함께 부동 게이트 트랜지스터가 논리 1을 저장했다면 부동 게이트 트랜지스터는 턴온(Turn on)되고, 논리 0을 저장했다면 턴오프(Turn off)로 잔류한다. 본 기술 분야에 잘 알려져 있는 센스 증폭기가 트랜지스터의 온(on) 또는 오프(off)를 결정하는데 사용된다.
제1도는 전형적인 선행기술 EEPROM 의 개략도이다. 제1도 회로는 메모리 어레이내에 저장된 모든 비트들의 플래쉬 소거를 가능케하며, 즉 셀은 비트-바이-비트(bit-by-bit) 또는 워드-바이-워드(word-by-word) 기초로 기입되고, 어레이는 워드-바이-워드 기초로 판독되며, 또한 어레이는 모든 셀들을 동시에 논리 1 상태로 소거시킴으로써 소거된다. 제1도에 도시된 바와 같이, 플래쉬 소거 EEPROM 회로 (100)는 (101-1)에서 (101-N)에 이르는 복수개의 로우 라인(row line)을 포함하며, (102-1)에서 (102-M)에 이르는 복수개의 칼럼(columns) 또는 비트 라인(bit line)을 포함한다. (105-1-1)에서 (105-N-M)에 이르는 부동 게이트 메모리 셀 트랜지스터의 하나는 각각의 로우 라인 및 비트 라인의 콤비네이션과 관련되어 있다. (105-1-1)에서 (105-N-M)에 이르는 각 메모리 셀 트랜지스터의 제어 게이트는 (101-1)에서 (101-N)에 이르는 관련 로우 라인에 연결된다. 각 메모리 셀 트랜지스터의 드레인(drain)은 관련된 비트 라인에 연결된다.
각 메모리 셀 트랜지스터의 소스(source)는, 이후에 보다 상세히 설명되는 바와 같이 보통 소거 트랜지스터(112)의 드레인에 연결된다.
전원은(102-1)에서 (102-M)에 이르는 각 비트 라인과 (104-1)에서 (104-M)에 이르는 칼럼 선택 트랜지스터에 인가되며, 각각은 개별적으로 (103-1)에서 (103-M)에 이르는 게이트 리이드(gate lead)상에 적절한 칼럼 선택 신호를 수신한다.
(105-1-1)에서 (105-N-M)에 이르는 어레이 트랜지스터의 전체 블록은, 게이트 리이드(107)에 인가된 블록 선택 신호(예를 들면, 블록내에서 개별적인 메모리 셀들을 정하는 최하위 어드레스 비트와 함께, 하나 또는 그 이상의 최상위 어드레스 비트에 기초한 해독 신호(decoded signal))를 수신하는 블록 트랜지스터(106)에 의해 선택된다. 블록 선택 트랜지스터(106)가 턴온될 때 (105-1-1)에서 (105-N-M)에 이르는 메모리 셀을 포함하는 블록이 선택되고, (104-1)에서 (104-M)에 이르는 하나 또는 그 이상의 칼럼 선택 트랜지스터가 턴온될 때는 (102-1)에서 (102-M)에 이르는 비트 라인들 중 필요한 하나가 선택된다. 이러한 점은 적절한 전압이, (102-1)에서 (102-M)에 이르는 비트 라인들 중 필요한 하나에 인가될 수 있도록 한다.
예를 들면, 프로그래밍/소거 제어 회로(119)가 프로그래밍/소거 트렌지스터(108)의 게이트에 신호를 인가하여 트랜지스터(108)를 도전시킬 때, 프로그래밍 전압 VPP(보통 프로그래밍 중에 12볼트이고 소거중에는 77볼트)가 선택된 비트 라인에 선택적으로 인가된다.
마찬가지로, 판독 중에는, 선택된 메모리 셀내에 저장된 비트의 값을 결정하기 위하여 선택된 비트 라인의 전압 수준이 트랜지스터(110)를 경유하여 센스 증폭기(111)에 인가된다.
프로그래밍, 판독 및 소거 모드에서의 회로(100)의 작동은 표(1)에 그려져 있다. 프로그래밍 중에는, 필요한 로우 및 칼럼을 선택적으로 어드레스시킴으로써 메모리 어레이 트랜지스터가 개별적으로 기입된다. 따라서 선택된 로우가 전압(보통 약 14볼트)을 받아들임으로써 로우내의 메모리 트랜지스터를 턴온시킬 수 있게 한다. 동시에, 선택되지 않은 로우들은 각긱 논리 0을 수용하여, 선택되지 않은 로우의 메모리 트랜지스터가 턴온되는 것을 방지한다. 논리 1(부동 게이트가 충전되지 아니하고, 상대적으로 낮은 제어 게이트 임계 전압)을 저장하게 되는 선택된 로우내의 메모리 셀들에 대해서, (104-1)에서 (104-M)에 이르는 관련 칼럼 선택 트랜지스터를 오프상태로 잔류케 함으로써 관련 비트 라인은 논리 0을 받아들인다. 다시 말해 메모리 셀이 논리 1을 저장하게 되는 칼럼은 선택되지 아니한다. 반대로, 논리 0을 저장하게 되는 메모리 셀과 관련된 칼럼은 (104-1)에서 (104-M)에 이르는 관련 칼럼 선택 트랜지스터를 턴온시킴으로써 선택되고, 프로그래밍/소거 제어 회로(119)는 트랜지스터(108)를 턴온시킴으로써 프로그래밍 전압 VPP를 선택된 칼럼에 인가시킨다. 이러한 작용은 논리 1을 저장하게 되는 메모리 트랜지스터를 턴온시키고, 드레인에 인가된 상대적으로 높은 전압 VPP, 소스상의 0볼트 및 제어 게이트에 인가된 고전압(보통 14볼트)과 함께 열 전자(hot electron)가 드레인으로부터 부동 게이트로 튀어나오게 함으로써 제어 게이트 임계 전압을 논리 0과 관련된 임계 전압까지 증가시킨다.
회로(100)를 판독하는 중에 개별적인 메모리 셀은 칼럼 선택 및 로우 선택 신호를 적절히 콤비네이션 함으로써 선택되며, 선택된 메모리 셀 내에 저장된 데이터가 센스 증폭기(111)에 의해 탐지될 수 있게 한다. 따라서 예를 들면, 메모리 셀(105-1-1)내에 저장된 데이터를 판독하려면, (101-2)에서 (101-N)에 이르는 로우 라인에 제로 볼트를 인가시켜 선택되지 않게 하면서, 대략 5볼트인 전압 VCC를 로우 라인(101-1)에 인가시킴으로써 로우 라인(101-1)이 선택된다. 비트 라인(102-1)은 칼럼 선택 트랜지스터(104-1)를 턴온시킴으로써 선택되는 반면, (104-2)에서 (104-M)에 이르는 칼럼 선택 트랜지스터를 턴오프되게 함으로써 (102-2)에서 (102-M)에 이르는 비트 라인은 선택되지 않게 한다. 판독 동작중에는 프로그래밍/소거 트랜지스터(108)가 턴오프되고, 기준 전압 VREF (보통 2.5볼트)가 패스(pass)트랜지스터(110)의 게이트에 인가된다. 이러한 것은 선택된 비트라인(102-1)상의 전압이 센스 증폭기(111)의 입력 리이드로 인가되게 하며, 선택된 메모리 셀(105-1-1)이 논리 0 또는 논리 1을 저장하였는지의 여부를 지시하는 출력 신호를 제공한다.
메모리 셀(105-1-1)이 논리 1을 저장할 때 이것의 제어 게이트 임계 전압은 로우 라인(101-1)에 인가된 판독 전압보다 작으며, 따라서 메모리 셀 트랜지스터(105-1-1)는 턴온되어 센스 증폭기 (111)의 입력 리이드를 트랜지스터(110,106,104-1,105-1-1 및 112)를 통해 낮은 전압으로 된다. 반대로, 메모리 셀(105-1-1)이 논리 0을 저장할 때 제어 게이트 임계 전압은 로우 라인(101-1)에 인가된 판독 전압보다 크고, 메모리 셀 트랜지스터(105-1-1)는 턴온되지 않으며 센스 증폭기(111)의 입력 리이드는 낮은 전압이 되지 아니한다. 따라서 센스 증폭기(111)는 판독용으로 선택된 메모리에 의해 저장된 두 개의 가능한 비트 값을 탐지할 수 있다.
소거중에, (105-1-1)에서 (105-N-M)에 이르는 메모리 셀은 플래쉬 소거되며, 즉 모두 동시에 소거됨으로써 논리 0을 저장한다. 이러한 것은 메모리 트랜지스터의 제어 게이트에 연결된 로우 라인에 0볼트를 인가시키고, 메모리 셀 트랜지스터의 드레인에 연결된 비트 라인에 고전압(보통 17볼트)을 인가시키며, 메모리 셀 트랜지스터의 소스에 연결된 소거 라인을 부동하게 (floating) 둠으로써 이루어진다.
(105-1-1)에서 (105-N-M)에 이르는 메모리 셀의 프로그래밍 및 소거 중에는 상대적으로 높은 전압 VPP가 (102-1)에서 (102-M)에 이르는 선택된 비트 라인에 인가되는 것이 중요하다. 이것은 VPP터미널(120)과 센스 증폭기 (111)의 입력 리이드 사이에 위치한 트랜지스터(110)뿐만 아니라, 터미널(120)과 (101-2)에서 (102-M)에 이르는 비트 라인들 사이의 모든 트랜지스터가 상대적으로 높은 전압 VPP의 사용 때문에 항복(breakdown)하지 않도록 보장하면서 제조될 것을 필요로 한다. 이러한 방식으로 사용되는 MOS 트랜지스터는 상대적으로 높은 전압을 받을 때 게이트화된 다이오드가 항복하게 되며, 물론 이러한 항복은 장치가 적절히 작동되고 긴 시간 동안 신뢰성이 있을 경우 제거되어야만 한다. 게이트화된 다이오드는 게이트 전극하의 PN 접합이다. 게이트 전극이 접지되었을 때의 게이트 다이오드의 항복 전압은 게이트가 접지되지 않을 때의 게이트화된 다이오드의 항복 전압보다 훨씬 낮다. 더군다나 게이트화된 다이오드의 항복 전압은 얇은 게이트 산화물 및 얕은 접합 깊이로써 더욱 낮아지게 된다. 그러한 게이트화된 다이오드 항복 문제를 방지하기 위하여, 이 트랜지스터들은 보통 상대적으로 두꺼운 게이트 산화물(보통 350Å 두께)을 사용하여 형성되고, 이것은 센스 증폭기(111)의 (도시되지 않은) 트랜지스터들과 같은 속도 패스(speed path)내 주변 트랜지스터들에 의해 사용되는 상대적으로 얇은 게이트 산화물과 비교되며, 또한 도시되지는 않았으나 어드레스 버퍼(buffer)의 트랜지스터들과도 비교된다. 이들은 보통 250Å정도의 게이트 산화물 두께를 지닌다. 두꺼운 게이트 산화물의 사용이 높은 프로그래밍/소거 전압 VPP가 인가될 때의 항복 문제에 대해, 이들 트랜지스터가 영향을 받지 않아야 하는 필요성을 충족시키는 반면, 이들 트랜지스터의 이득을 감소시키는 부정적인 효과를 지니며 또한 스위치 속도를 감소시킨다. 센스 증폭기(111)와, (105-1-1)에서 (105-N-M)에 이르는 메모리 어레이 트랜지스터 사이에 위치한 트랜지스터의 스위치 속도가 감소되는 것은 명백히 부정적인 특성인 장치 작동상의 속도를 감소시킨다.
제2도는 N+드레인 확산(diffusion)(201)을 포함하는 전형적인 한 쌍의 선행기술 EEPROM 메모리 셀에 대한 평면도이며, 이것은 전기적인 접촉(202)을 경유하여 금속화된 단층(203)에 연결된다. 또한 셀(200)은 폴리크리스탈린(polycrystalline) 실리콘의 제1단층(204) 및 폴리크리스탈린 실리콘의 제2단층(205)을 포함하고, 상기 제1단층은 EEPROM 메모리 트랜지스터의 부동 게이트의 역할을 하며, 상기 제2단층은 제어 게이트의 역할을 하고, 로우 라인의 부분을 형성한다. 제1도의 개략적인 다이아그램과 관련하여 전술된 바와 같이, 셀(200)의 프로그래밍, 판독 및 소거는 메모리 셀의 드레인(201) 사이드로 부터 모두 수행된다.
본 발명의 기술에 따라, EEPROM 장치의 속도는 특이한 회로 설계 및 작동 방법을 사용함으로써 향상되며, 이것은 메모리 어레이와 센스 증폭기 사이 경로에서 높은 프로그래밍 또는 소거 전압을 인가시켜야할 필요성을 없게 한다. 본 발명의 기술에 따르면, 필요한 경우 그러한 높은 프로그래밍 및 소거 전압을 직접적으로 메모리 어레이에 인가시킴으로써, 메모리 어레이로부터 센스 증폭기로 신호를 전달하는 모든 트랜지스터가 저 전압 장치로서 제조될 수 있게 하고, 작동성의 속도를 증가시키고 따라서 전체적인 메모리 장치의 작동 속도를 증가시킨다. 상대적으로 높은 프로그래밍 및 소거 전압을 메모리 트랜지스터의 소스에 인가시키고 메모리 트랜지스터의 드레인으로부터 판독함으로써 관련된 회로뿐만 아니라 소스 및 드레인도 의도된 기능을 최적화하도록 제조된다.
제4도는 본 발명에 따라 구성된 메모리 장치(400)의 한 실시 예에 대한 개략적인 다이아그램이다. 제3도는 본 발명에 따라 구성된 한 쌍의 EEPROM 메모리 셀에 대한 평면도이며, 여기서 폴리크리스탈린 실리콘의 제1단층은 드레인(301)에 근접하기보다는 소스(306)에 근접하여 위치한 부동 게이트(304)를 형성한다. 본 실시 예에서 판독은 메모리 셀(300)의 드레인(301) 사이드로부터 수행되며 프로그래밍 및 소거는 메모리 셀(300)의 소스(306) 사이드로부터 수행된다.
제4도를 보면, 메모리 장치(400)는 (401-1)에서 (401-N)에 이르는 로우 라인, (402-1)에서 (402-M)에 이르는 비트 라인, (104-1)에서 (104-M)에 이르는 칼럼 선택 트랜지스터 및 (405-1-1)에서 (405-N-M)에 이르는 메모리 어레이 트랜지스터를 포함한다. 블록 선택 트랜지스터(406)는 (405-1-1)에서 (405-N-M)에 이르는 메모리 셀의 블록에 근접하도록 사용된다. 제1도에 도시된 선행기술과 대비하여, (405-1-1)에서 (405-N-M)에 이르는 메모리 셀 트랜지스터는 부동 게이트가 드레인에 근접하기보다는 소스에 근접하여 위치하도록 제조된다. 이러한 것은 높은 프로그래밍 및 소거 전압이 (405-1-1)에서 (405-N-M)에 이르는 메모리 어레이 트랜지스터의 소스에 인가될 수 있게 함으로써. 블록 선택 트랜지스터(406) 및 (104-1)에서 (104-M)에 이르는 칼럼 선택 트랜지스터와 패스 트랜지스터(410)에 대한 높은 프로그래밍/소거 전압 VPP 의 인가를 배제한다. 따라서 비트라인(402-1) 및 (402-M)과 센스 증폭기 (411)사이에 위치한 이들 트랜지스터는 높은 항복 전압에 보장되게끔 제조될 필요가 없으며, 이들 트랜지스터는 높은 이득과 빠른 스위치 속도를 보장하는 상대적으로 얇은(보통 대략 250Å)게이트 산화물을 사용하여 제조될 수 있다.
보다 빠른 작동 속도를 제공하고 노이즈에 대하여 영향을 받지 않도록 하기 위하여, 선택된 메모리 셀을 통하여 판독 작동 중에 판독 전류를 증가시키는 것이 바람직하다. 판독 전류는 드레인 포화 전압 VDSAT에 의존적이며, 여기서
Figure kpo00002
상기에서 VDSAT= 드레인 포화 전압
VGS= 게이트 대 소스 전압
VT= 임계전압
부동 게이트가 드레인에 근접하여 위치한 선행기술 장치에서 판독 전류는 부동 게이트 전압에 의해 제한되며, 이것은 보통 제어 게이트 전압의 60 내지 70%이다. 그러나 본 발명에 따라서, 선행기술에서처럼 드레인보다는 소스에 근접하여 부동게이트를 위치시킴으로써, 판독 작동중에 선택된 메모리 셀을 통한 판독 전류는 증가하고, 이것은 포화 전압 VDSAT가 증가하고 드레인이 부동 게이트 전압보다는 제어 게이트 전압에 의해 영향을 받기 때문이다. 판독 전류를 증가시킴으로써 판독 속도는 증가한다. 부동 게이트를 드레인에 근접시키기보다는 소스에 근접하여 위치시키는 것이 판독 전류를 각 10 내지 15 퍼센트 증가시키는 것으로 측정되었다.
본 발명에 따르면, 칼럼 판독 전압이 증가될 수 있다는 사실 때문에 증가된 속도가 또한 제공되며, 따라서 증가된 판독 전류가 선택된 어레이 트랜지스터를 통해 판독될 메모리 셀의 불필요한 소프트(soft) 기입의 위험성 없이 부가적으로 제공되며, 이는 높은 판독 전압이 부동 게이트에 근접하여 위치하지 않은 드레인에 인가되기 때문이다. 잘 알려진 바와 같이, 판독 싸이클의 많은 회수에 걸쳐, 불필요한 충전을 누적된 전하가 선택되지 않은 트랜지스터의 부동 게이트 상에 위치하도록 함으로써 소프트 한 기입(soft write)을 야기시킨다.
더군다나, 본 발명의 메모리 어레이 트랜지스터를 이용하여 셀을 프로그램시키는 능력을 향상시키기 위한 선행기술 구조의 경우에서 종종 그러한 보다 많은 P+(예: 보론) 이온의 주입(implants)은 메모리 어레이 트랜지스터의 드래인에 대하여는 이루어질 필요가 없으며, 이는 P-N+ 접합보다는 P+N+접합을 지니는 것이 접합에서 최대 피일드로 증가시켜 보다 많은 열전자 발생을 유도하기 때문이다. 그러나, 그러한 이온의 주입은 메모리 어레이 트랜지스터의 소스 사이드 상에서 사용될 수 있으며, 이곳은 본 발명에 따라, 부동 게이트를 충전시킴으로써 프로그래밍이 발생하는 곳이다. 메모리 어레이 트랜지스터의 드레인 상에 이온 주입을 회피함으로써, 비트 라인 캐패시턴스는 감소하고, 따라서 판독 속도를 증가시킨다.
본 발명의 한 실시 예에서, P형 피일드 주입은 메모리 셀 트랜지스터의 소스에 근접하여 수행되지 아니하며, 따라서 소스 접합의 게이트 다이오드 항복 전압을 증가시키고, 접합의 항복에 대한 가능성(susceptibility)을 감소시킬 뿐만 아니라, 소스와 부동 게이트 사이의 Fowler Nordheim 전자 터널 효과의 수행성을 향상시키도록 소스에 보다 큰 전압이 인가될 수 있게 한다. 잘 알려진 바와 같이 Fowler Nordheim 전자 터널 효과는 온도에 대해 독립적이며 높은 전기장(보통 센티미터당 7 내지 10메가볼트)에서만 유효하다. 드레인으로부터의 Fowler Nordheim 터널 효과를 향상시키기 위하여 피일드 주입을 풀백(pull back)하는 등과 같은 것은 선행 기술에서는 불가능하였지만, 이것은 피일드 주입의 풀백이 메모리 어레이 트랜지스터의 드레인 주위에서 수행되었어야만 하기 때문이다. 이러한 점은 비트 라인들 사이의 격리(isolation)를 바람직스럽지 않게 저하시키며, 증가된 누전에 기인하여 메모리 어레이 트랜지스터를 프로그램시키는 능력에 해로운 영향을 끼쳐서 낮은 프로그래밍 전류에 이르게 된다.
선택된 메모리 어레이 트랜지스터의 프로그래밍은 선택되지 않은 로우 라인을 제로 볼트에 유지시키면서 프로그래밍 전압 VPP 을 선택된 로우 라인에 인가시키고, 트랜지스터 (433)를 통해 프로그래밍 전압 VPP를 모든 메모리 어레이 트랜지스터들의 소스에 인가시킴으로써 수행된다. 선택된 칼럼은 이것과 관련된 칼럼 선택 트랜지스터 및 블록 선택 트랜지스터(406)와 트랜지스터(421)를 턴온시킴으로써 접지된다. 이러한 것은 소스로부터 선택된 트랜지스터의 부동 게이트로 전자들이 터널(tunnel)되게끔 한다.
제5도의 실시 예에서, (432-1)에서 (432-M)에 이르는 프로그래밍 세트 트랜지스터들 및 (432-1)에서 (432-M)에 이르는 프로그래밍 리세트 트랜지스터들은 선택된 로우 라인을 따른 소프트 프로그래밍 셀들에 대한 포텐셜을 최소화하는데 사용되지만, 선택되지 않은 칼럼에 따른 것은 제외되며, 이들은 부동(floating)상태로 남아있음으로써 이들의 소스로부터 드레인으로 유동하는 전류에 의해 바람직하지 못하게 충전된다.
제5도의 실시 예에서, 그러한 소프트한 기입은 선택되지 않은 비트 라인들을 선충전(precharge)시킴으로써 방지되며, 따라서 전류가 선택되지 않은 메모리 어레이 트랜지스터를 통해 유동하는 것을 방지하게 되고, 선택된 메모리 어레이 트랜지스터의 프로그래밍 중에, 선택되지 않은 트랜지스터 부동 게이트의 어떠한 충전량도 방지한다. 제5도의 실시 예에서, 예를 들면 트랜지스터(405-1-1)와 같은 선택된 메모리 어레이 셀을 프로그래밍하는 것은 처음에 PRGSET신호를 리이드(432)에 인가시킴으로써 수행되고, 따라서 (432-1)에서 (432-M)에 이르는 선충전 트랜지스터들을 턴온시키게 되며 이것은 예정된 전압(예를 들면 10볼트)을 (402-1)에서 (402-M)에 이르는 비트 라인에 각기 인가시킨다. PRGSET신호는 이후에 낮아짐으로써 (402-1)에서 (402-M)에 이르는 비트 라인을 선충전되게 하면서, (432-1)에서 (432-M)에 이르는 트랜지스터들을 턴오프시킨다. 이후에 트랜지스터(421)가 턴온됨으로써, 선택된 비트 라인(402-1)을 전도(conducting) 칼럼 선택 트랜지스터(104-1) 및 블록 선택 트랜지스터(406)를 통해 방전되게 한다. 선택되지 않은 (402-2)에서 (402-M)에 이르는 칼럼은 선충전되어 유지되며, 이것은 (104-12)에서 (104-M)에 이르는 칼럼 선택 트랜지스터가 턴오프되기 때문이다. 소스 풀 다운(pull down)트랜지스터(442)는 턴오프되며, 트랜지스터(443)를 통해 프로그래밍 전압 VPP는 (405-1-1)에서 (405-N-M)에 이르는 모든 메모리 어레이 트랜지스터의 소스에 인가된다. 선택된 메모리 어레이 트랜지스터(405-1-1)는 전류를 소스로부터 드레인으로 도전시킴으로써 전하를 부동 게이트상에 위치시킨다. 그러나 잔류하는, 선택되지 않은 메모리 어레이 트랜지스터는 전류를 도전시키지 않으며, 이것은 드레인들이 (402-2)에서 (402-M)에 이르는 선충전된 비트 라인들에 연결됨으로써 전하가 부동 게이트로 도입되는 것을 방지하고 소프트 기입 에러를 방지하기 때문이다. 메모리 어레이 트랜지스터(405-1-1)가 프로그램되었을 때, 트랜지스터(443)는 턴오프되며 트랜지스터(442)는 턴온되고, 따라서 (405-1-1)에서 (405-N-M)에 이르는 메모리 어레이 트랜지스터의 소스를 접지 연결되게끔 연결시킨다. (402-2)에서 (402-M)에 이르는 비트 라인 PRG리세트 신호를 리드(422)에 인가시킴으로써 방전되며, 따라서 (432-1)에서 (423-M)에 이르는 리세트 트랜지스터들을 턴온시킨다. 선택적인 실시 예에서는 (423-1)에서 (423-M)에 이르는 리세트 트랜지스터들이 사용되지 않으며, 비트 라인들은 트랜지스터(421)가 턴온되어 있는 동안 (104-1)에서 (104-M)에 이르는 모든 칼럼 선택 트랜지스터를 활용할 수 있게 됨으로써 방전된다.
상기 발명은 명확한 이해를 목적으로 도면과 실례로써 상세히 설명되었음에도 불구하고, 본 기술 분야에 숙련된 이들에게는 본 발명의 적용예에 비추어 변화나 수정이 첨부된 청구범위 영역 내에서 실시될 수 있으리라는 것이 자명하다.
Figure kpo00003
Figure kpo00004

Claims (28)

  1. 메모리 셀을 포함하며, 상기 메모리 셀은, 소스(source) 영역, 상기 소스 영역으로부터 이격된 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역상에 배치되고 제 1의 유전층에 의해 상기 채널 영역으로부터 분리된 부동게이트 전극으로서, 부동 게이트(floating gate) 전극, 과 상기 소스 영역에 근접한 상기 채널 영역의 부분 사이의 전하 이동을 허용하도록 상기 소스 영역에 근접 배치되고, 부동 게이트 전극, 과 상기 드레인 영역에 근접한 상기 채널 영역의 부분 사이의 전하 이동을 방지하도록 상기 드레인 영역으로부터 이격 배치되어있는 부동 게이트 전극, 상기 채널 영역 및 상기 부동 게이트 전극상에 배치되고, 제2의 유전 층에 의해 상기 채널 영역과 상기 부동 게이트 전극으로부터 분리된 제어 게이트 전극, 상기 부동 게이트 전극상에 저장된 전하를 선택적으로 변화시킴으로써 상기 메모리 셀의 제어 게이트 임계 전압을 변경시키기 위하여 상기 소스 영역에 연결된 프로그래밍 수단, 및 상기 제어 게이트 전극, 소스 영역 및 드레인 영역에 대한 한 세트의 판독 전압들의 인가에 응답하여 상기 채널 영역을 통하는 전류량을 결정하도록 상기 드레인 영역에 연결된 판독 수단(reading means)을 포함하는 메모리 장치.
  2. 제1항에 있어서, 프로그래밍 중에, 상기 소스 영역에 근접한 상기 채널 영역 부분으로부터 상기 부동게이트 전극으로의 열전자 주입을 증가시키도록 상기 소스 영역이 상대적으로 고도로 도프(dope)된 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 드레인 영역이 상대적으로 고도로 도프되지 않음으로써 기생 드레인 캐패시턴스(parasitic drain capacitance)를 감소시키는 메모리 장치.
  4. 제1항에 있어서, 프로그래밍 중에, 상기 프로그래밍 수단에 의해 상기 소스 영역에 인가된 프로그래밍 전압보다 작은 항복 전압을 지니는 트랜지스터들을 상기 판독 수단이 포함하는 메모리 장치.
  5. 제1항에 있어서, 상기 소스 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않은 소스 피일드 영역을 부가적으로 포함하고, 상기 소스 피일드 영역은 고도로 도프되지 않음으로써 상기 영역의 게이트된 다이오드 항복 전압을 증가시키는 메모리 장치.
  6. 제1항 또는 제5항에 있어서, 상기 드레인 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않은 드레인 피일드 영역을 부가적으로 포함하고, 상기 드레인 피일드 영역은 상대적으로 고도로 도프됨으로써 상기 드레인 영역의 결기(isolation)를 증가시키는 메모리 장치.
  7. 제1항에 있어서, 상기 프로그래밍 수단은 전자들을 상기 부동 게이트 전극에 부가시키는 역할을 함으로써 제 1방향에서 상기 메모리 트랜지스터의 제어 게이트 임계 전압을 변경시키고, 상기 부동 게이트 전극으로부터 전자들을 제거하는 역할을 함으로써 상기 제 1방향과 반대인 제 2방향에서 상기 메모리 트랜지스터의 제어 게이트 임계 전압을 변경시키는 메모리 장치.
  8. 복수개이 비트(bit)라인들, 복수개의 워드(word)라인들, 상기 비트 라인들 중 필요한 하나를 선택하고 잔여 비트 라인들을 선택하지 않기 위한 비트 라인 어드레스 수단, 상기 워드 라인들 중 필요한 하나를 선택하고 잔여 워드 라인들을 선택하지 않기 위한 워드 라인 어드레싱 수단, 및 비트 라인-워드 라인 쌍과 각기 독자적으로(uniquely) 연계된 복수개의 메모리 셀들로서, 각각의 메모리 셀이, 소스 영역, 상기 소스 영역으로부터 이격배치되고, 상기 메모리 셀과 연계된 비트 라인에 연결된 드레인 영역, 상기 소스와 상기 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역상에 배치되어 있으며 상기 소스 영역에 근접하고 상기 드레인 영역에 근접하지 않은 부동 게이트 전극으로서, 제1의 유전층(dielectric layer)에 의해 상기 채널로부터 분리되어 있는 부동 게이트 전극, 상기 채널 영역 및 상기 부동 게이트 전극상에 배치되어 있으며 제2의 유전층에 의해 상기 채널 영역 및 상기 부동 게이트 전극으로부터 분리되는 제어 게이트 전극으로서, 상기 메모리 셀과 연계된 워드 라인에 연결되는 제어 게이트 전극, 선택된 메모리 셀의 상기 부동 게이트 전극상에 저장된 전하를 선택적으로 변화시킴으로써, 선택된 메모리 셀의 제어게이트 한계 전압을 변경시키도록 선택된 메모리 셀의 상기 워드라인 및 상기 소스 영역사이에 프로그래밍 전위를 인가시키는 프로그래밍 수단, 및 상기 선택된 비트 라인에 연결되는 입력 리이드(lead), 및 상기 선택된 메모리 셀내에 저장된 데이터를 나타내는 출력신호를 제공하기 위한 출력 리이드를 지닌 센스 증폭기를 포함하는 복수개의 메모리 셀을 포함하는 메모리 장치.
  9. 제1항에 있어서, 프로그래밍 중에 상기 소스 영역에 근접한 상기 채널 영역의 부분으로부터 상기 부동 게이트 전극으로의 열전자 주입을 증가시키도록 상기 소스 영역이 상대적으로 고도로 도프된 메모리 장치.
  10. 제8항 또는 제9항에 있어서, 상기 드레인 영역이 상대적으로 고도로 도프되지 않음으로써 기생 드레인 캐패스턴스를 감소시키는 메모리 장치.
  11. 제8항에 있어서, 상기 비트라인 어드레싱 수단이 프로그래밍 중에 상기 프로그래밍 수단에 의해 상기 소스 영역에 인가된 프로그래밍 전압보다 낮은 항복 전압을 지니는 트랜지스터들을 포함하는 메모리 장치.
  12. 제8항에 있어서, 상기 소스 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않은 소스 피일드 영역을 부가적으로 포함하고, 상기 소스 피일드 영역은 고도로 도프되지 않음으로써 상기 소스 영역의 게이트된 다이오드 항복 전압을 증가시기는 메모리 장치.
  13. 제8항 또는 제12항에 있어서, 상기 드레인 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않은 드레인 피일드 영역을 부가적으로 포함하고, 상기 드레인 피일드 영역은 상대적으로 고도로 도프됨으로써 상기 드레인 영역의 격리(isolation)를 증가시키는 메모리 장치.
  14. 제13항에 있어서, 상기 드레인 피일드 영역은 근접한 드레인 영역들 사이의 격리를 제공하는 역할을 하는 메모리 장치.
  15. 제8항에 있어서, 상기 프로그래밍 수단은 전자들을 상기 부동 게이트 전극에 부가하는 역할을 함으로써 제1방향에서 상기 메모리 트랜지스터의 제어 게이트 임계 전압을 변경시키고, 상기 부동 게이트 전극으로부터 전자들을 제거하는 역할을 함으로써 상기 제1방향과 반대인 제2방향에서 상기 메모리 트랜지스터의 제어 게이트 임계 전압을 변경시키는 메모리 장치.
  16. 제8항에 있어서, 상기 선택된 비트 라인과 연계된 상기 메모리 셀들 중 필요한 하나를 프로그래밍시키기 위해 상기 비트 라인들 중 선택된 하나를 어드레스하기에 앞서, 상기 비트 라인들을 선충전(precharge)하기 위한 수단을 부가적으로 포함하는 메모리 장치.
  17. 제16항에 상기 선충전을 위한 수단은, 선충전 전위를 제공하기 위한 선충전 소스, 및 상기 비트라인들 중 하나와 각기 독자적으로 연계된 복수개의 선충전 트랜지스터들로서, 각각의 선충전 트랜지스터가, 상기 비트 라인에 연결된 소스, 상기 선충전 소스에 연결된 드레인 및 선충전 제어 신호를 제공하기 위한 수단에 연결된 제어 게이트를 지니는 복수개의 선충전 트랜지스터들을 포함하는 메모리 장치.
  18. 제16항에 있어서, 모든 잔여 비트 라인들을 선충전된 채로 두는 동안, 프로그래밍을 위해 상기 선택된 비트 라인을 방전시키는 수단을 부가적으로 포함하는 메모리 장치.
  19. 제18항에 있어서, 상기 방전 수단은, 상기 복수개의 선충전 트랜지스터들의 상기 드레인들에 연결된 소스, 방전 전위에 연결된 드레인 및 방전 신호를 수신하도록 연결된 제어 게이트를 지니는 하나의 트랜지스터를 포함하는 메모리 장치.
  20. 제17항에 있어서, 상기 선충전 트랜지스터들이 상기 프로그래밍 전위보다 큰 항복 전압을 지니는 메모리 장치.
  21. 제18항 또는 제19항에 있어서, 상기 방전 수단이, 상기 프로그래밍 전위보다 큰 항복 전압을 지니는 트랜지스터들을 포함하는 메모리 장치.
  22. 반도체 재료에서 소스 영역을 형성하는 단계, 상기 반도체 재료에서 상기 소스 영역으로부터 이격 배치된 드레인 영역을 형성함으로써 상기 소스 영역과 상기 드레인 영역 사이에 채널 영역을 형성하는 단계, 상기 채널 영역상에 제1의 유전층(dielectric layer)을 형성하는 단계, 상기 채널 영역상에 배치되고 제1의 유전층에 의해 상기 채널 영역으로부터 분리된 부동 게이트 전극으로서, 상기 소스 영역에 근접한 상기 채널 영역의 부분과 부동 게이트 전극 사이의 전하이동을 허용하도록 상기 소스 영역에 근접배치되고, 상기 드레인 영역에 근접한 상기 채널 영역의 부분과 부동 게이트 전극 사이의 전하 이동을 방지하도록 상기 드레인 영역으로부터 이격배치되어 있는 상기 부동 게이트 전극을 형성하는 단계, 상기 부동 게이트 전극 상에 제2의 유전층을 형성하는 단계, 및 상기 제2의 유전층상에 제어 게이트 전극을 형성하는 단계를 포함하는 메모리 장치 제조방법.
  23. 제22항에 있어서, 프로그래밍 중에, 상기 소스 영역에 근접한 상기 채널 영역의 부분으로부터 상기 부동 게이트 전극으로의 열전자 주입을 증가시키도록, 상기 소스 영역을 형성하는 단계가 상대적으로 고도로 도프된 소스 영역을 형성하는 단계를 포함하는 메모리 장치 제조 방법.
  24. 제22항 또는 제23항에 있어서, 상기 드레인 영역을 형성하는 단계는 상대적으로 고도로 도프되지 않음으로써, 기생 드레인 캐패시턴스(parasitic drain capacitance)를 감소시키는 드레인 영역을 형성하는 단계를 포함하는 메모리 장치 제조 방법.
  25. 제23항에 있어서, 상기 제어 게이트 전극, 소스 영역 및 드레인 영역에 대한 한 세트의 판독 전압의 인가에 응답하여 상기 채널 영역을 통한 전류량을 결정하도록 상기 드레인 영역에 연결된 판독 수단을 형성하는 단계를 부가적으로 포함하고, 상기 판독 수단은 프로그래밍 중에 상기 프로그래밍 수단에 의해 상기 소스 영역에 인가된 프로그래밍 전압보다 작은 항복 전압을 지니는 트랜지스터들을 포함하는 메모리 장치 제조 방법.
  26. 제22항에 있어서, 상기 소스 영역의 최소한 일부에 근접하고 상기 채널 영역에는 근접하지 않은 소스 피일드 영역을 형성하는 단계는 부가적으로 포함하고, 상기 소스 피일드 영역은 고도로 도프되지 않음으로써 상기 영역의 게이트된 다이오드 항복 전압을 증가시키는 메모리 장치 제조 방법.
  27. 제23항 또는 제26항에 있어서, 상기 드레인 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않음으로써 상기 드레인 영역의 격리를 증가시키는 드레인 피일드 영역을 형성하는 단계를 부가적으로 포함하는 메모리 장치 제조 방법.
  28. 소스 영역, 상기 소스 영역으로부터 이격 배치된 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역상에 배치되고 제1의 유전층에 의해 상기 채널 영역으로부터 분리된 부동 게이트 전극으로서, 상기 소스 영역에 근접한 상기 채널 영역의 부분과 부동 게이트 전극 사이의 전하 이동을 허용하도록 상기 소스 영역에 근접 배치되고, 상기 드레인 영역에 근접한 상기 채널 영역의 부분과 부동 게이트 전극 사이의 전하 이동을 방지하도록 상기 드레인 영역으로부터 이격 배치되어 있는 부동 게이트 전극, 및 상기 채널 영역 및 상기 부동 게이트 전극상에 배치되고 제2의 유전층에 의해 상기 채널 영역 및 상기 부동 게이트 전극으로부터 분리되어 있는 제어 게이트 전극을 포함하는 메모리 장치를 작동시키는 방법으로서, 상기 부동 게이트 전극상에 저장된 전하를 변화시키도록 한 세트의 프로그래밍 전압을 상기 제어 게이트 전극 및 상기 소스 영역에 인가시킴으로써, 상기 메모리 장치의 제어 게이트 임계 전압 을 변경시켜 상기 메모리 장치 내에 데이터를 저장하는 단계, 및 상기 제어 게이트 전극, 소스 영역 및 드레인 영역에 인가된 한 세트의 판독 전압에 응답하여 상기 채널 영역을 통한 전류를 상기 드레인 영역에서 감지함으로써 상기 메모리 장치 내에 저장된 상기 데이터의 상태를 결정하는 단계를 포함하는 메모리 장치 작동 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69129492T2 (de) * 1990-10-02 1998-11-05 Toshiba Kk Halbleiterspeicher
US5241507A (en) * 1991-05-03 1993-08-31 Hyundai Electronics America One transistor cell flash memory assay with over-erase protection
US5166562A (en) * 1991-05-09 1992-11-24 Synaptics, Incorporated Writable analog reference voltage storage device
US5541878A (en) * 1991-05-09 1996-07-30 Synaptics, Incorporated Writable analog reference voltage storage device
JP3375087B2 (ja) * 1991-10-21 2003-02-10 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
US5293328A (en) * 1992-01-15 1994-03-08 National Semiconductor Corporation Electrically reprogrammable EPROM cell with merged transistor and optiumum area
FR2688333B1 (fr) * 1992-03-06 1994-04-29 Sgc Thomson Microelectronics S Dispositif et procede d'effacement par secteurs d'une memoire flash eprom.
KR960006748B1 (ko) * 1993-03-31 1996-05-23 삼성전자주식회사 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로
DE69305986T2 (de) * 1993-07-29 1997-03-06 Sgs Thomson Microelectronics Schaltungsstruktur für Speichermatrix und entsprechende Herstellungsverfahren
US5427963A (en) * 1993-12-10 1995-06-27 Advanced Micro Devices, Inc. Method of making a MOS device with drain side channel implant
US5376573A (en) * 1993-12-10 1994-12-27 Advanced Micro Devices, Inc. Method of making a flash EPROM device utilizing a single masking step for etching and implanting source regions within the EPROM core and redundancy areas
US5581485A (en) * 1994-12-08 1996-12-03 Omni Microelectronics, Inc. Analog vector distance measuring and vector quantization architecture
US5920296A (en) * 1995-02-01 1999-07-06 Pixel International Flat screen having individually dipole-protected microdots
US5801076A (en) * 1995-02-21 1998-09-01 Advanced Micro Devices, Inc. Method of making non-volatile memory device having a floating gate with enhanced charge retention
KR0172403B1 (ko) * 1995-11-15 1999-03-30 김광호 불휘발성 반도체 메모리의 데이타 리드회로
US5828603A (en) * 1997-04-23 1998-10-27 Atmel Corporation Memory device having a power supply-independent low power consumption bit line voltage clamp
JPH10312694A (ja) * 1997-05-08 1998-11-24 Oki Electric Ind Co Ltd 半導体不揮発性メモリおよびそのための電源回路
US6175520B1 (en) 1997-05-30 2001-01-16 Alliance Semiconductor Corporation Nonvolatile memory array having local program load line repeaters
US6031765A (en) * 1999-04-22 2000-02-29 Aplus Flash Technology, Inc. Reversed split-gate cell array
US6181607B1 (en) 1999-04-22 2001-01-30 Aplus Flash Technology, Inc. Reversed split-gate cell array
US6977841B2 (en) * 2002-11-21 2005-12-20 Micron Technology, Inc. Preconditioning of defective and redundant columns in a memory device
US8324667B2 (en) * 2004-01-05 2012-12-04 International Business Machines Corporation Amplifiers using gated diodes
US7116594B2 (en) * 2004-09-03 2006-10-03 International Business Machines Corporation Sense amplifier circuits and high speed latch circuits using gated diodes
JP4642030B2 (ja) * 2004-09-30 2011-03-02 スパンション エルエルシー 半導体装置及びその制御方法
US20090307140A1 (en) 2008-06-06 2009-12-10 Upendra Mardikar Mobile device over-the-air (ota) registration and point-of-sale (pos) payment
US7995384B2 (en) 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US8862767B2 (en) 2011-09-02 2014-10-14 Ebay Inc. Secure elements broker (SEB) for application communication channel selector optimization

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6046554B2 (ja) * 1978-12-14 1985-10-16 株式会社東芝 半導体記憶素子及び記憶回路
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US4852062A (en) * 1987-09-28 1989-07-25 Motorola, Inc. EPROM device using asymmetrical transistor characteristics

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