KR900008528A - 플래쉬 소거 이피롬 메모리를 위한 새로운 구조 - Google Patents

플래쉬 소거 이피롬 메모리를 위한 새로운 구조 Download PDF

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Abstract

내용 없음.

Description

플래쉬 소거 이피롬 메모리를 위한 새로운 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명 기술에 따라 구성된 EPROM셀의 평면도.
제4도는 본 발명에 따라 구성된 플래쉬 소거 EEPROM의 한 실시예에 대한 개략적인 다이아그램.

Claims (28)

  1. 메모리 셀을 포함하며, 상기 메모리 셀은, 포쏘(sourcr)영역, 상기 쏘스 영역으로 부터 이격된 드레인 영역, 상기 쏘스 영역과 상기 드레인 영역 사이에 위치한 채널 영역, 보동 게이트(floating gate)전극과, 상기 쏘스 영역에 근접한 상기 채널 영역의 부분 사이에서 전하 이동이 가능하도록 상기 쏘스 영역에 충분히 근접하고, 상기부동 게이트 전극과 상기 드레인 영역에 근접한 상기 채널영역의 부분 사이에서 전하 이동을 방지하도록 상기 드레인 영역으로 부터 충분히 이격되어 상기 채널 영역위에 위치한 부동 게이트 전극, 상기 채널 영역 및 상기 부동 게이트 전극위에 위치하고, 제2의유전 층에 의해 상기 채널 영역과 상기 부동 게이트로 부터 분리된 제어게이트 전극, 상기 부동 게이트 전극상에 전하를 선택적으로 변화시킴으로써 상기 메모리 셀의 제어 게이트 임계 전압을 변경시키기 위하여 상기 쏘스 영역에 연결된 프로그래밍 수단 및 상기 제어 게이트 전극, 쏘스 영역 및 드레인 영역에 대한 판독 전압들의 전압들의 인가에 응답하여 상기 채널 영역을 통하는 전류량을 결정하도록 상기 드레인 영역에 연결된 판독수단(reading means)등으로 구성되는 메모리 장치.
  2. 제1항에 있어서, 프로그래밍 중에, 상기 쏘스 영역에 근접한 상기 채널 영역 부분으로 부터 상기 부동게이트로의 열 전자 분사를 증가시키도록 상기 쏘스 영역이 상대적으로 고도로 도프(dope)된 메모리 장치.
  3. 제1항 또는 2항에 있어서, 상기 드레인 영역이 상대적으로 고도로 도프되지 않으로써 기생 드레인 캐패시턴스(parasitic drain capacitance)를 감소시키는 메모리 장치.
  4. 제1항에 있어서, 프로그래밍중에, 상기 프로그래밍 수단에 의해 인가된 프로그래밍 전압 보다 작은 항복 전압을 지니는 트랜지스터들을 상기 판독 수단이 포함하는 메모리 장치.
  5. 제1항에 있어서, 상기 쏘스 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않음으로써 상기 영역의 게이트된 다이오드 항복 전압을 증가시키는 메모리 장치.
  6. 제1항 또는 5항에 있어서, 상기 드레인 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않은 드레인 피일드 영역을 포함하고, 상기 드레인 피일드 영역은 상대적으로 고도로 도프됨으로써 상기 드레인 영역의 격리(isolation)를 증가시키는 메모리 장치.
  7. 제1항에 있어서, 상기 프로그래밍 수단은 전자를 상기 부동 게이트 전극에 부가시키는 역할을 함으로써 제1 방향에서 상기 멤뢰 트랜지스터의 제어 게이트 임계전압을 변환시키고, 또한 상기 부동 게이트 전극으로 부터 전자들을 제거하는 역할을 함으로써 상기 제1방향과 반대인 제2방향에서 상기 메모리 트랜지스터의 제어 게이트 임계전압을 변환시키는 메모리 장치.
  8. 복수개의 비트(bit)라인들, 복수개의 워드(word)라인들, 상기 비트 라인들중 필요한 하나를 선택하고 잔여 비트 라인들을 선택하지 않기 위한 비트 라인어드레싱 수단, 상기 워드 라인들중 필요한 하나를 선택하고 잔여 워드 라인들을 선택하지 않기 위한 워드라인 어드레싱 수단, 비트 라인-워드 라인 쌍과 각기 독자적으로 (uniquely)연계된 복수개의 메모리 셀들을 포함하고, 상기 메모리 셀들은, 쏘스 영역, 상기 쏘스 영역으로부터 이탈되어 위치되고, 상기 메모리 셀과 연계된 비트 라인에 연결된 드레인 영역, 상기 쏘스와 상기 드레인 영역 사이에 위치한 채널영역, 상기 쏘스 영역에 근접하고 상기 드레인 영역에 근접하지 않으며 제1의 유전층(dielectric layer)에 의해 상기 채널로 부터 분리되는, 상기 채널 영역위에 위한 부동 게이트 전극, 상기 채널 영역 및 상기 부동 게이트 전극위에 위치하고 제2의 유전층에 의해 상기 채널 영역 및 상기 부동 게이트 전극으로 부터 분리되며, 상기 메모리 셀과 인계된 워드 라인에 연결되는 제어 게이트 전극, 상기 설택된 메모리 셀의 상기 부동 게이트 전극상에 저장된 전하내에서 선택적으로 변화를 일으키도록 상기 쏘스 영역과 메모리 셀의 상기 워드 라인사이에 프로그래밍 포텐셀을 인가시킴으로써, 상기 선택된 메모리 셀의 제어 게이트 임계 전압을 변환시키기 위한 프로그래밍 수단 및 상기 선택된 비트 라인에 연결되는 입력 리이드(lead) 및, 상기 선택된 메모리 셀내에 저장된 데이타를 지시하는 출력 신호를 제공하기 위한 출력 리이드를 지닌 센스 중폭기등을 포함하는 메모리 장치.
  9. 제1항에 있어서, 프로그래밍중에 상기 쏘스 영역에 근접한 상기 채널 영역의 부분으로 부터 상기 부동 게이트로의 열 전자 분사를 증가시키도록 상기 쏘스 영역이 상대적으로 고도로 도포된 메모리 장치.
  10. 제8항 또는 9항에 있어서, 상기 드레인 영역이 상대적으로 고도로 도프되지 아니함으로써 기생 드레인 캐퍼시턴스를 감소시키는 메모리 장치.
  11. 제8항에 있어서, 프로그래밍 중에, 상기 비트라인 어드레싱 수단이 상기 프로그래밍 수단에 의해 상기 쏘스영역에 인가되는 프로그래밍 전압보다 낮은 항복 전압을 지니는 트랜지스터를 포함하는 메모리 장치.
  12. 제8항에 있어서, 상기 쏘스 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않는 쏘스 피일드영역을 포함하고, 상기 쏘스 피일드 영역은 고도로 도프되지 않음으로써 상기 쏘스 영역의 게이트된 다이오드 항복 전압을 증가시키는 메모리 장치.
  13. 제8항 또는 12항에 있어서, 상기 드레인 영역의 최소한 일부에 근접하고 상기 채널 영역에 근접하지 않은 드레인 피일드 영역을 포함하고, 상기 드레인 피일드 영역은 상대적으로 고도로 도프됨으로써 상기 드레인 영역의 격리 (isolation)를 증가시키는 메모리 장치.
  14. 제13항에 있어서, 상기 드레인 피이들 영역은 근접한 드레인 영역들 사이에 격리를 제공하는 역할을 하는 메모리 장치.
  15. 제8항에 있어서, 상기 프로그래밍 수단은 전자를 상기 부동 게이트 전극에 부가하는 역할을 함으로써 제1방향에서 상기 메모리 트랜지스터의 제어 게이트 임계전압을 변환시키는 상기 부동 게이트 전극으로 부터 전자를 제거하는 역할을 함으로써 상기 제1방향과 반대인 제2방향에서 상기 메모리 트랜지스터의 제어 게이트 임계전압을 변환시키는 메모리 장치.
  16. 제8항에 있어서, 상기 선택된 비트 라인과 인계된 상기 메모리 셀들의 필요한 하나를 프로그래밍시키기 위한 상기 비트 라인들중 선택된 하나를 어드레스 하기에 앞서, 상기 비트 라인들을 선충전(precharge)하기 위한 수단을 포함하는 메모리 장치.
  17. 제16항에 있어서, 상기 선충전을 위한 수단은, 선충전 포텐선을 제공하기 위한 선충전 쏘스 및, 복수개의 선충전 트랜지스터틀을 포함하고, 트랜지스터 각각은 독자적으로 상기 비트 라인들의 하나와 연계되고, 상기 비트 라인에 연결된 쏘스, 상기 선충전 쏘스에 연결된 드레인 및, 선충전 제어신호를 제공하기 위한 수단에 연결된 제어 게이트를 지니는 메모리 장치.
  18. 제16항에 있어서, 모든 잔여 비트 라인들을 선충전된 채로 두는 동안, 프로그래밍을 위한 상기 선택된 비트라인들을 방전시키는 수단을 포함하는 메모리 장치.
  19. 제18항에 있어서, 상기 방전 수단이 트랜지스터를 포함하며, 이 트랜지스터는 상기 복수개의 선충전 트랜지스터를 상기 드레인에 언결된 쏘스, 방전 포텐설에 연결된 드레인 및 방전 신호를 수신 하도록 연결된 제어게이트를 지니는 메모리 장치.
  20. 제17항에 있어서, 상기 선충전 트랜지스터들이 상기 프로그래밍 포텐셜 보다 큰 항복 전압을 지니는 메모리 장치.
  21. 제18항 또는 19항에 있어서, 방전을 위한 상기 수단이, 상기 프로그래밍 포텐셜 보다 큰 항복 전압을 지니는 트랜지스터들을 포함하는 메모리 장치.
  22. 메모리 장치의 제조가, 반도체 재료에서 쏘스 영역을 형성하는 단계, 상기 반도체 재료에서 상기 쏘스 영역으로 부터 이탈되어 위치한 드레인 영역을 형성함으로써 상기 쏘스 영역과 상기 드레인 영역 사이에 채널 영역을 형성하는 단계, 상기 채널 영역위에 제1의 유전층(dielectric layer)을 형성하는 단계, 상기 쏘스 영역에 근접한 상기 채널 영역의 부분과 상기 부동 게이트 전극 사이에서 전하 이동이 가능하도록 상기 쏘스 영역에 충분히 근접하고, 상기 드레인 영역에 근접한 상기 채널 영역의 부분과 상기 부동 게이트 전극 사이에서 전하 이동을 방지하도록 상기 드레인 영역으로 부터 충분히 이격된, 상기 채널 영역위의 부동 게이트 전극을 형성하는 단계 상기 부동 게이트 전극위에 제2의 유전층을 형성하는 단계 및, 상기 제2의 유전층위에 제어 게이트 전극을 형성하는 단계등을 포함하는 방법.
  23. 제22항에 있어서, 프로그래밍중에, 상기 쏘스 영역에 근접한 상기 채널 영역의 부분으로 부터 상기 부동게이트로의 열 전자 분사를 증가시키도록, 쏘스 영역을 형성하는 상기 단계가 상대적으로 고도로 도프된 쏘스영역을 형성하는 단계를 포함하는 방법.
  24. 제22항 또는 제23항에 있어서, 상기 드레인 영역이 상대적으로 고도로 도프되지 않은 드레인영역을 형성하는 단계를 포함함으로써, 기생 드레인 캐패시턴스(parasitic drain capactitance)를 감소시키는 방법.
  25. 제23항에 있어서, 상기 제어 게이트 전극, 쏘스 영역 및, 드레인 영역에 대한 일련의 판독 전압의 인가에 응답하여 상기 채널 영역을 통한 전류 유동량을 결정하도록 상기 드레인 영역에 연결된 판독 수단을 헝성하는데 단계를 포함하고, 상기 판독 수단은 프로그래밍 중에 상기 프로그래밍 수단에 의해 인가된 프로그래밍 전압보다 작은 항복 전압을 지니는 트랜지스터들을 포함하는 방법.
  26. 제22항에 있어서, 상기 쏘스 영역의 최소한 한 부분에 근접하는 상기 채널 영역에는 근접하지 않은 쏘스피일드 영역을 형성하는 단계를 포함하고, 상기 쏘스 피일드 영역은 고도로 도프되지 않으로써 상기 영역의 게이트된 다이오드 항복 전압을 증가시키는 방법.
  27. 제23항 또는 26항에 있어서, 상기 드레인 영역의 최소한 힐부에 근접하고 상기 채널 영역에 근접하지 않은 드레인 피일드 영역을 형성하는 단계를 포함함으로써 상기 드레인 영역의 격리를 증가시키는 방법.
  28. 쏘스 영역, 상기 쏘스 영역으로 부터 이탈되어 위치한 드레인 영역, 상기 쏘스 영역과 상기 드레인 영역 사이에 위치한 채널영역, 상기 쏘스 영역에 근접한 상기 채널 영역의 부분과 상기 부동게이트 전극사이에서 전하 이동이 가능하도록 상기 쏘스 영역에 충분히 근접하고, 상기 드레인 영역에 근접한 상기 채널 영역의 부분과 상기 부동 게이트 전극 사이에서 전하 이동을 방지하도록 상기 드레인 영역으로 부터 충분히 이격되며, 제1의 유전층에 의해 상기 채널로 부터 분리되어 있는, 상기 채널 영역위에 위치한 부동 게이트 전극 및 상기 채널 영역 및 상기 부동 게이트 전극위치에 위치하고 제2의 유전층에 의해 상기 채널영역 및 상기 부동 게이트 전극으로 부터 분리되어 있는 제어 게이트 전극등을 포함하는 메모리 장치를, 상기 부동 게이트 전극상에 저장된 전하에서 변화를 일으키도록 일련의 프로그래밍 전압을 상기 제어 게이트 전극 및 상기 쏘스 영역에 인가시킴으로써, 상기 메모리 장치의 제어 게이트 임계 전압을 변화시켜 상기 메모리 장치내에 데이타를 저장하는 단계 및, 상기 제어 게이트 전극, 쏘스 영역 및, 드레인 영역에 인가된 일련의 판독 전압에 응답하여 상기 채널 영역을 통한 전류 유동을 상기 드레인 영역에서 감지함으로써 상기 메모리 장치내에 저장된 사기 데이타의 상태를 결정하는 단계등을 포함하는 방법으로 작동시키는, 메모리 장치 작동방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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