WO2006038249A1 - 半導体装置及びその制御方法 - Google Patents

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WO2006038249A1
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write
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Kazuhiro Kitazaki
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    • G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a technique that enables a high-speed operation and a sufficient operation margin of a semiconductor memory having a dual operation function.
  • flash memory has rapidly spread as a semiconductor storage device that can be electrically rewritten, and stores NAND type and programs used for data storage such as memory cards to store electronic devices. It is classified into the NOR type built in In a typical NOR flash memory, data (“1” or “0”) is stored depending on whether or not the charge is accumulated in the floating gate.
  • the unit cell of such a NOR flash memory consists of a single MOS transistor, and has a control gate (upper gate) and a floating gate (lower gate)!
  • a positive bias for example, 5V
  • a bias of about IV is applied to the drain from the sense amplifier.
  • the bias applied to the control gate is canceled by the charge accumulated in the floating gate, and the memory cell does not flow the cell current (non-conducting) and reads data “0”.
  • the bias applied to the control gate does not cancel out, so the memory cell passes a cell current (conduction) and reads data "1”.
  • the sense amplifier reads these cell currents and outputs data “0” or “1” as a voltage. At this time, the cell current I when the data is "1" and the cell current I when the data is "0"
  • the margin can be expanded.
  • FIG. 1 is a block diagram for explaining the configuration of a sense amplifier.
  • a selected memory cell 1 la is connected to a sense amplifier 13a via a decoder 12a.
  • the reference cell l ib is connected to the sense amplifier 13b via the decoder 12b, and the memory cell 11a is connected to the reference cell l ib by sensing.
  • 14a and 14b, 15a and 15b, and 16a and 16b are a source switch, parasitic resistance, and ground (GND) connected to the memory cell 11a and the reference cell l ib, respectively.
  • a parasitic resistance 15a due to wiring or the like exists between the memory cell 11a and the GND 16a.
  • the potential of the source switch 14a connected to the memory cell 11a ie, the source potential
  • V is the gate-source voltage
  • V is the t ds gs as rain-source voltage
  • V is the threshold voltage
  • the read operation by the processor cannot be executed while the write operation or the erase operation is in progress, and the flash memory status register is periodically changed before the read operation to the flash memory is started.
  • the end of a write or erase operation must be polled to detect the end of a write or erase operation.
  • a dual operation function has been introduced that allows other data to be read while programming or erasing (rewriting) the data.
  • FIG. 2 is a block diagram for explaining an internal configuration example of a conventional flash memory having a dual operation function that enables the above-described simultaneous operation.
  • the memory cell array is divided into several banks (four in FIG. 2), and one bank can rewrite the data and read data from other banks during a certain period. thing It is.
  • This memory cell array 200 includes four banks of memory cells of No. 0 node 201, No. 1 node 202, No. 2 node 203, and No. 3 bank 204, and address reading provided in each bank.
  • Read address switch and write address switch (ARO—AR3 and AWO—AW3) for (AR) and address write (AW), and read data switch and write data for data read (DR) and data write (DW)
  • a data read sense amplifier block having a source switch SO-S3, a data read sense amplifier 207a and an output circuit 207b and connected to the read reference 205.
  • a data write sense amplifier block 208 connected to a write reference 206 having a lock 207, a write sense amplifier 208a, a write circuit 208b, and an erase circuit 208c, and an address terminal 211 connected to four banks Possible address buffer 209, data read sense amplifier block 207, data write sense amplifier block 208, controller 210 connected to address buffer 209, output circuit 207b provided in data read sense amplifier block 207, and An IZO terminal 213 connected to the write circuit 208b provided in the data write sense amplifier block 208.
  • this memory cell array 200 is a read that reads data from each bank 201-204 in order to realize a dual operation function that allows other data to be read while programming or erasing (rewriting) data.
  • Either a circuit for writing or a circuit for writing to rewrite data can be connected, and the circuit for reading is connected only to the bank that performs reading, while the circuit for writing is connected only to the bank that performs writing. The As a result, the read operation during the write operation can be executed simultaneously.
  • the write operation includes a verify operation for verifying whether writing or erasing has been performed to a predetermined level, which is essentially the same as the read operation.
  • Force that may be generated even when a read operation is performed during a verify operation In a configuration commonly used for read and write, more current flows through the ground wiring than when only one of read and verify is running, and voltage drop due to parasitic resistance also increases. As a result, the source potential force of each memory cell selected for reading or writing only increases either when reading or verifying is in progress, leading to a decrease in cell current. As a result, as described above, the read speed and the margin of the read and verify operations are reduced.
  • the present invention eliminates the above-mentioned inconveniences of a conventional flash memory having a dual operation function, and enables a high-speed operation and a sufficient operation margin regardless of the power failure of dual operation.
  • the purpose is to provide the following technologies.
  • the present invention provides a semiconductor device that can operate simultaneously in the first and second operation modes, and includes an internal portion of the semiconductor device in the first operation mode.
  • a semiconductor device in which a first ground wiring for grounding a circuit and a second ground wiring for grounding the internal circuit in a second operation mode are provided independently.
  • This semiconductor device can be configured to have a first ground terminal connected to the first ground wiring and a second ground terminal connected to the second ground wiring. .
  • the first ground wiring and the second ground wiring may be substantially equal in length!
  • the semiconductor device may include a switch that selectively connects the internal circuit and the first and second ground wirings.
  • the internal circuit has a plurality of banks, and the first and first banks
  • the second ground wiring may be provided in common for the plurality of banks.
  • the internal circuit includes a plurality of banks, and the semiconductor device includes a switch that selectively connects the plurality of banks to the first and second ground wirings. can do.
  • each of the plurality of banks may include a plurality of nonvolatile memory cells.
  • the first and second modes may be a data read mode and a write mode, respectively.
  • the internal circuit includes a plurality of banks having a plurality of memory cells, and a first bank that is one of the plurality of banks operates in the first mode, The second bank operates in the second mode, the first bank is connected to the first ground wiring, and the second bank is connected to the second ground wiring. it can.
  • the first and second operation modes may be a data reading mode and a writing mode, respectively.
  • the semiconductor device is, for example, a nonvolatile semiconductor memory device.
  • the present invention is also a method for controlling a semiconductor device capable of operating simultaneously in the first and second operation modes, wherein the internal circuit of the semiconductor device is connected via the first ground wiring in the first operation mode. And grounding the internal circuit via a second ground wiring provided independently of the first ground wiring in the second operation mode.
  • the read ground and the verify write ground are provided independently, the source potential of the memory cell is read or verified even if the read and verify operations are performed simultaneously. It becomes possible to equalize the potential when only one of the refinements is being executed, and a stable read operation is realized at a high speed and by increasing the margin regardless of whether the operation is a dual operation.
  • FIG. 1 is a block diagram for explaining a configuration of a sense amplifier.
  • FIG. 2 is a block diagram for explaining an internal configuration example of a conventional flash memory having a dual operation function that enables simultaneous operation.
  • FIG. 3 is a block diagram for explaining an internal configuration example of a flash memory according to the present invention.
  • FIG. 4 (a) and (b) show the case where the read operation is executed in the first bank when the second bank is in the write operation in the flash memory having the configuration shown in FIG. 2 and FIG. It is a figure for demonstrating the state of each switch.
  • FIG. 5 (a) and (b) are diagrams showing the state of the source potential when the second bank is caused to execute a read operation when the third bank is in a write operation.
  • the semiconductor memory device is assumed to be a NOR type flash memory.
  • FIG. 3 is a block diagram for explaining an example of the internal configuration of the flash memory of the present invention.
  • a read ground 312a and a verify write ground 312b are provided independently. . This enables the source potential of the memory cell to be equal to the potential when only one of read or verify is being executed even if read and verify operations are performed simultaneously. Regardless, high-speed and stable read operation with increased margin is realized.
  • a memory cell array 300 is provided in four banks of memory cells of No. 0 301, No. 1 302, No. 2 303, and No. 3 304 and in each bank.
  • Read address switch and write address switch (AR0—AR3 and AW0—AW3) for read address (AR) and address write (AW), and read for data read (DR) and data write (DW)
  • Data switch and write data switch (DR0 to DR3 and DW0—DW3), read source switch SR0—SR3 connected to each of the above four banks and connected to read ground terminal 312a, corresponding to each bank
  • a write source switch SW0—SW3 connected to the write ground terminal 312b, a data read sense amplifier 307a, and an output circuit 307b.
  • a data read sense amplifier block 307 connected to the reference 306, a data read sense amplifier block 307, a data write sense amplifier 308a, a write circuit 308b, and an erase circuit 308c. It has four address terminals 311 Address buffer 309 connectable to the bank, data read sense amplifier block 307, data write sense amplifier block 308, controller 310 connected to address buffer 309, and output circuit provided in data read sense amplifier block 307 And an IZO terminal 313 connected to the write circuit 308b provided in the sense amplifier block 308 and the path 307b.
  • the cell array is divided into banks (301-304), and a decoder circuit (not shown) is provided in each bank. Even in this configuration, the read operation is not different from the conventional structure when it is not in the write state.
  • the external force is also input to the address terminal 311 and the address buffer 309 outputs this signal as a read address.
  • the controller 310 operates the switch group so that the read address is transmitted only to the selected bank. In the bank selected by the read address, the memory cell corresponding to the address is selected by the decoder.
  • the controller 310 operates the switch group so as to connect only the selected bank to the sense amplifier 307a of the read circuit.
  • the data in the memory cell is determined by the sense amplifier 307a, and the result is output to the IZO terminal 313 via the output circuit 307b to execute the read operation.
  • the ground wiring 320 through which the cell current flows is connected to the read ground terminal 312a, and no current flows through the write ground terminal 312b.
  • a ground wiring 322 through which a cell current flows is connected to the write ground terminal 312b.
  • the ground wirings 320 and 322 are provided in common to the banks 301 to 304, respectively.
  • the ground wiring 320 is connected to a read ground terminal 312a, and the ground wiring 322 is provided with a write ground terminal 312b.
  • the ground wirings 320 and 322 may have different lengths, but are preferably substantially the same length.
  • the read ground terminal 312a and the write ground terminal 312b may constitute independent external connection terminals, or may be connected to form a single external connection terminal. In the latter case, the lead and write switches are arranged as close as possible to the common external connection terminal.
  • the read and write operations can be defined as the first and second operation modes, respectively.
  • the controller 310 writes to the address buffer 309.
  • the switch group is operated so that the write address is transmitted only to the selected bank.
  • the switch group is operated so as to connect the sense amplifier 308a, the write circuit 308b, and the erase circuit 308c of the write circuit as necessary.
  • the selected bank rewrites the data in the memory cell corresponding to the designated address.
  • the address read during the verify operation is input to the address terminal 311 from the outside.
  • the controller 310 operates the address buffer 309 and the switch group so that this address is transmitted only to the bank for which the read is selected as a read address independent of the verify address.
  • the memory cell corresponding to the read-selected bank selects the corresponding memory cell and connects to the sense amplifier 307a, determines the data, and then transfers the data to the IZO terminal. Output to 313.
  • the cell current in the read operation and the cell current in the verify operation flow through the read ground terminal 312a and the write ground terminal 312b, respectively, but these two currents pass through independent paths.
  • the current value is the same as the current value in the case of only the read operation or the write operation, respectively, and the current value does not increase in the dual operation unlike the conventional configuration.
  • FIG. 4 (a) shows each of the cases where the first bank 302 is caused to execute a read operation when the second No. 303 power is being written in the flash memory of the present invention having the configuration shown in FIG. It is a figure for demonstrating the state of a switch. It is clear that the operation at the time of dual operation by any combination of other banks can be executed in the same way as the example described below by setting the switch to be turned on and off as the corresponding switch of each bank. is there. For comparison, in the flash memory having the conventional configuration shown in FIG. 2, the state of each switch when the read operation is executed by the first bank 202 when the second bank 203 is in the write operation. This is shown in Fig. 4 (b).
  • Figures 5 (a) and 5 (b) show the case where the read operation is executed in the first bank while the second bank is in the write operation (that is, in Fig. 4 (a) and The state of the source potential in Fig. 4 (b) corresponding to the switch state is shown.
  • the write address switch AW2 and the write data switch DW2 of the second bank 303 during the write operation are turned on, and are electrically connected to the address buffer 309 and the write reference 306. Is done. Also, turn on the light source switch SW2. As a result, the second bank 303 is connected to the write ground 312b.
  • the read address switch AR1 and the read data switch DR1 of the first bank 302 that executes the read operation are turned on, and are electrically connected to the address buffer 309 and the read reference 305. Further, when the read source switch SR1 is turned on, the first bank 302 is connected to the read ground 312a. All other switches are off.
  • the controller 310 operates the switch group as shown in FIG. 4 (a) so that only the first bank 302 is transmitted.
  • the controller 310 operates the switch group so as to connect only the selected first bank 302 to the sense amplifier 307a of the read circuit.
  • the data in the memory cell is determined by the sense amplifier 307a, and the result is output to the IZO terminal 313 via the output circuit 307b to execute the read operation.
  • the ground wiring 320 through which the cell current flows is connected to the read ground terminal 312a, and no current flows through the write ground terminal 312b.
  • the controller 310 outputs the write address to the address buffer 309, and only the selected second bank 303 has the write address.
  • the switch group is operated so that is transmitted.
  • the switch group is operated so as to connect the sense amplifier 308a, the write circuit 308b, and the erase circuit 308c of the write circuit as necessary.
  • the selected second bank 303 rewrites the data in the memory cell according to the specified address.
  • the address to be read during the verify operation is input from the outside to the address terminal 311.
  • the controller 310 operates the address buffer 309 and the switch group so as to transmit only this address to the first bank 302 selected to be read as a read address independent of the verify address. After that, as in the case of only the read operation described above, the read-selected first bank 302 selects the corresponding memory cell, connects to the sense amplifier 307a, determines the data, and then transfers the data to the IZO Output to terminal 313. At this time, the cell current in the read operation and the cell current in the verify operation flow through the read ground terminal 312a and the write ground terminal 312b, respectively.
  • the current value is the same as that in the case of only the read operation or the write operation, and the current value does not increase in the dual operation.
  • the read ground 312a and the verify write ground 312b are provided independently. Therefore, as shown in FIG. Even if the eye operation is performed at the same time, the source potential of the memory cell can be made equal to the potential when only one of the read and verify operations is being performed. Stable read operation is realized by increasing the margin.
  • the present invention provides a technique that enables a high-speed operation and a sufficient operation margin of a semiconductor device having a dual operation function.
  • the present invention includes not only a semiconductor memory device such as a flash memory but also a semiconductor device such as a system LSI having a memory portion with the above-described configuration.

Abstract

　本発明の半導体記憶装置では、リード用グランドとベリファイ用のライト用グランドとを独立に設けることとしたので、リードとベリファイ動作が同時実行されてもメモリセルのソース電位をリードまたはベリファイのどちらか一方のみが実行中のときの電位と等しくすることが可能となり、デュアルオペレーション動作か否かに関わらず高速かつマージンの増大による安定したリード動作が実現される。

Description

半導体装置及びその制御方法
技術分野
[0001] 本発明は半導体装置に関し、より詳細には、デュアルオペレーション機能を有する 半導体メモリの高速動作および充分な動作マージンの確保を可能とする技術に関す る。
背景技術
[0002] フラッシュメモリは電気的な書換えが可能な半導体記憶装置として近年急速に普及 しており、メモリカードに代表されるようなデータストレージに使用される NAND型とプ ログラムを格納して電子機器に内蔵される NOR型とに分類される。代表的な NOR型 フラッシュメモリでは、フローティングゲート内に電荷が蓄積されている力否かによつ てデータ（"1"か" 0"か）を記憶する。このような NOR型フラッシュメモリの単位セルは 1個の MOSトランジスタで構成されており、コントロールゲート（上のゲート）とフローテ イングゲート（下のゲート）を備えて!/、る。
[0003] 特定のメモリセル力 データを読み出す (リード)動作の際には、選択したメモリセル のコントロールゲートに正のバイアス（例えば 5V)が与えられ、ドレインには IV程度の バイアスがセンスアンプから与えられる。フローティングゲート内に電荷がある場合は 、フローティングゲートに蓄積された電荷によってコントロールゲートに印加されたバ ィァスが打ち消されてメモリセルはセル電流を流さず (非導通）データ" 0"をリードす る。逆に、フローティングゲート内に電荷がない場合は、コントロールゲートに印加さ れたバイアスの打ち消しが生じないためメモリセルがセル電流を流し (導通）、データ "1"をリードする。センスアンプはこれらのセル電流を読み取り、データの" 0"または" 1"を電圧として出力する。このとき、データ" 1"の時のセル電流 I とデータ" 0"の時の
cl
セル電流 I の差が大きいほどセンスアンプがリードを行い易くなり、高速動作や動作
cO
マージンの拡大が可能となる。
[0004] 図 1は、センスアンプの構成を説明するためのブロック図で、選択されたメモリセル 1 laはデコーダ 12aを介してセンスアンプ 13aに接続されている。一方、データ参照用 のリファレンスセル l ibはデコーダ 12bを介してセンスアンプ 13bに接続され、センス で、メモリセル 11aがリファレンスセル l ibに接続されている。なお、この図において、 14aおよび 14b、 15aおよび 15b、ならびに 16aおよび 16bは、それぞれメモリセル 11 aおよびリファレンスセル l ibに接続されるソーススィッチ、寄生抵抗、ならびにグラン ド（GND)である。
[0005] ここで、メモリセル 11aと GND16aまでの間には、配線などによる寄生抵抗 15aが存 在している。この寄生抵抗 15aにセル電流 Iが流れると、メモリセル 11aに接続されて いるソーススィッチ 14aの電位（すなわちソース電位）は GNDレベルではなぐ寄生 抵抗値 Rとセル電流 Iとの積で与えられる V (=1 'R)をもつようになる。一般的には、 メモリセルは nチャンネルトランジスタとされるので、セル電流 Iは、 I = j8 -V (V -V
c c ds gs
-V Z2)で与えられる。ここで、 j8は比例定数、 V はゲート-ソース間電圧、 V はド t ds gs as レイン-ソース間電圧、そして Vは閾値電圧である。上式によれば、ソース電位 Vが 上昇するとゲート-ソース間電圧 V とドレイン-ソース間電圧 V が減少するため、セ
gs ds
ル電流 Iが減少することがわかる。デバイスの微細化に伴ってセル電流 Iは必然的に 減少することとなるため、リード動作に対してソース電位 Vの変動が与える影響は素 子の微細化とともに次第に大きくなることになる。
[0006] ところで、従来のフラッシュメモリでは、書込操作や消去操作の進行中はプロセッサ による読出操作が実行不能であり、フラッシュメモリに対する読出操作を開始するに 先立ってフラッシュメモリの状態レジスタを周期的にポーリングして書込操作または消 去操作の終了を検出しなければならないなどの理由により、データの書き換えが DR AMや SRAMなどのメモリに比較して極めて遅く使 、勝手が悪 、と!/、う問題があった 。この問題を緩和するために、データをプログラムまたは消去（書換え）しながら他の データを読み出すことができるデュアルオペレーション機能が導入されている。
[0007] 図 2は、上記の同時操作を可能とするデュアルオペレーション機能を備えている従 来のフラッシュメモリの内部構成例を説明するためのブロック図である。この構成では 、メモリセルアレイを幾つかのバンク（図 2では 4つ）に区切っておき、あるバンクがデ ータを書き換えて 、る期間中に他のバンクのデータをリードすることを可能としたもの である。
[0008] このメモリセルアレイ 200は、 0番ノ ンク 201、 1番ノ ンク 202、 2番ノ ンク 203、 3番 バンク 204のメモリセルの 4つのバンクと、それぞれのバンクに設けられたアドレス読 出（AR)用およびアドレス書込 (AW)用のリードアドレススィッチおよびライトアドレス スィッチ（ARO— AR3および AWO— AW3)ならびにデータ読出（DR)用およびデー タライト（DW)用のリードデータスィッチおよびライトデータスィッチ（DRO— DR3およ び DWO— DW3)と、上記 4つのバンクをリードリファレンス 205および Zまたはライトリ ファレンス 206と接続するために個々のバンクに対応付けて設けられグランド端子 21 2に接続されるソーススィッチ SO— S3と、データ読出用センスアンプ 207aと出力回 路 207bとを有しリードリファレンス 205に接続されたデータ読出用センスアンプブロッ ク 207と、ライト用センスアンプ 208aと書込回路 208bと消去回路 208cとを有しライト リファレンス 206に接続されたデータライト用センスアンプブロック 208と、アドレス端 子 211を備え 4つのバンクに接続可能なアドレスバッファ 209と、データ読出用センス アンプブロック 207およびデータライト用センスアンプブロック 208ならびにアドレスバ ッファ 209に接続されるコントローラ 210と、データ読出用センスアンプブロック 207に 備えられた出力回路 207bおよびデータライト用センスアンプブロック 208に備えられ た書込回路 208bと接続される IZO端子 213と、を備えている。
[0009] すなわち、このメモリセルアレイ 200は、データをプログラムまたは消去（書換え）を しながら他のデータを読み出すことができるデュアルオペレーション機能を実現する ために、各バンク 201— 204についてデータ読出しを行うリード用回路かデータ書き 換えを行うライト用回路のどちらか一方を接続できる構成になっており、リードを行う バンクのみリード用回路が接続される一方、ライトを行うバンクのみにライト用回路が 接続される。これによりライト動作中のリード動作の同時実行が可能となる。
発明の開示
発明が解決しょうとする課題
[0010] ここでライト動作には、書き込みや消去が所定のレベルまでできたかどうかを検証す るべリファイ動作が含まれ、これは本質的にリード動作と同じである。ベリファイ動作中 にリード動作が行われる場合も生じる力 図 2に示した構成のようにグランド配線がリ ードとライトで共通に使用される構成では、リードまたはべリファイのどちらか一方のみ が実行中の時よりもグランド配線に流れる電流が増えることになり、寄生抵抗による電 圧降下も増大する。このためリードやライトで選択しているそれぞれのメモリセルのソ ース電位力 リードまたはべリファイのどちらか一方のみが実行中の時よりも上昇し、 セル電流の減少を招く。その結果、前述のようにリードやべリファイ動作の読み出しス ピードの低下やマージンの減少が発生してしまう。
[0011] 本発明は、デュアルオペレーション機能を備えている従来のフラッシュメモリの上述 したような不都合を解消し、デュアルオペレーション動作力否力とは無関係に、高速 動作および充分な動作マージンの確保を可能とする技術を提供することを目的とす る。
課題を解決するための手段
[0012] 本発明は、力かる課題を解決するために、本発明は第 1及び第 2の動作モードで同 時に動作可能な半導体装置であって、第 1の動作モードにおいて半導体装置の内 部回路を接地する第 1のグランド配線と、第 2の動作モードにおいて前記内部回路を 接地する第 2のグランド配線とを独立に設けた半導体装置である。
[0013] この半導体装置において、前記第 1のグランド配線に接続された第 1のグランド端 子と、前記第 2のグランド配線に接続された第 2のグランド端子とを有する構成とする ことができる。
[0014] 上記半導体装置において、前記第 1のグランド配線と前記第 2のグランド配線とは 略等し!/ヽ長さとすることができる。
[0015] 上記半導体装置において、前記内部回路と前記第 1及び第 2のグランド配線とを選 択的に接続するスィッチを有する構成とすることができる。
[0016] 上記半導体装置において、前記内部回路は複数のバンクを有し、前記第 1及び第
2のグランド配線は前記複数のバンクに共通に設けられている構成とすることができる
[0017] 上記半導体装置において、前記内部回路は複数のバンクを有し、前記半導体装置 は、前記複数のバンクを選択的に前記第 1及び第 2のグランド配線に接続するスイツ チを有する構成とすることができる。 [0018] 上記半導体装置において、前記複数のバンクはそれぞれ、複数の不揮発性メモリ セルを含む構成とすることができる。
[0019] 上記半導体装置において、前記第 1及び第 2のモードはそれぞれ、データの読み 出しモード及びライトモードである構成とすることができる。
[0020] 上記半導体装置において、前記内部回路は複数のメモリセルを有する複数のバン クを有し、該複数のバンクの 1つである第 1のバンクは前記第 1のモードで動作し、第 2のバンクは前記第 2のモードで動作し、前記第 1のバンクは前記第 1のグランド配線 に接続され、前記第 2のバンクは前記第 2のグランド配線に接続される構成とすること ができる。
[0021] 上記半導体装置において、前記第 1及び第 2の動作モードはそれぞれデータの読 み出し及び書き込みモードである構成とすることができる。
[0022] 上記半導体装置にお!、て、前記半導体装置は例えば不揮発性半導体記憶装置で ある。
[0023] 本発明はまた、第 1及び第 2の動作モードで同時に動作可能な半導体装置の制御 方法であって、第 1の動作モードにおいて半導体装置の内部回路を第 1のグランド配 線を介して接地するステップと、第 2の動作モードにおいて前記内部回路を、前記第 1のグランド配線とは独立に設けられた第 2のグランド配線を介して接地するステップ とを有する方法である。
発明の効果
[0024] 本発明の半導体記憶装置では、リード用グランドとベリファイ用のライト用グランドと を独立に設けることとしたので、リードとベリファイ動作が同時実行されてもメモリセル のソース電位をリードまたはべリファイのどちらか一方のみが実行中のときの電位と等 しくすることが可能となり、デュアルオペレーション動作か否かに関わらず高速かつマ 一ジンの増大による安定したリード動作が実現される。
図面の簡単な説明
[0025] [図 1]センスアンプの構成を説明するためのブロック図である。
[図 2]同時操作を可能とするデュアルオペレーション機能を備えている従来のフラッシ ュメモリの内部構成例を説明するためのブロック図である。 [図 3]本発明のフラッシュメモリの内部構成例を説明するためのブロック図である。
[図 4] (a)及び (b)は図 2および図 3に示す構成のフラッシュメモリにおいて、 2番バン クが書込動作中であるときに 1番バンクに読出動作を実行させた場合の各スィッチの 状態を説明するための図である。
[図 5] (a)及び (b)は第 3のバンクが書込動作中であるときに第 2のバンクに読出動作 を実行させた場合のソース電位の様子を示す図である。
発明を実施するための最良の形態
[0026] 以下に、図面を参照して、本発明の半導体記憶装置について説明する。なお、以 降の説明にお 、ては、半導体記憶装置を NOR型のフラッシュメモリであるものとして 説明する。
[0027] 図 3は、本発明のフラッシュメモリの内部構成例を説明するためのブロック図で、こ のフラッシュメモリでは、リード用グランド 312aとべリファイ用のライト用グランド 312bと を独立に設けている。これにより、リードとベリファイ動作が同時実行されてもメモリセ ルのソース電位をリードまたはべリファイのどちらか一方のみが実行中のときの電位と 等しくすることが可能となり、デュアルオペレーション動作力否かに関わらず高速かつ マージンの増大による安定したリード動作が実現される。
[0028] 図 3を参照すると、メモリセルアレイ 300は、 0番ノ ンク 301、 1番ノ ンク 302、 2番バ ンク 303、 3番バンク 304のメモリセルの 4つのバンクと、それぞれのバンクに設けられ たアドレス読出（AR)用およびアドレス書込 (AW)用のリードアドレススィッチおよびラ イトアドレススィッチ（AR0— AR3および AW0— AW3)ならびにデータ読出（DR)用 およびデータライト（DW)用のリードデータスィッチおよびライトデータスィッチ（DR0 一 DR3および DW0— DW3)と、上記 4つのバンク個々に対応付けて設けられリード 用グランド端子 312aに接続されるリードソーススィッチ SR0— SR3と、個々のバンク に対応付けて設けられライト用グランド端子 312bに接続されるライトソーススィッチ S W0— SW3と、データ読出用センスアンプ 307aと出力回路 307bとを有しリードリファ レンス 305に接続されたデータ読出用センスアンプブロック 307と、データライト用セ ンスアンプ 308aと書込回路 308bと消去回路 308cとを有しライトリファレンス 306に 接続されたデータライト用センスアンプブロック 308と、アドレス端子 311を備え 4つの バンクに接続可能なアドレスバッファ 309と、データ読出用センスアンプブロック 307 およびデータライト用センスアンプブロック 308ならびにアドレスバッファ 309に接続さ れるコントローラ 310と、データ読出用センスアンプブロック 307に備えられた出力回 路 307bおよびデータライト用センスアンプブロック 308に備えられた書込回路 308b と接続される IZO端子 313と、を備えている。
[0029] 図 3に示した構成例では、セルアレイ力 つのバンク（301— 304)に分割されており 、それぞれのバンク内には図示しないデコーダ回路が設けられている。この構成にお いてもライト状態でないときにリード動作を行うのは従来構造と変わるところはない。リ ードした 、アドレスが指定されて外部力もアドレス端子 311に入力され、この信号をァ ドレスバッファ 309がリード用アドレスとして出力する。コントローラ 310はリード用アド レスを選択されたバンクのみに伝達するようにスィッチ群を操作する。リード用アドレス により選択されたバンクはそのアドレスに対応したメモリセルをデコーダにより選択す る。コントローラ 310は、リード用回路のセンスアンプ 307aに選択されたバンクのみを 接続するようにスィッチ群を操作する。これにより、メモリセルのデータがセンスアンプ 307aにより判定され、その結果は出力回路 307bを介して IZO端子 313へと出力さ れてリード動作が実行される。この時、セル電流が流れるグランド配線 320はリード用 グランド端子 312aに接続されており、ライト用グランド端子 312bには電流が流れるこ とはない。ライト用グランド端子 312bには、セル電流が流れるグランド配線 322が接 続されている。グランド配線 320と 322はそれぞれ、各バンク 301— 304に共通に設 けられている。グランド配線 320にはリード用グランド端子 312aが接続され、グランド 配線 322にはライト用グランド端子 312bが設けられている。グランド配線 320と 322 は異なる長さであってもよいが、ほぼ同一の長さであることが好ましい。リード用グラン ド端子 312aとライト用グランド端子 312bとはそれぞれ独立した外部接続端子を構成 してもよいし、両者を接続して単一の外部接続端子としてもよい。後者の場合には、リ ード用とライト用のスィッチ群を、共通化した外部接続端子に出来るだけ近接するよう に配置する。なお、リード及びライト動作をそれぞれ第 1及び第 2の動作モードと定義 することができる。
[0030] 一方、デバイスがライト状態の場合は、コントローラ 310がアドレスバッファ 309にラ イト用アドレスを出力させ、選択されたバンクのみにライト用アドレスが伝達されるよう にスィッチ群を操作する。これと同時に、必要に応じてライト用回路のセンスアンプ 30 8a、書込回路 308b、および消去回路 308cを接続するようにスィッチ群を操作する。 選択されたバンクは、指定されたアドレスに応じたメモリセルのデータを書き換える。 ここで、ベリファイ動作中にリード動作をした場合を考えると、先ず、ベリファイ動作中 にリードした 、アドレスが外部よりアドレス端子 311に入力される。コントローラ 310は 、このアドレスをべリファイ用アドレスとは独立したリード用アドレスとしてリードが選択 されたバンクのみに伝達するようにアドレスバッファ 309とスィッチ群を操作する。その 後は、上述したリード動作のみの場合と同様に、リード選択されたバンクが対応するメ モリセルを選択してセンスアンプ 307aと接続し、データの判定を行った後、そのデー タを IZO端子 313へ出力する。この時、リード用グランド端子 312aとライト用グランド 端子 312bにはそれぞれ、リード動作でのセル電流とベリファイ動作でのセル電流が 流れるが、これら 2つの電流が独立した経路を通過して 、るため電流値はそれぞれリ ード動作もしくはライト動作のみの場合の電流値と同じであり、従来構成のようにデュ アルオペレーションにおける電流値の増加が生じることはない。
[0031] 図 4 (a)は、図 3に示す構成の本発明のフラッシュメモリにおいて、 2番ノ ンク 303力 ライト動作中であるときに 1番バンク 302に読出動作を実行させた場合の各スィッチの 状態を説明するための図である。他のバンクの任意の組み合わせによるデュアルォ ペレーシヨン時の動作も、オン Zオフすべきスィッチを各バンクの対応するスィッチと することにより以下に説明する例と同様に実行されるものであることは明らかである。 なお、比較のために、図 2に示した従来構成のフラッシュメモリにおいて、 2番バンク 2 03がライト動作中であるときに 1番バンク 202に読出動作を実行させた場合の各スィ ツチの状態を図 4 (b)に示した。また、図 5 (a)および図 5 (b)には、 2番バンクが書込 動作中であるときに 1番バンクに読出動作を実行させた場合 (すなわち、図 4 (a)およ び図 4 (b)のスィッチ状態に対応）のソース電位の様子を示した。
[0032] 図 4 (a)を参照すると、書込動作中の 2番バンク 303のライトアドレススィッチ AW2お よびライトデータスィッチ DW2がオン状態とされ、アドレスバッファ 309およびライトリ ファレンス 306と電気的に接続される。また、ライトソーススィッチ SW2がオン状態とさ れることで 2番バンク 303がライト用グランド 312bに接続される。一方、読出動作を実 行する 1番バンク 302のリードアドレススィッチ AR1およびリードデータスィッチ DR1 がオン状態とされ、アドレスバッファ 309およびリードリファレンス 305と電気的に接続 される。また、リードソーススィッチ SR1がオン状態とされることで 1番バンク 302がリー ド用グランド 312aに接続される。その他のスィッチは何れもオフ状態である。
[0033] 1番バンク 302の読出を実行するには、このバンクに属するメモリセルのアドレスが 指定されて外部からアドレス端子 311に入力され、この信号をアドレスバッファ 309が リード用アドレスとして出力する。コントローラ 310は第 1バンク 302のみに伝達するよ うに図 4 (a)に示したようにスィッチ群を操作する。また、コントローラ 310は、リード用 回路のセンスアンプ 307aに選択された第 1バンク 302のみを接続するようにスィッチ 群を操作する。これにより、メモリセルのデータがセンスアンプ 307aにより判定され、 その結果は出力回路 307bを介して IZO端子 313へと出力されてリード動作が実行 される。この時、セル電流が流れるグランド配線 320はリード用グランド端子 312aに 接続されており、ライト用グランド端子 312bには電流が流れることはな!/、。
[0034] 一方、 2番バンク 303のライト動作中（プログラムまたは消去中）には、コントローラ 3 10がアドレスバッファ 309にライト用アドレスを出力させ、選択された 2番バンク 303の みにライト用アドレスが伝達されるようにスィッチ群を操作する。これと同時に、必要に 応じてライト用回路のセンスアンプ 308a、書込回路 308b、および消去回路 308cを 接続するようにスィッチ群を操作する。選択された 2番バンク 303は、指定されたアド レスに応じたメモリセルのデータを書き換える。ここで、ベリファイ動作中にリード動作 をした場合を考えると、先ず、ベリファイ動作中にリードしたいアドレスが外部よりアド レス端子 311に入力される。コントローラ 310は、このアドレスをべリファイ用アドレスと は独立したリード用アドレスとしてリード選択された第 1バンク 302のみに伝達するよう にアドレスバッファ 309とスィッチ群を操作する。その後は、上述したリード動作のみ の場合と同様に、リード選択された第 1バンク 302が対応するメモリセルを選択してセ ンスアンプ 307aと接続し、データの判定を行った後、そのデータを IZO端子 313へ 出力する。この時、リード用グランド端子 312aとライト用グランド端子 312bにはそれ ぞれ、リード動作でのセル電流とベリファイ動作でのセル電流が流れる力 これら 2つ の電流が独立した経路を通過しているため電流値はそれぞれリード動作もしくはライ ト動作のみの場合の電流値と同じであり、デュアルオペレーションにおける電流値の 増加が生じることはない。
[0035] このように、本発明のフラッシュメモリでは、リード用グランド 312aとべリファイ用のラ イト用グランド 312bとを独立に設けているため、図 5 (a)に示したように、リードとベリフ アイ動作が同時実行されてもメモリセルのソース電位をリードまたはべリファイのどちら か一方のみが実行中のときの電位と等しくすることが可能となり、デュアルオペレーシ ヨン動作か否かに関わらず高速かつマージンの増大による安定したリード動作が実 現される。
[0036] これに対して、図 4 (b)に図示した従来構成では、グランド配線がリードとライトで共 通に使用されるため、リードまたはべリファイのどちらか一方のみが実行中の時よりも グランド配線に流れる電流が増えることになり、寄生抵抗による電圧降下も増大する。 その結果、図 5 (b)に示すように、リードやライトで選択しているそれぞれのメモリセル のソース電位力 リードまたはべリファイのどちらか一方のみが実行中の時よりも上昇 してセル電流の減少を招く。
[0037] 以上説明したように、本発明の半導体記憶装置では、デュアルオペレーション動作 時であるか否かに関わらず、リード動作の高速読出しや充分な動作マージンの確保 が可能となる。
産業上の利用可能性
[0038] 上述したように、本発明は、デュアルオペレーション機能を有する半導体装置の高 速動作および充分な動作マージンの確保を可能とする技術を提供する。本発明はフ ラッシュメモリのような半導体記憶装置のみならず、内部に上記構成の記憶部を有す るシステム LSIなどの半導体装置を含むものである。

Claims

請求の範囲
[1] 第 1及び第 2の動作モードで同時に動作可能な半導体装置であって、 第 1の動作モードにおいて半導体装置の内部回路を接地する第 1のグランド配線と 第 2の動作モードにおいて前記内部回路を接地する第 2のグランド配線とを独立に 設けた半導体装置。
[2] 前記半導体装置は、前記第 1のグランド配線に接続された第 1のグランド端子と、前 記第 2のグランド配線に接続された第 2のグランド端子とを有する請求項 1記載の半 導体装置。
[3] 前記第 1のグランド配線と前記第 2のグランド配線とは略等しい長さを有する請求項 1 又は 2記載の半導体装置。
[4] 前記内部回路と前記第 1及び第 2のグランド配線とを選択的に接続するスィッチを有 する請求項 1から 3のいずれか一項記載の半導体装置。
[5] 前記内部回路は複数のバンクを有し、前記第 1及び第 2のグランド配線は前記複数 のバンクに共通に設けられている請求項 1から 4のいずれか一項記載の半導体装置
[6] 前記内部回路は複数のバンクを有し、前記半導体装置は、前記複数のバンクを選択 的に前記第 1及び第 2のグランド配線に接続するスィッチを有する請求項 1から 4のい ずれか一項記載の半導体装置。
[7] 前記複数のバンクはそれぞれ、複数の不揮発性メモリセルを含む請求項 5又は 6記 載の半導体装置。
[8] 前記第 1及び第 2のモードはそれぞれ、データの読み出しモード及びライトモードで ある請求項 1から 7のいずれか一項記載の半導体装置。
[9] 前記内部回路は複数のメモリセルを有する複数のバンクを有し、該複数のバンクの 1 つである第 1のバンクは前記第 1のモードで動作し、第 2のバンクは前記第 2のモード で動作し、前記第 1のバンクは前記第 1のグランド配線に接続され、前記第 2のバンク は前記第 2のグランド配線に接続される請求項 1記載の半導体装置。
[10] 前記第 1及び第 2の動作モードはそれぞれデータの読み出し及び書き込みモードで ある請求項 9記載の半導体装置。
[11] 前記半導体装置は不揮発性半導体記憶装置である請求項 1から 10のいずれか一 項記載の半導体装置。
[12] 第 1及び第 2の動作モードで同時に動作可能な半導体装置の制御方法であって、 第 1の動作モードにおいて半導体装置の内部回路を第 1のグランド配線を介して接 地するステップと、
第 2の動作モードにおいて前記内部回路を、前記第 1のグランド配線とは独立に設 けられた第 2のグランド配線を介して接地するステップと
を有する方法。
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