JPH1031897A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH1031897A JPH1031897A JP9101303A JP10130397A JPH1031897A JP H1031897 A JPH1031897 A JP H1031897A JP 9101303 A JP9101303 A JP 9101303A JP 10130397 A JP10130397 A JP 10130397A JP H1031897 A JPH1031897 A JP H1031897A
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- data
- time
- input terminal
- transistor
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Abstract
(57)【要約】
【課題】本発明では、通常の読み出し時よりもベリファ
イ時のデータ検出基準を厳しく設定することで、通常の
読み出し時における雑音余裕を大きくする。 【解決手段】メモリセル１ａと、負荷トランジスタ４ａ
と、２分割されたＰチャネルＭＯＳトランジスタＰ4 ，
Ｐ5 とＮチャネルＭＯＳトランジスタＮ4 とが直列接続
され、２個のＰチャネルＭＯＳトランジスタＰ4 ，Ｐ5
のうちの一方のＰ5 のソースと電源ノード９との間にス
イッチ用のＰチャネルＭＯＳトランジスタ８が挿入接続
されＣＭＯＳインバータ回路６３からなるセンスアンプ
とを具備している。
イ時のデータ検出基準を厳しく設定することで、通常の
読み出し時における雑音余裕を大きくする。 【解決手段】メモリセル１ａと、負荷トランジスタ４ａ
と、２分割されたＰチャネルＭＯＳトランジスタＰ4 ，
Ｐ5 とＮチャネルＭＯＳトランジスタＮ4 とが直列接続
され、２個のＰチャネルＭＯＳトランジスタＰ4 ，Ｐ5
のうちの一方のＰ5 のソースと電源ノード９との間にス
イッチ用のＰチャネルＭＯＳトランジスタ８が挿入接続
されＣＭＯＳインバータ回路６３からなるセンスアンプ
とを具備している。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに係り、特に通常の読み出し時とベリファイ時とでデ
ータ検出基準を切り換える回路に関する。
リに係り、特に通常の読み出し時とベリファイ時とでデ
ータ検出基準を切り換える回路に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ、たとえばＥＰＲ
ＯＭ（紫外線消去型再書き込み可能な読み出し専用メモ
リ）は、浮遊ゲート及び制御ゲートを有し、浮遊ゲート
中の電荷の量によってデータを記憶するＥＰＲＯＭセル
を備え、浮遊ゲートに電荷を注入することによってデー
タを書き込む（プログラムする）際、この書き込みが正
しく行われたかどうかを検知する必要がある。このた
め、書き込み直後にＥＰＲＯＭセルからの読み出しを行
い、読み出しデータを書き込みデータと比較するベリフ
ァイモードを有しており、書き込みが正しく行われてい
なかった場合には再び書き込みを行うようにしている。
ＯＭ（紫外線消去型再書き込み可能な読み出し専用メモ
リ）は、浮遊ゲート及び制御ゲートを有し、浮遊ゲート
中の電荷の量によってデータを記憶するＥＰＲＯＭセル
を備え、浮遊ゲートに電荷を注入することによってデー
タを書き込む（プログラムする）際、この書き込みが正
しく行われたかどうかを検知する必要がある。このた
め、書き込み直後にＥＰＲＯＭセルからの読み出しを行
い、読み出しデータを書き込みデータと比較するベリフ
ァイモードを有しており、書き込みが正しく行われてい
なかった場合には再び書き込みを行うようにしている。
【０００３】上記ＥＰＲＯＭセルからの読み出しデータ
を検出するために図９に示すように差動増幅器５が用い
られており、この差動増幅器５の一方の入力側にはメモ
リセル１ａからビット線ＢＬａに読み出された電位ＶBL
ａが入力し、他方の入力端にはダミー用メモリセル１ｂ
からダミー用ビット線ＢＬｂに読み出された基準電位Ｖ
BLｂが入力している。ここで、２ａはメモリセルアレイ
の列選択（ビット線選択）用のトランジスタ、４ａはビ
ット線負荷トランジスタ、２ｂはダミー用の列選択トラ
ンジスタ、４ｂ１、４ｂ２はダミー用ビット線負荷トラ
ンジスタである。上記差動増幅器５は、メモリセルから
の読み出し電位ＶBLａを基準電位ＶBLｂと比較し、図１
０に示すように両電位ＶBLａ、ＶBLｂの大小関係に応じ
てデータ検出を行うものである。
を検出するために図９に示すように差動増幅器５が用い
られており、この差動増幅器５の一方の入力側にはメモ
リセル１ａからビット線ＢＬａに読み出された電位ＶBL
ａが入力し、他方の入力端にはダミー用メモリセル１ｂ
からダミー用ビット線ＢＬｂに読み出された基準電位Ｖ
BLｂが入力している。ここで、２ａはメモリセルアレイ
の列選択（ビット線選択）用のトランジスタ、４ａはビ
ット線負荷トランジスタ、２ｂはダミー用の列選択トラ
ンジスタ、４ｂ１、４ｂ２はダミー用ビット線負荷トラ
ンジスタである。上記差動増幅器５は、メモリセルから
の読み出し電位ＶBLａを基準電位ＶBLｂと比較し、図１
０に示すように両電位ＶBLａ、ＶBLｂの大小関係に応じ
てデータ検出を行うものである。
【０００４】
【発明が解決しようとする課題】ところで、通常の読み
出し時に電源雑音等により上記両電位ＶBLａ、ＶBLｂが
振れるとき、両電位ＶBLａ、ＶBLｂの電位差が小さいと
きには大小関係が反転してしまうことがあり、この反転
が生じると、誤ったデータ検出を行ってしまうという問
題点がある。これを防ぐためには、たとえば前記基準電
位ＶBLｂをベリファイ時には通常の読み出し時よりも高
く設定してベリファイ時のデータ検出基準を厳しくすれ
ば、通常の読み出し時に前記両電位ＶBLａ、ＶBLｂの差
が大きく得られるようになり、前記誤動作を防止するこ
とが可能になる。
出し時に電源雑音等により上記両電位ＶBLａ、ＶBLｂが
振れるとき、両電位ＶBLａ、ＶBLｂの電位差が小さいと
きには大小関係が反転してしまうことがあり、この反転
が生じると、誤ったデータ検出を行ってしまうという問
題点がある。これを防ぐためには、たとえば前記基準電
位ＶBLｂをベリファイ時には通常の読み出し時よりも高
く設定してベリファイ時のデータ検出基準を厳しくすれ
ば、通常の読み出し時に前記両電位ＶBLａ、ＶBLｂの差
が大きく得られるようになり、前記誤動作を防止するこ
とが可能になる。
【０００５】本発明は、上記したように通常の読み出し
時に電源雑音等によってデータ検出を誤るおそれがある
という問題点を解決すべくなされたもので、通常の読み
出し時よりもベリファイ時のデータ検出基準を厳しく設
定することができ、通常の読み出し時における雑音余裕
の大きな不揮発性半導体メモリを提供することを目的と
する。
時に電源雑音等によってデータ検出を誤るおそれがある
という問題点を解決すべくなされたもので、通常の読み
出し時よりもベリファイ時のデータ検出基準を厳しく設
定することができ、通常の読み出し時における雑音余裕
の大きな不揮発性半導体メモリを提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、メモリセルと、上記メモリセルに接続される
負荷トランジスタと、入力端と出力端を有し、入力端が
上記負荷トランジスタと上記メモリセルとの接続点に接
続され、上記メモリセルに記憶されているデータを検出
して出力端に出力する、基準電位を入力する入力端を有
しないセンスアンプと、正規のデータ読み出し時の上記
センスアンプの回路閾値よりも、上記浮遊ゲートに電荷
を注入するようにして上記メモリセルにデータをプログ
ラムする時で上記メモリセルへのデータのプログラム状
態を調べるために上記メモリセルからデータを読み出す
ベリファイ時に上記センスアンプの回路閾値の方が高い
電圧になるように上記センスアンプを制御する制御手段
とを具備している。
メモリは、メモリセルと、上記メモリセルに接続される
負荷トランジスタと、入力端と出力端を有し、入力端が
上記負荷トランジスタと上記メモリセルとの接続点に接
続され、上記メモリセルに記憶されているデータを検出
して出力端に出力する、基準電位を入力する入力端を有
しないセンスアンプと、正規のデータ読み出し時の上記
センスアンプの回路閾値よりも、上記浮遊ゲートに電荷
を注入するようにして上記メモリセルにデータをプログ
ラムする時で上記メモリセルへのデータのプログラム状
態を調べるために上記メモリセルからデータを読み出す
ベリファイ時に上記センスアンプの回路閾値の方が高い
電圧になるように上記センスアンプを制御する制御手段
とを具備している。
【０００７】上記発明の不揮発性半導体メモリによれ
ば、ベリファイ時と通常の読み出し時とでセンスアンプ
の回路閾値が切り換わる。これによって、通常の読み出
し時よりもベリファイ時のデータ検出基準を厳しく設定
でき、ベリファイチェックをパスした後、通常の読み出
し時にメモリセル読み出し電位と基準電位との差が大き
く得られるので、電源雑音等に対する雑音余裕が大きく
なる。
ば、ベリファイ時と通常の読み出し時とでセンスアンプ
の回路閾値が切り換わる。これによって、通常の読み出
し時よりもベリファイ時のデータ検出基準を厳しく設定
でき、ベリファイチェックをパスした後、通常の読み出
し時にメモリセル読み出し電位と基準電位との差が大き
く得られるので、電源雑音等に対する雑音余裕が大きく
なる。
【０００８】本発明の不揮発性半導体メモリは、メモリ
セルと、上記メモリセルに接続される少なくとも２個の
負荷トランジスタ及びこの負荷トランジスタの少なくと
も一方と電源電圧供給端との間に接続されるスイッチン
グトランジスタとからなる負荷回路と、入力端と出力端
を有し、入力端が上記負荷回路と上記メモリセルとの接
続点に接続され、上記メモリセルに記憶されているデー
タを検出して出力端に出力する、基準電位を入力する入
力端を有しないセンスアンプと、上記メモリセルからの
データ読み出し時において、正規のデータ読み出し時に
上記スイッチングトランジスタを導通状態に設定し、上
記浮遊ゲートに電荷を注入するようにして上記メモリセ
ルにデータをプログラムする時で上記メモリセルへのデ
ータのプログラム状態を調べるために上記メモリセルか
らデータを読み出すベリファイ時に上記スイッチングト
ランジスタを非導通状態に設定することによって、上記
正規のデータ読み出し時の上記負荷回路の抵抗値を上記
ベリファイ時の上記負荷回路の抵抗値よりも小さく設定
する負荷抵抗設定手段とを具備している。
セルと、上記メモリセルに接続される少なくとも２個の
負荷トランジスタ及びこの負荷トランジスタの少なくと
も一方と電源電圧供給端との間に接続されるスイッチン
グトランジスタとからなる負荷回路と、入力端と出力端
を有し、入力端が上記負荷回路と上記メモリセルとの接
続点に接続され、上記メモリセルに記憶されているデー
タを検出して出力端に出力する、基準電位を入力する入
力端を有しないセンスアンプと、上記メモリセルからの
データ読み出し時において、正規のデータ読み出し時に
上記スイッチングトランジスタを導通状態に設定し、上
記浮遊ゲートに電荷を注入するようにして上記メモリセ
ルにデータをプログラムする時で上記メモリセルへのデ
ータのプログラム状態を調べるために上記メモリセルか
らデータを読み出すベリファイ時に上記スイッチングト
ランジスタを非導通状態に設定することによって、上記
正規のデータ読み出し時の上記負荷回路の抵抗値を上記
ベリファイ時の上記負荷回路の抵抗値よりも小さく設定
する負荷抵抗設定手段とを具備している。
【０００９】上記発明の不揮発性半導体メモリによれ
ば、スイッチングトランジスタの動作状態に応じて負荷
回路における負荷トランジスタの数が切り換わる。これ
によって、通常の読み出し時よりもベリファイ時のデー
タ検出基準を厳しく設定でき、ベリファイチェックをパ
スした後、通常の読み出し時にメモリセル読み出し電位
と基準電位との差が大きく得られるので、電源雑音等に
対する雑音余裕が大きくなる。
ば、スイッチングトランジスタの動作状態に応じて負荷
回路における負荷トランジスタの数が切り換わる。これ
によって、通常の読み出し時よりもベリファイ時のデー
タ検出基準を厳しく設定でき、ベリファイチェックをパ
スした後、通常の読み出し時にメモリセル読み出し電位
と基準電位との差が大きく得られるので、電源雑音等に
対する雑音余裕が大きくなる。
【００１０】
【発明の実施の形態】図１はこの発明の途中で考えられ
たＥＰＲＯＭの一部を示しており、１ａは浮遊ゲート及
び制御ゲートを有し、浮遊ゲート中の電荷の量によって
データを記憶するメモリセル、２ａは列選択用トランジ
スタ、ＢＬａはメモリセル側ビット線、４ａは上記ビッ
ト線ＢＬａに接続された負荷トランジスタ、５は上記ビ
ット線ＢＬａの電位ＶBLａを一方の入力（比較入力）と
する差動増幅器、１ｂはダミーセル、２ｂはダミー用列
選択用トランジスタ、ＢＬｂはダミーセル側ビット線、
４ｂ１，４ｂ２，４ｂ３は上記ダミーセル側ビット線Ｂ
Ｌｂに接続されたダミー用負荷トランジスタであり、本
例では３個に分割されている。上記メモリセル１ａとダ
ミーセル１ｂとはトランジスタサイズが同じであり、列
選択トランジスタ２ａとダミー用列選択用トランジスタ
２ｂとはトランジスタサイズが同じであり、負荷トラン
ジスタ４ａに比べてダミー用負荷トランジスタ４ｂ１と
４ｂ２のサイズは大きい。
たＥＰＲＯＭの一部を示しており、１ａは浮遊ゲート及
び制御ゲートを有し、浮遊ゲート中の電荷の量によって
データを記憶するメモリセル、２ａは列選択用トランジ
スタ、ＢＬａはメモリセル側ビット線、４ａは上記ビッ
ト線ＢＬａに接続された負荷トランジスタ、５は上記ビ
ット線ＢＬａの電位ＶBLａを一方の入力（比較入力）と
する差動増幅器、１ｂはダミーセル、２ｂはダミー用列
選択用トランジスタ、ＢＬｂはダミーセル側ビット線、
４ｂ１，４ｂ２，４ｂ３は上記ダミーセル側ビット線Ｂ
Ｌｂに接続されたダミー用負荷トランジスタであり、本
例では３個に分割されている。上記メモリセル１ａとダ
ミーセル１ｂとはトランジスタサイズが同じであり、列
選択トランジスタ２ａとダミー用列選択用トランジスタ
２ｂとはトランジスタサイズが同じであり、負荷トラン
ジスタ４ａに比べてダミー用負荷トランジスタ４ｂ１と
４ｂ２のサイズは大きい。
【００１１】一方、６はプログラム電圧入力端子７に印
加される高電圧のプログラム電圧ＶPP（たとえば１２．
５Ｖ）を検知して通常電圧レベルの検知出力を生成する
高電圧検知回路であり、本例では高電圧ＶPPの非検知時
にＶDD電圧（５Ｖ）を出力しており、ＶPP検知時に接地
電圧を出力するようになっている。８は上記検知回路６
の検知出力Ｓによりスイッチ制御されるスイッチ用のＰ
チャネルＭＯＳトランジスタである。このスイッチ用の
トランジスタ８は、前記ダミー用負荷トランジスタ４ｂ
１〜４ｂ３のうちの例えば１個のトランジスタ４ｂ３の
ソースと電源ノード９との間に挿入接続されており、残
りのダミー用負荷トランジスタ４ｂ１、４ｂ２の各ソー
スはスイッチ用トランジスタを介することなく電源ノー
ド９に接続されている。
加される高電圧のプログラム電圧ＶPP（たとえば１２．
５Ｖ）を検知して通常電圧レベルの検知出力を生成する
高電圧検知回路であり、本例では高電圧ＶPPの非検知時
にＶDD電圧（５Ｖ）を出力しており、ＶPP検知時に接地
電圧を出力するようになっている。８は上記検知回路６
の検知出力Ｓによりスイッチ制御されるスイッチ用のＰ
チャネルＭＯＳトランジスタである。このスイッチ用の
トランジスタ８は、前記ダミー用負荷トランジスタ４ｂ
１〜４ｂ３のうちの例えば１個のトランジスタ４ｂ３の
ソースと電源ノード９との間に挿入接続されており、残
りのダミー用負荷トランジスタ４ｂ１、４ｂ２の各ソー
スはスイッチ用トランジスタを介することなく電源ノー
ド９に接続されている。
【００１２】図２は前記高電圧検知回路６の一具体例を
示しており、プログラム電圧入力端子７とＶSS電源ノー
ド（接地電位端）との間に、それぞれゲート・ドレイン
相互が接続されたＰチャネルＭＯＳトランジスタ２１、
２２と、それぞれゲートがＶDD電源ノードに接続された
ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭ
ＯＳトランジスタ２４とが直列に接続されている。そし
て、上記トランジスタ２３、２４のドレイン相互接続点
の電位を三段縦続接続されたＣＭＯＳインバータ２５、
２６、２７に入力し、最終段のＣＭＯＳインバータ２７
の出力端から検知出力Ｓを得ている。なお、上記ＣＭＯ
Ｓインバータ２５、２６、２７は、各対応してＰチャネ
ルＭＯＳトランジスタＰ1 ，Ｐ2 ，Ｐ3 とＮチャネルＭ
ＯＳトランジスタＮ1 ，Ｎ2 ，Ｎ3 とが直列接続されて
なる。
示しており、プログラム電圧入力端子７とＶSS電源ノー
ド（接地電位端）との間に、それぞれゲート・ドレイン
相互が接続されたＰチャネルＭＯＳトランジスタ２１、
２２と、それぞれゲートがＶDD電源ノードに接続された
ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭ
ＯＳトランジスタ２４とが直列に接続されている。そし
て、上記トランジスタ２３、２４のドレイン相互接続点
の電位を三段縦続接続されたＣＭＯＳインバータ２５、
２６、２７に入力し、最終段のＣＭＯＳインバータ２７
の出力端から検知出力Ｓを得ている。なお、上記ＣＭＯ
Ｓインバータ２５、２６、２７は、各対応してＰチャネ
ルＭＯＳトランジスタＰ1 ，Ｐ2 ，Ｐ3 とＮチャネルＭ
ＯＳトランジスタＮ1 ，Ｎ2 ，Ｎ3 とが直列接続されて
なる。
【００１３】上記ＥＰＲＯＭにおいては、図３に示すよ
うに通常の読み出し時にはプログラム電圧入力端子７が
接地電位であり、高電圧検知回路出力Ｓは５Ｖになって
おり、スイッチ用トランジスタ８はオフであり、ダミー
用負荷トランジスタ４ｂ１〜４ｂ３のうち４ｂ３はオフ
であり、このときのダミー用ビット線電位ＶBLｂ（基準
電位）をＶBLｂL で表わす。このとき、メモリセル１ａ
からの読み出し電位（ビット線ＢＬａの電位）ＶBLａと
上記基準電位ＶBLｂL との電位差が差動増幅器５により
検知される共に増幅されてデータ検出が行われる。これ
に対して、ベリファイ時にはプログラム電圧入力端子７
の電圧がプログラム時と同じくＶPP電圧であり、高電圧
検知回路出力Ｓは接地電位になっており、スイッチ用ト
ランジスタ８はオンであり、ダミー用負荷トランジスタ
４ｂ１〜４ｂ３は全てオンであり、このときのダミー用
ビット線電位（基準電位）ＶBLｂは前記通常の読み出し
時におけるＶBLｂL よりも高いＶBLｂH となる。
うに通常の読み出し時にはプログラム電圧入力端子７が
接地電位であり、高電圧検知回路出力Ｓは５Ｖになって
おり、スイッチ用トランジスタ８はオフであり、ダミー
用負荷トランジスタ４ｂ１〜４ｂ３のうち４ｂ３はオフ
であり、このときのダミー用ビット線電位ＶBLｂ（基準
電位）をＶBLｂL で表わす。このとき、メモリセル１ａ
からの読み出し電位（ビット線ＢＬａの電位）ＶBLａと
上記基準電位ＶBLｂL との電位差が差動増幅器５により
検知される共に増幅されてデータ検出が行われる。これ
に対して、ベリファイ時にはプログラム電圧入力端子７
の電圧がプログラム時と同じくＶPP電圧であり、高電圧
検知回路出力Ｓは接地電位になっており、スイッチ用ト
ランジスタ８はオンであり、ダミー用負荷トランジスタ
４ｂ１〜４ｂ３は全てオンであり、このときのダミー用
ビット線電位（基準電位）ＶBLｂは前記通常の読み出し
時におけるＶBLｂL よりも高いＶBLｂH となる。
【００１４】したがって、ベリファイ時には、メモリセ
ル１ａからの読み出し電位ＶBLａに対するデータ検出基
準が厳しく設定されることになる。このように厳しい基
準でのベリファイチェックをパスした後、通常の読み出
し時には前記基準電位ＶBLｂが低い値ＶBLｂL にされる
ので、メモリセル読み出し電位ＶBLａとの電位差を大き
くとることができ、電源雑音等に対する雑音余裕が向上
することになる。
ル１ａからの読み出し電位ＶBLａに対するデータ検出基
準が厳しく設定されることになる。このように厳しい基
準でのベリファイチェックをパスした後、通常の読み出
し時には前記基準電位ＶBLｂが低い値ＶBLｂL にされる
ので、メモリセル読み出し電位ＶBLａとの電位差を大き
くとることができ、電源雑音等に対する雑音余裕が向上
することになる。
【００１５】なお、上記図１のＥＰＲＯＭにおけるビッ
ト線ＢＬａおよびダミー用ビット線ＢＬｂにはビット線
電位をクランプするためのＭＯＳトランジスタが挿入さ
れる場合もあるが、この場合も図１のＥＰＲＯＭと同様
にすることができる。
ト線ＢＬａおよびダミー用ビット線ＢＬｂにはビット線
電位をクランプするためのＭＯＳトランジスタが挿入さ
れる場合もあるが、この場合も図１のＥＰＲＯＭと同様
にすることができる。
【００１６】上記図１のＥＰＲＯＭでは、ダミー用負荷
トランジスタ４ｂ１〜４ｂ３の動作数をスイッチ用トラ
ンジスタ８のオン／オフによって切り換えたが、上記と
は逆に負荷トランジスタ４ａを複数個に分割し、その動
作数をスイッチ用トランジスタのオン／オフによって切
り換えるようにしても上記図１のものと同様の効果が得
られる。図４もこの発明の途中で考えられたＥＰＲＯＭ
の構成を示しており、このＥＰＲＯＭでは、高電圧検知
回路６の検知出力Ｓをインバータ回路４１により反転
し、分割された負荷トランジスタ４ａ１、４ａ２の一方
の４ａ２と電源ノード９との間に挿入接続されたスイッ
チ用トランジスタ８ｂのゲートに上記インバータ回路４
１の出力／Ｓを与えるようにしている。したがって、通
常の読み出し時に比べてベリファイ時にはビット線負荷
トランジスタの動作数が少なくなってメモリセル読み出
し電位が低くなるので、データ検出基準が厳しくなる。
トランジスタ４ｂ１〜４ｂ３の動作数をスイッチ用トラ
ンジスタ８のオン／オフによって切り換えたが、上記と
は逆に負荷トランジスタ４ａを複数個に分割し、その動
作数をスイッチ用トランジスタのオン／オフによって切
り換えるようにしても上記図１のものと同様の効果が得
られる。図４もこの発明の途中で考えられたＥＰＲＯＭ
の構成を示しており、このＥＰＲＯＭでは、高電圧検知
回路６の検知出力Ｓをインバータ回路４１により反転
し、分割された負荷トランジスタ４ａ１、４ａ２の一方
の４ａ２と電源ノード９との間に挿入接続されたスイッ
チ用トランジスタ８ｂのゲートに上記インバータ回路４
１の出力／Ｓを与えるようにしている。したがって、通
常の読み出し時に比べてベリファイ時にはビット線負荷
トランジスタの動作数が少なくなってメモリセル読み出
し電位が低くなるので、データ検出基準が厳しくなる。
【００１７】また、上記図１のものおよび図４に示した
ものを組み合わせてダミー用負荷トランジスタの動作数
および負荷トランジスタの動作数の両方とも通常の読み
出し時とベリファイ時とで切り換えることによって、ベ
リファイ時のデータ検出基準を厳しく設定してもよい。
この場合の回路構成の一例を図５に示しており、前記図
１および図４と同一部分には同一符号を付している。
ものを組み合わせてダミー用負荷トランジスタの動作数
および負荷トランジスタの動作数の両方とも通常の読み
出し時とベリファイ時とで切り換えることによって、ベ
リファイ時のデータ検出基準を厳しく設定してもよい。
この場合の回路構成の一例を図５に示しており、前記図
１および図４と同一部分には同一符号を付している。
【００１８】上記図１、図４、図５にそれぞれ示したＥ
ＰＲＯＭでは、メモリセル読み出し電位をダミーセル側
基準電位と差動増幅器により比較し、データ検出を行っ
たが、これに限らず、所定の回路閾値を有するデータ検
出回路（たとえばインバータ回路）にメモリセル読み出
し電位を入力するようにしてもよいる。
ＰＲＯＭでは、メモリセル読み出し電位をダミーセル側
基準電位と差動増幅器により比較し、データ検出を行っ
たが、これに限らず、所定の回路閾値を有するデータ検
出回路（たとえばインバータ回路）にメモリセル読み出
し電位を入力するようにしてもよいる。
【００１９】図６はセンスアンプとしてインバータ回路
を用いるようにした、この発明の一実施の形態によるＥ
ＰＲＯＭの構成を示している。すなわち、１ａはメモリ
セル、２ａは列選択用トランジスタ、ＢＬａはビット
線、４ａはビット線負荷トランジスタ、６１はビット線
電位クランプ用トランジスタ、６２はビット線と上記ク
ランプ用トランジスタ６１との間に接続されたインバー
タ、６３はメモリセル読み出し電位ＶBLａが入力するデ
ータ検出用のＣＭＯＳインバータ回路である。このイン
バータ回路６３は、２分割されたＰチャネルＭＯＳトラ
ンジスタＰ4 ，Ｐ5 とＮチャネルＭＯＳトランジスタＮ
4 とが直列接続され、上記２個のＰチャネルＭＯＳトラ
ンジスタＰ4 ，Ｐ5 のうちの一方のＰ5 のソースと電源
ノード９との間にスイッチ用のＰチャネルＭＯＳトラン
ジスタ８ａが挿入接続されている。
を用いるようにした、この発明の一実施の形態によるＥ
ＰＲＯＭの構成を示している。すなわち、１ａはメモリ
セル、２ａは列選択用トランジスタ、ＢＬａはビット
線、４ａはビット線負荷トランジスタ、６１はビット線
電位クランプ用トランジスタ、６２はビット線と上記ク
ランプ用トランジスタ６１との間に接続されたインバー
タ、６３はメモリセル読み出し電位ＶBLａが入力するデ
ータ検出用のＣＭＯＳインバータ回路である。このイン
バータ回路６３は、２分割されたＰチャネルＭＯＳトラ
ンジスタＰ4 ，Ｐ5 とＮチャネルＭＯＳトランジスタＮ
4 とが直列接続され、上記２個のＰチャネルＭＯＳトラ
ンジスタＰ4 ，Ｐ5 のうちの一方のＰ5 のソースと電源
ノード９との間にスイッチ用のＰチャネルＭＯＳトラン
ジスタ８ａが挿入接続されている。
【００２０】そして、上記スイッチ用トランジスタ８ａ
のゲートに高電圧検知回路６の検知出力Ｓが与えられ
る。
のゲートに高電圧検知回路６の検知出力Ｓが与えられ
る。
【００２１】したがって、通常の読み出しとベリファイ
時とでインバータ回路６３の回路閾値が切り換わり、ベ
リファイ時のデータ検出基準が厳しく設定される。な
お、上記ＣＭＯＳインバータ回路６３に代えて、図７に
示すようにＰチャネルＭＯＳトランジスタＰ4 と、２分
割されたＮチャネルＭＯＳトランジスタＮ4 ，Ｎ5 とを
直列に接続し、この２個のＮチャネルＭＯＳトランジス
タＮ4 ，Ｎ5 のうちの一方のＮ5 のソースと接地ノード
との間にスイッチ用のＮチャネルＭＯＳトランジスタ７
０を挿入接続し、このスイッチ用トランジスタ７０のゲ
ートに高電圧検知出力Ｓを与えるようにしてもよい。
時とでインバータ回路６３の回路閾値が切り換わり、ベ
リファイ時のデータ検出基準が厳しく設定される。な
お、上記ＣＭＯＳインバータ回路６３に代えて、図７に
示すようにＰチャネルＭＯＳトランジスタＰ4 と、２分
割されたＮチャネルＭＯＳトランジスタＮ4 ，Ｎ5 とを
直列に接続し、この２個のＮチャネルＭＯＳトランジス
タＮ4 ，Ｎ5 のうちの一方のＮ5 のソースと接地ノード
との間にスイッチ用のＮチャネルＭＯＳトランジスタ７
０を挿入接続し、このスイッチ用トランジスタ７０のゲ
ートに高電圧検知出力Ｓを与えるようにしてもよい。
【００２２】また、図８の実施の形態に示すように、ビ
ット線負荷トランジスタを４ａ１、４ａ２の２個に分割
し、この２個のトランジスタ４ａ１、４ａ２のうち一方
の４ａ２のソースと電源ノード９との間にスイッチ用の
ＰチャネルＭＯＳトランジスタ８ｂを挿入接続し、高電
圧検知回路出力Ｓの反転信号／Ｓを上記スイッチ用のト
ランジスタ８ｂのゲートに与えるようにしてもよい。こ
の場合、データ検出回路としてのインバータ回路６３は
図６あるいは図７に示したものを用いてもよく、閾値が
一定のインバータ回路を用いてもよい。
ット線負荷トランジスタを４ａ１、４ａ２の２個に分割
し、この２個のトランジスタ４ａ１、４ａ２のうち一方
の４ａ２のソースと電源ノード９との間にスイッチ用の
ＰチャネルＭＯＳトランジスタ８ｂを挿入接続し、高電
圧検知回路出力Ｓの反転信号／Ｓを上記スイッチ用のト
ランジスタ８ｂのゲートに与えるようにしてもよい。こ
の場合、データ検出回路としてのインバータ回路６３は
図６あるいは図７に示したものを用いてもよく、閾値が
一定のインバータ回路を用いてもよい。
【００２３】上記図８に示した実施の形態によるＥＰＲ
ＯＭでも、読み出し時に比べてベリファイ時のデータ読
み出し条件を厳しく設定することができる。
ＯＭでも、読み出し時に比べてベリファイ時のデータ読
み出し条件を厳しく設定することができる。
【００２４】
【発明の効果】以上説明したように、本発明の不揮発性
半導体メモリによれば、通常の読み出し時よりもベリフ
ァイ時のデータ検出基準を厳しく設定することができる
ので、通常の読み出し時における雑音余裕が大きくなる
効果が得られる。
半導体メモリによれば、通常の読み出し時よりもベリフ
ァイ時のデータ検出基準を厳しく設定することができる
ので、通常の読み出し時における雑音余裕が大きくなる
効果が得られる。
【図１】本発明の途中で考えられたＥＰＲＯＭの一部の
構成を示す回路図。
構成を示す回路図。
【図２】図１のＥＰＲＯＭ中の高電圧検知回路の一具体
例を示す回路図。
例を示す回路図。
【図３】図１のＥＰＲＯＭの動作を説明するために示す
タイミング図。
タイミング図。
【図４】本発明の途中で考えられたＥＰＲＯＭの一部の
構成を示す回路図。
構成を示す回路図。
【図５】本発明の途中で考えられたＥＰＲＯＭの一部の
構成を示す回路図。
構成を示す回路図。
【図６】本発明の一実施の形態に係るＥＰＲＯＭの一部
の構成を示す回路図。
の構成を示す回路図。
【図７】本発明の他の実施の形態に係るＥＰＲＯＭの一
部の構成を示す回路図。
部の構成を示す回路図。
【図８】本発明の他の実施の形態に係るＥＰＲＯＭの一
部の構成を示す回路図。
部の構成を示す回路図。
【図９】従来のＥＰＲＯＭの一部の構成を示す回路図。
【図１０】図９に示す従来のＥＰＲＯＭの動作を説明す
るためのタイミング図。
るためのタイミング図。
【符号の説明】 １ａ…メモリセル、 １ｂ…ダミーセル、 ４ａ１、４ａ２、４ｂ１、４ｂ２、４ｂ３…負荷トラン
ジスタ、 ５…差動増幅器、 ６…高電圧検知回路、 ７…プログラム電圧入力端子、 ８ａ、８ｂ…スイッチ用のＭＯＳトランジスタ、 ９…電源ノード、 ４１、６２…インバータ回路。 ６３…ＣＭＯＳインバータ回路。
ジスタ、 ５…差動増幅器、 ６…高電圧検知回路、 ７…プログラム電圧入力端子、 ８ａ、８ｂ…スイッチ用のＭＯＳトランジスタ、 ９…電源ノード、 ４１、６２…インバータ回路。 ６３…ＣＭＯＳインバータ回路。
Claims (2)
- 【請求項１】 メモリセルと、 上記メモリセルに接続される負荷トランジスタと、 入力端と出力端を有し、入力端が上記負荷トランジスタ
と上記メモリセルとの接続点に接続され、上記メモリセ
ルに記憶されているデータを検出して出力端に出力す
る、基準電位を入力する入力端を有しないセンスアンプ
と、 正規のデータ読み出し時の上記センスアンプの回路閾値
よりも、上記浮遊ゲートに電荷を注入するようにして上
記メモリセルにデータをプログラムする時で上記メモリ
セルへのデータのプログラム状態を調べるために上記メ
モリセルからデータを読み出すベリファイ時に上記セン
スアンプの回路閾値の方が高い電圧になるように上記セ
ンスアンプを制御する制御手段とを具備したことを特徴
とする不揮発性半導体メモリ。 - 【請求項２】 メモリセルと、 上記メモリセルに接続される少なくとも２個の負荷トラ
ンジスタ及びこの負荷トランジスタの少なくとも一方と
電源電圧供給端との間に接続されるスイッチングトラン
ジスタとからなる負荷回路と、 入力端と出力端を有し、入力端が上記負荷回路と上記メ
モリセルとの接続点に接続され、上記メモリセルに記憶
されているデータを検出して出力端に出力する、基準電
位を入力する入力端を有しないセンスアンプと、 上記メモリセルからのデータ読み出し時において、正規
のデータ読み出し時に上記スイッチングトランジスタを
導通状態に設定し、上記浮遊ゲートに電荷を注入するよ
うにして上記メモリセルにデータをプログラムする時で
上記メモリセルへのデータのプログラム状態を調べるた
めに上記メモリセルからデータを読み出すベリファイ時
に上記スイッチングトランジスタを非導通状態に設定す
ることによって、上記正規のデータ読み出し時の上記負
荷回路の抵抗値を上記ベリファイ時の上記負荷回路の抵
抗値よりも小さく設定する負荷抵抗設定手段とを具備し
たことを特徴とする不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130397A JP2954080B2 (ja) | 1997-04-18 | 1997-04-18 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130397A JP2954080B2 (ja) | 1997-04-18 | 1997-04-18 | 不揮発性半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24550587A Division JP2925138B2 (ja) | 1987-09-29 | 1987-09-29 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1031897A true JPH1031897A (ja) | 1998-02-03 |
| JP2954080B2 JP2954080B2 (ja) | 1999-09-27 |
Family
ID=14297054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130397A Expired - Lifetime JP2954080B2 (ja) | 1997-04-18 | 1997-04-18 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954080B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011125456A1 (en) * | 2010-04-09 | 2011-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2015153434A (ja) * | 2014-02-12 | 2015-08-24 | ウィンボンド エレクトロニクス コーポレーション | カレントセンシング |
-
1997
- 1997-04-18 JP JP10130397A patent/JP2954080B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011125456A1 (en) * | 2010-04-09 | 2011-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012238379A (ja) * | 2010-04-09 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015153434A (ja) * | 2014-02-12 | 2015-08-24 | ウィンボンド エレクトロニクス コーポレーション | カレントセンシング |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2954080B2 (ja) | 1999-09-27 |
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|---|---|---|---|
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