JP2012238379A - 半導体装置 - Google Patents
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Abstract
【解決手段】メモリセルに書き込まれたデータを読み出す読み出し回路を有する半導体装置に関する。読み出し回路は、第1のトランジスタ121と、第2のトランジスタ122と、第1のスイッチ131と、第2のスイッチ132と、を有する。第1のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が第1のスイッチを介して読み出し回路の出力に電気的に接続されている。第2のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が第2のスイッチを介して読み出し回路の出力に電気的に接続されている。第1のトランジスタはチャネル形成領域が酸化物半導体により形成され、第2のトランジスタはチャネル形成領域がシリコンにより形成されたものを用いることができる。
【選択図】図1
Description
路を有する半導体装置に関する。
書き込み(または消去)が正常に行われたか否かを判定(検証または検査ともいう)する
ベリファイ動作が行われる(例えば、特許文献1)。
と判定された場合は、書き込まれた(または消去された)データの読み出しが正常に行え
る。しかし、図9(B)に示すように、ベリファイ時にデータの書き込み(または消去)
が正常であると判定された場合でも、書き込まれた(または消去された)データの読み出
しが正常に行えずエラーとなることがある。
に、書き込まれた(または消去された)データの読み出しが正常に行われずエラーとなる
ような動作不良が起こらないような読み出し回路を提供することを課題の一とする。また
、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することを
課題の一とする。また、高精度なデータの読み出しを行うことができる読み出し回路を提
供することを課題の一とする。また、上記読み出し回路を有することにより、信頼性の高
い半導体装置を提供することを課題の一とする。
導体装置に関する。読み出し回路は、第1のトランジスタと、第2のトランジスタと、第
1のスイッチと、第2のスイッチと、を有する。第1のトランジスタは、第1の端子がゲ
ートに電気的に接続され、第2の端子が第1のスイッチを介して読み出し回路の出力に電
気的に接続されている。第2のトランジスタは、第1の端子がゲートに電気的に接続され
、第2の端子が第2のスイッチを介して読み出し回路の出力に電気的に接続されている。
る第1の端子は、それぞれ、電源電位Vddが供給される配線に電気的に接続されている
。
ものを用いる。
を用いる。
第2のトランジスタはチャネル形成領域がシリコンにより形成されたものを用いることが
できる。このように、第1のトランジスタと第2のトランジスタのチャネル形成領域を構
成する半導体材料を異ならせることで、同じ半導体材料を用いた場合と比べて、簡単に、
第1のトランジスタと第2のトランジスタのしきい値電圧を異ならせることができる。
を判定するベリファイ時には第1のトランジスタを用いて読み出しを行い、通常の読み出
し時には第2のトランジスタを用いて読み出しを行うことができる。このようにして、ベ
リファイ時にはしきい値電圧が比較的高い第1のトランジスタを用いて読み出しを行い、
通常の読み出し時にはしきい値電圧が比較的低い第2のトランジスタを用いて読み出しを
行うことができる。なお、以下では、判定のための読み出しをベリファイといい、通常の
読み出しを単に読み出しということにする。
タが読み出し回路の出力と導通状態になる。ベリファイ時には、第2のスイッチはオフし
ている。読み出し時には、第2のスイッチがオンすることで、第2のトランジスタが読み
出し回路の出力と導通状態になる。読み出し時には、第1のスイッチはオフしている。
第2のトランジスタが有する第1の端子に電気的に接続される配線に供給される電源電位
Vdd2は、ベリファイ時に外部から上記第1のトランジスタが有する第1の端子および
第2のトランジスタが有する第1の端子に電気的に接続される配線に供給される電源電位
Vdd1と同じまたはそれより小さい値を有する。すなわち、電源電位Vdd2は電源電
位Vdd1以下である。
る構成とすることができる。電源電位Vddが外部から無線で供給される場合、電源電位
Vddは変動することがある。例えば、開示する発明の一態様である上記半導体装置と、
外部の電源供給側の装置との距離が短ければ、外部から供給される電源電位Vddは大き
くなる。逆に、上記半導体装置と、外部の電源供給側の装置との距離が長ければ、外部か
ら供給される電源電位Vddは小さくなる。
ベリファイ時における上記半導体装置と外部の電源供給側の装置との距離D1と同じまた
はそれより長くなる。すなわち、距離D2は距離D1以上である。したがって、読み出し
時に外部から上記第1のトランジスタが有する第1の端子および第2のトランジスタが有
する第1の端子に電気的に接続される配線に供給される電源電位Vdd2は、ベリファイ
時に外部から上記第1のトランジスタが有する第1の端子および第2のトランジスタが有
する第1の端子に電気的に接続される配線に供給される電源電位Vdd1以下となる。本
発明の一態様によれば、このように電源電位Vddがベリファイ時と読み出し時とで異な
る場合でも、ベリファイ時の判定結果を有効に活用することができる。
たはセンスアンプを有する構成とすることができる。これにより、読み出し精度を向上さ
せることができる。
モリセルは、第3のスイッチを介して読み出し回路の出力に電気的に接続される構成とす
ることができる。
、第1のトランジスタとメモリセルとが読み出し回路の出力と導通状態になる。ベリファ
イ時には、第2のスイッチはオフしている。読み出し時には、第2のスイッチと第3のス
イッチとがオンすることで、第2のトランジスタとメモリセルとが読み出し回路の出力と
導通状態になる。読み出し時には、第1のスイッチはオフしている。
できる。または、メモリセルは、アンチヒューズ型のOTPメモリ素子を有する構成とす
ることができる。上記において、メモリセルは、2値データを書き込み可能な構成とする
ことができる。
し回路を提供することができる。すなわち、本発明の一態様によれば、ベリファイ時にデ
ータの書き込み(または消去)が正常であると判定された場合に、書き込まれた(または
消去された)データの読み出しが正常に行われずエラーとなるような動作不良が起こらな
い読み出し回路を提供することができる。本発明の一態様によれば、電源電位がベリファ
イ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することが
できる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うこ
とができる読み出し回路を提供することができる。また、上記読み出し回路を有すること
により、信頼性の高い半導体装置を提供することができる。
説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである
。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるもの
ではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。
いる場合がある。よって、必ずしもそのスケールに限定されない。
本実施の形態は、開示する発明の一態様である半導体装置の回路構成の例、半導体装置が
有するトランジスタの特性の模式図、および半導体装置の回路動作の例について、図1〜
図4を参照して説明する。
スタの特性の模式図を示す。図2(A)(B)には半導体装置の回路動作の例を示す。図
3(A)(B)には半導体装置の回路動作の例、図3(C)には半導体装置が有するトラ
ンジスタの特性の模式図を示す。図4(A)(B)には半導体装置の回路動作の例、図4
(C)には半導体装置が有するトランジスタの特性の模式図を示す。
図1(A)には、読み出し回路102を有する半導体装置を示す。読み出し回路102は
、第1のトランジスタ121と、第2のトランジスタ122と、第1のスイッチ131と
、第2のスイッチ132と、を有する。
1のスイッチ131を介して読み出し回路102の出力Voutに電気的に接続されてい
る。第2のトランジスタ122は、第1の端子がゲートに電気的に接続され、第2の端子
が第2のスイッチ132を介して読み出し回路102の出力Voutに電気的に接続され
ている。
122が有する第1の端子は、それぞれ、電源電位Vddが供給される配線に電気的に接
続されている。なお、第1のトランジスタ121が有する第1の端子に入力される電源電
位と第2のトランジスタ122が有する第1の端子に入力される電源電位は、等しい電位
でも良いし、異なる電位でも良い。
読み出す機能を有する。読み出し回路102は、読み出し回路の出力に電気的に接続され
るインバータまたはセンスアンプを有する構成としてもよい。
はメモリセル101を内蔵する構成とすることができる。この場合、メモリセル101は
、第3のスイッチ133を介して読み出し回路102の出力Voutに電気的に接続され
る構成とすることができる。メモリセル101は、共通電位Vcが供給される配線に電気
的に接続されている。このように、半導体装置がメモリセル101を有する構成とするこ
とにより、読み出し回路102が有する素子とメモリセル101が有する素子とを、同じ
基板上に同じ工程を利用して形成することができる。
構成とすることができる。例えば、半導体装置は、メモリセル101を有する記憶媒体の
挿入、取り出しが可能な構成とすることができる。この場合、メモリセル101を有する
記憶媒体が半導体装置に挿入された状態で、メモリセル101が第3のスイッチ133を
介して読み出し回路102の出力Voutに電気的に接続される構成とすることができる
。
図1(B)には、半導体装置が有する第1のトランジスタ121と第2のトランジスタ1
22のId−Vg特性の模式図を示す。図1(B)に示すように、第1のトランジスタ1
21と第2のトランジスタ122とは、しきい値電圧Vthが異なるものを用いる。具体
的には、第1のトランジスタ121のしきい値電圧Vth121は、第2のトランジスタ
122のしきい値電圧Vth122より高いものを用いる。すなわち、Vth122<V
th121を満たす第1のトランジスタ121、第2のトランジスタ122を用いる。
タを用いることができる。第1のトランジスタ121と第2のトランジスタ122のしき
い値電圧は、それぞれ、正の値を有することが好ましい。
わち酸化物半導体を主成分として形成)され、第2のトランジスタ122はチャネル形成
領域がシリコンにより形成(すなわちシリコンを主成分として形成)されたものを用いる
ことができる。このように、第1のトランジスタ121と第2のトランジスタ122のチ
ャネル形成領域を構成する半導体材料を異ならせることで、同じ半導体材料を用いた場合
と比べて簡単に、第1のトランジスタ121と第2のトランジスタ122のしきい値電圧
を異ならせることができる。
第2のトランジスタ122のチャネル形成領域を構成する材料として上記した材料以外の
材料を用いることが可能である。その場合、第1のトランジスタ121と第2のトランジ
スタ122のチャネル形成領域を構成する半導体材料として異なる半導体材料を用いても
よいし、同じ半導体材料を用いてもよい。同じ半導体材料を用いる場合は、半導体層に添
加する不純物量または不純物材料を変える、半導体層の作製方法を変える、トランジスタ
の構造を変える等により、第1のトランジスタ121と第2のトランジスタ122のしき
い値電圧を異ならせることができる。
図2(A)(B)には、図1(A)に示す半導体装置の回路動作の例を示す。
を判定するベリファイ時の半導体装置の回路動作の例を示す。図2(B)は、通常の読み
出し時の半導体装置の回路動作の例を示す。なお、以下では、判定のための読み出しをベ
リファイといい、通常の読み出しを単に読み出しという。
第1のトランジスタ121が読み出し回路102の出力Voutと導通状態になる。ベリ
ファイ時には、第2のスイッチ132はオフしている。また、第3のスイッチ133がオ
ンすることで、メモリセル101が読み出し回路102の出力Voutと導通状態になる
。ベリファイ時に外部から第1のトランジスタ121が有する第1の端子および第2のト
ランジスタ122が有する第1の端子に電気的に接続される配線に供給される電源電位は
Vdd1である。
2のトランジスタ122が読み出し回路102の出力Voutと導通状態になる。読み出
し時には、第1のスイッチ131はオフしている。また、第3のスイッチ133がオンす
ることで、メモリセル101が読み出し回路102の出力Voutと導通状態になる。読
み出し時に外部から第1のトランジスタ121が有する第1の端子および第2のトランジ
スタ122が有する第1の端子に電気的に接続される配線に供給される電源電位はVdd
2である。
み出しを行い、読み出し時には第2のトランジスタ122を用いて読み出しを行うことが
できる。
第2のトランジスタ122のしきい値電圧Vth122より高いものを用いる。したがっ
て、ベリファイ時には、しきい値電圧Vth121が比較的高い第1のトランジスタ12
1を用いて読み出しを行い、読み出し時にはしきい値電圧Vth122が比較的低い第2
のトランジスタ122を用いて読み出しを行うことができる。
小さい値を有する。すなわち、電源電位Vdd2は電源電位Vdd1以下である。
。図3は、図2(A)に示すベリファイ時の半導体装置の回路動作を説明する図である。
図4は、図2(B)に示す読み出し時の半導体装置の回路動作を説明する図である。
33とがオンすることで、第1のトランジスタ121とメモリセル101とが読み出し回
路102の出力Voutと導通状態になる。ベリファイ時には、第2のスイッチ132は
オフしている。ベリファイ時に外部から第1のトランジスタ121が有する第1の端子に
供給される電源電位はVdd1である。
121は、図3(B)に示すように抵抗として機能するため、抵抗素子として考えること
ができる。また、図3(A)に示すメモリセル101は、図3(B)に示すように抵抗と
して機能するため、抵抗素子として考えることができる。
位Vdd1が供給される配線が読み出し回路102の出力Voutに電気的に接続され、
メモリセル101を介して共通電位Vcが供給される配線が読み出し回路102の出力V
outに電気的に接続された状態になる。第1のトランジスタ121およびメモリセル1
01は、それぞれ抵抗素子として考えることができる。したがって、第1のトランジスタ
121の抵抗値R121がメモリセル101の抵抗値R101より大きいとき(R121
>R101)は、読み出し回路102の出力Voutの電位はVcに近い値となる。逆に
、第1のトランジスタ121の抵抗値R121がメモリセル101の抵抗値R101より
小さいとき(R121<R101)は、読み出し回路102の出力Voutの電位はVd
d1に近い値となる。
のVoutを「1」とすることができる。例えば、ベリファイ時にVoutが「1」であ
るときに、データの書き込み(または消去)が正常に行われたと判定することができる。
リセル101に流れる電流I101の関係について、図3(C)を参照して説明する。図
3(C)には、第1のトランジスタ121、第2のトランジスタ122のId−Vg特性
の模式図を示す。ベリファイ時には、第1のトランジスタ121が用いられ、第1のトラ
ンジスタ121のゲートには電源電位Vdd1が供給されている。したがって、ベリファ
イ時に第1のトランジスタ121の第1の端子−第2の端子間に流れる電流は、図3(C
)に示す電流I121となることがわかる。また、Voutが「1」である、すなわちR
121<R101であることから、メモリセル101に流れる電流I101は電流I12
1より小さい値であることがわかる。
と判定されたメモリセル101に流れる電流I101は、第1のトランジスタ121に流
れる電流I121より小さい値であることがわかる。
て説明する。
3とがオンすることで、第2のトランジスタ122とメモリセル101とが読み出し回路
102の出力Voutと導通状態になる。読み出し時には、第1のスイッチ131はオフ
している。読み出し時に外部から第2のトランジスタ122が有する第1の端子に供給さ
れる電源電位はVdd2である。
122は、図4(B)に示すように抵抗として機能するため、抵抗素子として考えること
ができる。図4(A)に示すメモリセル101は、図4(B)に示すように抵抗として機
能するため、抵抗素子として考えることができる。
Vdd2が供給される配線が読み出し回路102の出力Voutに電気的に接続され、メ
モリセル101を介して共通電位Vcが供給される配線が読み出し回路102の出力Vo
utに電気的に接続された状態になる。第2のトランジスタ122およびメモリセル10
1は、それぞれ抵抗素子として考えることができる。したがって、第2のトランジスタ1
22の抵抗値R122がメモリセル101の抵抗値R101より大きいとき(R122>
R101)は、読み出し回路102の出力Voutの電位はVcに近い値となる。逆に、
第2のトランジスタ122の抵抗値R122がメモリセル101の抵抗値R101より小
さいとき(R122<R101)は、読み出し回路102の出力Voutの電位はVdd
2に近い値となる。
のVoutを「1」とすることができる。
り小さい値を有する。すなわち、電源電位Vdd2は電源電位Vdd1以下である。また
、電源電位Vdd2は、最低動作電圧VL以上である。最低動作電圧VLは、半導体装置
を動作させるときに最低限必要な電源電位である。
、半導体装置と外部の電源供給側の装置との距離に応じて変動する。例えば、その距離が
短ければ、外部から供給される電源電位Vddは大きくなる。逆に、その距離が長ければ
、外部から供給される電源電位Vddは小さくなる。その場合、半導体装置は最低動作電
圧VL以上の電源電位が供給された場合に動作するように設計される。
イ時における半導体装置と外部の電源供給側の装置との距離D1と同じまたはそれより長
い。すなわち、距離D2は距離D1以上となる。したがって、読み出し時に外部から供給
される電源電位Vdd2は、ベリファイ時に外部から供給される電源電位Vdd1以下と
なる。
れる電流I101の関係について、図4(C)を参照して説明する。
性の模式図を示す。読み出し時には、第2のトランジスタ122が用いられ、第2のトラ
ンジスタ122のゲートには電源電位Vdd2が供給されている。読み出し時の電源電位
Vdd2は、最低動作電圧VL以上、ベリファイ時の電源電位Vdd1以下の範囲内の値
を有する。このときに、第2のトランジスタ122の第1の端子−第2の端子間に流れる
電流は図4(C)に矢印で示す電流I122の範囲内となることがわかる。
時に第1のトランジスタ121に流れる電流I121以上であればよい。すなわち、I1
21≦I122Lであればよい。したがって、読み出し可能な電圧の範囲は、I121≦
I122Lとなるように設定することができる。
は、ベリファイ時に第1のトランジスタ121に流れる電流I121より大きい値となり
、ベリファイ時に第1のトランジスタ121に流れる電流I121はメモリセル101に
流れる電流I101より大きい値となる。つまり、読み出し時に第2のトランジスタ12
2に流れる電流I122は、メモリセル101に流れる電流I101より大きい値となる
。その結果、R122<R101となり、読み出し時のVoutは必ず「1」となる。
書き込み(または消去)が正常に行われたと判定されたメモリセルについては、必ず読み
出し時のVoutが「1」となるような読み出し回路を提供することができる。
0」とし、R121<R101、R122<R101のときのVoutを「1」としたが
、これに限定されない。逆に、R121>R101、R122>R101のときのVou
tを「1」とし、R121<R101、R122<R101のときのVoutを「0」と
してもよい。
たは消去)が正常に行われたと判定することとしたが、これに限定されない。逆に、ベリ
ファイ時にVoutが「0」であるときに、データの書き込み(または消去)が正常に行
われたと判定してもよい。
スアンプを有する構成とすることができる。これにより読み出し精度を向上させることが
できる。
回路を提供することができる。すなわち、ベリファイ時にデータの書き込み(または消去
)が正常であると判定された場合に、書き込まれた(または消去された)データの読み出
しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供するこ
とができる。本実施の形態によれば、電源電位Vddがベリファイ時と読み出し時とで異
なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提
供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路
を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半
導体装置を提供することができる。
本実施の形態は、開示する発明の一態様である半導体装置が有するメモリセルの回路構成
の例について、図5を参照して説明する。
る。図5(A)には、半導体装置が有するメモリセル101を示す。メモリセル101は
、共通電位Vcが供給される配線に電気的に接続されている。共通電位Vcが供給される
配線には、例えば接地電位が供給される。
構成の例を示したものである。図5(B)に示すメモリセル101は、選択トランジスタ
111と、浮遊ゲートを有するメモリ素子112と、ビット線113と、ワード線114
と、選択線115と、を有する。選択トランジスタ111は、ゲートが選択線115に電
気的に接続され、第1の端子がビット線113に電気的に接続され、第2の端子がメモリ
素子112の第1の端子に電気的に接続されている。浮遊ゲートを有するメモリ素子11
2は、ゲートがワード線114に電気的に接続され、第2の端子が共通電位Vcが供給さ
れる配線に電気的に接続されている。したがって、メモリ素子112の第1の端子が選択
トランジスタ111を介してビット線113に電気的に接続された構造を有する。共通電
位Vcが供給される配線には、例えば接地電位が供給される。
路動作を説明する。
ば電子)を注入することで行う。浮遊ゲートに電荷を注入することで、メモリ素子112
のしきい値電圧をプラス側にシフトさせることができる。これにより、メモリセル101
の抵抗値を増大させることができる。例えば、書き込み後はVout=1(またはVou
t=0)として読み出すことができる。
02を用いてメモリセル101へのデータの書き込みが正常に行われたか否かを判定(ベ
リファイ)する。その結果、データの書き込みが正常と判定されれば、電源電位Vddが
ベリファイ時と読み出し時とで異なる場合でも、書き込まれたデータを正常に読み出すこ
とができる。
することで行う。浮遊ゲートに蓄積された電荷を放出することで、メモリ素子112のし
きい値電圧をマイナス側にシフトさせ、メモリセル101の抵抗値を低下させることがで
きる。これにより、メモリセル101の抵抗値を初期状態に近い値に戻すことができる。
例えば、データの消去(初期化)後はVout=0(またはVout=1)として読み出
しを行うことができる。
02を用いてメモリセル101からのデータの消去が正常に行われたか否かを判定(ベリ
ファイ)する。その結果、データの消去が正常に行われたと判定されれば、電源電位Vd
dがベリファイ時と読み出し時とで異なる場合でも、消去されたデータを正常に読み出す
ことができる。
では、データの書き込みや消去に電源電位Vddあるいは半導体装置内の回路により増幅
された電源電位Vdd等が用いられることがある。この時、電源電位Vddが変動するこ
とに起因して、データの書き込みや消去がうまく行われない場合がある。この場合、メモ
リセル101の抵抗値が書き込み後に通常とりうる値と消去後に通常とりうる値との中間
の値となることがある。メモリセル101の抵抗値が中間の値となる場合、ベリファイ時
の判定結果を有効に活用できないことがある。
により、ベリファイ時の判定結果を有効に活用することができる。その結果、データの読
み出し精度を向上させることができる。
le)メモリ素子117を有する回路構成の例を示したものである。OTPメモリ素子1
17は、1回のみ書き込み可能なメモリ素子である。
17と、ビット線118と、ワード線119と、を有する。選択トランジスタ116は、
ゲートがワード線119に電気的に接続され、第1の端子がビット線118に電気的に接
続され、第2の端子がOTPメモリ素子117の第1の端子に電気的に接続されている。
OTPメモリ素子117の第2の端子は、共通電位Vcが供給される配線に電気的に接続
されている。したがって、OTPメモリ素子117の第1の端子が選択トランジスタ11
6を介してビット線118に電気的に接続された構造を有する。共通電位Vcが供給され
る配線には、例えば接地電位が供給される。
できる。アンチヒューズ型のOTPメモリ素子として、例えばシリサイドメモリや有機メ
モリを用いることができる。シリサイドメモリは、一対の電極間にアモルファスシリコン
が設けられた構造を有する。有機メモリは、一対の電極間に有機膜が設けられた構造を有
する。アンチヒューズ型のOTPメモリ素子は書き込み動作を行うまでは高抵抗を有する
。
する。
位を供給し、OTPメモリ素子117に高電圧を印加することで行う。OTPメモリ素子
117に高電圧を印加すると、発生するジュール熱によりOTPメモリ素子117を変化
(例えばシリサイド化または流動化)させることができる。例えばシリサイドメモリにお
いては、一対の電極間に高電圧を印加することにより、一対の電極間に設けられたアモル
ファスシリコンをシリサイド化することができる。このようにして、OTPメモリ素子の
抵抗値を低下させることができる。例えば、書き込み後はVout=1(またはVout
=0)として読み出しを行うことができる。
02を用いてメモリセル101へのデータの書き込みが正常に行われたか否かを判定(ベ
リファイ)する。その結果、データの書き込みが正常と判定されれば、電源電位Vddが
ベリファイ時と読み出し時とで異なる場合でも、書き込まれたデータを正常に読み出すこ
とができる。
の書き込みに電源電位Vddあるいは半導体装置内の回路により増幅された電源電位Vd
d等が用いられることがある。この時、電源電位Vddが変動することに起因して、デー
タの書き込みがうまく行われない場合がある。この場合、メモリセル101の抵抗値が書
き込み前の値と書き込み後に通常とりうる値との中間の値となることがある。メモリセル
101の抵抗値が中間の値となる場合、ベリファイ時の判定結果を有効に活用できないこ
とがある。
により、ベリファイ時の判定結果を有効に活用することができる。その結果、データの読
み出し精度を向上させることができる。
モリ素子117は、いずれも2値データを書き込み可能なメモリ素子である。
ることにより、ベリファイ時の判定結果を有効に活用することができる。すなわち、図1
(A)で示したような読み出し回路102を有する半導体装置を用いることにより、ベリ
ファイ時にデータの書き込み(または消去)が正常であると判定された場合に、書き込ま
れた(または消去された)データの読み出しが正常に行われずエラーとなるような動作不
良の発生を防ぐことができる。図1(A)で示したような読み出し回路102を有する半
導体装置を用いることにより、電源電位Vddが変動する場合でも、ベリファイ時の判定
結果を有効に活用することができる。また、高精度なデータの読み出しを行うことができ
、信頼性の高い半導体装置を提供することができる。
本実施の形態は、開示する発明の一態様である半導体装置の回路構成の例について、図6
を参照して説明する。図6は、第1のトランジスタ121の構成が図1(A)と異なる例
である。それ以外の回路構成は図1(A)と同様である。
1のトランジスタ121は、バックゲートが第1の端子に電気的に接続する構成とするこ
とができる。これにより比較的簡単に、第1のトランジスタ121のしきい値電圧をプラ
ス側にシフトさせることができる。その結果、比較的簡単に、図1(B)に示すような特
性を有する第1のトランジスタ121、第2のトランジスタ122を得ることができる。
読み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込み(ま
たは消去)が正常であると判定された場合に、書き込まれた(または消去された)データ
の読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提
供することができる。本実施の形態によれば、電源電位Vddがベリファイ時と読み出し
時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し
回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み
出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性
の高い半導体装置を提供することができる。
本実施の形態では、開示する発明の一態様である半導体装置が有するトランジスタの例に
ついて、図7を参照して説明する。図7に示すトランジスタは、チャネル形成領域が酸化
物半導体により形成されたものである。
けられたソース電極又はドレイン電極として機能する一対の導電層305a及び導電層3
05bと、導電層305a及び導電層305b上に設けられた半導体層307と、半導体
層307上に設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられたゲー
ト電極311と、で構成されている。
けられたトップゲート型の構造である。また、ソース電極又はドレイン電極として機能す
る導電層305a及び導電層305bが半導体層307下に設けられたボトムコンタクト
型の構造である。なお、トランジスタ313は、導電層305a及び導電層305bが半
導体層307上に設けられたトップコンタクト型の構造とすることもできる。
Sn−Zn−O系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Z
n−O系、Sn−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn
−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系、In−Ga−O系、
In−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成する。ここで、例
えば、In−Ga−Zn−O系酸化物半導体とは、インジウム(In)とガリウム(Ga
)と亜鉛(Zn)を有する酸化物半導体という意味であり、その組成比は問わない。また
、InとGaとZn以外の元素を含んでもよい。また、上記酸化物半導体はSiO2を含
んでもよい。
物半導体を用いて形成することができる。ここで、Mは、Zn、Ga、Al、Mnまたは
Coから選ばれた一の金属元素、又は複数の金属元素を示す。例えばMとして、Ga、G
a及びAl、Ga及びMn、またはGa及びCoなどがある。
した酸化物のターゲットを用いて、スパッタリング法により半導体層307を形成するこ
とができる。
ら除去し、酸化物半導体の主成分以外の不純物が極力含まれないようにして高純度化され
た、I型(真性)の酸化物半導体、又はI型(真性)に限りなく近い、すなわち実質的に
I型の酸化物半導体を用いることができる。
る。基板は、後の作製工程に耐えられるものであれば限定されない。例えば、基板として
、ガラス基板などの絶縁性基板、シリコン基板などの半導体基板、金属基板などの導電性
基板、プラスチックなどの可撓性基板などを用い、その上に絶縁層が設けられた構造とす
ることができる。この場合、絶縁層は、基板からの不純物の拡散を防止する下地となる。
例えば、下地となる絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハ
フニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は2
層以上の積層構造で形成する。なお、絶縁層は、極力、水素や水を含まないことが好まし
い。
、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材
料を成分とする合金材料などを用いて形成する。また、マンガン、マグネシウム、ジルコ
ニウム、又はベリリウムから選択される材料を用いて形成することができる。また、アル
ミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、若しく
はスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成する
こともできる。なお、導電層305a及び導電層305bは、単層構造又は2層以上の積
層構造で形成することができる。
ニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を
用いて、単層構造又は2層以上の積層構造で形成する。なお、ゲート絶縁層309は、極
力、水素や水を含まないように形成することが好ましい。
ニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属
材料を主成分とする合金材料、又は前記金属材料の窒化物(窒化金属)を用いて、単層構
造又は2層以上の積層構造で形成することができる。ゲート電極311は、ゲート絶縁層
309を間に介して、半導体層307と重畳するように形成する。
けられたゲート電極311と、ゲート電極311を覆って設けられたゲート絶縁層309
と、ゲート絶縁層309上に設けられた半導体層307と、半導体層307上に設けられ
た一対の導電層305a及び導電層305bと、で構成されている。また、トランジスタ
323上を覆ってパッシベーション層315が設けられている。
ハフニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて、単層構造又は2
層以上の積層構造で形成することができる。なお、トランジスタ323上にパッシベーシ
ョン層などの絶縁層を形成するか否か、絶縁層の積層数、又は絶縁層の厚さなどは、トラ
ンジスタの用途などに応じて適宜変更可能である。パッシベーション層315以外の層の
材料等は、トランジスタ313と同様とすることができる。
ト型の構造である。また、ソース電極又はドレイン電極として機能する導電層305a及
び導電層305bが半導体層307上に設けられたトップコンタクト型の構造である。ま
た、導電層305aと導電層305bとの間において、半導体層307の一部がエッチン
グされたチャネルエッチ構造である。なお、トランジスタ323は、導電層305a及び
導電層305bが半導体層307下に設けられたボトムコンタクト型の構造とすることも
できる。
に代えて、半導体層307上にチャネル保護層317が設けられた構成を有する。絶縁表
面を有する層または基板303上に設けられたゲート電極311と、ゲート電極311を
覆って設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられた半導体層3
07と、ゲート電極311と重なる位置において半導体層307上に設けられたチャネル
保護層317と、半導体層307上に設けられた一対の導電層305a及び導電層305
bと、で構成されている。また、トランジスタ333上を覆ってパッシベーション層31
5が設けられている。
のチャネル形成領域となる領域に対する、後工程時におけるダメージ(エッチング工程に
おけるプラズマ損傷やエッチング剤による膜減りなど)を防ぐことができる。チャネル保
護層317以外の層の材料等は、トランジスタ313と同様とすることができる。
タ122として、図7(A)乃至(C)に示すような、酸化物半導体を用いた半導体層3
07をチャネル形成領域とするトランジスタ313、トランジスタ323又はトランジス
タ333を用いることができる。
ようなチャネル形成領域が酸化物半導体により形成(すなわち酸化物半導体を主成分とし
て形成)されたトランジスタを用い、図1(A)に示す第2のトランジスタ122は、チ
ャネル形成領域がシリコンにより形成(すなわちシリコンを主成分として形成)されたト
ランジスタを用いることができる。このように、第1のトランジスタ121と第2のトラ
ンジスタ122のチャネル形成領域を構成する半導体材料を異ならせることで、同じ半導
体材料を用いた場合に比べて簡単に、第1のトランジスタ121と第2のトランジスタ1
22のしきい値電圧を異ならせることができる。その結果、比較的簡単に、図1(B)に
示すような特性を有する第1のトランジスタ121、第2のトランジスタ122を得るこ
とができる。
ランジスタを用いることができる。第1のトランジスタ121と第2のトランジスタ12
2のしきい値電圧は、それぞれ、正の値を有することが好ましい。
ャネル形成領域とするトランジスタ313、トランジスタ323又はトランジスタ333
に、さらにバックゲートを形成してもよい。図1(A)に示す半導体装置が有する第1の
トランジスタ121又は第2のトランジスタ122として、バックゲートを有し、チャネ
ル形成領域が酸化物半導体により形成されたトランジスタを用いることができる。
チャネル形成領域が酸化物半導体により形成(すなわち酸化物半導体を主成分として形成
)されたトランジスタを用い、図1(A)に示す第2のトランジスタ122は、チャネル
形成領域がシリコンにより形成(すなわちシリコンを主成分として形成)されたトランジ
スタを用いることができる。この場合の回路構成が図6に相当する。第1のトランジスタ
121として、バックゲートを有し、チャネル形成領域が酸化物半導体により形成された
トランジスタを用いることにより、第1のトランジスタ121のしきい値電圧をプラス側
にシフトさせることができる。その結果、比較的簡単に、図1(B)に示すような特性を
有する第1のトランジスタ121、第2のトランジスタ122を得ることができる。
×1012/cm3未満、好ましくは1×1011/cm3未満である。ここでは、キャ
リア濃度が1×1011/cm3未満の半導体を「真性」あるいは「I型」、キャリア濃
度がそれ以上であるが、1×1012/cm3未満のものを、「実質的に真性」あるいは
「実質的にI型」という。
くすることができる。
1(A)に示す半導体装置が有する第1のスイッチ131、第2のスイッチ132、第3
のスイッチ133として上記トランジスタを用いることができる。また、図5(B)(C
)に示すメモリセル101が有する選択トランジスタ111または選択トランジスタ11
6として上記トランジスタを用いることができる。これにより、メモリセルの読み出し精
度を高めることが可能となる。
1、第2のトランジスタ122を比較的簡単に得ることができる。図1(B)に示すよう
な特性を有する第1のトランジスタ121、第2のトランジスタ122を用いることで、
実施の形態1に示したように、ベリファイ時の判定結果を有効に活用することができる読
み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込み(また
は消去)が正常であると判定された場合に、書き込まれた(または消去された)データの
読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供
することができる。また、本実施の形態に示したトランジスタを用いることにより、電源
電位Vddがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を
有効に活用することができる読み出し回路を提供することができる。また、高精度なデー
タの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み
出し回路を有することにより、信頼性の高い半導体装置を提供することができる。
本実施の形態では、開示する発明の一態様である半導体装置の使用例について、図8を参
照して説明する。
)に示すような半導体装置は、電源電位Vddが外部から無線(非接触)で供給されるよ
うな半導体装置において特に有効である。電源電位Vddが外部から無線(非接触)で供
給される半導体装置は、電源電位受信用のアンテナを有する。またさらに、データ送受信
用のアンテナを有することができる。
)に示すような半導体装置(半導体装置600)の使用例について、図8を参照して説明
する。半導体装置600の用途は多岐に渡る。例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類(運転免許証や住民票等、図8(A)参照)、記録媒体(DVDソフトや
ビデオテープ等、図8(B)参照)、包装用容器類(包装紙やボトル等、図8(C)参照
)、乗り物類(自転車等、図8(D)参照)、身の回り品(鞄や眼鏡等、図8(E)参照
)、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器(液晶表示装置
、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り
付ける荷札(図8(F)参照)等に、開示する発明の一態様である半導体装置600を設
けて使用することができる。
より、物品に固定することができる。例えば、物品が本であれば、半導体装置600を紙
に埋め込むことで、固定することができる。また、物品に有機樹脂からなるパッケージと
して固定されるのであれば、半導体装置600を有機樹脂に埋め込むことで、物品に固定
することができる。
イン性を損なわずにすむ。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類
等に半導体装置600を設けることにより、認証機能を設けることができ、紙幣等の偽造
防止に役立てることができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣
類、生活用品類、または電子機器等に半導体装置600を取り付けることにより、検品シ
ステム等のシステムの効率化を図ることができる。また、乗り物類に半導体装置600を
取り付けることで、盗難などに対するセキュリティ性を高めることができる。
を有する図1(A)に示すような半導体装置(半導体装置600)は、多岐に渡る用途を
有する。
証性、セキュリティ性などの信頼性を高めることができる。
102 読み出し回路
111 選択トランジスタ
112 メモリ素子
113 ビット線
114 ワード線
115 選択線
116 選択トランジスタ
117 OTPメモリ素子
118 ビット線
119 ワード線
121 第1のトランジスタ
122 第2のトランジスタ
131 第1のスイッチ
132 第2のスイッチ
133 第3のスイッチ
303 基板
307 半導体層
309 ゲート絶縁層
311 ゲート電極
313 トランジスタ
315 パッシベーション層
317 チャネル保護層
323 トランジスタ
333 トランジスタ
600 半導体装置
305a 導電層
305b 導電層
Claims (1)
- メモリセルと、第1のトランジスタと、第2のトランジスタと、第1のスイッチと、第2のスイッチと、第3のスイッチと、第1の配線と、第2の配線と、出力端子と、を有し、
前記第1のスイッチの第1の端子は、前記第1のトランジスタの第1の端子と電気的に接続されており、
前記第2のスイッチの第1の端子は、前記第2のトランジスタの第1の端子と電気的に接続されており、
前記第3のスイッチの第1の端子は、前記メモリセルと電気的に接続されており、
前記第1の配線は、前記第1のトランジスタの第2の端子と電気的に接続されており、
前記第1の配線は、前記第1のトランジスタのゲートと電気的に接続されており、
前記第2の配線は、前記第2のトランジスタの第2の端子と電気的に接続されており、
前記第2の配線は、前記第2のトランジスタのゲートと電気的に接続されており、
前記出力端子は、前記第1のスイッチの第2の端子と電気的に接続されており、
前記出力端子は、前記第2のスイッチの第2の端子と電気的に接続されており、
前記出力端子は、前記第3のスイッチの第2の端子と電気的に接続されており、
前記第1の配線は、第1の電圧を供給することができる機能を有し、
前記第2の配線は、第2の電圧を供給することができる機能を有し、
前記第1のトランジスタは、第1の半導体層を有し、
前記第2のトランジスタは、第2の半導体層を有し、
前記第1の半導体層は、酸化物半導体を有し、
前記第2の半導体層は、シリコンを有することを特徴とする半導体装置。
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