JP2011233222A - 半導体装置 - Google Patents

Abstract

【課題】ベリファイ時の判定結果を有効に活用することができる読み出し回路を有する半導体装置を提供する。
【解決手段】メモリセルに書き込まれたデータを読み出す読み出し回路を有する半導体装置に関する。読み出し回路は、第１のトランジスタと、第２のトランジスタと、第１のスイッチと、第２のスイッチと、を有する。第１のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が第１のスイッチを介して読み出し回路の出力に電気的に接続されている。第２のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が第２のスイッチを介して読み出し回路の出力に電気的に接続されている。第１のトランジスタはチャネル形成領域が酸化物半導体により形成され、第２のトランジスタはチャネル形成領域がシリコンにより形成されたものを用いることができる。
【選択図】図１

Description

メモリセルに書き込まれたデータを読み出す読み出し回路に関する。また上記読み出し回路を有する半導体装置に関する。

メモリセルへのデータの書き込み（または消去）が終了した後、メモリセルへのデータの書き込み（または消去）が正常に行われたか否かを判定（検証または検査ともいう）するベリファイ動作が行われる（例えば、特許文献１）。

特開２００７−２９４０７７公報

図９（Ａ）に示すように、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合は、書き込まれた（または消去された）データの読み出しが正常に行える。しかし、図９（Ｂ）に示すように、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合でも、書き込まれた（または消去された）データの読み出しが正常に行えずエラーとなることがある。

そこで、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合に、書き込まれた（または消去された）データの読み出しが正常に行われずエラーとなるような動作不良が起こらないような読み出し回路を提供することを課題の一とする。また、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することを課題の一とする。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することを課題の一とする。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することを課題の一とする。

本発明の一態様は、メモリセルに書き込まれたデータを読み出す読み出し回路を有する半導体装置に関する。読み出し回路は、第１のトランジスタと、第２のトランジスタと、第１のスイッチと、第２のスイッチと、を有する。第１のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が第１のスイッチを介して読み出し回路の出力に電気的に接続されている。第２のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が第２のスイッチを介して読み出し回路の出力に電気的に接続されている。

上記において、第１のトランジスタが有する第１の端子および第２のトランジスタが有する第１の端子は、それぞれ、電源電位Ｖｄｄが供給される配線に電気的に接続されている。

上記において、第１のトランジスタと、第２のトランジスタとは、しきい値電圧が異なるものを用いる。

上記において、第１のトランジスタは、第２のトランジスタよりしきい値電圧が高いものを用いる。

上記において、第１のトランジスタはチャネル形成領域が酸化物半導体により形成され、第２のトランジスタはチャネル形成領域がシリコンにより形成されたものを用いることができる。このように、第１のトランジスタと第２のトランジスタのチャネル形成領域を構成する半導体材料を異ならせることで、同じ半導体材料を用いた場合と比べて、簡単に、第１のトランジスタと第２のトランジスタのしきい値電圧を異ならせることができる。

上記において、メモリセルへのデータの書き込み（または消去）が正常に行われたか否かを判定するベリファイ時には第１のトランジスタを用いて読み出しを行い、通常の読み出し時には第２のトランジスタを用いて読み出しを行うことができる。このようにして、ベリファイ時にはしきい値電圧が比較的高い第１のトランジスタを用いて読み出しを行い、通常の読み出し時にはしきい値電圧が比較的低い第２のトランジスタを用いて読み出しを行うことができる。なお、以下では、判定のための読み出しをベリファイといい、通常の読み出しを単に読み出しということにする。

上記において、ベリファイ時には、第１のスイッチがオンすることで、第１のトランジスタが読み出し回路の出力と導通状態になる。ベリファイ時には、第２のスイッチはオフしている。読み出し時には、第２のスイッチがオンすることで、第２のトランジスタが読み出し回路の出力と導通状態になる。読み出し時には、第１のスイッチはオフしている。

上記において、読み出し時に外部から上記第１のトランジスタが有する第１の端子および第２のトランジスタが有する第１の端子に電気的に接続される配線に供給される電源電位Ｖｄｄ２は、ベリファイ時に外部から上記第１のトランジスタが有する第１の端子および第２のトランジスタが有する第１の端子に電気的に接続される配線に供給される電源電位Ｖｄｄ１と同じまたはそれより小さい値を有する。すなわち、電源電位Ｖｄｄ２は電源電位Ｖｄｄ１以下である。

上記において、電源電位Ｖｄｄ（Ｖｄｄ１、Ｖｄｄ２を含む）は外部から無線で供給される構成とすることができる。電源電位Ｖｄｄが外部から無線で供給される場合、電源電位Ｖｄｄは変動することがある。例えば、開示する発明の一態様である上記半導体装置と、外部の電源供給側の装置との距離が短ければ、外部から供給される電源電位Ｖｄｄは大きくなる。逆に、上記半導体装置と、外部の電源供給側の装置との距離が長ければ、外部から供給される電源電位Ｖｄｄは小さくなる。

例えば、読み出し時における上記半導体装置と外部の電源供給側の装置との距離Ｄ２は、ベリファイ時における上記半導体装置と外部の電源供給側の装置との距離Ｄ１と同じまたはそれより長くなる。すなわち、距離Ｄ２は距離Ｄ１以上である。したがって、読み出し時に外部から上記第１のトランジスタが有する第１の端子および第２のトランジスタが有する第１の端子に電気的に接続される配線に供給される電源電位Ｖｄｄ２は、ベリファイ時に外部から上記第１のトランジスタが有する第１の端子および第２のトランジスタが有する第１の端子に電気的に接続される配線に供給される電源電位Ｖｄｄ１以下となる。本発明の一態様によれば、このように電源電位Ｖｄｄがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる。

上記において、読み出し回路は、読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有する構成とすることができる。これにより、読み出し精度を向上させることができる。

上記において、第１のトランジスタは、バックゲートを有する構成とすることができる。

上記において、半導体装置はメモリセルを有する構成とすることができる。この場合、メモリセルは、第３のスイッチを介して読み出し回路の出力に電気的に接続される構成とすることができる。

上記において、ベリファイ時には、第１のスイッチと第３のスイッチとがオンすることで、第１のトランジスタとメモリセルとが読み出し回路の出力と導通状態になる。ベリファイ時には、第２のスイッチはオフしている。読み出し時には、第２のスイッチと第３のスイッチとがオンすることで、第２のトランジスタとメモリセルとが読み出し回路の出力と導通状態になる。読み出し時には、第１のスイッチはオフしている。

上記において、メモリセルは、浮遊ゲートを有するメモリ素子を有する構成とすることができる。または、メモリセルは、アンチヒューズ型のＯＴＰメモリ素子を有する構成とすることができる。上記において、メモリセルは、２値データを書き込み可能な構成とすることができる。

本発明の一態様によれば、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、本発明の一態様によれば、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合に、書き込まれた（または消去された）データの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。本発明の一態様によれば、電源電位がベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。

半導体装置の回路構成の例および半導体装置が有するトランジスタの特性の模式図。 半導体装置の回路動作の例を示す図。 半導体装置の回路動作の例および半導体装置が有するトランジスタの特性の模式図。 半導体装置の回路動作の例および半導体装置が有するトランジスタの特性の模式図。 半導体装置が有するメモリセルの回路構成の例を示す図。 半導体装置の回路構成の例を示す図。 半導体装置が有するトランジスタの構成の例を示す図。 半導体装置の使用例を示す図。 各動作時におけるデータの状態の例を示す図。

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。

なお、各実施の形態の図面等において示す各構成は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。

（実施の形態１）
本実施の形態は、開示する発明の一態様である半導体装置の回路構成の例、半導体装置が有するトランジスタの特性の模式図、および半導体装置の回路動作の例について、図１〜図４を参照して説明する。

図１（Ａ）には半導体装置の回路構成の例、図１（Ｂ）には半導体装置が有するトランジスタの特性の模式図を示す。図２（Ａ）（Ｂ）には半導体装置の回路動作の例を示す。図３（Ａ）（Ｂ）には半導体装置の回路動作の例、図３（Ｃ）には半導体装置が有するトランジスタの特性の模式図を示す。図４（Ａ）（Ｂ）には半導体装置の回路動作の例、図４（Ｃ）には半導体装置が有するトランジスタの特性の模式図を示す。

＜半導体装置の回路構成＞
図１（Ａ）には、読み出し回路１０２を有する半導体装置を示す。読み出し回路１０２は、第１のトランジスタ１２１と、第２のトランジスタ１２２と、第１のスイッチ１３１と、第２のスイッチ１３２と、を有する。

第１のトランジスタ１２１は、第１の端子がゲートに電気的に接続され、第２の端子が第１のスイッチ１３１を介して読み出し回路１０２の出力Ｖｏｕｔに電気的に接続されている。第２のトランジスタ１２２は、第１の端子がゲートに電気的に接続され、第２の端子が第２のスイッチ１３２を介して読み出し回路１０２の出力Ｖｏｕｔに電気的に接続されている。

上記において、第１のトランジスタ１２１が有する第１の端子および第２のトランジスタ１２２が有する第１の端子は、それぞれ、電源電位Ｖｄｄが供給される配線に電気的に接続されている。なお、第１のトランジスタ１２１が有する第１の端子に入力される電源電位と第２のトランジスタ１２２が有する第１の端子に入力される電源電位は、等しい電位でも良いし、異なる電位でも良い。

読み出し回路１０２は、メモリセル１０１に書き込まれた（または消去された）データを読み出す機能を有する。読み出し回路１０２は、読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有する構成としてもよい。

半導体装置はメモリセル１０１を有する構成とすることができる。すなわち、半導体装置はメモリセル１０１を内蔵する構成とすることができる。この場合、メモリセル１０１は、第３のスイッチ１３３を介して読み出し回路１０２の出力Ｖｏｕｔに電気的に接続される構成とすることができる。メモリセル１０１は、共通電位Ｖｃが供給される配線に電気的に接続されている。このように、半導体装置がメモリセル１０１を有する構成とすることにより、読み出し回路１０２が有する素子とメモリセル１０１が有する素子とを、同じ基板上に同じ工程を利用して形成することができる。

または、半導体装置は、メモリセル１０１に電気的に接続することが可能な端子を有する構成とすることができる。例えば、半導体装置は、メモリセル１０１を有する記憶媒体の挿入、取り出しが可能な構成とすることができる。この場合、メモリセル１０１を有する記憶媒体が半導体装置に挿入された状態で、メモリセル１０１が第３のスイッチ１３３を介して読み出し回路１０２の出力Ｖｏｕｔに電気的に接続される構成とすることができる。

＜半導体装置が有するトランジスタの特性＞
図１（Ｂ）には、半導体装置が有する第１のトランジスタ１２１と第２のトランジスタ１２２のＩｄ−Ｖｇ特性の模式図を示す。図１（Ｂ）に示すように、第１のトランジスタ１２１と第２のトランジスタ１２２とは、しきい値電圧Ｖｔｈが異なるものを用いる。具体的には、第１のトランジスタ１２１のしきい値電圧Ｖｔｈ１２１は、第２のトランジスタ１２２のしきい値電圧Ｖｔｈ１２２より高いものを用いる。すなわち、Ｖｔｈ１２２＜Ｖｔｈ１２１を満たす第１のトランジスタ１２１、第２のトランジスタ１２２を用いる。

第１のトランジスタ１２１と第２のトランジスタ１２２は、それぞれ、Ｎ型のトランジスタを用いることができる。第１のトランジスタ１２１と第２のトランジスタ１２２のしきい値電圧は、それぞれ、正の値を有することが好ましい。

例えば、第１のトランジスタ１２１はチャネル形成領域が酸化物半導体により形成（すなわち酸化物半導体を主成分として形成）され、第２のトランジスタ１２２はチャネル形成領域がシリコンにより形成（すなわちシリコンを主成分として形成）されたものを用いることができる。このように、第１のトランジスタ１２１と第２のトランジスタ１２２のチャネル形成領域を構成する半導体材料を異ならせることで、同じ半導体材料を用いた場合と比べて簡単に、第１のトランジスタ１２１と第２のトランジスタ１２２のしきい値電圧を異ならせることができる。

また、Ｖｔｈ１２２＜Ｖｔｈ１２１を満たすものであれば、第１のトランジスタ１２１と第２のトランジスタ１２２のチャネル形成領域を構成する材料として上記した材料以外の材料を用いることが可能である。その場合、第１のトランジスタ１２１と第２のトランジスタ１２２のチャネル形成領域を構成する半導体材料として異なる半導体材料を用いてもよいし、同じ半導体材料を用いてもよい。同じ半導体材料を用いる場合は、半導体層に添加する不純物量または不純物材料を変える、半導体層の作製方法を変える、トランジスタの構造を変える等により、第１のトランジスタ１２１と第２のトランジスタ１２２のしきい値電圧を異ならせることができる。

＜半導体装置の回路動作＞
図２（Ａ）（Ｂ）には、図１（Ａ）に示す半導体装置の回路動作の例を示す。

図２（Ａ）は、メモリセルへのデータの書き込み（または消去）が正常に行われたか否かを判定するベリファイ時の半導体装置の回路動作の例を示す。図２（Ｂ）は、通常の読み出し時の半導体装置の回路動作の例を示す。なお、以下では、判定のための読み出しをベリファイといい、通常の読み出しを単に読み出しという。

図２（Ａ）に示すように、ベリファイ時には、第１のスイッチ１３１がオンすることで、第１のトランジスタ１２１が読み出し回路１０２の出力Ｖｏｕｔと導通状態になる。ベリファイ時には、第２のスイッチ１３２はオフしている。また、第３のスイッチ１３３がオンすることで、メモリセル１０１が読み出し回路１０２の出力Ｖｏｕｔと導通状態になる。ベリファイ時に外部から第１のトランジスタ１２１が有する第１の端子および第２のトランジスタ１２２が有する第１の端子に電気的に接続される配線に供給される電源電位はＶｄｄ１である。

図２（Ｂ）に示すように、読み出し時には、第２のスイッチ１３２がオンすることで、第２のトランジスタ１２２が読み出し回路１０２の出力Ｖｏｕｔと導通状態になる。読み出し時には、第１のスイッチ１３１はオフしている。また、第３のスイッチ１３３がオンすることで、メモリセル１０１が読み出し回路１０２の出力Ｖｏｕｔと導通状態になる。読み出し時に外部から第１のトランジスタ１２１が有する第１の端子および第２のトランジスタ１２２が有する第１の端子に電気的に接続される配線に供給される電源電位はＶｄｄ２である。

図２（Ａ）（Ｂ）に示すように、ベリファイ時には第１のトランジスタ１２１を用いて読み出しを行い、読み出し時には第２のトランジスタ１２２を用いて読み出しを行うことができる。

図１（Ｂ）に示したように、第１のトランジスタ１２１のしきい値電圧Ｖｔｈ１２１は、第２のトランジスタ１２２のしきい値電圧Ｖｔｈ１２２より高いものを用いる。したがって、ベリファイ時には、しきい値電圧Ｖｔｈ１２１が比較的高い第１のトランジスタ１２１を用いて読み出しを行い、読み出し時にはしきい値電圧Ｖｔｈ１２２が比較的低い第２のトランジスタ１２２を用いて読み出しを行うことができる。

図２（Ａ）（Ｂ）において、電源電位Ｖｄｄ２は電源電位Ｖｄｄ１と同じまたはそれより小さい値を有する。すなわち、電源電位Ｖｄｄ２は電源電位Ｖｄｄ１以下である。

図２（Ａ）（Ｂ）に示す半導体装置の回路動作について、図３、図４を参照して説明する。図３は、図２（Ａ）に示すベリファイ時の半導体装置の回路動作を説明する図である。図４は、図２（Ｂ）に示す読み出し時の半導体装置の回路動作を説明する図である。

図３（Ａ）に示すように、ベリファイ時には、第１のスイッチ１３１と第３のスイッチ１３３とがオンすることで、第１のトランジスタ１２１とメモリセル１０１とが読み出し回路１０２の出力Ｖｏｕｔと導通状態になる。ベリファイ時には、第２のスイッチ１３２はオフしている。ベリファイ時に外部から第１のトランジスタ１２１が有する第１の端子に供給される電源電位はＶｄｄ１である。

図３（Ｂ）は、図３（Ａ）を簡略化した図である。図３（Ａ）に示す第１のトランジスタ１２１は、図３（Ｂ）に示すように抵抗として機能するため、抵抗素子として考えることができる。また、図３（Ａ）に示すメモリセル１０１は、図３（Ｂ）に示すように抵抗として機能するため、抵抗素子として考えることができる。

図３（Ｂ）に示すように、ベリファイ時には、第１のトランジスタ１２１を介して電源電位Ｖｄｄ１が供給される配線が読み出し回路１０２の出力Ｖｏｕｔに電気的に接続され、メモリセル１０１を介して共通電位Ｖｃが供給される配線が読み出し回路１０２の出力Ｖｏｕｔに電気的に接続された状態になる。第１のトランジスタ１２１およびメモリセル１０１は、それぞれ抵抗素子として考えることができる。したがって、第１のトランジスタ１２１の抵抗値Ｒ１２１がメモリセル１０１の抵抗値Ｒ１０１より大きいとき（Ｒ１２１＞Ｒ１０１）は、読み出し回路１０２の出力Ｖｏｕｔの電位はＶｃに近い値となる。逆に、第１のトランジスタ１２１の抵抗値Ｒ１２１がメモリセル１０１の抵抗値Ｒ１０１より小さいとき（Ｒ１２１＜Ｒ１０１）は、読み出し回路１０２の出力Ｖｏｕｔの電位はＶｄｄ１に近い値となる。

例えば、Ｒ１２１＞Ｒ１０１のときのＶｏｕｔを「０」とし、Ｒ１２１＜Ｒ１０１のときのＶｏｕｔを「１」とすることができる。例えば、ベリファイ時にＶｏｕｔが「１」であるときに、データの書き込み（または消去）が正常に行われたと判定することができる。

Ｖｏｕｔが「１」であるときの第１のトランジスタ１２１に流れる電流Ｉ１２１と、メモリセル１０１に流れる電流Ｉ１０１の関係について、図３（Ｃ）を参照して説明する。図３（Ｃ）には、第１のトランジスタ１２１、第２のトランジスタ１２２のＩｄ−Ｖｇ特性の模式図を示す。ベリファイ時には、第１のトランジスタ１２１が用いられ、第１のトランジスタ１２１のゲートには電源電位Ｖｄｄ１が供給されている。したがって、ベリファイ時に第１のトランジスタ１２１の第１の端子−第２の端子間に流れる電流は、図３（Ｃ）に示す電流Ｉ１２１となることがわかる。また、Ｖｏｕｔが「１」である、すなわちＲ１２１＜Ｒ１０１であることから、メモリセル１０１に流れる電流Ｉ１０１は電流Ｉ１２１より小さい値であることがわかる。

以上のとおり、ベリファイ時にデータの書き込み（または消去）が正常（Ｖｏｕｔ＝１）と判定されたメモリセル１０１に流れる電流Ｉ１０１は、第１のトランジスタ１２１に流れる電流Ｉ１２１より小さい値であることがわかる。

次に、通常の読み出し時の半導体装置の回路動作について、図４（Ａ）、（Ｂ）を参照して説明する。

図４（Ａ）に示すように、読み出し時には、第２のスイッチ１３２と第３のスイッチ１３３とがオンすることで、第２のトランジスタ１２２とメモリセル１０１とが読み出し回路１０２の出力Ｖｏｕｔと導通状態になる。読み出し時には、第１のスイッチ１３１はオフしている。読み出し時に外部から第２のトランジスタ１２２が有する第１の端子に供給される電源電位はＶｄｄ２である。

図４（Ｂ）は、図４（Ａ）を簡略化した図である。図４（Ａ）に示す第２のトランジスタ１２２は、図４（Ｂ）に示すように抵抗として機能するため、抵抗素子として考えることができる。図４（Ａ）に示すメモリセル１０１は、図４（Ｂ）に示すように抵抗として機能するため、抵抗素子として考えることができる。

図４（Ｂ）に示すように、読み出し時には、第２のトランジスタ１２２を介して電源電位Ｖｄｄ２が供給される配線が読み出し回路１０２の出力Ｖｏｕｔに電気的に接続され、メモリセル１０１を介して共通電位Ｖｃが供給される配線が読み出し回路１０２の出力Ｖｏｕｔに電気的に接続された状態になる。第２のトランジスタ１２２およびメモリセル１０１は、それぞれ抵抗素子として考えることができる。したがって、第２のトランジスタ１２２の抵抗値Ｒ１２２がメモリセル１０１の抵抗値Ｒ１０１より大きいとき（Ｒ１２２＞Ｒ１０１）は、読み出し回路１０２の出力Ｖｏｕｔの電位はＶｃに近い値となる。逆に、第２のトランジスタ１２２の抵抗値Ｒ１２２がメモリセル１０１の抵抗値Ｒ１０１より小さいとき（Ｒ１２２＜Ｒ１０１）は、読み出し回路１０２の出力Ｖｏｕｔの電位はＶｄｄ２に近い値となる。

例えば、Ｒ１２２＞Ｒ１０１のときのＶｏｕｔを「０」とし、Ｒ１２２＜Ｒ１０１のときのＶｏｕｔを「１」とすることができる。

読み出し時の電源電位Ｖｄｄ２は、ベリファイ時の電源電位Ｖｄｄ１と同じまたはそれより小さい値を有する。すなわち、電源電位Ｖｄｄ２は電源電位Ｖｄｄ１以下である。また、電源電位Ｖｄｄ２は、最低動作電圧ＶＬ以上である。最低動作電圧ＶＬは、半導体装置を動作させるときに最低限必要な電源電位である。

例えば、電源電位Ｖｄｄが外部から無線で供給される構成とした場合、電源電位Ｖｄｄは、半導体装置と外部の電源供給側の装置との距離に応じて変動する。例えば、その距離が短ければ、外部から供給される電源電位Ｖｄｄは大きくなる。逆に、その距離が長ければ、外部から供給される電源電位Ｖｄｄは小さくなる。その場合、半導体装置は最低動作電圧ＶＬ以上の電源電位が供給された場合に動作するように設計される。

読み出し時における半導体装置と外部の電源供給側の装置との距離Ｄ２は通常、ベリファイ時における半導体装置と外部の電源供給側の装置との距離Ｄ１と同じまたはそれより長い。すなわち、距離Ｄ２は距離Ｄ１以上となる。したがって、読み出し時に外部から供給される電源電位Ｖｄｄ２は、ベリファイ時に外部から供給される電源電位Ｖｄｄ１以下となる。

読み出し時に第２のトランジスタ１２２に流れる電流Ｉ１２２と、メモリセル１０１に流れる電流Ｉ１０１の関係について、図４（Ｃ）を参照して説明する。

図４（Ｃ）には、第１のトランジスタ１２１、第２のトランジスタ１２２のＩｄ−Ｖｇ特性の模式図を示す。読み出し時には、第２のトランジスタ１２２が用いられ、第２のトランジスタ１２２のゲートには電源電位Ｖｄｄ２が供給されている。読み出し時の電源電位Ｖｄｄ２は、最低動作電圧ＶＬ以上、ベリファイ時の電源電位Ｖｄｄ１以下の範囲内の値を有する。このときに、第２のトランジスタ１２２の第１の端子−第２の端子間に流れる電流は図４（Ｃ）に矢印で示す電流Ｉ１２２の範囲内となることがわかる。

読み出し時に第２のトランジスタ１２２に流れる電流の下限値Ｉ１２２Ｌは、ベリファイ時に第１のトランジスタ１２１に流れる電流Ｉ１２１以上であればよい。すなわち、Ｉ１２１≦Ｉ１２２Ｌであればよい。したがって、読み出し可能な電圧の範囲は、Ｉ１２１≦Ｉ１２２Ｌとなるように設定することができる。

図４（Ｃ）に示すように、読み出し時に第２のトランジスタ１２２に流れる電流Ｉ１２２は、ベリファイ時に第１のトランジスタ１２１に流れる電流Ｉ１２１より大きい値となり、ベリファイ時に第１のトランジスタ１２１に流れる電流Ｉ１２１はメモリセル１０１に流れる電流Ｉ１０１より大きい値となる。つまり、読み出し時に第２のトランジスタ１２２に流れる電流Ｉ１２２は、メモリセル１０１に流れる電流Ｉ１０１より大きい値となる。その結果、Ｒ１２２＜Ｒ１０１となり、読み出し時のＶｏｕｔは必ず「１」となる。

以上のとおり、本実施の形態によれば、ベリファイ時にＶｏｕｔが「１」でありデータの書き込み（または消去）が正常に行われたと判定されたメモリセルについては、必ず読み出し時のＶｏｕｔが「１」となるような読み出し回路を提供することができる。

なお、図３、図４では、Ｒ１２１＞Ｒ１０１、Ｒ１２２＞Ｒ１０１のときのＶｏｕｔを「０」とし、Ｒ１２１＜Ｒ１０１、Ｒ１２２＜Ｒ１０１のときのＶｏｕｔを「１」としたが、これに限定されない。逆に、Ｒ１２１＞Ｒ１０１、Ｒ１２２＞Ｒ１０１のときのＶｏｕｔを「１」とし、Ｒ１２１＜Ｒ１０１、Ｒ１２２＜Ｒ１０１のときのＶｏｕｔを「０」としてもよい。

また、図３では、ベリファイ時にＶｏｕｔが「１」であるときに、データの書き込み（または消去）が正常に行われたと判定することとしたが、これに限定されない。逆に、ベリファイ時にＶｏｕｔが「０」であるときに、データの書き込み（または消去）が正常に行われたと判定してもよい。

また、読み出し回路は、読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有する構成とすることができる。これにより読み出し精度を向上させることができる。

本実施の形態によれば、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合に、書き込まれた（または消去された）データの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。本実施の形態によれば、電源電位Ｖｄｄがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態は、開示する発明の一態様である半導体装置が有するメモリセルの回路構成の例について、図５を参照して説明する。

図５（Ａ）〜（Ｃ）は、図１（Ａ）に示す半導体装置の一部の回路構成を示したものである。図５（Ａ）には、半導体装置が有するメモリセル１０１を示す。メモリセル１０１は、共通電位Ｖｃが供給される配線に電気的に接続されている。共通電位Ｖｃが供給される配線には、例えば接地電位が供給される。

図５（Ｂ）は、メモリセル１０１が、浮遊ゲートを有するメモリ素子１１２を有する回路構成の例を示したものである。図５（Ｂ）に示すメモリセル１０１は、選択トランジスタ１１１と、浮遊ゲートを有するメモリ素子１１２と、ビット線１１３と、ワード線１１４と、選択線１１５と、を有する。選択トランジスタ１１１は、ゲートが選択線１１５に電気的に接続され、第１の端子がビット線１１３に電気的に接続され、第２の端子がメモリ素子１１２の第１の端子に電気的に接続されている。浮遊ゲートを有するメモリ素子１１２は、ゲートがワード線１１４に電気的に接続され、第２の端子が共通電位Ｖｃが供給される配線に電気的に接続されている。したがって、メモリ素子１１２の第１の端子が選択トランジスタ１１１を介してビット線１１３に電気的に接続された構造を有する。共通電位Ｖｃが供給される配線には、例えば接地電位が供給される。

図５（Ｂ）に示す、浮遊ゲートを有するメモリ素子１１２を有するメモリセル１０１の回路動作を説明する。

メモリセル１０１へのデータの書き込みは、メモリ素子１１２の浮遊ゲートに電荷（例えば電子）を注入することで行う。浮遊ゲートに電荷を注入することで、メモリ素子１１２のしきい値電圧をプラス側にシフトさせることができる。これにより、メモリセル１０１の抵抗値を増大させることができる。例えば、書き込み後はＶｏｕｔ＝１（またはＶｏｕｔ＝０）として読み出すことができる。

メモリセル１０１にデータの書き込みが終了した後、図１（Ａ）で示した読み出し回路１０２を用いてメモリセル１０１へのデータの書き込みが正常に行われたか否かを判定（ベリファイ）する。その結果、データの書き込みが正常と判定されれば、電源電位Ｖｄｄがベリファイ時と読み出し時とで異なる場合でも、書き込まれたデータを正常に読み出すことができる。

データの消去は、メモリ素子１１２の浮遊ゲートに蓄積された電荷（例えば電子）を放出することで行う。浮遊ゲートに蓄積された電荷を放出することで、メモリ素子１１２のしきい値電圧をマイナス側にシフトさせ、メモリセル１０１の抵抗値を低下させることができる。これにより、メモリセル１０１の抵抗値を初期状態に近い値に戻すことができる。例えば、データの消去（初期化）後はＶｏｕｔ＝０（またはＶｏｕｔ＝１）として読み出しを行うことができる。

メモリセル１０１からのデータの消去が終了した後、図１（Ａ）で示した読み出し回路１０２を用いてメモリセル１０１からのデータの消去が正常に行われたか否かを判定（ベリファイ）する。その結果、データの消去が正常に行われたと判定されれば、電源電位Ｖｄｄがベリファイ時と読み出し時とで異なる場合でも、消去されたデータを正常に読み出すことができる。

また、図５（Ｂ）に示す浮遊ゲートを有するメモリ素子１１２を有するメモリセル１０１では、データの書き込みや消去に電源電位Ｖｄｄあるいは半導体装置内の回路により増幅された電源電位Ｖｄｄ等が用いられることがある。この時、電源電位Ｖｄｄが変動することに起因して、データの書き込みや消去がうまく行われない場合がある。この場合、メモリセル１０１の抵抗値が書き込み後に通常とりうる値と消去後に通常とりうる値との中間の値となることがある。メモリセル１０１の抵抗値が中間の値となる場合、ベリファイ時の判定結果を有効に活用できないことがある。

しかし、図１（Ａ）で示したような読み出し回路１０２を有する半導体装置を用いることにより、ベリファイ時の判定結果を有効に活用することができる。その結果、データの読み出し精度を向上させることができる。

図５（Ｃ）は、メモリセル１０１が、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ素子１１７を有する回路構成の例を示したものである。ＯＴＰメモリ素子１１７は、１回のみ書き込み可能なメモリ素子である。

図５（Ｃ）に示すメモリセル１０１は、選択トランジスタ１１６と、ＯＴＰメモリ素子１１７と、ビット線１１８と、ワード線１１９と、を有する。選択トランジスタ１１６は、ゲートがワード線１１９に電気的に接続され、第１の端子がビット線１１８に電気的に接続され、第２の端子がＯＴＰメモリ素子１１７の第１の端子に電気的に接続されている。ＯＴＰメモリ素子１１７の第２の端子は、共通電位Ｖｃが供給される配線に電気的に接続されている。したがって、ＯＴＰメモリ素子１１７の第１の端子が選択トランジスタ１１６を介してビット線１１８に電気的に接続された構造を有する。共通電位Ｖｃが供給される配線には、例えば接地電位が供給される。

ＯＴＰメモリ素子１１７は、例えばアンチヒューズ型のＯＴＰメモリ素子を用いることができる。アンチヒューズ型のＯＴＰメモリ素子として、例えばシリサイドメモリや有機メモリを用いることができる。シリサイドメモリは、一対の電極間にアモルファスシリコンが設けられた構造を有する。有機メモリは、一対の電極間に有機膜が設けられた構造を有する。アンチヒューズ型のＯＴＰメモリ素子は書き込み動作を行うまでは高抵抗を有する。

図５（Ｃ）に示す、ＯＴＰメモリ素子１１７を有するメモリセル１０１の回路動作を説明する。

メモリセル１０１へのデータの書き込みは、ＯＴＰメモリ素子１１７の第１の端子に高電位を供給し、ＯＴＰメモリ素子１１７に高電圧を印加することで行う。ＯＴＰメモリ素子１１７に高電圧を印加すると、発生するジュール熱によりＯＴＰメモリ素子１１７を変化（例えばシリサイド化または流動化）させることができる。例えばシリサイドメモリにおいては、一対の電極間に高電圧を印加することにより、一対の電極間に設けられたアモルファスシリコンをシリサイド化することができる。このようにして、ＯＴＰメモリ素子の抵抗値を低下させることができる。例えば、書き込み後はＶｏｕｔ＝１（またはＶｏｕｔ＝０）として読み出しを行うことができる。

メモリセル１０１にデータの書き込みが終了した後、図１（Ａ）で示した読み出し回路１０２を用いてメモリセル１０１へのデータの書き込みが正常に行われたか否かを判定（ベリファイ）する。その結果、データの書き込みが正常と判定されれば、電源電位Ｖｄｄがベリファイ時と読み出し時とで異なる場合でも、書き込まれたデータを正常に読み出すことができる。

また、図５（Ｃ）に示すＯＴＰメモリ素子１１７を有するメモリセル１０１では、データの書き込みに電源電位Ｖｄｄあるいは半導体装置内の回路により増幅された電源電位Ｖｄｄ等が用いられることがある。この時、電源電位Ｖｄｄが変動することに起因して、データの書き込みがうまく行われない場合がある。この場合、メモリセル１０１の抵抗値が書き込み前の値と書き込み後に通常とりうる値との中間の値となることがある。メモリセル１０１の抵抗値が中間の値となる場合、ベリファイ時の判定結果を有効に活用できないことがある。

しかし、図１（Ａ）で示したような読み出し回路１０２を有する半導体装置を用いることにより、ベリファイ時の判定結果を有効に活用することができる。その結果、データの読み出し精度を向上させることができる。

図５（Ｂ）に示す浮遊ゲートを有するメモリ素子１１２および図５（Ｃ）に示すＯＴＰメモリ素子１１７は、いずれも２値データを書き込み可能なメモリ素子である。

以上のとおり、図１（Ａ）で示したような読み出し回路１０２を有する半導体装置を用いることにより、ベリファイ時の判定結果を有効に活用することができる。すなわち、図１（Ａ）で示したような読み出し回路１０２を有する半導体装置を用いることにより、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合に、書き込まれた（または消去された）データの読み出しが正常に行われずエラーとなるような動作不良の発生を防ぐことができる。図１（Ａ）で示したような読み出し回路１０２を有する半導体装置を用いることにより、電源電位Ｖｄｄが変動する場合でも、ベリファイ時の判定結果を有効に活用することができる。また、高精度なデータの読み出しを行うことができ、信頼性の高い半導体装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態は、開示する発明の一態様である半導体装置の回路構成の例について、図６を参照して説明する。図６は、第１のトランジスタ１２１の構成が図１（Ａ）と異なる例である。それ以外の回路構成は図１（Ａ）と同様である。

図６には、第１のトランジスタ１２１がバックゲートを有する構成を示す。この場合、第１のトランジスタ１２１は、バックゲートが第１の端子に電気的に接続する構成とすることができる。これにより比較的簡単に、第１のトランジスタ１２１のしきい値電圧をプラス側にシフトさせることができる。その結果、比較的簡単に、図１（Ｂ）に示すような特性を有する第１のトランジスタ１２１、第２のトランジスタ１２２を得ることができる。

図６に示す半導体装置の回路動作は、図１に示す半導体装置の回路動作と同様である。

図６に示す構成を用いることで、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合に、書き込まれた（または消去された）データの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。本実施の形態によれば、電源電位Ｖｄｄがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、開示する発明の一態様である半導体装置が有するトランジスタの例について、図７を参照して説明する。図７に示すトランジスタは、チャネル形成領域が酸化物半導体により形成されたものである。

図７（Ａ）に示すトランジスタ３１３は、絶縁表面を有する層または基板３０３上に設けられたソース電極又はドレイン電極として機能する一対の導電層３０５ａ及び導電層３０５ｂと、導電層３０５ａ及び導電層３０５ｂ上に設けられた半導体層３０７と、半導体層３０７上に設けられたゲート絶縁層３０９と、ゲート絶縁層３０９上に設けられたゲート電極３１１と、で構成されている。

図７（Ａ）に示すトランジスタ３１３は、半導体層３０７上方にゲート電極３１１が設けられたトップゲート型の構造である。また、ソース電極又はドレイン電極として機能する導電層３０５ａ及び導電層３０５ｂが半導体層３０７下に設けられたボトムコンタクト型の構造である。なお、トランジスタ３１３は、導電層３０５ａ及び導電層３０５ｂが半導体層３０７上に設けられたトップコンタクト型の構造とすることもできる。

半導体層３０７は、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成する。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）を有する酸化物半導体という意味であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。また、上記酸化物半導体はＳｉＯ_２を含んでもよい。

また、半導体層３０７は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される酸化物半導体を用いて形成することができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、ＭｎまたはＣｏから選ばれた一の金属元素、又は複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

半導体層３０７は、スパッタリング法によって形成することが好ましい。例えば、上述した酸化物のターゲットを用いて、スパッタリング法により半導体層３０７を形成することができる。

半導体層３０７に用いる酸化物半導体として、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないようにして高純度化された、Ｉ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い、すなわち実質的にＩ型の酸化物半導体を用いることができる。

絶縁表面を有する層または基板３０３は、例えば基板上に絶縁層が設けられた構造とする。基板は、後の作製工程に耐えられるものであれば限定されない。例えば、基板として、ガラス基板などの絶縁性基板、シリコン基板などの半導体基板、金属基板などの導電性基板、プラスチックなどの可撓性基板などを用い、その上に絶縁層が設けられた構造とすることができる。この場合、絶縁層は、基板からの不純物の拡散を防止する下地となる。例えば、下地となる絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は２層以上の積層構造で形成する。なお、絶縁層は、極力、水素や水を含まないことが好ましい。

導電層３０５ａ及び導電層３０５ｂは、チタン、アルミニウム、タングステン、クロム、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合金材料などを用いて形成する。また、マンガン、マグネシウム、ジルコニウム、又はベリリウムから選択される材料を用いて形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成することもできる。なお、導電層３０５ａ及び導電層３０５ｂは、単層構造又は２層以上の積層構造で形成することができる。

ゲート絶縁層３０９は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を用いて、単層構造又は２層以上の積層構造で形成する。なお、ゲート絶縁層３０９は、極力、水素や水を含まないように形成することが好ましい。

ゲート電極３１１は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属材料を主成分とする合金材料、又は前記金属材料の窒化物（窒化金属）を用いて、単層構造又は２層以上の積層構造で形成することができる。ゲート電極３１１は、ゲート絶縁層３０９を間に介して、半導体層３０７と重畳するように形成する。

図７（Ｂ）に示すトランジスタ３２３は、絶縁表面を有する層または基板３０３上に設けられたゲート電極３１１と、ゲート電極３１１を覆って設けられたゲート絶縁層３０９と、ゲート絶縁層３０９上に設けられた半導体層３０７と、半導体層３０７上に設けられた一対の導電層３０５ａ及び導電層３０５ｂと、で構成されている。また、トランジスタ３２３上を覆ってパッシベーション層３１５が設けられている。

パッシベーション層３１５は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて、単層構造又は２層以上の積層構造で形成することができる。なお、トランジスタ３２３上にパッシベーション層などの絶縁層を形成するか否か、絶縁層の積層数、又は絶縁層の厚さなどは、トランジスタの用途などに応じて適宜変更可能である。パッシベーション層３１５以外の層の材料等は、トランジスタ３１３と同様とすることができる。

トランジスタ３２３は、ゲート電極３１１上に半導体層３０７が設けられたボトムゲート型の構造である。また、ソース電極又はドレイン電極として機能する導電層３０５ａ及び導電層３０５ｂが半導体層３０７上に設けられたトップコンタクト型の構造である。また、導電層３０５ａと導電層３０５ｂとの間において、半導体層３０７の一部がエッチングされたチャネルエッチ構造である。なお、トランジスタ３２３は、導電層３０５ａ及び導電層３０５ｂが半導体層３０７下に設けられたボトムコンタクト型の構造とすることもできる。

図７（Ｃ）に示すトランジスタ３３３は、図７（Ｂ）に示すトランジスタ３２３の構成に代えて、半導体層３０７上にチャネル保護層３１７が設けられた構成を有する。絶縁表面を有する層または基板３０３上に設けられたゲート電極３１１と、ゲート電極３１１を覆って設けられたゲート絶縁層３０９と、ゲート絶縁層３０９上に設けられた半導体層３０７と、ゲート電極３１１と重なる位置において半導体層３０７上に設けられたチャネル保護層３１７と、半導体層３０７上に設けられた一対の導電層３０５ａ及び導電層３０５ｂと、で構成されている。また、トランジスタ３３３上を覆ってパッシベーション層３１５が設けられている。

トランジスタ３３３は、チャネル保護層３１７を設けることによって、半導体層３０７のチャネル形成領域となる領域に対する、後工程時におけるダメージ（エッチング工程におけるプラズマ損傷やエッチング剤による膜減りなど）を防ぐことができる。チャネル保護層３１７以外の層の材料等は、トランジスタ３１３と同様とすることができる。

図１（Ａ）に示す半導体装置が有する第１のトランジスタ１２１又は第２のトランジスタ１２２として、図７（Ａ）乃至（Ｃ）に示すような、酸化物半導体を用いた半導体層３０７をチャネル形成領域とするトランジスタ３１３、トランジスタ３２３又はトランジスタ３３３を用いることができる。

例えば、図１（Ａ）に示す第１のトランジスタ１２１は、図７（Ａ）乃至（Ｃ）に示すようなチャネル形成領域が酸化物半導体により形成（すなわち酸化物半導体を主成分として形成）されたトランジスタを用い、図１（Ａ）に示す第２のトランジスタ１２２は、チャネル形成領域がシリコンにより形成（すなわちシリコンを主成分として形成）されたトランジスタを用いることができる。このように、第１のトランジスタ１２１と第２のトランジスタ１２２のチャネル形成領域を構成する半導体材料を異ならせることで、同じ半導体材料を用いた場合に比べて簡単に、第１のトランジスタ１２１と第２のトランジスタ１２２のしきい値電圧を異ならせることができる。その結果、比較的簡単に、図１（Ｂ）に示すような特性を有する第１のトランジスタ１２１、第２のトランジスタ１２２を得ることができる。

なお、第１のトランジスタ１２１と第２のトランジスタ１２２は、それぞれ、Ｎ型のトランジスタを用いることができる。第１のトランジスタ１２１と第２のトランジスタ１２２のしきい値電圧は、それぞれ、正の値を有することが好ましい。

また、図７（Ａ）乃至（Ｃ）に示すような、酸化物半導体を用いた半導体層３０７をチャネル形成領域とするトランジスタ３１３、トランジスタ３２３又はトランジスタ３３３に、さらにバックゲートを形成してもよい。図１（Ａ）に示す半導体装置が有する第１のトランジスタ１２１又は第２のトランジスタ１２２として、バックゲートを有し、チャネル形成領域が酸化物半導体により形成されたトランジスタを用いることができる。

例えば、図１（Ａ）に示す第１のトランジスタ１２１は、バックゲートを有し、かつ、チャネル形成領域が酸化物半導体により形成（すなわち酸化物半導体を主成分として形成）されたトランジスタを用い、図１（Ａ）に示す第２のトランジスタ１２２は、チャネル形成領域がシリコンにより形成（すなわちシリコンを主成分として形成）されたトランジスタを用いることができる。この場合の回路構成が図６に相当する。第１のトランジスタ１２１として、バックゲートを有し、チャネル形成領域が酸化物半導体により形成されたトランジスタを用いることにより、第１のトランジスタ１２１のしきい値電圧をプラス側にシフトさせることができる。その結果、比較的簡単に、図１（Ｂ）に示すような特性を有する第１のトランジスタ１２１、第２のトランジスタ１２２を得ることができる。

なお、高純度化された酸化物半導体中は、キャリアが極めて少なく、キャリア濃度は１×１０^１２／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満である。ここでは、キャリア濃度が１×１０^１１／ｃｍ^３未満の半導体を「真性」あるいは「Ｉ型」、キャリア濃度がそれ以上であるが、１×１０^１２／ｃｍ^３未満のものを、「実質的に真性」あるいは「実質的にＩ型」という。

酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を極めて小さくすることができる。

また、第１のトランジスタ１２１又は第２のトランジスタ１２２の他にも、例えば、図１（Ａ）に示す半導体装置が有する第１のスイッチ１３１、第２のスイッチ１３２、第３のスイッチ１３３として上記トランジスタを用いることができる。また、図５（Ｂ）（Ｃ）に示すメモリセル１０１が有する選択トランジスタ１１１または選択トランジスタ１１６として上記トランジスタを用いることができる。これにより、メモリセルの読み出し精度を高めることが可能となる。

本実施の形態によれば、図１（Ｂ）に示すような特性を有する第１のトランジスタ１２１、第２のトランジスタ１２２を比較的簡単に得ることができる。図１（Ｂ）に示すような特性を有する第１のトランジスタ１２１、第２のトランジスタ１２２を用いることで、実施の形態１に示したように、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込み（または消去）が正常であると判定された場合に、書き込まれた（または消去された）データの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。また、本実施の形態に示したトランジスタを用いることにより、電源電位Ｖｄｄがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、開示する発明の一態様である半導体装置の使用例について、図８を参照して説明する。

メモリセル１０１に書き込まれたデータを読み出す読み出し回路１０２を有する図１（Ａ）に示すような半導体装置は、電源電位Ｖｄｄが外部から無線（非接触）で供給されるような半導体装置において特に有効である。電源電位Ｖｄｄが外部から無線（非接触）で供給される半導体装置は、電源電位受信用のアンテナを有する。またさらに、データ送受信用のアンテナを有することができる。

メモリセル１０１に書き込まれたデータを読み出す読み出し回路１０２を有する図１（Ａ）に示すような半導体装置（半導体装置６００）の使用例について、図８を参照して説明する。半導体装置６００の用途は多岐に渡る。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図８（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図８（Ｂ）参照）、包装用容器類（包装紙やボトル等、図８（Ｃ）参照）、乗り物類（自転車等、図８（Ｄ）参照）、身の回り品（鞄や眼鏡等、図８（Ｅ）参照）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図８（Ｆ）参照）等に、開示する発明の一態様である半導体装置６００を設けて使用することができる。

半導体装置６００は、物品に実装する、物品の表面に貼る、または物品に埋め込む等により、物品に固定することができる。例えば、物品が本であれば、半導体装置６００を紙に埋め込むことで、固定することができる。また、物品に有機樹脂からなるパッケージとして固定されるのであれば、半導体装置６００を有機樹脂に埋め込むことで、物品に固定することができる。

半導体装置６００は小型化することができるため、物品に固定した後も物品自体のデザイン性を損なわずにすむ。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置６００を設けることにより、認証機能を設けることができ、紙幣等の偽造防止に役立てることができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置６００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類に半導体装置６００を取り付けることで、盗難などに対するセキュリティ性を高めることができる。

以上のように、メモリセル１０１に書き込まれたデータを読み出す読み出し回路１０２を有する図１（Ａ）に示すような半導体装置（半導体装置６００）は、多岐に渡る用途を有する。

本実施の形態によれば、高精度なデータの読み出しを行うことができるため、物品の認証性、セキュリティ性などの信頼性を高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

１０１ メモリセル
１０２ 読み出し回路
１１１ 選択トランジスタ
１１２ メモリ素子
１１３ ビット線
１１４ ワード線
１１５ 選択線
１１６ 選択トランジスタ
１１７ ＯＴＰメモリ素子
１１８ ビット線
１１９ ワード線
１２１ 第１のトランジスタ
１２２ 第２のトランジスタ
１３１ 第１のスイッチ
１３２ 第２のスイッチ
１３３ 第３のスイッチ
３０３ 基板
３０７ 半導体層
３０９ ゲート絶縁層
３１１ ゲート電極
３１３ トランジスタ
３１５ パッシベーション層
３１７ チャネル保護層
３２３ トランジスタ
３３３ トランジスタ
６００ 半導体装置
３０５ａ 導電層
３０５ｂ 導電層

Claims (15)

1. 読み出し回路を有し、
   前記読み出し回路は、第１のトランジスタと、第２のトランジスタと、第１のスイッチと、第２のスイッチと、を有し、
   前記第１のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が前記第１のスイッチを介して前記読み出し回路の出力に電気的に接続され、
   前記第２のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が前記第２のスイッチを介して前記読み出し回路の出力に電気的に接続され、
   前記第１のトランジスタが有する前記第１の端子に第１の電源電位が供給され、前記第２のトランジスタが有する前記第１の端子に第２の電源電位が供給され、
   前記第１のトランジスタは、チャネル形成領域が酸化物半導体により形成され、
   前記第２のトランジスタは、チャネル形成領域がシリコンにより形成されることを特徴とする半導体装置。
2. 読み出し回路を有し、
   前記読み出し回路は、第１のトランジスタと、第２のトランジスタと、第１のスイッチと、第２のスイッチと、を有し、
   前記第１のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が前記第１のスイッチを介して前記読み出し回路の出力に電気的に接続され、
   前記第２のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が前記第２のスイッチを介して前記読み出し回路の出力に電気的に接続され、
   前記第１のトランジスタが有する前記第１の端子に第１の電源電位が供給され、前記第２のトランジスタが有する前記第１の端子に第２の電源電位が供給され、
   前記第１のトランジスタと、前記第２のトランジスタとは、しきい値電圧が異なることを特徴とする半導体装置。
3. 読み出し回路を有し、
   前記読み出し回路は、第１のトランジスタと、第２のトランジスタと、第１のスイッチと、第２のスイッチと、を有し、
   前記第１のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が前記第１のスイッチを介して前記読み出し回路の出力に電気的に接続され、
   前記第２のトランジスタは、第１の端子がゲートに電気的に接続され、第２の端子が前記第２のスイッチを介して前記読み出し回路の出力に電気的に接続され、
   前記第１のトランジスタが有する前記第１の端子に第１の電源電位が供給され、前記第２のトランジスタが有する前記第１の端子に第２の電源電位が供給され、
   ベリファイ時には、前記第１のスイッチがオンすることで、前記第１のトランジスタが前記読み出し回路の出力と導通状態になり、
   読み出し時には、前記第２のスイッチがオンすることで、前記第２のトランジスタが前記読み出し回路の出力と導通状態になり、
   前記第１のトランジスタは、前記第２のトランジスタよりしきい値電圧が高いことを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記読み出し回路は、メモリセルに書き込まれたデータを読み出すことを特徴とする半導体装置。
5. 請求項１または請求項２において、
   読み出し時に外部から供給される前記第１の電源電位および前記第２の電源電位は、それぞれベリファイ時に外部から供給される前記第１の電源電位および前記第２の電源電位以下であることを特徴とする半導体装置。
6. 請求項３において、
   前記読み出し時に外部から供給される前記第１の電源電位および前記第２の電源電位は、それぞれ前記ベリファイ時に外部から供給される前記第１の電源電位および前記第２の電源電位以下であることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、
   前記第１の電源電位は前記第２の電源電位と等しい電位を有することを特徴とする半導体装置。
8. 請求項１乃至７のいずれか一において、
   前記第１の電源電位および前記第２の電源電位は外部から無線で供給されることを特徴とする半導体装置。
9. 請求項１乃至８のいずれか一において、
   前記読み出し回路は、前記読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有することを特徴とする半導体装置。
10. 請求項１乃至９のいずれか一において、
    前記第１のトランジスタは、バックゲートを有することを特徴とする半導体装置。
11. 請求項１乃至３のいずれか一において、
    メモリセルを有し、
    前記メモリセルは、第３のスイッチを介して前記読み出し回路の出力に電気的に接続されることを特徴とする半導体装置。
12. 請求項１または請求項２において、
    メモリセルを有し、
    前記メモリセルは、第３のスイッチを介して前記読み出し回路の出力に電気的に接続され、
    ベリファイ時には、前記第１のスイッチと前記第３のスイッチとがオンすることで、前記第１のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になり、
    読み出し時には、前記第２のスイッチと前記第３のスイッチとがオンすることで、前記第２のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になることを特徴とする半導体装置。
13. 請求項３において、
    メモリセルを有し、
    前記メモリセルは、第３のスイッチを介して前記読み出し回路の出力に電気的に接続され、
    前記ベリファイ時には、前記第１のスイッチと前記第３のスイッチとがオンすることで、前記第１のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になり、
    前記読み出し時には、前記第２のスイッチと前記第３のスイッチとがオンすることで、前記第２のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になることを特徴とする半導体装置。
14. 請求項４、請求項１１、請求項１２または請求項１３のいずれか一において、
    前記メモリセルは、浮遊ゲートを有するメモリ素子を有することを特徴とする半導体装置。
15. 請求項４、請求項１１、請求項１２または請求項１３のいずれか一において、
    前記メモリセルは、アンチヒューズ型のＯＴＰメモリ素子を有することを特徴とする半導体装置。

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