TWI517167B - 半導體裝置 - Google Patents

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TWI517167B
TWI517167B TW100110787A TW100110787A TWI517167B TW I517167 B TWI517167 B TW I517167B TW 100110787 A TW100110787 A TW 100110787A TW 100110787 A TW100110787 A TW 100110787A TW I517167 B TWI517167 B TW I517167B
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齋藤利彥
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半導體能源研究所股份有限公司
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Description

半導體裝置
本發明關係於讀取電路，其讀取寫至記憶體格的資料。另外，本發明關係於包含上述讀取電路的半導體裝置。
在將資料寫入至記憶體格或由記憶體格抹除完成之後，執行驗證以判斷(也稱為驗證或檢查)是否資料被正常寫入至記憶體格或由記憶體格抹除(例如專利文獻1)。
[專利文獻1]日本公開專利申請第2007-294077號。
如於圖9A所示，當在驗證中判斷資料被正常寫入(或抹除)時，寫入(或抹除)資料可以被正常讀取。然而，如圖9B所示，即使在驗證中判斷資料正常寫入(或抹除)，寫入(或抹除)資料未被正常讀取或在部份情形下發生錯誤。
因此，本發明之目的為提供一讀取電路，其不會造成故障，例如，當在驗證中判斷資料被正常寫入(或抹除)時，所造成之在寫入(或抹除)資料的正常讀取下的故障，其係為讀取資料的錯誤。另外，另一目的為提供一讀取電路，其有效地使用驗證的判斷結果。再者，另一目的為提供一讀取電路，其可以以高準確度讀取資料。再者，另一目的為提供一高度可靠之半導體裝置，因為包含上述讀取電路之故。
本發明之一實施例有關於半導體裝置，其包含讀取電路，其架構以讀取被寫入至記憶體格的資料。讀取電路包含第一電晶體、第二電晶體、第一開關及第二開關。第一電晶體的第一端係電連接至該第一電晶體的閘極及該第一電晶體的第二端係經由該第一開關電連接至來自該讀取電路的輸出。第二電晶體的第一端係電連接至該第二電晶體的閘極及第二電晶體的第二端係經由第二開關電連接至來自讀取電路的輸出。
在上述結構中，第一電晶體的第一端與第二電晶體的第一端係電連接至一被供給有電源電位Vdd的配線。
在上述結構中，第一電晶體的臨限電壓係與第二電晶體的臨限電壓不同。
在上述結構中，第一電晶體的臨限電壓係高於第二電晶體的臨限電壓。
在上述結構，具有包含氧化物半導體的通道形成區的電晶體可以被使用作為第一電晶體，及具有包含矽的通道形成區的電晶體可以被使用作為第二電晶體。該第一電晶體及第二電晶體的通道形成區係以此方式使用不同半導體材料形成，藉以在比較第一電晶體及第二電晶體的通道形成區使用相同材料形成時，第一電晶體的臨限電壓可以容易作成為與第二電晶體者不同。
在上述結構中，資料可以使用在驗證中之第一電晶體讀取，驗證中判斷是否資料被正常寫入記憶體格(或自該記憶體格抹除)，及資料可以在正常讀取中，使用第二電晶體讀取。以此方式，在驗證中之資料讀取可以使用具有相當高臨限電壓的第一電晶體執行，及在一般讀取中之資料的讀取可以使用具有相對低臨限電壓的第二電晶體執行。注意，以下用以判斷的資料讀取稱為驗證，及資料的一般讀取係簡稱為讀取。
在上述結構中，在驗證中，第一開關被導通，藉以第一電晶體及來自讀取電路的輸出被導通，及第二開關被關斷。在讀取中，第二開關被導通，藉以第二電晶體及來自讀取電路的輸出係為導通，及第一開關被關斷。
在上述結構中，電源電位Vdd2具有與電源電位Vdd1相同或更小的值，即電源電位Vdd2係小於或等於電源電位Vdd1。於此，電源電位Vdd2係為自外部供給至配線的電位，該配線係被電連接至第一電晶體的第一端，並且，在讀取時供給至電連接至第二電晶體的第一端的配線。同時，在驗證時，電源電位Vdd1係為由外部供給電位至電連接至第一電晶體的第一端的配線及電連接至第二電晶體的第一端的配線。
在上述結構中，電源電位Vdd(包含Vdd1及Vdd2)係由外部無線供給。當電源電位Vdd係無線由外部供給時，電源電位Vdd在一些情形下上下變動。例如，當在所揭示發明之一實施例的上述半導體裝置與在電源側上之外部裝置間之距離很短時，自外部供給之電源電位Vdd增加。相反地，當上述半導體裝置與在電源側上之外部裝置間之距離很長時，則自外側供給之電源電位Vdd降低。
例如，在上述半導體裝置與在電源側的外部裝置讀取中之距離D2係等於或大於在電源側之上述半導體裝置與外部裝置間之驗證中之距離D1。即，距離D2係大於或等於距離D1。因此，電源電位Vdd2係低於或等於電源電位Vdd1。電源電位Vdd2係為由外側供給至寫入的電位，其係在讀取中電連接至第一電晶體的第一端及第二電晶體的第一端。電源電位Vdd1係為由外部供給至配線的電位，該配線係在驗證中電連接第一電晶體的第一端至第二電晶體的第一端。依據本發明之一實施例，即使當在驗證中電源電位Vdd與在讀取中之電源電位Vdd不同，驗證的判斷結果仍可有效使用。
在上述結構中，讀取電路可以包含反相器，電連接至讀取電路的輸出或者一感應放大器，電連接至讀取電路的輸出。因此，讀取準確度可以改良。
在上述結構中，第一電晶體可以具有背閘極。
在上述結構中，半導體裝置可以包含記憶體格。在此時，記憶體格可以經由第三開關電連接至來自讀取電路的輸出。
在上述結構中，在驗證時，第一開關及第三開關被導通，藉以第一電晶體及記憶體格，及來自讀取電路的輸出被導通，及第二開關被關斷。在讀取時，第二開關及第三開關被導通，藉以第二電晶體及記憶體格，及來自讀取電路的輸出係被導通，及第一開關被關斷。
在上述結構中，記憶體格可以包含包括有浮動閘極的記憶體元件。或者，記憶體格可以包含抗熔OTP記憶體元件。在上述結構中，二進制資料可以被寫入至記憶體元件。
依據本發明一實施例，可以提供一讀取電路，其可以有效地使用驗證的判斷結果。即，依據本發明一實施例，當在驗證時，資料被判斷正常寫入(或抹除)時，則可以提供一讀取電路，其不會產生故障，例如，在正常讀取寫入(或抹除)資料中的故障。依據本發明一實施例，即使當在驗證中之電源電位與在讀取時不同時，仍可以提供一讀取電路，其可以有效使用驗證的判斷結果。再者，也可以提供讀取電路，其可以以高準確度讀取資料。另外，以上述讀取電路，可以提供高可靠半導體裝置。
以下，本發明之實施例將參考附圖加以描述。然而，本發明並不限於以下說明。本發明可以以各種不同方式實施及可以迅速為熟習於本技藝者所知，各種改變及修改可以在不脫離本發明之精神與範圍下完成。因此，本發明並不應被解釋為限制於以下所給定的實施例的說明。注意，在不同圖中，共同使用表示相同部份的元件符號。
注意，在實施例之圖中等所示之各個結構有時為簡明係被放大。因此，本發明之實施例並不限於此等大小。
(實施例1)
在此實施例中，為所揭示發明之實施例之半導體裝置的電路架構例、包含在半導體裝置中之電晶體的特徵示意圖、及半導體裝置的電路操作例將參考圖1A及1B，圖2A及2B、圖3A至3C、及圖4A至4C加以描述。
圖1A顯示半導體裝置的電路架構例及圖1B為包含在該半導體裝置中之電晶體的特徵示意圖。圖2A及2B各個顯示半導體裝置的電路操作例。圖3A及3B各個顯示半導體裝置的電路操作例，及圖3C為包含在半導體裝置中之電晶體的特徵的示意圖。圖4A及4B各個顯示半導體裝置的電路操作例，及圖4C為包含在半導體裝置中之電晶體的特徵示意圖。
<半導體裝置的電路架構>
包含讀取電路102的半導體裝置係顯示於圖1A。讀取電路102包含第一電晶體121、第二電晶體122、第一開關131及第二開關132。
第一電晶體121的第一端係電連接至第一電晶體121的閘極，及第一電晶體121的第二端係經由第一開關131連接至讀取電路102的輸出Vout。第二電晶體122的第一端係電連接至第二電晶體122的閘極，及第二電晶體122的第二端係經由第二開關132電連接至讀取電路102的輸出Vout。
在上述結構中，第一電晶體121的第一端與第二電晶體122的第一端係電連接至一被供給有電源電位Vdd的配線。於此，被供給至第一電晶體121的第一端的電源電位可以與供給至第二電晶體122的第一端的電源電位相同電位或不同電位。
讀取電路102具有讀取寫入至記憶體格101或由記憶體格101抹除的資料的功能。讀取電路102可以包含反相器，其電連接至自讀取電路的輸出，或一感應放大器，其係電連接至讀取電路的輸出。
半導體裝置可以包含記憶體格101。即，半導體裝置可以加入記憶體格101中。在此時，記憶體格101可以經由第三開關133電連接至讀取電路102的輸出Vout。記憶體格101係電連接至被供給有共同電位Vc的配線。以此方式，半導體裝置包含記憶體格101，藉以包含在讀取電路102之元件及包含記憶體格101中之元件可以透過相同製程形成在相同基材上。
或者，半導體裝置可以包含一終端，其可以電連接至記憶體格101。例如，包含記憶體格101的儲存媒體可以被插入該半導體裝置中或自半導體裝置取出。在此時，在包含記憶體格101的儲存媒體被插入半導體裝置的狀況中，記憶體格101可以經由第三開關133電連接至讀取電路102的輸出Vout。
<包含在半導體裝置中之電晶體特徵>
圖1B為包含在半導體裝置中之第一電晶體121及第二電晶體122的Id-Vg特徵示意圖。如於圖1B所示，第一電晶體121的臨限電壓Vth係與第二電晶體122的臨限電壓Vth不同。明確地說，第一電晶體121的臨限電壓Vth121係高於第二電晶體122的臨限電壓Vth122。因此，使用滿足Vth122<Vth121關係的第一電晶體121及第二電晶體122。
N-通道電晶體可以使用作為第一電晶體121及第二電晶體122。較佳地，第一電晶體121及第二電晶體122具有正臨限電壓。
例如，第一電晶體121的通道形成區可以使用氧化物半導體(例如，氧化物半導體係被使用為主要成份)形成，及第二電晶體122的通道形成區可以使用矽(即，矽使用作為主要成份)形成。第一電晶體121及第二電晶體122的通道形成區係以此方式使用不同半導體材料形成，藉以，第一電晶體121的臨限電壓可以容易作成與第二電晶體122的不同，相較於使用相同半導體材料形成第一電晶體121及第二電晶體122的通道形成區。
只要滿足Vth122<Vth121關係式，則有可能使用上述材料用以形成第一電晶體121及第二電晶體122的通道形成區所用以外之材料。在此時，不同半導體材料可以被使用以形成第一電晶體121及第二電晶體122的通道形成區，或相同半導體材料可以用以形成第一電晶體121及第二電晶體122的通道形成區。在使用相同半導體材料時，可以藉由改變用以加入至半導體層之雜質的材料量、或製造半導體層的方法、電晶體的結構或類似物，而使第一電晶體121的臨限電壓與第二電晶體122者不同。
<電路操作半導體裝置>
圖2A及2B各個顯示包含在圖1A中之半導體裝置的電路操作例。
圖2A顯示在驗證時的半導體裝置的電路操作例，其中，判斷資料是否被正常地寫入至記憶體格(或自記憶體格抹除)。圖2B顯示在一般讀取中之半導體裝置的電路操作例。注意，資料讀取的判斷係被稱為驗證，並且，一般資料的讀取被簡稱為讀取。
如於圖2A所示，在驗證時，第一開關131被導通，藉以第一電晶體121及讀取電路102的輸出Vout被導通，及第二開關132被關斷。另外，第三開關133被導通，藉以記憶體格101及讀取電路102的輸出Vout被導通。在驗證中，由外部供給至電連接至第一電晶體121的第一端與第二電晶體122的第一端之配線的電源電位為Vdd1。
如圖2B中所示，第二開關132係被導通，藉以第二電晶體122與讀取電路102的輸出Vout被導通，及第一開關131被關斷。另外，第三開關133被導通，藉以記憶體格101與讀取電路102的輸出Vout被導通。在讀取時，由外側供給至配線的電源電位係被電連接至第一電晶體121的第一端及第二電晶體122的第一端為Vdd2。
如於圖2A及2B所示，在驗證中之資料讀取可以使用第一電晶體121執行，及在讀取中之資料讀取可以使用第二電晶體122執行。
如於圖1B所示，第一電晶體121的臨限電壓Vth121係高於第二電晶體122的臨限電壓Vth122。因此，在驗證中之資料讀取可以使用其臨限電壓Vth121相對高的第一電晶體121執行，而在讀取中之資料讀取可以使用其臨限電壓Vth122相對低的第二電晶體122執行。
在圖2A及2B中，電源電位Vdd2具有與電源電位Vdd1的值相同或更小的值。即，電源電位Vdd2係小於或等於電源電位Vdd1。
示於圖2A及2B中之半導體裝置的電路操作將參考圖3A至3C及圖4A至4C描述。圖3A及3B各個顯示在圖2A中之驗證時之半導體裝置的電路操作。圖4A及4B各個顯示在圖2B之讀取中之半導體裝置的電路操作。
如於圖3A所示，在驗證中，第一開關131及第三開關133被導通，藉以讀取電路102的輸出Vout及各個第一電晶體121及記憶體格101係被導通，及第二開關132被關斷。在驗證中，由外部供給至第一電晶體121的第一端的電源電位為Vdd1。
圖3B為圖3A的簡化圖。因為示於圖3A中之第一電晶體121在圖3B中操作為電阻，所以，第一電晶體121可以被認為是一電阻。另外，因為示於圖3A中之記憶體格101在圖3B中操作為電阻，所以，記憶體格101可以被認為是一電阻。
如圖3B所示，在驗證中，被供給有電源電位Vdd1的配線係被經由第一電晶體121電連接至讀取電路102的輸出Vout，及被供給有共同電位Vc的配線係經由記憶體格101被電連接至讀取電路102的輸出Vout。第一電晶體121及記憶體格101可以被視為電阻。因此，當第一電晶體121的電阻值R121大於記憶體格101的電阻值R101(R121>R101)時，則讀取電路102的輸出Vout的電位為接近Vc的值。相反地，當第一電晶體121的電阻值R121小於記憶體格101的電阻值R101(R121<R101)時，讀取電路102的輸出Vout的電位係接近於Vdd1的一值。
例如，當滿足關係式R121>R101時，Vout可以被稱為“0”，及當關係式R121<R101滿足時，Vout可以被稱為“1”。例如，當Vout在驗證時為“1”時，則判斷資料被正常寫入(或抹除)。
當Vout為“1”時流至第一電晶體121的電流I121與流至記憶體格101的電流I101間之關係係參考圖3C被描述。圖3C為第一電晶體121及第二電晶體122的Id-Vg特徵示意圖。在驗證中，使用閘極被供給以電源電位Vdd1的第一電晶體121。因此，發現，在驗證中，流動於第一電晶體121的第一端與第二端間之電流係為示於圖3C中之電流I121。另外，Vout為“1”，即，滿足關係式R121<R101；因此，發現流入記憶體格101的電流I101具有小於電流I121的值。
如上所述，於驗證中，發現流至記憶體格101的被判斷為正常(Vout=1)資料寫入(或抹除)的電流I101係小於流入第一電晶體121的電流I121的值。
再者，參考圖4A及4B描述在正常讀取中之半導體裝置的電路操作。
如於圖4A所示，第二開關132及第三開關133係被導通，藉以第二電晶體122及記憶體格101、及讀取電路102的輸出Vout被導通，及第一開關131被關斷。在讀取時，由外側供給至第二電晶體122的第一端之電源電位為Vdd2。
圖4B為圖4A的簡化圖。因為，示於圖4A中之第二電晶體122操作為在圖4B中之電阻，第二電晶體122可以被視為電阻。因為示於圖4A中之記憶體格101操作為在圖4B中操作為電阻，所以記憶體格101可以被視為一電阻。
如於圖4B所示，在讀取時，被供給有電源電位Vdd2的配線係被經由第二電晶體122電連接至讀取電路102的輸出Vout，及被供給有共同電位Vc的配線係經由記憶體格101被電連接至讀取電路102的輸出Vout。第二電晶體122及記憶體格101可以被視為電阻。因此，當第二電晶體122的電阻值R122大於記憶體格101的電阻值R101(R122>R101)時，讀取電路102的輸出Vout的電位係接近於Vc的值。相反地，當第二電晶體122的電阻值R122小於記憶體格101的電阻值R101(R122<R101)時，讀取電路102的輸出Vout的電位係接近於值Vdd2。
例如，當滿足關係式R122>R101時，Vout可以被稱為“0”，及滿足關係式R122<R101時，Vout可以稱為“1”。
在讀取中之電源電位Vdd2具有相同於或小於在驗證時電源電位Vdd1的值。即，電源電位Vdd2係小於或等於電源電位Vdd1。另外，電源電位Vdd2係高於或等於最小操作電壓VL。最小操作電壓VL係為當半導體裝置操作時的最小所需電源電位。
例如，在電源電位Vdd係由外側以無線供給時，電源電位Vdd依據該半導體裝置與在電源側上的外部裝置間之距離而變動。例如，當距離短時，由外部供給之電源電位Vdd增加。相反地，當距離長時，由外側供給的電源電位Vdd降低。在此時，半導體裝置被設定以當電源電位高於或等於最小操作電壓VL被供給時操作。
於讀取中，在半導體裝置與在電源側上之外部裝置間之距離D2大致與在在驗證中，電源側上的半導體裝置及外部裝置間之距離D1相同或更長。即，距離D2係大於或等於距離D1。因此，在讀取在由外側供給之電源電位Vdd2係低於或等於在驗證時自外側供給之電源電位Vdd1。
在讀取時，流入第二電晶體122的電流I122與流入記憶體格101中之電流I101間之關係被參考圖4C加以描述。
圖4C為第一電晶體121與第二電晶體122之Id-Vg特性的示意圖。在讀取時，被使用第二電晶體122及電源電位Vdd2係被供給至第二電晶體122的閘極。在讀取時之電源電位Vdd2具有範圍由最小操作電壓VL至驗證中之電源電位Vdd1內之一值。可發現流於第二電晶體122之第一端與第二端間之電流在此時係在圖4C中之箭頭所示之電流I122範圍內。
可以接受為只要在讀取中之流入第二電晶體122的電流的下限I122L係高於或等於在驗證時流入第一電晶體121中之電流I121，即滿足關係式I121≦I122L。因此，能讀取的電壓範圍可以設定滿足關係式I121≦I122L。
如於圖4C所示，於讀取時流入第二電晶體122中之電流I122係高於在驗證時流入第一電晶體121的電流I121，及在驗證中，流入第一電晶體121的電流I121係高於流入記憶體格101的電流I101。即，在讀取資料時流入第二電晶體122的電流I122係高於流入記憶體格101中之電流I101。結果，滿足關係式R122<R101，及在讀取時Vout被自動為“1”。
如上所述，此實施例可以提供一讀取電路，其當判斷記憶體格的Vout為“1”時，於讀取時，其Vout為“1”，在驗證時，資料被正常寫入至該記憶體格或由該記憶體格抹除。
注意，在圖3A至3C及圖4A至4C中，當滿足關係式R121>R101及R122>R101時，Vout為“0”，及當滿足關係式R121<R101及R122<R101時，Vout為“1”；然而，實施例並不限於此。相反地，當滿足關係式R121>R101及R122>R101時，Vout可以為“1”，及當滿足關係式R121<R101及R122<R101時，Vout可以為“0”。
再者，在圖3A至3C中，當在驗證時，Vout為“1”時，判斷資料被正常寫入(或抹除)；然而，一實施例並不限此。當在驗證時，Vout為“0”時，可判斷資料被正常寫入(或抹除)。
另外，讀取電路可以包含一反相器，其可電連接至讀取電路的輸出，或感應放大器，其電連接至讀取電路的輸出。因此，讀取準確度可以被改良。
依據此實施例，可以提供一讀取電路，其可以有效地使用驗證的判斷結果。即，讀取電路並不會造成故障，例如，在正常讀取寫入(或抹除)資料的故障，這是於驗證時，為當判斷資料被正常寫入(或抹除)時造成的錯誤。此實施例可以提供一讀取電路，其可以有效地使用驗證的判斷結果，其中，在驗證中之電源電位Vdd係與在讀取中者不同。另外，此實施例可以提供一讀取電路，其可以以高準確度讀取資料。再者，以上述讀取電路，此實施例可以提供高可靠度半導體裝置。
此實施例可以組合另一實施例加以適當實施。
(實施例2)
為本發明實施例之包含在半導體裝置中之記憶體格的電路架構例將參考圖5A至5C加以描述。
圖5A至5C各個顯示示於圖1A中之半導體裝置部份的電路架構。包含在半導體裝置中之記憶體格101係示於圖5A中。記憶體格101係電連接至被供給有共同電位Vc的配線。被供給有共同電位Vc的配線係例如被供給有接地電位。
圖5B顯示記憶體格101的電路架構例，其中，設有包含浮動閘的記憶體元件112。示於圖5B中之記憶體格101包含選擇電晶體111、具有浮動閘的記憶體元件112、位元線113、字元線114及選擇線115。選擇電晶體111的閘極係電連接至選擇線115，及選擇電晶體111的第一端係電連接至位元線113，及選擇電晶體111的第二端係電連接至記憶體元件112的第一端。具有浮動閘極的記憶體元件112的閘極係電連接至字元線114，及記憶體元件112的第二端係電連接至被供給有共同電位Vc的配線。因此，記憶體元件112的第一端係經由選擇電晶體111電連接至位元線113。例如，被供給有共同電位Vc的配線係被供給有接地電位。
其中設有包含浮動閘極的記憶體元件112的記憶體格101的電路操作係如圖5B所示。
資料寫入至記憶體格101係被執行，使得電荷(例如電子)被注入記憶體元件112的浮動閘極。藉由將電荷注入浮動閘極，記憶體元件112的臨限電壓係被移位至正側。因此，記憶體格101的電阻值增加。例如，在寫入資料後，Vout可以讀取為1(或0)。
在寫入資料至記憶體格101終了後，藉由使用於圖1A所示之讀取電路102，判斷(驗證)是否資料被正常地寫入至記憶體格101。結果，當判斷資料被正常寫入時，即使當在驗證時電源電位Vdd與讀取時不同時，有可能正常地讀取寫入資料。
資料係藉由釋放儲存於記憶體元件112之浮動閘極中之電荷(例如電子)加以抹除。儲存於浮動閘極中之電荷係被釋放，藉以記憶體元件112的臨限電壓可以移位至負側，及記憶體格101的電阻值可以降低。因此，記憶體格101的電阻值可以回到接近啟始狀態的值。例如，Vout可以在資料抹除(啟始)後被讀取為0(或1)。
在自記憶體格101抹除資料終了後，藉由使用圖1A所示之讀取電路102，判斷(驗證)是否資料被正常地自記憶體格101抺除。當判斷資料被正常地抹除時，即使在驗證中之電源電位Vdd與在讀取時不同，抹除資料可以被正常地讀取。
另外，在記憶體格101中，其中設有在圖5B所示之浮動閘極的記憶體元件112，在半導體裝置中之電路所升壓之電源電位Vdd或電源電位Vdd可以使用以寫入或抹除資料。在此時，因為在部份情形下，電源電位Vdd的變動，資料並未足夠寫入及抹除。在此時，有時，記憶體格101之電阻值係在資料寫入所正常取得之值與可以資料抹除所正常取得之值間之中間。當記憶體格101的電阻值為中間值時，驗證的判斷結果在部份情形中，不能有效使用。
然而，使用圖1A所示之包含讀取電路102的半導體裝置時，藉由可以有效地使用驗證的判斷結果。結果，可以改良在資料讀取的準確性。
圖5C顯示一電路架構的例子，其中，記憶體格101包含一次可程式(OTP)記憶體元件117。OTP記憶體元件117為一記憶體元件，其中資料只可以被寫入一次。
示於圖5C中之記憶體格101包含選擇電晶體116、OTP記憶體元件117、位元線118及字元線119。選擇電晶體116的閘極係電連接至字元線119，及選擇電晶體116的第一端係電連接至位元線118、及選擇電晶體116的第二端係電連接至OTP記憶體元件117的第一端。OTP記憶體元件117的第二端係電連接至被供給有共同電位Vc的配線。因此，OTP記憶體元件117的第一端係經由選擇電晶體116電連接至位元線118。其中被供給有共同電位Vc的配線係被例如供給至接地電位。
例如，一抗熔OTP記憶體元件可以被使用作為OTP記憶體元件117。至於抗熔OTP記憶體元件，可以使用例如矽化物記憶體或有機記憶體。矽化物記憶體包含一結構，其中非晶矽係設在一對電極間。有機記憶體包含一結構，其中，有機膜係設在一對電極間。抗熔OTP記憶體元件具有高電阻，直到執行寫入操作為止。
包含OTP記憶體元件117的記憶體格101的電路操作將參考圖5C描述。
資料被寫入至記憶體格101，使得高電位被供給至OTP記憶體元件117的第一端，及高電壓被供給至OTP記憶體元件117。當高壓被供給至OTP記憶體元件117時，OTP記憶體元件117可以藉由產生焦耳熱改變(例如矽化物係被形成或執行流體化)。例如，至於矽化物記憶體中，高電壓被施加於該對電極間，藉以矽化物係形成在設在該對電極間之非晶矽中。以此方式中，可以降低OTP記憶體元件的電阻值。例如，Vout可以在資料寫入後被讀取為1(或0)。
在資料寫入至記憶體格101終了後，藉由使用示於圖1A中之讀取電路102，判斷(驗證)資料是否被正確地寫入至記憶體格101。結果，當判斷資料被正常寫入時，即使當驗證中之電源電位Vdd係與在讀取時不同時，寫入資料可以被正常讀取。
另外，在設有圖5C所示的OTP記憶體元件117的記憶體格101中，為半導體裝置中之電路所升壓的電源電位Vdd或電源電位Vdd可以被使用以寫入資料。在此時，因為在部份情形下，電源電位Vdd變動，所以，資料未足夠寫入。於此時，記憶體格101的電阻值有時係在資料寫入前之值與資料寫入後正常取得之值之間的中間。在記憶體格101的電阻值為中間值時，驗證的判斷結果在部份情形中不能有效使用。
然而，當使用包含如圖1A所示之讀取電路102的半導體裝置時，藉以可以有效地使用驗證的判斷結果。結果，可以改良讀取資料的準確性。
包含示於圖5B中之浮動閘極的記憶體元件112及示於圖5C中之OTP記憶體元件117的記憶體元件，其中可以被寫入二進制資料者。
如上所述，使用包含示於圖1A的讀取電路102的半導體裝置時，藉以可以有效地使用驗證的判斷結果。即，當使用包含示於圖1A的讀取電路102的半導體裝置時，當判斷資料於驗證時被正常寫入(或抹除)時，有可能防止故障的產生，例如，在正常讀取寫入(或抹除)資料中之故障，這是為一錯誤。當使用包含有圖1A所示之讀取電路102的半導體裝置時，即使電源電位Vdd變動，仍可以有效地使用驗證的判斷結果。另外，資料可以以高準確度讀取，及可以提供高度可靠半導體裝置。
此實施例可以適當地組合另一實施例加以實施。
(實施例3)
在此實施例中，將參考圖6描述本發明實施例之半導體裝置的電路架構例。圖6為一例子，其中第一電晶體121的結構係與圖1A中所示者不同。除了該結構外，電路架構係類似於圖1A的電路架構。
在圖6中，第一電晶體121具有背閘極。在此時，第一電晶體121的背閘極可以電連接至第一電晶體121的第一端。因此，第一電晶體121的臨限電壓可以相當容易地移位至正側。結果，具有示於圖1B的特徵的第一電晶體121及第二電晶體122可以相當容易地取得。
示於圖6之半導體裝置的電路操作係類似於示於圖1A中之半導體裝置的電路操作。
示於圖6的結構係被使用，藉以可以提供一讀取電路，其可以有效地使用驗證的判斷結果。即，當在驗證中，判斷資料被正常寫入(或抹除)時，則有可能提供一讀取電路，其不會造成故障，例如，在正常讀取寫入(或抹除)資料的故障，其係為一錯誤。此實施例可以提供一讀取電路，其即使在驗證中之電源電位Vdd與在讀取中者不同時，仍可以有效地使用驗證的判斷結果。另外，此實施例可以提供一讀取電路，其中資料可以以高準確度讀取。再者，以上述讀取電路，此實施例可以提供高可靠度半導體裝置。
此實施例可以適當地組合另一實施例加以實施。
(實施例4)
在此實施例中，將參考圖7A至7C描述本發明實施例之包含在半導體裝置中之電晶體的例子。在圖7A至7C中之電晶體包含一通道形成區，其係使用氧化物半導體形成。
在圖7A中所示之電晶體313係使用一對導電層305a及導電層305b形成，其操作為源極電極及汲極電極，並設在一層或具有絕緣面的基材303上，半導體層307係設在導電層305a及導電層305b之上，及閘極絕緣層309係設在半導體層307上，及閘極電極311係設在閘極絕緣層309之上。
示於圖7A中之電晶體313具有一頂閘極結構，其中閘極電極311係設在半導體層307之上。另外，電晶體313具有底接觸結構，其中，操作為源極電極與汲極電極的導電層305a及導電層305b係各個設在該半導體層307之下。注意，電晶體313可以具有頂接觸結構，其中導電層305a及導電層305b係設在半導體層307之上。
該半導體層307可以使用In-Sn-Ga-Zn-O為主氧化物半導體；In-Ga-Zn-O為主氧化物半導體、In-Sn-Zn-O為主氧化物半導體、In-Al-Zn-O為主氧化物半導體、Sn-Ga-Zn-O為主氧化物半導體、Al-Ga-Zn-O為主氧化物半導體、或Sn-Al-Zn-O為主氧化物半導體；In-Zn-O為主氧化物半導體、Sn-Zn-O為主氧化物半導體、Al-Zn-O為主氧化物半導體、Zn-Mg-O為主氧化物半導體、Sn-Mg-O為主氧化物半導體、In-Mg-O為主氧化物半導體或In-Ga-O為主氧化物半導體；In-O為主氧化物半導體；Sn-O為主氧化物半導體、或Zn-O為主氧化物半導體所形成。於此，例如，In-Ga-Zn-O為主氧化物半導體表示氧化物膜，其包含有銦(In)、鎵(Ga)、及鋅(Zn)，及對於其組成物比例並沒有限制。In-Ga-Zn-O為主氧化物半導體可以包含In、Ga、及Zn以外之元素。再者，在上述氧化物半導體中，可以包含SiO2。
對於半導體層307，可以使用為化學式InMO3(ZnO)m(m>0)所表示的氧化物半導體。於此，M代表由Zn、Ga、Al、Mn及Co所選出之一或更多金屬元素。例如，M可以為Ga、Ga及Al、Ga及Mn、Ga及Co、或類似物。
半導體層307較佳藉由濺鍍法形成。例如，半導體層307可以藉由使用上述氧化物的靶材的濺鍍法加以形成。
用於半導體層307的氧化物半導體係為i-型(本徵)氧化物半導體或接近該i-型氧化物半導體的氧化物半導體，即實質i-型(本徵)氧化物半導體。i-型(本徵)氧化物半導體或實質i-型(本徵)氧化物半導體係被取得，使得為n-型雜質的氫係由氧化物半導體移除，及氧化物半導體被高度純化，以包含儘可能少之不是氧化物半導體的主要成份的雜質。
具有絕緣面的層或基材303具有一結構，其中例如絕緣層係設在基材上。對於基材並沒有限制，只要其可以忍受隨後製程即可。例如，一結構，其中，絕緣層係設在例如玻璃基材的絕緣基材上、例如矽基材的半導體基材上、例如金屬基材的導電基材上、例如塑膠基材的彈性基材上，或類似物可以被使用作為基材。在此時，絕緣層作為防止由基材擴散雜質的基層。例如，作為基層的絕緣層係被形成以具有包含絕緣層的單層結構或包含兩或更多絕緣層的堆疊結構，及各個絕緣層包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭或類似物之任一。注意，較佳地，絕緣層儘可能包含少的氫及水。
導電層305a及導電層305b係使用由鈦、鋁、鎢、鉻、銅、鉭及鉬；包含金屬材料作為成份的合金材料或類似物選出之金屬材料所形成。或者，導電層305a及導電層305b可以使用由錳、鎂、鋯、及鈹所選出之材料所形成。再者，或者，可以使用一材料，其包含鋁及一或更多由鈦、鉭、鎢、鉬、鉻、釹及鈧選出之一或更多元素。注意導電層305a及導電層305b可以形成為單層結構或具有兩或更多層之堆疊結構。
閘極絕緣層309被形成有使用一絕緣層之單一層結構或包含兩或更多絕緣層的堆疊結構，及各個絕緣層包含氧化矽、氮化矽、氧氮化矽、氧化鋁、氮化鋁、氧氮化鋁、氧化鉿或類似物之任一者。閘極絕緣層309係較佳被形成以儘可能包含愈少的氫或水。
閘極電極311可以被形成有單一層結構或包含兩或更多層的堆疊結構，使用由鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧、或類似物所選出之一金屬材料所形成；包含該金屬材料作為主要成份的合金材料，或該金屬材料的氮化物(金屬氮化物)。閘極電極311係被形成以重疊該半導體層307，以閘極絕緣層309設於其間。
示於圖7B中之電晶體323係使用設在層或具有絕緣面的基材303上之閘極電極311、設置以覆蓋閘極電極311的閘極絕緣層309、設置在閘極絕緣層309上之半導體層307、及一對導電層305a及導電層305b所形成，這些係設在半導體層307之上。另外，提供有鈍化層315以覆蓋電晶體323。
鈍化層315可以被形成以具有單層結構或包含兩或更多層形成的堆疊結構，使用例如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭所形成。注意，例如鈍化層的絕緣層是被形成在電晶體323上，予以堆疊的絕緣層的數量、及絕緣層的厚度或類似物可以依據電晶體的應用適當改變。鈍化層315以外之層可以使用一材料或類似於電晶體313的材料加以形成。
電晶體323具有一底閘極結構，其中半導體層307係設在閘極電極311之上。另外，電晶體323具有頂接觸結構，其中作動為源極電極與汲極電極的導電層305a及導電層305b係被設在半導體層307之上。另外，電晶體323具有通道蝕刻結構，其中未重疊導電層305a或導電層305b的半導體307係因為蝕刻而被部份地移除。注意，電晶體323可以具有底接觸結構，其中，導電層305a及導電層305b係設在導電層307之下。
與示於圖7B中之電晶體323不同的示於圖7C中之電晶體333具有一結構，其中通道保護層317係設在半導體層307之上。電晶體333係使用設在具有絕緣面的層或基材303的閘極電極311、設置以覆蓋閘極電極311的閘極絕緣層309、設在閘極絕緣層309上的半導體層307、與閘極絕緣層311重疊及設在半導體層307之上的通道保護層317、及設在半導體層307之上的一對導電層305a及導電層305b所形成。另外，設置鈍化層315以覆蓋電晶體333。
藉由在電晶體333中提供通道保護層317，可以防止於隨後製程中，作為半導體層307的通道形成區之區域的損壞(例如，由於在電漿損壞厚度的降低或在蝕刻步驟中之蝕刻劑)。除了通道保護層317外的層的材料等可以類似電晶體313。
至於包含於圖1A中所示之半導體裝置中之第一電晶體121或第二電晶體122，可以使用圖7A至7C中所示之電晶體313、電晶體323、及電晶體333，各個具有包含氧化物半導體作為通道形成區的半導體307。
例如，可以使用一電晶體作為示於圖1A中之第一電晶體121，其中通道形成區係如圖7A至7C所示使用氧化物半導體(即，氧化物半導體被使用作為主成份)，及使用一電晶體作為示於圖1A中之第二電晶體122，其中通道形成區係使用矽形成(即，矽被使用為主成份)。第一電晶體121及第二電晶體122之通道形成區係以此方式使用不同半導體材料形成，藉以第一電晶體121的臨限電壓可以容易作成，以與第二電晶體122者不同，這係相較於第一電晶體121及第二電晶體122係使用相同半導體材料加以形成者。結果，可以相當容易取得圖1B所示之特徵的第一電晶體121及第二電晶體122。
注意，N-通道電晶體可以被使用作為第一電晶體121及第二電晶體122。較佳地，第一電晶體121及第二電晶體122具有正臨限電壓。
另外，背閘極可以進一步被提供用於如圖7A至7C所示之電晶體313、電晶體323、或電晶體333，各個電晶體具有包含氧化物半導體作為通道形成區的半導體層307。至於包含示於圖1A中之半導體裝置中之第一電晶體121或第二電晶體122，可以使用具有背閘極及通道形成區係使用氧化物半導體加以形成的電晶體。
例如，具有背閘極及使用氧化物半導體形成的通道形成區的電晶體(即，氧化物半導體係使用作為主成份)的電晶體可以使用作為圖1A所示之第一電晶體121，及具有使用矽形成通道形成區的電晶體(即，矽被使用作為主成份)可以被使用作為圖1A所示之第二電晶體122。於此時的電路架構對應於圖6。具有背閘極及使用氧化物半導體形成通道形成區的電晶體係被使用作為第一電晶體121，藉以第一電晶體121的臨限電壓可以移位至正側。結果，可以相當容易取得如圖1B所示特徵的第一電晶體121及第二電晶體122。
注意，高純化氧化物半導體包含極端少載子，及其載子濃度係低於1×1012/cm3，較佳低於1×1011/cm3。於此，具有載子濃度低於1×1011/cm3的半導體被稱為本徵(i-型)半導體，及具有載子濃度高於或等於1×1011/cm3及低於1×1012/cm3的半導體被稱為實質本徵(實質i-型)半導體。
因為在氧化物半導體中之載子數目很小，所以電晶體的關斷電流可以顯著降低。
例如，除了第一電晶體121或第二電晶體122外，上述電晶體可以被使用作為包含在圖1A所示之半導體裝置中之第一開關131、第二開關132及第三開關133。另外，上述電晶體可以被使用作為包含如圖5B中所示之記憶體格101中之選擇電晶體111，及包含如圖5C中之記憶體格101中的選擇電晶體116。因此，可以改良由記憶體格讀取資料的準確性。
依據此實施例，可以容易取得如圖1B所示特徵的第一電晶體121及第二電晶體122。具有圖1B所示之特徵的第一電晶體121及第二電晶體122可以被使用，藉以可以提供一讀取電路，其可以有效使用於實施例1中所述之驗證結果的判斷。即，當在驗證時，判斷資料被正常寫入(或抹除)時，有可能提供一讀取電路，其並不會造成故障，例如，為錯誤的正常讀取寫入(或抹除)資料時的故障。另外，使用於此實施例中所述之電晶體，藉以有可能提供一讀取電路，其可以即使當在驗證中之電源電位Vdd係與在讀取時的電源電位不同時，仍可有效地使用驗證的判斷結果。另外，也有可能提供一讀取電路，其中資料可以以高準確度讀取。再者，以上述讀取電路，可以提供高可靠度半導體裝置。
此實施例可以適當地組合另一實施例加以實施。
(實施例5)
在此實施例中，將參考圖8A至8F描述為本發明實施例之半導體裝置的使用例。
在圖1A中包含讀取寫入至記憶體格101的資料的讀取電路102的半導體裝置係特別有效的半導體裝置，其中，電源電位Vdd係由外部無線地(非接觸方式)供給。其中電源電位Vdd係由外部無線地(非接觸方式)供給之半導體包含用以接收電源電位的天線。再者，半導體裝置可以包含天線，用以傳送及接收資料。
示於圖1A之包含讀取被寫入至記憶體格101中之資料的讀取電路102的半導體裝置(半導體裝置600)的應用例將參考圖8A至8F加以描述。半導體裝置600找出廣泛應用。為本發明實施例之半導體裝置600可以藉由提供例如錢幣、硬幣、證券、記名債券、證書(例如駕照或居留證，見圖8A)、儲存媒體(例如DVD軟體或錄影帶，見圖8B)、包裝容器(例如包裝紙或瓶，見圖8C)、車輛(例如腳踏車，見圖8D)、個人用品(例如袋子或眼鏡，見圖8E)、食物、植物、動物、人體、衣物、日用品、例如電子裝置的物品(例如液晶顯示裝置、EL顯示裝置、電視機、或行動電話)、或物品上之標籤(見圖8F)、或類似物。
半導體裝置600可以藉由安裝於物體、附著於物體表面、或內藏於物體內而加以固定。例如，如果物體為一本書，則半導體裝置600可以藉由內藏於書的紙中而加以固定。另外，如果半導體裝置600為包含在一使用有機樹脂形成的包裝中並被固定至該物體，則半導體裝置600可以藉由內藏於該有機樹脂內而固定至該物體。
因為半導體裝置600完成在尺寸上之縮減，則即使在半導體裝置600被固定至該物體後，物體本身的外觀設計並不會被妨礙。另外，當半導體裝置600被提供用於紙幣、硬幣、證券、記名債券、證書或類似物時，則可以提供認證功能，及半導體裝置600可以有用於防止紙幣或類似物的偽造被取得。再者，當半導體裝置600被附著至包裝容器、儲存媒體、個人用品、食物、衣物、日用品、電子裝置或類似物，例如檢視系統的系統可以有效地使用。再者，當半導體裝置600被附著至車輛時，則對於防竊盜等有更高的安全性。
如上所述，包含示於圖1A中之讀取寫入至記憶體格101的資料的讀取電路102的半導體裝置(半導體裝置600)有各種應用。
依據此實施例，資料可以以高準確度讀取；因此，物體的認證可靠度、物體的安全等可以改良。
本實施例可以適當地組合其他實施例加以實施。
本案係根據於2010年4月9日申請於日本專利區的日本專利申請第2010-090569號案，該案的整個內容被併入作為參考。
101．．．記憶體格
102．．．讀取電路
111．．．選擇電晶體
112．．．記憶體元件
113．．．位元線
114．．．字元線
115．．．選擇線
116．．．選擇電晶體
117．．．OTP記憶體元件
118．．．位元線
119．．．字元線
121．．．第一電晶體
122．．．第二電晶體
131．．．第一開關
132．．．第二開關
133．．．第三開關
303．．．基材
307．．．半導體層
309．．．閘極絕緣層
311．．．閘極電極
313．．．電晶體
315．．．鈍化層
317．．．通道保護層
323．．．電晶體
333．．．電晶體
600．．．半導體裝置
305a．．．導電層
305b．．．導電層
圖1A為半導體裝置的電路架構例及圖1B為包含在該半導體裝置中之電晶體的特徵示意圖。
圖2A及2B各個顯示半導體裝置的電路操作例。
圖3A及3B各個顯示半導體裝置的電路操作例，及圖3C為包含在半導體裝置中之電晶體的特徵示意圖。
圖4A及4B各個顯示半導體裝置的電路操作例及圖4C為包含在半導體裝置中之電晶體的特徵示意圖。
圖5A至5C各個顯示包含在半導體裝置中之記憶體格的電路架構例。
圖6為半導體裝置的電路架構例。
圖7A至7C各個顯示包含在半導體裝置中之電晶體的結構例。
圖8A至8F顯示半導體裝置的使用例。
圖9A及9B各個顯示在每一操作中之資料狀態例。
101．．．記憶體格
102．．．讀取電路
121．．．第一電晶體
122．．．第二電晶體
131．．．第一開關
132．．．第二開關
133．．．第三開關
Vdd．．．電源電位
Vc．．．共同電位
Vout．．．輸出

Claims (18)

  1. 一種包含讀取電路的半導體裝置，該讀取電路包含：第一電晶體；第二電晶體；第一開關；及第二開關，其中該第一電晶體的第一終端係電連接至該第一電晶體的閘極，其中該第一電晶體的第二終端係經由該第一開關電連接至該讀取電路的輸出，其中該第二電晶體的第一終端係電連接至該第二電晶體的閘極，其中該第二電晶體的第二終端係經由該第二開關電連接至該讀取電路的該輸出，其中該第一電晶體的該第一終端係架構以被供給以第一電源電位及該第二電晶體的該第一終端係架構以被供給以第二電源電位，其中該第一電晶體的通道形成區包含氧化物半導體，及其中該第二電晶體的通道形成區包含矽。
  2. 一種包含讀取電路的半導體裝置，其中該讀取電路包含：第一電晶體； 第二電晶體；第一開關；及第二開關，其中該第一電晶體的第一終端係電連接至該第一電晶體的閘極，其中該第一電晶體的第二終端係經由該第一開關電連接至該讀取電路的輸出，其中該第二電晶體的第一終端係電連接至該第二電晶體的閘極，其中該第二電晶體的第二終端係經由該第二開關電連接至該讀取電路的該輸出，其中該第一電晶體的該第一終端係被架構以被供給以第一電源電位及該第二電晶體的該第一終端係被架構以被供給第二電源電位，及其中該第一電晶體的臨限電壓係與該第二電晶體的臨限電壓不同。
  3. 如申請專利範圍第1或2項所述之半導體裝置，其中在讀取時該第一電源電位及該第二電源電位係分別低於或等於在驗證時的該第一電源電位及該第二電源電位。
  4. 如申請專利範圍第1或2項所述之半導體裝置，更包含：記憶體格；及第三開關，其中該記憶體格係經由該第三開關電連接至該讀取電 路的該輸出。
  5. 如申請專利範圍第4項所述之半導體裝置，其中在驗證時，該第一開關及該第三開關被導通，及該第一電晶體及該讀取電路的該輸出，及該記憶體格及該讀取電路的該輸出成為導通狀態，及其中在讀取時，該第二開關及該第三開關被導通，及該第二電晶體與該讀取電路的該輸出，及該記憶體格及該讀取電路的該輸出成為導通狀態。
  6. 如申請專利範圍第4項所述之半導體裝置，其中該記憶體格包含具有浮動閘極的記憶體元件。
  7. 如申請專利範圍第4項所述之半導體裝置，其中該記憶體格包含抗熔可程式一次的記憶體元件。
  8. 一種包含讀取電路的半導體裝置，該讀取電路包含：第一電晶體；第二電晶體；第一開關；及第二開關，其中該第一電晶體的第一終端係電連接至該第一電晶體的閘極，其中該第一電晶體的第二終端係經由該第一開關電連接至該讀取電路的輸出，其中該第二電晶體的第一終端係電連接至該第二電晶體的閘極， 其中該第二電晶體的第二終端係經由該第二開關電連接至該讀取電路的該輸出，其中該第一電晶體的該第一終端係被架構以被供給一第一電源電位及該第二電晶體的該第一終端係被架構以被供給第二電源電位，其中在驗證時，該第一開關被導通，及該第一電晶體與該讀取電路的該輸出成為導通狀態，其中在讀取時，該第二開關被導通，及該第二電晶體與該讀取電路的該輸出成為導通狀態，及其中該第一電晶體的臨限電壓係高於該第二電晶體的臨限電壓。
  9. 如申請專利範圍第8項所述之半導體裝置，更包含：記憶體格；及第三開關，其中該記憶體格經由該第三開關電連接至該讀取電路的該輸出。
  10. 如申請專利範圍第9項所述之半導體裝置，其中在該驗證時，該第一開關及該第三開關被導通，及該第一電晶體及該讀取電路的該輸出，與該記憶體格及該讀取電路的該輸出成為導通狀態，及其中在該讀取時，該第二開關及該第三開關被導通，及該第二電晶體及該讀取電路的該輸出，與該記憶體格及該讀取電路的該輸出成為導通狀態。
  11. 如申請專利範圍第9項所述之半導體裝置，其中該記憶體格包含具有浮動閘極的記憶體元件。
  12. 如申請專利範圍第9項所述之半導體裝置，其中該記憶體格包含抗熔可程式一次的記憶體元件。
  13. 如申請專利範圍第8項所述之半導體裝置，其中在該讀取時該第一電源電位與該第二電源電位係分別低於或等於在該驗證時之該第一電源電位與該第二電源電位。
  14. 如申請專利範圍第1、2及8項中任一項所述之半導體裝置，其中該讀取電路被架構以讀取在記憶體格中之資料。
  15. 如申請專利範圍第1、2及8項中任一項所述之半導體裝置，其中該第一電源電位與該第二電源電位係由外部以無線方式供給。
  16. 如申請專利範圍第1、2及8項中任一項所述之半導體裝置，其中該讀取電路包含反相器，電連接至該讀取電路的該輸出，或感應放大器，電連接至該讀取電路的該輸出。
  17. 如申請專利範圍第1、2及8項中任一項所述之半導體裝置，其中該第一電晶體包含背閘極。
  18. 如申請專利範圍第1、2及8項中任一項所述之半導體裝置，其中該第一電源電位係與該第二電源電位為相同電位。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011125456A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5890251B2 (ja) 2011-06-08 2016-03-22 株式会社半導体エネルギー研究所 通信方法
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61165895A (ja) * 1985-01-17 1986-07-26 Matsushita Electronics Corp 不揮発性メモリの駆動方法
JPS62222498A (ja) * 1986-03-10 1987-09-30 Fujitsu Ltd 消去及び書き込み可能な読み出し専用メモリ
JP2925138B2 (ja) * 1987-09-29 1999-07-28 株式会社東芝 不揮発性半導体メモリ
JPH01279499A (ja) * 1988-05-06 1989-11-09 Hitachi Ltd 不揮発性半導体記憶装置及びそのベリファイ方法
JPH04360096A (ja) * 1991-06-06 1992-12-14 Mitsubishi Electric Corp 半導体記憶装置へのデータの書込み読出し方法
KR960000619B1 (ko) 1991-12-27 1996-01-10 후지쓰 가부시끼가이샤 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2954080B2 (ja) * 1997-04-18 1999-09-27 株式会社東芝 不揮発性半導体メモリ
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4907011B2 (ja) 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
TW559814B (en) 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP3703782B2 (ja) * 2002-06-28 2005-10-05 富士通株式会社 半導体記憶装置
JP2004164811A (ja) * 2002-09-26 2004-06-10 Sharp Corp 半導体記憶装置および携帯電子機器
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
US7719872B2 (en) 2005-12-28 2010-05-18 Semiconductor Energy Laboratory Co., Ltd. Write-once nonvolatile memory with redundancy capability
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US20070230252A1 (en) * 2006-03-21 2007-10-04 Stmicroelectronics S.R.L. Row selector for a semiconductor memory device
JP5183946B2 (ja) 2006-03-31 2013-04-17 株式会社半導体エネルギー研究所 不揮発性半導体記憶装置
US7760552B2 (en) 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8058675B2 (en) 2006-12-27 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device using the same
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7738306B2 (en) * 2007-12-07 2010-06-15 Etron Technology, Inc. Method to improve the write speed for memory products
JP4356786B2 (ja) 2007-12-12 2009-11-04 ソニー株式会社 記憶装置および情報再記録方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5537787B2 (ja) 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011125456A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

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