JP5616808B2 - 半導体装置 - Google Patents

Description

本発明は、半導体素子を利用した半導体装置に関する。特に、半導体素子を用いて構成される記憶装置を有する半導体装置（半導体記憶装置ともいう）に関する。なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。

上述したトランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が慣用されているが、その他の材料として酸化物半導体が注目されている。酸化物半導体を具備するトランジスタは、アモルファスシリコンを具備するトランジスタと同様の低温プロセスで製造でき、且つアモルファスシリコンを具備するトランジスタよりも電界効果移動度が高い。そのため、酸化物半導体を具備するトランジスタは、アモルファスシリコンを具備するトランジスタを代替又は凌駕する半導体素子として期待されている。

特開昭５７−１０５８８９号公報

しかしながら、シリコン系半導体材料を具備するトランジスタにおいては、しきい値電圧などの電気特性を制御する技術が確立されているのに対し、酸化物半導体材料を具備するトランジスタにおいては、当該技術は確立されていない。具体的には、シリコン系半導体材料を具備するトランジスタは、不純物ドーピングなどによって、しきい値電圧の制御が可能であるのに対し、酸化物半導体材料を具備するトランジスタは、不純物ドーピングなどによって、しきい値電圧を制御することが困難である。

そこで、本発明の一態様は、半導体装置が有する記憶装置が、しきい値電圧のバラツキが大きい又はしきい値電圧が負であるトランジスタ（デプレッション型トランジスタ）を用いて構成される記憶素子を有する場合であっても、当該記憶素子における正確な情報の保持が可能な半導体装置を提供することを目的の一とする。

本発明の一態様の半導体装置では、あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子を負に帯電させ、且つ当該ゲート端子に負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。

すなわち、本発明の一態様は、負に帯電されたワード線と、ビット線と、ゲート端子が前記ワード線に電気的に接続され、ソース端子及びドレイン端子の一方が前記ビット線に電気的に接続されたトランジスタ、及び前記トランジスタのソース端子及びドレイン端子の他方に電気的に接続された信号保持部を有する記憶素子と、一方の端子が前記ワード線に電気的に接続された容量素子と、前記容量素子の他方の端子の電位を制御するワード線駆動回路と、前記ビット線の電位を制御するビット線駆動回路と、を有する半導体装置である。

本発明の一態様の半導体装置は、あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子を負に帯電させ、且つ当該ゲート端子に負電荷を保持させる。これにより、当該トランジスタがデプレッション型トランジスタである場合でも、オフ状態を維持させることができる。加えて、本発明の一態様の半導体装置は、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を有する。これにより、当該トランジスタのゲート端子の電位を長期間に渡って維持することができる。また、当該容量素子の他方の端子の電位を変化させることによって、当該トランジスタのスイッチングを制御することができる。したがって、本発明の一態様の半導体装置は、デプレッション型トランジスタを用いて構成される記憶素子を有する場合であっても、当該記憶素子において正確に情報を保持させることができる。

（Ａ）〜（Ｃ）実施の形態１に係る半導体装置を説明する図。 実施の形態２に係る半導体装置を説明する図。 （Ａ）、（Ｂ）実施の形態３に係る半導体装置を説明する図。 （Ａ）、（Ｂ）実施の形態３に係る半導体装置を説明する図。 （Ａ）、（Ｂ）実施の形態３に係る半導体装置を説明する図。 （Ａ）、（Ｂ）実施の形態４に係る半導体装置を説明する図。 実施の形態５に係る半導体装置を説明する図。 実施の形態５に係る半導体装置を説明する図。 実施の形態５に係る半導体装置を説明する図。 実施の形態６に係る半導体装置を説明する図。 （Ａ）〜（Ｈ）実施の形態６に係る半導体装置を説明する図。 （Ａ）〜（Ｇ）実施の形態６に係る半導体装置を説明する図。 （Ａ）〜（Ｄ）実施の形態６に係る半導体装置を説明する図。 実施の形態６に係る半導体装置を説明する図。 （Ａ）、（Ｂ）実施の形態６に係る半導体装置を説明する図。 （Ａ）、（Ｂ）実施の形態６に係る半導体装置を説明する図。 （Ａ）、（Ｂ）実施の形態６に係る半導体装置を説明する図。 実施の形態７で説明する半導体装置の使用例を示す図。 実施の形態７で説明する半導体装置の使用例を示す図。 （Ａ）〜（Ｆ）実施の形態８で説明する半導体装置の使用例を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、記憶装置を有する半導体装置の一例について図１を参照して説明する。

図１（Ａ）は、本実施の形態の半導体装置の構成を示す図である。図１（Ａ）に示す半導体装置は、ワード線１９と、ビット線１０と、電源回路１１と、ワード線駆動回路１２と、ビット線１０の電位を制御するビット線駆動回路１３と、一方の端子が電源回路１１に電気的に接続され、他方の端子がワード線１９に電気的に接続されたスイッチ１４と、ワード線１９及びビット線１０に電気的に接続された記憶素子１５と、一方の端子がワード線１９に電気的に接続され、他方の端子がワード線駆動回路１２に電気的に接続された容量素子１６とを有する。なお、ワード線駆動回路１２は、容量素子１６の他方の端子の電位を制御することで、ワード線１９の電位を制御する。すなわち、ワード線駆動回路１２は、容量結合を利用してワード線１９の電位を制御する。加えて、記憶素子１５は、ゲート端子がワード線１９に電気的に接続され、ソース端子及びドレイン端子の一方がビット線１０に電気的に接続されたトランジスタ１７と、トランジスタ１７のソース端子及びドレイン端子の他方に電気的に接続された信号保持部１８とを有する。なお、トランジスタ１７は、ｎチャネル型トランジスタである。また、スイッチ１４としては、トランジスタ、ＭＥＭＳスイッチ、又は電源回路１１に設けられた針とワード線１９の電気的な接続を制御する方法などを適用することができる。また、スイッチ１４としては、電源回路１１とワード線１９の電気的な接続をレーザカットによって遮断する方法を適用することもできる。

本実施の形態の半導体装置は、記憶素子１５において、ビット線駆動回路１３から出力される信号を保持することが可能である。すなわち、記憶素子１５が有するトランジスタ１７は、ビット線駆動回路１３の出力信号の信号保持部１８への入力を制御するスイッチとしての機能を有し、信号保持部１８は、入力された信号を保持する機能を有する。

本実施の形態の半導体装置では、ワード線１９、容量素子１６の一方の端子及びトランジスタ１７のゲート端子を負に帯電させる期間（充電期間）を有する。また、本実施の形態の半導体装置では、充電期間後に、信号保持部１８への信号の入力を行う期間（書き込み期間）を有する。

図１（Ｂ）は、充電期間における本実施の形態の半導体装置を示す図である。充電期間において、スイッチ１４は、オン状態となり、電源回路１１は、負電位である電源電位を出力し、ワード線駆動回路１２は、電源回路１１の出力電位よりも高電位である電位を出力する。これにより、容量素子１６の一方の端子は負に帯電し、他方の端子は正に帯電する。また、容量素子１６の一方の端子と電気的に接続されるワード線１９及びトランジスタ１７のゲート端子は、負に帯電する。なお、この時、トランジスタ１７は、オフ状態となる。

図１（Ｃ）は、書き込み期間における本実施の形態の半導体装置を示す図である。書き込み期間において、スイッチ１４はオフ状態となり、ワード線駆動回路１２は、充電期間において出力する電位よりも高電位である電位を出力する。これにより、ワード線１９、容量素子１６の一方の端子、及びトランジスタ１７のゲート端子が電気的に接続するノードが浮遊状態となり、且つ当該ノードの電位が容量結合によって上昇する。この時、トランジスタ１７は、オン状態となる。

本実施の形態の半導体装置では、トランジスタ１７のゲート端子が容量素子１６の一方の端子と電気的に接続されることによって、当該ゲート端子の電位を長期間に渡って保持することができる。例えば、当該ゲート端子において長期間に渡って負電荷を保持することができる。また、容量素子１６の他方の端子の電位を制御することによってトランジスタ１７のスイッチングを制御することができる。そのため、本実施の形態の半導体装置は、トランジスタ１７がデプレッション型トランジスタであったとしても、トランジスタ１７のスイッチングを容易に制御することができる。その結果、記憶素子１５における信号の入力及び保持を正確に行うことができる。

なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。

（実施の形態２）
本実施の形態では、記憶装置を有する半導体装置の一例について図２を参照して説明する。

図２は、本実施の形態の半導体装置の構成を示す図である。図２に示す半導体装置は、図１（Ａ）に示す半導体装置において、スイッチ１４をトランジスタ２１に置換し、電源回路２２を付加した半導体装置である。すなわち、トランジスタ２１は、ソース端子及びドレイン端子の一方が電源回路１１に電気的に接続され、ソース端子及びドレイン端子の他方がワード線１９に電気的に接続される。また、電源回路２２は、トランジスタ２１のゲート端子に電気的に接続される。なお、トランジスタ２１は、ｎチャネル型トランジスタである。

本実施の形態の半導体装置は、実施の形態１に示した半導体装置と同様に、動作期間が充電期間及び書き込み期間を有する。なお、充電期間及び書き込み期間における半導体装置の動作は実施の形態１の半導体装置と同じである。すなわち、電源回路２２は、充電期間において、ハイレベルの電源電位を出力し、書き込み期間において、ロウレベルの電源電位を出力する。これにより、トランジスタ２１は、充電期間においてオン状態となり、書き込み期間においてオフ状態となる。なお、半導体装置が有するその他の構成要素の動作は、実施の形態１において説明しているため、ここでは、前述の説明を援用することとする。

本実施の形態の半導体装置は、実施の形態１に示した半導体装置が有する効果を有する。さらに、本実施の形態の半導体装置では、実施の形態１に示した半導体装置が有するスイッチ１４としてトランジスタ２１を適用している。これにより、実施の形態２に示した半導体装置は、トランジスタ１７と、トランジスタ２１とを同一工程によって作製することができる。そのため、半導体装置の製造コストの低減、及び製造工程の低減による歩留まりの向上が可能になる。

なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。

（実施の形態３）
本実施の形態では、記憶装置を有する半導体装置の一例について図３〜図５を参照して説明する。

図３（Ａ）は、本実施の形態の半導体装置の構成を示す図である。図３（Ａ）に示す半導体装置は、図２に示す半導体装置に、電源回路１１とトランジスタ２１のソース端子及びドレイン端子の一方の間、及びトランジスタ２１のゲート端子と電源回路２２の間にスイッチ３１、３２を付加した半導体装置である。別言すると、図３（Ａ）に示す半導体装置は、図２に示す半導体装置に、一方の端子が電源回路１１に電気的に接続され、他方の端子がトランジスタ２１のソース端子及びドレイン端子の一方に電気的に接続されたスイッチ３１と、一方の端子が電源回路２２に電気的に接続され、他方の端子がトランジスタ２１のゲート端子に電気的に接続されたスイッチ３２とを付加した半導体装置である。なお、スイッチ３１としては、トランジスタ、ＭＥＭＳスイッチ、又は電源回路１１に設けられた針と、トランジスタ２１のソース端子及びドレイン端子の一方との電気的な接続を制御する方法などを適用することができる。同様に、スイッチ３２としては、トランジスタ、ＭＥＭＳスイッチ、又は電源回路２２に設けられた針と、トランジスタ２１のゲート端子との電気的な接続を制御する方法などを適用することができる。また、スイッチ３１としては、電源回路１１と、トランジスタ２１のソース端子及びドレイン端子の一方との電気的な接続をレーザカットによって遮断する方法を適用することもできる。同様に、スイッチ３２としては、電源回路２２と、トランジスタ２１のゲート端子との電気的な接続をレーザカットによって遮断する方法を適用することもできる。

本実施の形態の半導体装置は、実施の形態１及び２に示した半導体装置と同様に、動作期間が充電期間及び書き込み期間を有する。さらに、本実施の形態の半導体装置は、充電期間と書き込み期間の間に、第１の移行期間乃至第３の移行期間を有する。

図３（Ｂ）は、充電期間における本実施の形態の半導体装置を示す図である。充電期間において、スイッチ３１、３２は、オン状態となり、電源回路１１は、負電位である電源電位を出力し、ワード線駆動回路１２は、電源回路１１の出力電位よりも高電位である電源電位を出力し、電源回路２２は、電源回路１１が出力する電源電位とトランジスタ２１のしきい値電圧の和よりも高電位である電源電位を出力する。例えば、電源回路１１の出力する電源電位が−２Ｖであり、且つトランジスタ２１のしきい値電圧が−１Ｖであれば、電源回路２２が出力する電源電位は、−３Ｖよりも高電位となるようにする。これにより、トランジスタ２１がオン状態となる。そのため、容量素子１６の一方の端子は負に帯電し、他方の端子は正に帯電する。また、容量素子１６の一方の端子と同一ノードであるワード線１９及びトランジスタ１７のゲート端子は、負に帯電する。なお、この時、トランジスタ１７は、オフ状態となる。

図４（Ａ）は、第１の移行期間における本実施の形態の半導体装置を示す図である。第１の移行期間において、電源回路２２が出力する電源電位が低下する。具体的には、電源回路２２が出力する電源電位が、電源回路１１が出力する電源電位とトランジスタ２１のしきい値電圧の和よりも小さい電源電位となる。例えば、電源回路１１の出力する電源電位が−２Ｖであり、且つトランジスタ２１のしきい値電圧が−１Ｖであれば、電源回路２２が出力する電源電位は、−３Ｖよりも低電位となるようにする。これにより、トランジスタ２１がオフ状態となる。そのため、ワード線１９、容量素子１６の一方の端子、及びトランジスタ１７のゲート端子は、浮遊状態となる。

図４（Ｂ）は、第２の移行期間における本実施の形態の半導体装置を示す図である。第２の移行期間において、スイッチ３１は、オフ状態となる。この時、トランジスタ２１は、オフ状態を維持する。そのため、スイッチ３１のスイッチングが、ワード線１９、容量素子１６の一方の端子、及びトランジスタ１７のゲート端子の電位に与える影響を低減することができる。

図５（Ａ）は、第３の移行期間における本実施の形態の半導体装置を示す図である。第３の移行期間において、スイッチ３２は、オフ状態となる。これにより、トランジスタ２１のゲート端子、ソース端子、及びドレイン端子が浮遊状態となる。そのため、トランジスタ２１がオン状態となる可能性がある。ただし、電源回路１１とトランジスタ２１のソース端子及びドレイン端子の一方の電気的な接続は遮断されている。これにより、仮にトランジスタ２１がオン状態となっても、ワード線１９、容量素子１６の一方の端子及びトランジスタ１７のゲート端子の電位に与える影響を低減することができる。

図５（Ｂ）は、書き込み期間における本実施の形態の半導体装置を示す図である。書き込み期間において、ワード線駆動回路１２は、充電期間において出力する電源電位よりも高電位である電源電位を出力する。これにより、ワード線１９、容量素子１６の一方の端子、及びトランジスタ１７のゲート端子の電位が、容量素子１６の他方の端子との容量結合によって上昇する。この時、トランジスタ１７は、オン状態となる。

本実施の形態の半導体装置は、実施の形態１及び２に示した半導体装置が有する効果を有する。さらに、本実施の形態の半導体装置では、実施の形態２に示した半導体装置にスイッチ３１、３２を付加した半導体装置である。本実施の形態の半導体装置は、スイッチ３１、３２を上述したように制御することで、容量素子１６の一方の端子及びトランジスタ１７のゲート端子の電位の変動を低減することが可能である。そのため、本実施の形態の半導体装置は、記憶素子１５における信号の入力及び保持を、実施の形態１又は２に示した半導体装置よりも正確に行うことが可能である。

なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。

（実施の形態４）
本実施の形態では、記憶装置を有する半導体装置の一例について図６を参照して説明する。具体的には、実施の形態１〜３に示した半導体装置が有する記憶素子の一例について図６を参照して説明する。

図６（Ａ）は、記憶素子１５の構成の一例を示す図である。記憶素子１５は、トランジスタ１７と、信号保持部１８とを有する。さらに、信号保持部１８は、ゲート端子がトランジスタ１７のソース端子及びドレイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の一方が接地されたトランジスタ６１と、一方の端子がトランジスタ１７のソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が接地された容量素子６２と、ゲート端子が制御端子に電気的に接続され、ソース端子及びドレイン端子の一方がトランジスタ６１のソース端子及びドレイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が出力端子に電気的に接続されたトランジスタ６３とを有する。

図６（Ａ）に示す記憶素子１５では、実施の形態１〜３において説明したように、書き込み期間において、トランジスタ１７がオン状態となり、信号が信号保持部１８に入力される。具体的には、当該信号が、トランジスタ６１のゲート端子及び容量素子６２の一方の端子に入力される。なお、当該信号は、２値の信号（トランジスタ６１のしきい値電圧よりも高い電位、及びトランジスタ６１のしきい値電圧よりも低い電位によって構成される信号）である。すなわち、当該信号が２値のいずれであるかによって、トランジスタ６１の状態（オン状態又はオフ状態）が決まる。

図６（Ａ）に示す記憶素子１５から信号の読み出しを行う読み出し期間において、制御端子からトランジスタ６３のゲート端子に高電位の信号が入力され、トランジスタ６３がオン状態となる。この時、トランジスタ６１を抵抗器の一つとする分圧回路を構成することによって、記憶素子１５において保持される信号を判別することができる。具体的には、当該分圧回路の出力信号は、トランジスタ６１がオン状態であれば低電位となり、トランジスタ６１がオフ状態であれば高電位となる。当該出力信号を判別することにより、記憶素子１５に保持される信号を判別することができる。

図６（Ｂ）は、記憶素子１５の構成の一例を示す図である。記憶素子１５は、トランジスタ１７と、信号保持部１８とを有する。さらに、信号保持部１８は、一方の端子がトランジスタ１７のソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が接地された容量素子６４を有する。なお、トランジスタ１７のソース端子及びドレイン端子の一方は、記憶素子１５の入出力端子として機能する。

図６（Ｂ）に示す記憶素子１５では、実施の形態１〜３において説明したように、書き込み期間において、トランジスタ１７がオン状態となり、信号が信号保持部１８に入力される。具体的には、当該信号が、容量素子６４の一方の端子に入力される。

図６（Ｂ）に示す記憶素子１５から信号の読み出しを行う読み出し期間において、書き込み期間と同様にトランジスタ１７がオン状態となる。この時、容量素子６４が保持する信号がトランジスタ１７のソース端子及びドレイン端子の一方の端子から出力される。

なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。

（実施の形態５）
本実施の形態では、記憶装置を有する半導体装置の一例について図７〜９を参照して説明する。具体的には、複数の記憶素子を有する半導体装置の一例について図７〜９を参照して説明する。

図７は、本実施の形態の半導体装置の構成を示す図である。図７に示す半導体装置は、マトリクス状に配列された複数の記憶素子１５と、マトリクス状に配列した複数の記憶素子１５のうち、ある行に配列された複数の記憶素子１５が有するトランジスタ１７のゲート端子に電気的に接続する複数のワード線７１と、マトリクス状に配列された複数の記憶素子１５のうち、ある列に配列した複数の記憶素子１５が有するトランジスタ１７のソース端子及びドレイン端子の一方に電気的に接続する複数のビット線７２とを有する。なお、複数のワード線７１の各々の電位は、電源回路１１、ワード線駆動回路１２、スイッチ１４、容量素子１６によって制御される。また、複数のビット線７２の各々にはビット線駆動回路１３から信号が入力される。

本実施の形態の半導体装置は、実施の形態１で説明したように動作することで、各記憶素子１５が有するトランジスタ１７がデプレッション型トランジスタであったとしても、トランジスタ１７のスイッチングを容易に制御することができる。その結果、記憶素子１５における信号の入力及び保持を正確に行うことができる。以下では、本実施の形態の半導体装置が有する複数の記憶素子１５の具体的な構成及び読み出し期間における動作について説明する。

図８は、複数の記憶素子１５の構成の一例を示す図である。記憶素子１５は、トランジスタ１７と、信号保持部１８とを有する。さらに、信号保持部１８は、ゲート端子がトランジスタ１７のソース端子及びドレイン端子の他方に電気的に接続されたトランジスタ８１と、一方の端子がトランジスタ１７のソース端子及びドレイン端子の他方並びにトランジスタ８１のゲート端子に電気的に接続された容量素子８２とを有する。加えて、記憶素子１５が有するトランジスタ８１のソース端子及びドレイン端子の一方は、列方向に隣接する記憶素子１５が有するトランジスタ８１のソース端子及びドレイン端子の他方に電気的に接続する。なお、同じ列に配列された記憶素子１５において、一端に位置する記憶素子１５が有するトランジスタ８１のソース端子及びドレイン端子の一方は、接地され、他端に位置する記憶素子１５が有するトランジスタ８１のソース端子及びドレイン端子の他方は、出力端子に電気的に接続される。また、複数の記憶素子１５が有する容量素子８２の他方の端子は、それぞれ制御端子に電気的に接続される。

図８に示す複数の記憶素子１５の各々では、実施の形態１において説明したように、書き込み期間において、トランジスタ１７がオン状態となり、信号が信号保持部１８に入力される。具体的には、当該信号が、トランジスタ８１のゲート端子及び容量素子８２の一方の端子に入力される。なお、当該信号は、２値の信号（トランジスタ８１のしきい値電圧よりも高い電位、及びトランジスタ８１のしきい値電圧よりも低い電位によって構成される信号）である。すなわち、当該信号が２値のいずれであるかによって、トランジスタ８１の状態（オン状態又はオフ状態）が決まる。

次いで、図８に示す複数の記憶素子１５のうち選択された一つの記憶素子１５から信号の読み出しを行う読み出し期間における動作について述べる。

まず、選択された一つの記憶素子１５が有するトランジスタ８１のソース端子及びドレイン端子の一方に接地電位を与え、且つソース端子及びドレイン端子の他方を出力端子に電気的に接続させる。すなわち、列方向に配列された複数の記憶素子１５のうち、選択された一つの記憶素子１５以外の全ての記憶素子１５が有するトランジスタ８１をオン状態とする。具体的には、複数の記憶素子１５が有する容量素子８２の他方の端子に制御端子から高電位を入力する。これにより、容量素子８２の一方の端子及びトランジスタ８１のゲート端子の電位が、容量結合によって上昇する。ここで、当該電位をトランジスタ８１のしきい値電圧よりも高電位とすることで、トランジスタ８１をオン状態とすることができる。この時、選択された一つの記憶素子１５が有するトランジスタ８１を抵抗器の一つとする分圧回路を構成することによって、記憶素子１５において保持される信号を判別することができる。具体的には、当該分圧回路の出力信号が、選択された一つの記憶素子１５が有するトランジスタ８１がオン状態であれば低電位となり、選択された一つの記憶素子１５が有するトランジスタ８１がオフ状態であれば高電位となる。当該出力信号を判別することにより、選択された一つの記憶素子１５に保持される信号を判別することができる。

図９は、複数の記憶素子１５の構成の一例を示す図である。記憶素子１５は、トランジスタ１７と、信号保持部１８とを有する。さらに、信号保持部１８は、ゲート端子がトランジスタ１７のソース端子及びドレイン端子の他方に電気的に接続されたトランジスタ９１と、一方の端子がトランジスタ１７のソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が読み出しワード線９３に電気的に接続された容量素子９２とを有する。なお、読み出しワード線９３の各々は、ある行に配列された全ての記憶素子１５が有する容量素子９２の他方の端子に電気的に接続される。加えて、ある列に配列された全ての記憶素子１５が有するトランジスタ９１のソース端子及びドレイン端子の一方は、接地され、ソース端子及びドレイン端子の他方は、特定の出力端子に電気的に接続される。

図９に示す複数の記憶素子１５の各々では、実施の形態１において説明したように、書き込み期間において、トランジスタ１７がオン状態となり、信号が信号保持部１８に入力される。具体的には、当該信号が、トランジスタ９１のゲート端子及び容量素子９２の一方の端子に入力される。なお、当該信号は、２値の信号（トランジスタ９１のしきい値電圧よりも高い電位、及びトランジスタ９１のしきい値電圧よりも低い電位によって構成される信号）である。すなわち、当該信号が２値のいずれであるかによって、トランジスタ９１の状態（オン状態又はオフ状態）が決まる。

以下に、図９に示す複数の記憶素子１５のうち選択された一つの記憶素子１５から信号の読み出しを行う読み出し期間における動作について述べる。

まず、出力端子が、選択された一つの記憶素子１５以外の複数の記憶素子１５を介して接地されないようにする。すなわち、列方向に配列された複数の記憶素子１５のうち、選択された一つの記憶素子１５以外の全ての記憶素子１５が有するトランジスタ９１をオフ状態とする。具体的には、複数の記憶素子１５が有する容量素子９２の他方の端子に読み出しワード線９３から低電位を入力する。これにより、容量素子９２の一方の端子及びトランジスタ９１のゲート端子の電位が、容量結合によって低下する。ここで、当該電位をトランジスタ９１のしきい値電圧よりも低電位とすることで、選択された一つの記憶素子１５と同じ列に配列された全ての記憶素子１５が有するトランジスタ９１をオフ状態とすることができる。この時、選択された一つの記憶素子１５が有するトランジスタ９１を抵抗器の一つとする分圧回路を構成することによって、記憶素子１５において保持される信号を判別することができる。具体的には、当該分圧回路の出力信号が、トランジスタ９１がオン状態であれば低電位となり、トランジスタ９１がオフ状態であれば高電位となる。当該出力信号を判別することにより、選択された一つの記憶素子１５に保持される信号を判別することができる。

なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。

（実施の形態６）
本実施の形態では、実施の形態１〜５に示した半導体装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体を用いて形成されるトランジスタを有する半導体装置の一例について示す。

＜構成例＞
本実施の形態の半導体装置の断面図を図１０に示す。

図１０に示すトランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極層１１０ａと、不純物領域１１４ａと電気的に接続するソース電極層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン電極層１３０ｂとを有する。

なお、ゲート電極層１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂを有し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極層１３０ａ、ドレイン電極層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、一対の金属化合物領域１２４ａ、１２４ｂの一方と電気的に接続されている。つまり、ソース電極層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン電極層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。

また、後述するトランジスタ１６４の下層には、ゲート絶縁層１０８ａと同一材料からなる絶縁層１０８ｂ、ゲート電極層１１０ａと同一材料からなる電極層１１０ｂ、並びにソース電極層１３０ａ及びドレイン電極層１３０ｂと同一材料からなる電極層１３０ｃが設けられている。

図１０に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極層１４２ａと、ドレイン電極層１４２ｂとを有する。

ここで、ゲート電極層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート電極層１３６ｄと同様に、トランジスタ１６０が有する、ソース電極層１３０ａに接する電極層１３６ａ及びドレイン電極層１３０ｂに接する電極層１３６ｂが形成されている。また、電極層１３０ｃに接する電極層１３６ｃが形成されている。

また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極層１４２ａ及びドレイン電極層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース電極層１４２ａに接する電極層１５０ｄ、ドレイン電極層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ、電極層１３６ｂに接する電極層１５０ｂ、及び電極層１３６ｃに接する電極層１５０ｃが形成されている。

ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０^１８（ａｔｏｍｓ／ｃｍ^３）以下であることが望ましく、５×１０^１７（ａｔｏｍｓ／ｃｍ^３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合、リーク電流は１×１０^−１３［Ａ］以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、トランジスタ１６４のリーク電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。

また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂと接しており、電極層１５４ｃは電極層１５０ｃおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。

本実施の形態で示すトランジスタ１６０が有するソース電極層１３０ａは、上層領域に設けられた電極層１３６ａ、電極層１５０ａ、及び電極層１５４ａに電気的に接続している。そのため、トランジスタ１６０のソース電極層１３０ａは、これらの導電層を適宜形成することにより、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ１６０が有するドレイン電極層１３０ｂについても同様に、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。なお、図１０には図示していないが、トランジスタ１６０が有するゲート電極層１１０ａが、上層領域に設けられた電極層を介して、トランジスタ１６４が有する電極層のいずれかと電気的に接続する構成にすることもできる。

同様に、本実施の形態で示すトランジスタ１６４が有するソース電極層１４２ａは、下層領域に設けられた電極層１３０ｃ及び電極層１１０ｂに電気的に接続している。そのため、トランジスタ１６４のソース電極層１４２ａは、これらの導電層を適宜形成することにより、下層領域に設けられたトランジスタ１６０のゲート電極層１１０ａ、ソース電極層１３０ａ、又はドレイン電極層１３０ｂと電気的に接続させることが可能である。なお、図１０には図示していないが、トランジスタ１６４が有するゲート電極層１３６ｄ又はドレイン電極層１４２ｂが、下層領域に設けられた電極層を介して、トランジスタ１６０が有する電極層のいずれかと電気的に接続する構成にすることもできる。

上述したトランジスタ１６０及びトランジスタ１６４を適宜設けることによって、実施の形態１〜５に示した半導体装置が有するトランジスタを構成することができる。なお、実施の形態１〜５に示した半導体装置が有するトランジスタ１７（図１参照）、及び実施の形態２、３に示した半導体装置が有するトランジスタ２１（図２参照）としては、酸化物半導体を具備するトランジスタ１６４を適用することが好ましい。トランジスタ１６４は、トランジスタ１６０よりもリーク電流が少ない。そのため、トランジスタ１７、２１としてトランジスタ１６４を適用することで、記憶素子１５における信号の保持をより長期間に渡って正確に行うことが可能となる。

＜作製工程例＞
次に、トランジスタ１６０及びトランジスタ１６４の作製方法の一例について説明する。以下では、はじめにトランジスタ１６０の作製方法について図１１を参照しながら説明し、その後、トランジスタ１６４の作製方法について図１２および図１３を参照しながら説明する。

まず、半導体材料を含む基板１００を用意する（図１１（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。

基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１１（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図１１（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１１（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。

次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。

絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、ゲート電極層１１０ａを形成する（図１１（Ｃ）参照）。

次に、ゲート電極層１１０ａを覆う絶縁層１１２を形成する（図１１（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図１１（Ｃ）参照）。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図１１（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。

次に、サイドウォール絶縁層１１８を形成する（図１１（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極層１１０ａの上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。

次に、ゲート電極層１１０ａ、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図１１（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極層１１０ａ、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図１１（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図１１（Ｆ）参照）。なお、ゲート電極層１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極層１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。

次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図１１（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。

その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース電極層１３０ａ、ドレイン電極層１３０ｂを形成する（図１１（Ｈ）参照）。ソース電極層１３０ａ及びドレイン電極層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。

なお、ソース電極層１３０ａ及びドレイン電極層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極層１３０ａ及びドレイン電極層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース電極層１３０ａ及びドレイン電極層１３０ｂのみを示しているが、この工程において、配線として機能する電極層（例えば、図１０における電極層１３０ｃ）などをあわせて形成することができる。ソース電極層１３０ａ及びドレイン電極層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。

以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。

次に、図１２および図１３を用いて、層間絶縁層１２８上にトランジスタ１６４を作製する工程について説明する。なお、図１２および図１３は、層間絶縁層１２８上の各種電極層や、トランジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４の下部に存在するトランジスタ１６０等については省略している。

まず、層間絶縁層１２８、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、電極層１３０ｃ上に絶縁層１３２を形成する（図１２（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。

次に、絶縁層１３２に対し、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、および電極層１３０ｃにまで達する開口を形成する。この際、後にゲート電極層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図１２（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。

より具体的には、例えば、ＰＶＤ法により開口を含む領域にチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース電極層１３０ａ、ドレイン電極層１３０ｂ、電極層１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを形成する（図１２（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート電極層１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図１２（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ_４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。

なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。

例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。

さらに、８５℃、２×１０^６（Ｖ／ｃｍ）、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された不対結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。

これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることが可能である。

次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図１２（Ｅ）参照）。

酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ_２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体ターゲット（組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導体ターゲットを用いることにより、緻密な酸化物半導体層が形成される。

酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。

形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。

ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。

次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。

なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。

また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。

また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ_２Ｇａ_２ＺｎＯ_７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。

より具体的には、例えば、Ｉｎ_２Ｇａ_２ＺｎＯ_７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。

なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。

酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。

なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極層及びドレイン電極層を積層させた後、又はソース電極層及びドレイン電極層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

次に、酸化物半導体層１４０に接するように、ソース電極層１４２ａ及びドレイン電極層１４２ｂを形成する（図１２（Ｆ）参照）。ソース電極層１４２ａ及びドレイン電極層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。

当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。

ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。

トランジスタのチャネル長（Ｌ）は、ソース電極層１４２ａの下端部と、ドレイン電極層１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。

なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。

また、酸化物半導体層１４０とソース電極層１４２ａの間、又は酸化物半導体層１４０とドレイン電極層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極層１４２ａ及びドレイン電極層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。

また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。

なお、上述の工程の後には、Ｎ_２Ｏ、Ｎ_２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図１２（Ｇ）参照）。

保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。

保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。

また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。これは、酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ_２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。

保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、濃度ｐｐｍ程度（望ましくは、濃度ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。

また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。

次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図１３（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。

次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース電極層１４２ａ、ドレイン電極層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図１３（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。

具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース電極層１４２ａ、ドレイン電極層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する（図１３（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄを形成する（図１３（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。

上述のような方法でトランジスタ１６４を作製した場合、酸化物半導体層１４０の水素濃度は５×１０^１９（ａｔｏｍｓ／ｃｍ^３）以下となり、また、トランジスタ１６４のオフ電流は１×１０^−１３［Ａ］以下となる。

＜変形例＞
図１４乃至図１７には、トランジスタ１６４の構成の変形例を示す。つまり、トランジスタ１６０の構成は上記と同様である。

図１４には、酸化物半導体層１４０の下にゲート電極層１３６ｄを有し、ソース電極層１４２ａ及びドレイン電極層１４２ｂの端面が、酸化物半導体層１４０と下側表面において接する構成のトランジスタ１６４を示す。

図１４に示す構成と図１０に示す構成の大きな相違点として、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図１０に示す構成では、酸化物半導体層１４０の上側表面において、ソース電極層１４２ａ及びドレイン電極層１４２ｂと接するのに対して、図１４に示す構成では、酸化物半導体層１４０の下側表面において、ソース電極層１４２ａ及びドレイン電極層１４２ｂと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１０と同様である。

具体的には、図１４に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。

図１５には、酸化物半導体層１４０の上にゲート電極層１３６ｄを有するトランジスタ１６４を示す。ここで、図１５（Ａ）は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図１５（Ｂ）は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。

図１０又は図１４に示す構成と図１５に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート電極層１３６ｄを有する点である。また、図１５（Ａ）に示す構成と図１５（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１０などと同様である。

具体的には、図１５（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極層１３６ｄと、を有する。

また、図１５（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、酸化物半導体層１４０、ソース電極層１４２ａ、及びドレイン電極層１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。

なお、図１５に示す構成では、図１０に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図１０などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。

図１６には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート電極層１３６ｄを有する構成のトランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層１３６ｄなどを形成することが可能である。

図１６（Ａ）に示す構成と図１６（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図７などと同様である。

具体的には、図１６（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。

また、図１６（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極層１３６ｄと、ゲート電極層１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、を有する。

なお、図１６に示す構成においても、図１０に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。

図１７には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート電極層１３６ｄを有する構成のトランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極層１３６ｄなどを形成することが可能である。

図１７（Ａ）に示す構成と図１７（Ｂ）に示す構成の大きな相違点は、ソース電極層１４２ａ及びドレイン電極層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図７などと同様である。

具体的には、図１７（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ及びドレイン電極層１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極層１４２ａ、ドレイン電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極層１３６ｄと、を有する。

また、図１７（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極層１４２ａ及びドレイン電極層１４２ｂと、ソース電極層１４２ａ、ドレイン電極層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられたゲート電極層１３６ｄと、を有する。なお、ゲート電極層１３６ｄは、ゲート絶縁層１３８を介して、酸化物半導体層１４０と重畳する領域に設けられる。

なお、図１７に示す構成においても、図１０に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。

本実施の形態では、トランジスタ１６０上にトランジスタ１６４を積層して形成する例について説明したが、トランジスタ１６０及びトランジスタの構成はこれに限られるものではない。例えば、同一平面上にＰ型トランジスタ及びＮ型トランジスタを形成することができる。さらに、トランジスタ１６０と、トランジスタ１６４とを重畳して設けても良い。

上述したトランジスタ１６４を実施の形態１〜５に示した半導体装置が有するトランジスタ１７（図１参照）、及び実施の形態２、３に示した半導体装置が有するトランジスタ２１（図２参照）として適用することが好ましい。トランジスタ１６４は、トランジスタ１６０よりもリーク電流が少ない。そのため、トランジスタ１７、２１としてトランジスタ１６４を適用することで、記憶素子１５における信号の保持をより長期間に渡って正確に行うことが可能となる。

なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一部と自由に組み合わせることが可能である。

（実施の形態７）
本実施形態は上記実施の形態に示した記憶装置を有する半導体装置の使用例として、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ５００を示す（図１８参照）。

ＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２を有する。信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２を有する。メモリ回路５０９は上記実施の形態に示した半導体装置を有する。

アンテナ回路５０１によって受信された通信信号は復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。

発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は、復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号は、メモリコントロール回路５０８に送られる。メモリコントロール回路５０８は、メモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、論理回路５１０に送る。論理回路５１０に送られた信号は論理回路５１０でエンコード処理されたのちアンプ５１１で増幅され、その信号によって変調回路５１２は搬送波に変調をかける。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグ５００からの信号を認識する。

整流回路５０３に入った搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。

信号処理回路５０２とアンテナ回路５０１におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路５０２をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路５０２の一面を電極にしてアンテナに貼り付ける。信号処理回路５０２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ：異方性導電性フィルム）を用いることができる。

アンテナは、信号処理回路５０２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。

整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する。

ＲＦＩＤタグ５００はバッテリー５６１を有してもよい（図１９参照）。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路（復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２など）に電源電圧を供給する。

整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。ＲＦＩＤタグにアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ることができる。

バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。

（実施の形態８）
本実施の形態では、上記の実施の形態に示した半導体装置の使用例について図２０を参照して説明する。

図２０に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２０（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｃ）参照）、乗り物類（自転車等、図２０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン受像機、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２０（Ｅ）、図２０（Ｆ）参照）等に設けて使用することができる。

半導体装置１５００は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、半導体装置１５００を取り付けることにより、盗難などに対するセキュリティを高めることができる。

以上のように、上記実施の形態で説明した半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。

１０ ビット線
１１ 電源回路
１２ ワード線駆動回路
１３ ビット線駆動回路
１４ スイッチ
１５ 記憶素子
１６ 容量素子
１７ トランジスタ
１８ 信号保持部
１９ ワード線
２１ トランジスタ
２２ 電源回路
３１ スイッチ
３２ スイッチ
６１ トランジスタ
６２ 容量素子
６３ トランジスタ
６４ 容量素子
７１ ワード線
７２ ビット線
８１ トランジスタ
８２ 容量素子
９１ トランジスタ
９２ 容量素子
９３ 読み出しワード線
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ 絶縁層
１１０ａ ゲート電極層
１１０ｂ 電極層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極層
１３０ｂ ドレイン電極層
１３０ｃ 電極層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｃ 電極層
１３６ｄ ゲート電極層
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極層
１４２ｂ ドレイン電極層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｃ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｃ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６４ トランジスタ
５００ ＲＦＩＤタグ
５０１ アンテナ回路
５０２ 信号処理回路
５０３ 整流回路
５０４ 電源回路
５０５ 復調回路
５０６ 発振回路
５０７ 論理回路
５０８ メモリコントロール回路
５０９ メモリ回路
５１０ 論理回路
５１１ アンプ
５１２ 変調回路
１５００ 半導体装置

Claims (2)

1. ワード線と、
   ビット線と、
   ゲート端子が前記ワード線に電気的に接続され、ソース端子及びドレイン端子の一方が前記ビット線に電気的に接続された第１のトランジスタ、及び前記第１のトランジスタのソース端子及びドレイン端子の他方に電気的に接続された信号保持部を有する記憶素子と、
   一方の端子が前記ワード線を介して前記第１のトランジスタのゲート端子に電気的に接続された容量素子と、
   前記容量素子の他方の端子の電位を制御するワード線駆動回路と、
   前記ビット線の電位を制御するビット線駆動回路と、
   ソース端子及びドレイン端子の一方が前記ワード線に電気的に接続された第２のトランジスタと、
   前記第２のトランジスタのソース端子及びドレイン端子の他方と電気的に接続された電源回路と、を有し、
   前記第１のトランジスタ及び前記第２のトランジスタが酸化物半導体を有し、
   前記電源回路は、前記第２のトランジスタがオン状態であるとき、前記ワード線に負電位を出力する機能を有し、
   前記第２のトランジスタがオフ状態となることにより、前記第１のトランジスタのゲート端子の電位が保持されることを特徴とする半導体装置。
2. ワード線と、
   ビット線と、
   ゲート端子が前記ワード線に電気的に接続され、ソース端子及びドレイン端子の一方が前記ビット線に電気的に接続された第１のトランジスタ、及び前記第１のトランジスタのソース端子及びドレイン端子の他方に電気的に接続された信号保持部を有する記憶素子と、
   一方の端子が前記ワード線を介して前記第１のトランジスタのゲート端子に電気的に接続された容量素子と、
   前記容量素子の他方の端子の電位を制御するワード線駆動回路と、
   前記ビット線の電位を制御するビット線駆動回路と、
   ソース端子及びドレイン端子の一方が前記ワード線に電気的に接続された第２のトランジスタと、
   一方の端子が前記第２のトランジスタのゲート端子に電気的に接続され、他方の端子が第１の電源回路に電気的に接続された第１のスイッチと、
   一方の端子が前記第２のトランジスタのソース端子及びドレイン端子の他方に電気的に接続され、他方の端子が第２の電源回路に電気的に接続された第２のスイッチと、を有し、
   前記第１のトランジスタ及び前記第２のトランジスタが酸化物半導体を有し、
   前記第２の電源回路は、前記第２のトランジスタがオン状態であるとき、前記ワード線に負電位を出力する機能を有し、
   前記第２のトランジスタがオフ状態となることにより、前記第１のトランジスタのゲート端子の電位が保持されることを特徴とする半導体装置。

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