CN104700890B - 非易失性锁存电路和逻辑电路以及使用它们的半导体器件 - Google Patents

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Abstract

提供一种新的非易失性锁存电路以及使用非易失性锁存电路的半导体装置。锁存电路具有循环结构，其中第一元件的输出电连接至第二元件的输入，并且第二元件的输出通过第二晶体管电连接至所述第一元件的输入。使用氧化物半导体作为沟道形成区的半导体材料的晶体管用作开关元件，并且设置有电连接至晶体管的源电极或漏电极的电容器，由此锁存电路的数据能保存，并且因此能形成非易失性锁存电路。

Description

非易失性锁存电路和逻辑电路以及使用它们的半导体器件
本发明申请是本发明申请人于2012年6月18日进入中国国家阶段的、国家申请号为201080057657.1、发明名称为“非易失性锁存电路和逻辑电路以及使用它们的半导体器件”的发明申请的分案申请。
技术领域
本公开的发明涉及其中存储的逻辑状态甚至在切断电力之后也没有被擦除的非易失性逻辑电路以及使用非易失性逻辑电路的半导体器件。具体来说，本公开的发明涉及非易失性锁存电路以及使用它们的半导体器件。
背景技术
已经提出了一种包括非易失性逻辑电路的集成电路；在集成电路中，逻辑电路具有“非易失性”的特性，即，逻辑电路的存储器甚至在切断电力时也没有被擦除。例如，提出了使用铁电元件作为非易失性逻辑电路的非易失性锁存电路（专利文献1）。
[参考文献]
[专利文献1] PCT国际公开No.2003/044953。
发明内容
但是，使用铁电元件的非易失性锁存电路在重写次数的可靠性和电压的降低方面有问题。另外，铁电元件通过施加到元件的电场来极化，并且通过剩余极化强度来存储数据。但是，当剩余极化强度较小时，变化的影响变大或需要高精度读取电路。
鉴于上述问题，本发明的实施例的目的是提供一种新的非易失性锁存电路以及使用非易失性锁存电路的半导体器件。
本发明的一个实施例为具有循环结构的锁存电路，在该循环结构中，第一元件的输出电连接至第二元件的输入并且第二元件的输出通过第二晶体管电连接至第一元件的输入。使用氧化物半导体作为沟道形成区的半导体材料的晶体管用作开关元件，并且设置有电连接至晶体管的源电极或漏电极的电容器，由此锁存电路的数据能被保存，并且因此能形成非易失性锁存电路。使用氧化物半导体的晶体管允许保存数据写入电容器。电容器电连接至锁存电路的循环结构中的预定的位置。因此，非易失性锁存电路具有这样的配置，即，对应锁存电路的数据的电荷在电容器中自动地积聚，从而执行数据写入。
换言之，本发明的一个实施例为锁存电路，其中各使用氧化物半导体作为沟道形成区的半导体材料的第一晶体管以及第二晶体管用作开关元件，并且其包括电连接至第一晶体管的源电极和漏电极之一以及第二晶体管的源电极和漏电极之一的电容器。锁存电路具有循环结构，其中第一元件的输出电连接至第二元件的输入并且第二元件的输出通过第二晶体管电连接至第一元件的输入。第一元件的输入电连接至通过第一晶体管施加有输入信号的布线。第一元件的输出电连接至施加有输出信号的布线。即在施加有输入信号的布线和第一元件的输入之间设置第一晶体管，并且在第二元件的输出和第一元件的输入之间设置第二晶体管。
在上述结构中，电容器的一个电极电连接至第二晶体管的源电极和漏电极之一以及第一元件的输入。电容器的一个电极还电连接至第一晶体管的源电极和漏电极之一。第二晶体管的源电极和漏电极的另一个电连接至第二元件的输出。第一晶体管的源电极和漏电极的另一个电连接至施加有输入信号的布线。
在上述结构中，第一元件至少包括第三晶体管。第三晶体管的栅极电连接至第一元件的输入，并且第三晶体管的栅极电连接至第二晶体管的源电极和漏电极之一。另外，第三晶体管的栅极电连接至第一晶体管的源电极和漏电极之一。
在上述结构中，第二晶体管和第一元件的输入之间的电容器能用作用于保存锁存电路的数据的电容器。第三晶体管的栅极电容也能用作用于保存锁存电路的数据的电容器。另外，除了包括在第一元件中的第三晶体管之外的晶体管的栅极电容能用作用于保存锁存电路的数据的电容器。能组合使用上述电容。也可能仅仅使用第三晶体管的栅极电容而不使用其它的电容。
在上述结构中，第一晶体管和第二晶体管各具有保存写入至电容器的数据的功能。电容器电连接至锁存电路的循环结构中的预定的位置。因此，非易失性锁存电路具有这样的配置，即对应于锁存电路的数据的电荷在电容器中自动地积聚，从而执行数据写入。
在上述结构中，作为第一元件和第二元件，有可能使用输入信号的反相信号从其中输出的元件。例如，反相器、NAND、NOR或拍频反相器能用作第一元件和第二元件。例如，反相器能用作第一元件和第二反相器的每一个。例如，也可能使用NAND作为第一元件以及使用拍频反相器作为第二元件。
在上述结构中，作为用于第一晶体管和第二晶体管的每一个的沟道形成区的氧化物半导体层，能采用下面的氧化物半导体：作为四金属元素氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三金属元素氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二金属元素氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。此外，上述氧化物半导体材料可包含SiO2。
在上述结构中，例如，In-Sn-Ga-Zn-O基氧化物半导体表示至少包含In、Sn、Ga和Zn的氧化物半导体。对每一种金属元素的组成比没有限制，并且可包含除了In、Sn、Ga和Zn之外的金属元素。
备选地，作为氧化物半导体层，能使用包含用InMO3（ZnO） m （m>0，并且m不是自然数）来表示的材料的膜。这里，M表示从Ga、Al、Mn和Co中选择的一种或多种金属元素。例如，M能为Ga、Ga和Al、Ga和Mn或Ga和Co。
在上述结构中，氧化物半导体层中的氢的浓度能小于或等于5×1019/cm3，优选地小于或等于5×1018/cm3，更优选地小于或等于5×1017/cm3，并且进一步优选地小于或等于1×1016/cm3。此外，氧化物半导体层的载流子浓度能为小于1×1014/cm3，优选地小于1×1012/cm3，并且更优选地小于1×1011/cm3。
在上述结构中，使用氧化物半导体的晶体管可为底栅晶体管、顶栅晶体管或底接触晶体管。底栅晶体管包括在绝缘表面之上的栅电极，在栅电极之上的栅极绝缘膜，在栅极绝缘膜之上与栅电极重叠的氧化物半导体层，在氧化物半导体层之上的源电极和漏电极，以及在源电极、漏电极和氧化物半导体层之上的绝缘膜。顶栅晶体管包括在绝缘表面之上的氧化物半导体层，在氧化物半导体层之上的栅极绝缘膜，在栅极绝缘膜之上与氧化物半导体层重叠并且作为导电膜起作用的栅电极，漏电极，源电极，以及在氧化物半导体层之上的绝缘膜。另一个顶栅晶体管能包括在绝缘表面之上的氧化物半导体层，在氧化物半导体层之上的漏电极和源电极，在氧化物半导体层、漏电极和源电极之上的栅极绝缘膜，以及在栅极绝缘膜之上与氧化物半导体层重叠并且作为导电膜起作用的栅电极。底接触晶体管包括在绝缘表面之上的栅电极，在栅电极之上的栅极绝缘膜，在栅极绝缘膜之上的源电极和漏电极，在源电极、漏电极以及与栅电极重叠的栅极绝缘膜之上的氧化物半导体层，以及在源电极、漏电极以及氧化物半导体层之上的绝缘膜。
晶体管（第一晶体管和第二晶体管）包括使用由上述的氧化物半导体材料制成的氧化物半导体层形成的沟道形成区，能具有下面的特性：在室温下的断态电流（例如，在20℃）小于或等于10-13A，并且例如，甚至在晶体管具有1×104μm的沟道宽度W和3μm的沟道长度的情况下，亚阈值摆动（S值）为大约0.1V/dec.（栅极绝缘膜的厚度为100nm）。此外，上述晶体管为常断（normally-off）晶体管，其在栅电极和源电极之间的电压为大约0V（即，在n沟道晶体管的情况下阈值电压为正值）时截止。
因此，上述晶体管具有下面的特性：在栅电极和源电极之间的电压为大约0V时的断态电流（也称为泄漏电流），比使用硅用于沟道形成区的晶体管的断态电流小得多。例如，上述的W＝1×104μm的晶体管在室温下具有每1μm沟道宽度为10aA或更小（优选地，1aA或更小）的泄漏电流（在下文中，本说明书中使用下面的表达：“在室温下每单位沟道宽度的泄漏电流小于或等于10aA/μm（优选地，1aA/μm）”）。
因此，在使用氧化物半导体层用于沟道形成区的晶体管用作开关元件时，甚至在已经停止供应电源电压至锁存电路之后，电容器中积聚的电荷也能保持为被保存。即，写入至电容器的数据能保持为被保存。
例如，有可能实现比DRAM的刷新时间长得多的刷新时间，该DRAM使用包括由硅制成的沟道形成区的晶体管形成，并且也能够实现与非易失性存储器基本上一样好的存储器保存特性（数据保存性质）。此外，在重新开始供应电源电压至锁存电路之后，能读取保存在电容器中的数据。因此，逻辑状态能够恢复到停止供应电源电压之前的逻辑状态。
此外，上述晶体管具有良好的温度特性，并且甚至在高温时也能具有充分低的断态电流和充分高的通态电流。例如，作为晶体管的Vg-Id特性，得到下面的数据：在-25℃到150℃的范围内具有小的温度相关性的通态电流、迁移率以及S值；并且在该温度范围内断态电流极小到小于或等于1×10-13A。
认为能通过以下方式得到上述的特性：针对晶体管的沟道形成区，使用具有将被高度纯化的充分低的氢浓度以及具有充分低的载流子浓度的氧化物半导体，即，本征（i型）或实质本征（i型）氧化物半导体。也就是说，晶体管的沟道形成区由氧化物半导体制成，从该氧化物半导体中去除了作为i型杂质的氢，使得尽可能少地包含除了氧化物半导体的主成分之外的杂质，并且该氧化物半导体被高度纯化为本征（i型）或实质本征（i型）氧化物半导体。
注意，在本说明书中，具有小于1×1011/cm3的载流子浓度的半导体称为“本征”（“i型”）半导体，而具有1×1011/cm3或更大的、并且小于1×1012/cm3的载流子浓度的半导体称为“实质本征”（“实质i型”）半导体。
通过使用这样的本征（i型）或实质本征（i型）氧化物半导体，晶体管能具有每1μm沟道宽度W为10aA（1×10-17A）/μm或更小、优选地1aA（1×10-18A）/μm或更小的断态电流。
如上所述，在本发明的一个实施例中，使用氧化物半导体作为沟道形成区的半导体材料的晶体管用作开关元件；因此，有可能提供这样的非易失性锁存电路，其在宽温度范围内操作以及甚至在高温时也能稳定操作，并且甚至在切断电力时也没有擦除存储的逻辑状态。
在上述结构中，各种逻辑电路能通过使用非易失性锁存电路来提供。另外，能提供使用逻辑电路的各种半导体器件。例如，在逻辑电路的多个块电路之中，能停止供应电源电压至未使用的一个或多个块电路。借助于非易失性锁存电路，块电路的逻辑状态甚至在停止供应电源电压至块电路之后也能够保持为被存储。此外，存储的逻辑状态能够在再次开始供应电源电压至块电路之后来读取。因此，逻辑状态能恢复到在停止供应电源电压之前的逻辑状态。
注意，在本说明书等中，诸如“之上”或“之下”的术语不一定表示组件放置于“直接在”另一个组件“之上”或“之下”。例如，“栅极绝缘层之上的栅电极”的表达并不排除有组件放置在栅极绝缘层与栅电极之间的情况。此外，诸如“之上”和“之下”的术语仅为了便于描述而使用，并且能够包括组件的关系是相反的情况，除非另加说明。
同样在本说明书等中，诸如“电极”或“布线”的术语并不限制这样的组件的功能。例如，“电极”有时用作“布线”的一部分，而且反之亦然。此外，术语“电极”或“布线”包括以集成的方式形成多个“电极”或“布线”的情况。
例如，在使用相反极性的晶体管或在电路操作中的电流的方向被改变时，“源极”和“漏极”的功能有时相互替换。因此，在本说明书中，术语“源极”和“漏极”能相互替换。
同样在本说明书等中，“电连接”的表达包括组件通过具有任意电功能的物体来连接的情况，只要电信号能在通过该物体连接的组件之间被传送和接收，则对“具有任意电功能的物体”没有具体的限制。
“具有任意电功能的物体”的示例是诸如晶体管的开关元件、电阻器、电感器、电容器和具有各种功能的元件，以及电极和布线。
一般而言，“SOI衬底”表示在绝缘表面之上设置了硅半导体层的衬底。在本说明书等中，“SOI衬底”在其类别中还包括在绝缘表面之上设置有由除了硅之外的材料制成的半导体层的衬底。也就是说，“SOI衬底”中包含的半导体层并不局限于硅半导体层。
另外，“SOI衬底”的衬底不局限于诸如硅晶圆的半导体衬底，而能为诸如玻璃衬底、石英衬底、蓝宝石衬底或金属衬底的非半导体衬底。换言之，“SOI衬底”在其类别中还包括设置有由半导体材料制成的层的导电衬底或绝缘衬底。
此外，在本说明书等中，“半导体衬底”不仅表示仅使用半导体材料制成的衬底，而且还表示包括半导体材料的所有衬底。即，在本说明书等中，“SOI衬底”也包括在“半导体衬底”的类别中。
根据本发明的一个实施例，晶体管被用作开关元件并且设置有电连接至晶体管的源电极或漏电极的电容器，该晶体管使用具有将被高度纯化的充分低的氢浓度并且具有充分低的载流子浓度的、本征（i型）或实质本征（i型）氧化物半导体作为沟道形成区的半导体材料；因此，有可能实现这样的非易失性锁存电路，其在宽温度范围内操作、并且甚至在高温下稳定操作，并且其中存储的逻辑状态甚至在切断电力也没有被擦除，或具有充分长的刷新时间和数据保存特性的锁存电路。此外，因为在电容器中积聚的电荷作为数据被保存，所以与通过剩余极化存储数据的情况相比，能用的较小的变化容易地读取数据。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，使用非易失性锁存电路的逻辑电路的功率消耗能通过切断未使用的块的电力来降低。此外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在接通电力时启动或在切断电力时终止。
附图说明
在附图中：
图1示出非易失性锁存电路的配置的示例；
图2A和图2B示出非易失性锁存电路的一部分的示例；
图3A和图3B分别是包括在非易失性锁存电路中的元件的截面图和顶视图；
图4A至图4H示出用于制造包括在非易失性锁存电路中的元件的方法的示例；
图5A至图5G示出用于制造包括在非易失性锁存电路中的元件的方法的示例；
图6A至图6D示出用于制造包括在非易失性锁存电路中的元件的方法的示例；
图7示出使用氧化物半导体的反相交错（inverted staggered）晶体管的截面结构的示例；
图8为沿着图7的A-A’截面的能带图（示意图）；
图9A示出其中正电压（V G＞0）施加至栅极（GE1）的状态，以及图9B示出负电压（V G＜0）施加至栅极（GE1）的状态；
图10示出在真空能级和金属的功函数（φM）之间以及在真空能级和氧化物半导体的电子亲和力（χ）之间的关系；
图11A和图11B示出非易失性锁存电路的配置的示例；
图12示出非易失性锁存电路的操作的示例；
图13A和图13B示出非易失性锁存电路的操作的示例；
图14示出非易失性锁存电路的配置的示例；
图15示出非易失性锁存电路的配置的示例；
图16A至图16C示出非易失性锁存电路的配置的示例；
图17A至图17E示出用于制造包括在非易失性锁存电路中的元件的方法的示例；
图18A至图18E示出用于制造包括在非易失性锁存电路中的元件的方法的示例；以及
图19A至图19F示出包括使用非易失性锁存电路的半导体器件的电子装置的示例。
具体实施方式
下面将参照附图来描述本发明的实施例。注意，本发明并不局限于以下描述，因为对本领域技术人员显而易见的是，能通过各种方式修改模式和细节，而不背离本发明的精神和范围。因此，本发明不理解为局限于实施例的描述。注意，在使用附图的描述中，在不同的附图中相同的部分以相同的参考标号来标示。
注意，为了简洁起见，在一些情况下，实施例的附图等等中所示的各结构的大小、层的厚度以及区域经过放大。因此，每个结构的比例不一定局限于在附图中示出的比例。
注意，本说明书中诸如“第一”、“第二”以及“第三”的序数用来标识组件，而这些术语并不是以数字方式来限制组件。
（实施例1）
在这个实施例中，将参照图1、图2A和图2B、图3A和3B、图4A至图4H、图5A至图5G、图6A至图6D、图7、图8、图9A和图9B以及图10来描述作为本公开的发明的一个实施例的非易失性锁存电路的配置和操作、用于制造包括在非易失性锁存电路中的元件的配置和方法等。
<非易失性锁存电路的配置和操作>
图1示出非易失性锁存电路400的配置。在图1中示出的非易失性锁存电路400具有循环结构，其中第一元件（D1）412的输出电连接至第二元件（D2）413的输入并且第二元件（D2）413的输出通过第二晶体管432电连接至第一元件（D1）412的输入。
第一元件（D1）412的输入电连接至通过第一晶体管431施加有输入信号的布线414。第一元件（D1）412的输出电连接至施加有输出信号的布线415。施加有输入信号的布线414为提供有信号的布线，该信号被从前一级电路输入至非易失性锁存电路400。施加有输出信号的布线415为提供有信号的布线，该信号从非易失性锁存电路400输出至后一级电路。
在第一元件（D1）412具有多个输入的情况下，输入之一能电连接至通过第一晶体管431施加有输入信号的布线414。在第二元件（D2）413具有多个输入情况下，输入之一能电连接至第一元件（D1）412的输出。
作为第一元件（D1）412，有可能使用输入信号的反相信号被从其中输出的元件。例如，反相器、NAND、NOR或拍频反相器能用作第一元件（D1）412。输入信号的反相信号被从其中输出的元件也能用作第二元件（D2）413。例如，反相器、NAND、NOR、或拍频反相器能用作第二元件（D2）413。
在非易失性锁存电路400中，各使用氧化物半导体作为沟道形成区的半导体材料的第一晶体管431和第二晶体管432用作开关元件。此外，非易失性锁存电路400包括电连接至第一晶体管431和第二晶体管432的源电极或漏电极的电容器404。换言之，电容器404的一个电极电连接至第一晶体管431的源电极和漏电极之一，并且电容器404的一个电极电连接至第二晶体管432的源电极和漏电极之一。第一晶体管431的源电极和漏电极的另一个电连接至施加有输入信号的布线。第二晶体管432的源电极和漏电极的另一个电连接至第二元件的输出。电位Vc被施加至电容器404的另一个电极。
在上述配置中，包括在非易失性锁存电路400中的第一元件412至少包括第三晶体管421。第三晶体管421的栅极电连接至第一元件412的输入。即，第三晶体管421的栅极电连接至第二晶体管432的源电极和漏电极之一。此外，第三晶体管421的栅极电连接至第一晶体管431的源电极和漏电极之一。
第一晶体管431和第二晶体管432能具有图2A或图2B中示出的配置来代替图1中示出的配置。
在图2A中示出的晶体管包括第一栅电极和第二栅电极。第二栅电极设置成隔着形成沟道形成区的氧化物半导体层与第一栅电极相对。第一栅电极电连接至施加有信号的布线。第二栅电极电连接至施加有预定的电位的布线。例如，第二栅电极电连接至施加有负电位或接地电位（GND）的布线。
在使用图2A中示出的晶体管的非易失性锁存电路中，除了图1中示出的非易失性锁存电路的效果之外，能得到容易地控制晶体管的电特性（例如，阈值电压）的效果。例如，在负电位施加至晶体管的第二栅电极时，能容易地使晶体管常断（即，晶体管能在栅电极和源电极之间的电压为大约0V时截止）。
在图2B中示出的晶体管包括第一栅电极和第二栅电极。第二栅电极设置成隔着形成沟道形成区的氧化物半导体层与第一栅电极相对。第二栅电极电连接至第一栅电极。
在使用图2B中示出的晶体管的非易失性锁存电路中，除了在图1中示出的非易失性锁存电路的效果外，能得到晶体管的电流量增加的效果。
在具有图1或图2A以及图2B中示出的配置的非易失性锁存电路中，能以下面的方式执行数据写入、数据保存以及数据读取。注意，虽然在图1的配置上做下面的描述，但是同样的应用于其它的配置。
如上所述，非易失性锁存电路400具有循环结构，其中第一元件（D1）412的输出电连接至第二元件（D2）413的输入，并且第二元件（D2）413的输出通过第二晶体管432电连接至第一元件（D1）412的输入。电容器404和第三晶体管421的栅极电容电连接至循环结构中的预定位置。特别地，电容器404的一个电极和第三晶体管421的栅极电连接至第一元件（D1）412的输入。以这种方式，电容器404和第三晶体管421的栅极电容电连接至非易失性锁存电路400的循环结构中的预定的位置。因此，每次数据写入至锁存电路时，在电容器404和第三晶体管421的栅极电容中积聚对应于数据的电荷。换言之，锁存电路400的数据自动地写入至非易失性锁存（数据写入）。能类似地执行数据重写。
能通过施加电位至第一晶体管431的栅极和第二晶体管432栅极来执行写入至电容器404和第三晶体管421的栅极电容的数据的保存，即在电容器404和第三晶体管421的栅极电容中积聚的电荷的保存，从而第一晶体管431和第二晶体管432截止（数据保存）。
这里，用作第一晶体管431和第二晶体管432的晶体管使用氧化物半导体层用于沟道形成区，并且具有常断特性和相当低的断态电流。因此，甚至在已经停止供应电源电压给至少包括在锁存电路400中的第一元件（D1）412和第二元件（D2）413之后，能将积聚在电容器中的电荷保持为被保存。因此，甚至在已经停止电源电压的供应之后，能将锁存电路400的逻辑状态保持为被存储。
电容器404和第三晶体管421的栅极电容电连接至第一元件（D1）412的输入。因此，在重新开始供应电源电压给至少锁存电路400的第一元件（D1）412时，通过积聚在电容器404和第三晶体管421的栅极电容的电荷来确定输出信号OUT的电位。即，能读取写入至电容器404和第三晶体管421的栅极电容的数据（数据读取）。
作为用于第一晶体管431和第二晶体管432的每一个的沟道形成区的氧化物半导体层，能使用下面的氧化物半导体：作为四金属元素氧化物In-Sn-Ga-Zn-O-基氧化物半导体；作为三金属元素氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二金属元素氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O-基氧化物半导体或In-Mg-O基氧化物半导体；或In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。此外，上述氧化物半导体材料可包含SiO2。
在上述结构中，例如，In-Sn-Ga-Zn-O基氧化物半导体表示至少包含In、Sn、Ga以及Zn的氧化物半导体。对每一种金属元素的组成比没有限制，并且可包含除了In、Sn、Ga以及Zn之外的金属元素。
备选地，作为氧化物半导体层，能使用包含由InMO3（ZnO） m （m＞0，并且m不是自然数）表示的材料的膜。这里，M表示从Ga、Al、Mn以及Co中选择的一种或多种金属元素。例如，M能为Ga、Ga和Al、Ga和Mn、或Ga和Co。
在上述结构中，氧化物半导体层中的氢浓度能小于或等于5×1019/cm3，优选地小于或等于5×1018/cm3，更优选地小于或等于5×1017/cm3，并且进一步优选地小于或等于1×1016/cm3。此外，氧化物半导体层的载流子浓度能小于1×1014/cm3，优选地小于1×1012/cm3，并且更加优选地小于1×1011/cm3。
在上述结构中，各使用氧化物半导体的晶体管431和晶体管432可为底栅晶体管或顶栅晶体管。另外，晶体管431和晶体管432可为底接触晶体管或顶接触晶体管。底栅晶体管至少包括绝缘表面之上的栅电极，栅电极之上的栅极绝缘膜以及在栅极绝缘膜之上与栅电极重叠并且用作沟道形成区的氧化物半导体层。顶栅晶体管至少包括用作沟道形成区的、绝缘表面之上的氧化物半导体层，氧化物半导体层之上的栅极绝缘膜以及在栅极绝缘膜之上与氧化物半导体层重叠的栅电极。底接触晶体管包括源电极和漏电极之上的用作沟道形成区的氧化物半导体层。顶接触晶体管包括用作沟道形成区的氧化物半导体层之上的源电极和漏电极。
包括使用由上述的氧化物半导体材料制成的氧化物半导体层形成的沟道形成区的晶体管（第一晶体管431和第二晶体管432）能够具有下面的特性：在施加至漏电极的漏极电压Vd为+1V或+10V以及施加至栅电极的栅极电压Vg为-5V至-20V的范围内的情况下，在室温时的断态电流（例如，20℃）小于或等于10-13A；并且例如甚至在晶体管具有1×104μm的沟道宽度W和3μm的沟道长度的情况下亚阈值摆动（S值）也为大约0.1V/dec.（栅极绝缘膜厚度为100nm）。此外，上述晶体管具有常断特性，其中在栅电极和源电极之间的电压为大约0V（即，在n沟道晶体管的情况下阈值电压为正值）时，晶体管截止。
因此，上述晶体管具有下面的特性：在栅电极和源电极之间的电压为大约0V时，断态电流（也称为泄漏电流）远小于使用硅用于沟道形成区的晶体管的断态电流。例如，具有W＝1×104μm的上述的晶体管在室温下具有每1μm沟道宽度为10aA/μm或更小的泄漏电流。
因此，在包括使用氧化物半导体层形成的沟道形成区的晶体管用作开关元件时，甚至在已经停止供应锁存电路的电源电压之后，能将积聚在中电容器中的电荷保持为被保存。即，能将写入至电容器的数据保持为被保存。
例如，有可能实现比DRAM的刷新时间长得多的刷新时间，该DRAM使用包括由硅制成的沟道形成区的晶体管形成，并且也可能实现几乎跟非易失性存储器一样好的存储器保存特性（数据保存特性）。此外，在已经重新开始供应电源电压给锁存电路时，能读取保存在电容器中的数据。因此，逻辑状态能恢复至在停止供应电源电压之前的逻辑状态。
此外，上述晶体管具有好的温度特性，并且甚至在高温时也能够具有充分低的断态电流和充分高的通态电流。例如，对于晶体管的Vg-Id特性，得到下面的数据：在-25℃至150℃的范围内具有小的温度相关性的通态电流、迁移率以及S值；并且在该温度范围内，断态电流极小至小于或等于1×10-13A。
认为上述的特性能通过将氧化物半导体用于晶体管的沟道形成区来得到，该氧化物半导体具有将要高度纯化的充分低的氢浓度和具有充分低的载流子浓度，即本征（i型）或实质本征（i型）氧化物半导体。即，晶体管的沟道形成区由从其中去除了作为n型杂质的氢的氧化物半导体制成，使得尽可能少的包含除了氧化物半导体的主要成分之外的杂质，并且该氧化物半导体被高度纯化为本征（i型）或实质本征（i型）氧化物半导体。
注意，在本说明书中，具有小于1×1011/cm3的载流子浓度的半导体称为“本征”（“i型”）半导体，并且具有载流子浓度1×1011/cm3或更高并且小于1×1012/cm3的半导体称为“实质本征”（“实质i型”）半导体。
通过利用这样的本征（i型）或实质本征（i型）氧化物半导体，晶体管能具有每1μm的沟道宽度W为10aA（1×10-17A）/μm或更小、优选地1aA（1×10-18A）/μm或更小的断态电流。
如上所述，在本实施例中，使用氧化物半导体作为沟道形成区的半导体材料的第一晶体管431和第二晶体管432用作开关元件；因此，能够提供这样的非易失性锁存电路，其在宽温度范围内操作并且甚至在高温时稳定地操作，并且其中甚至在电力被切断时存储的逻辑状态也不会被擦除。
注意，在氧化物半导体层中的氢浓度为通过SIMS（二次离子质谱法）测量的浓度。
<非易失性锁存电路中元件的结构>
除了使用氧化物半导体的第一晶体管431和第二晶体管432之外，包括在非易失性锁存电路400中的有些元件能由除了氧化物半导体之外的半导体材料制成。作为除了氧化物半导体之外的材料，能使用单晶硅、晶体硅等等。例如，除了第一晶体管431和第二晶体管432之外的元件能设置在包含半导体材料的衬底之上。作为包含半导体材料的衬底，能使用硅晶圆、SOI（绝缘体上硅）衬底、在绝缘表面之上的硅膜等等。使用除了氧化物半导体之外的材料使高速操作成为可能。
例如，包括在第一元件（D1）412中的第三晶体管421能够由除了氧化物半导体之外的材料（诸如硅）制成。包括在第一元件（D1）412和第二元件（D2）413中的其它元件也能由除了氧化物半导体之外的材料（诸如硅）制成。
能使用与半导体层、绝缘层、导电层或用作布线的导电层相同的材料以及在与其相同的层之上形成包括在非易失性锁存电路400中的诸如电容器404的另一个元件，该半导体层、绝缘层、导电层或用作布线的导电层包括在使用氧化物半导体的晶体管（第一晶体管431，第二晶体管432）中或使用除了氧化物半导体之外的材料（诸如硅）的晶体管中。
例如，使用除了氧化物半导体之外的材料的第三晶体管421能设置在下部，并且各使用氧化物半导体的第一晶体管431和第二晶体管432能设置在上部。然后，能够制造具有两个晶体管的特性的优良的非易失性锁存电路。
图3A和图3B示出包括在非易失性锁存电路中的元件的结构的示例。在图3A中，使用除了氧化物半导体之外的材料的晶体管421设置在在下部，并且使用氧化物半导体的晶体管402设置在上部。晶体管402用作第一晶体管431和第二晶体管432。晶体管421用作第三晶体管421。
图3A为截面图而图3B为顶视图。图3A对应于沿着图3B中的线A1-A2和线B1-B2的横截面。在图3A和图3B中，使用除了氧化物半导体之外的材料的晶体管421设置在下部，并且使用氧化物半导体的晶体管402设置在上部。
晶体管421包括：在包含半导体材料的衬底100中的沟道形成区116；杂质区114和高浓度杂质区120（也总体简称为杂质区）；在沟道形成区116之上的栅极绝缘层108a；在栅极绝缘层108a之上的栅电极110a；以及电连接至杂质区114的源电极或漏电极130a以及源电极或漏电极130b（参见图3A）。
侧壁绝缘层118设置在栅电极110a的侧面上。高浓度杂质区120设置在从上方看时不与侧壁绝缘层118重叠的衬底100的区域内，并且金属化合物区124设置成与高浓度杂质区120接触。元件隔离绝缘层106设置在衬底100之上，以便围绕晶体管421。层间绝缘层126和层间绝缘层128设置成围绕晶体管421。注意，在半导体元件高度微型化的情况下不一定设置侧壁绝缘层118。
源电极或漏电极130a和源电极或漏电极130b通过在层间绝缘层126和层间绝缘层128中形成的开口电连接至金属化合物区124。换言之，源电极或漏电极130a和源电极或漏电极130b通过金属化合物区124电连接至高浓度杂质区120和杂质区114。
晶体管402包括：层间绝缘层128之上的栅电极136d，栅电极136d之上的栅极绝缘层138，栅极绝缘层138之上的氧化物半导体层140，以及在氧化物半导体层140之上并且电连接至氧化物半导体层140的源电极或漏电极142a和源电极或漏电极142b（参见图3A）。
保护绝缘层144设置在晶体管402之上，以便与氧化物半导体层140的一部分接触。层间绝缘层146设置在保护绝缘层144之上。保护绝缘层144和层间绝缘层146包括达到源电极或漏电极142a和源电极或漏电极142b的开口。电极150d和电极150e设置成通过开口与源电极或漏电极142a以及源电极或漏电极142b接触。
与电极150d和电极150e的形成同时，电极150a、电极150b以及电极150c通过在栅极绝缘层138、保护绝缘层144以及层间绝缘层146中形成的开口分别形成为与电极136a、电极136b以及电极136c接触。例如，虽然底栅晶体管用作晶体管402，但晶体管的结构不限于此并且可使用顶栅晶体管。
绝缘层152设置在层间绝缘层146之上。电极154a电极154b、电极154c以及电极154d设置成嵌入在绝缘层152中。电极154a、电极154b、电极154c以及电极154d分别与电极150a、电极150b、电极150c和150d、以及电极150e接触。
即，晶体管402的源电极或漏电极142a通过电极130c、电极136c、电极150c、电极154c以及电极150d电连接至其它的元件（诸如使用除了氧化物半导体之外的材料的晶体管）（参见图3A）。晶体管402的源电极或漏电极142b通过电极150e和电极154d电连接至其它的元件。注意，连接电极（诸如电极130c、电极136c、电极150c、电极154c以及电极150d）的结构不限于以上的范围，并且可适当地添加、省略电极等。
虽然以上示出了连接关系的示例，但本公开发明的实施例不限于此。
优选氧化物半导体层140为从其中充分去除了诸如氢的杂质的高度纯化的氧化物半导体层。特别地，通过二次离子质谱法（SIMS）测量的氧化物半导体层140中的氢浓度为小于或等于5×1019/cm3，优选地小于或等于5×1018/cm3，更优选地小于或等于5×1017/cm3，并且进一步优选地小于1×1016/cm3。
注意，具有充分低的氢浓度的高度纯化的氧化物半导体层140具有远低于典型的硅晶圆（稍微添加有诸如磷或硼的杂质元素的硅晶圆）的载流子浓度（大约1×1014/cm3）的载流子浓度（例如，小于1×1012/cm3，优选地小于1×1011/cm3）。
通过利用这样的i型或实质i型氧化物半导体，能得到具有优良的截止电流特性的晶体管402。例如，在施加至漏电极的漏极电压Vd为+1V或+10V并且施加至栅电极的栅极电压Vg在-5V至-20V范围内的情况下，甚至在晶体管具有1×104μm的沟道宽度W以及3μm的沟道长度的情况下，室温下的断态电流也小于或等于10-13A。此外，晶体管402具有作为常断晶体管的特性。
因此，晶体管402具有下面的特性：在栅电极和源电极之间的电压为大约0V时，断态电流（也称为泄漏电流）比使用硅用于沟道形成区的晶体管的断态电流小得多。例如，在室温下晶体管402具有每1μm沟道宽度为10aA/μm或更小的泄漏电流。
此外，晶体管402具有好的温度特性，并且甚至在高温时能具有充分低的断态电流和充分高的通态电流。例如，对于晶体管的Vg-Id特性，得到下面的数据：在-25℃至150℃的范围内具有小的温度相关性的通态电流、迁移率以及S值；并且在该温度范围内，断态电流极小至小于或等于1×10-13A。
通过使用这样的本征（i型）或实质本征（i型）氧化物半导体，晶体管能具有每1μm沟道宽度W为10aA（1×10-17A）/μm或更小、优选地1aA（1×10-18A）/μm或更小的断态电流。
如上所述，在具有充分低的氢浓度的高度纯化的氧化物半导体层140被使用从而晶体管402的断态电流减小时，能实现具有新的结构的半导体装置。
<制造非易失性锁存电路中的元件的方法>
随后，将描述制造包括在上述的非易失性锁存电路中的元件的方法的示例。首先，将参照图4A至图4H来描述制造晶体管421的方法，并且然后将参照图5A至图5G或图6A至图6D来描述制造晶体管402的方法。用下面示出的制造方法，能制造包括在上述的非易失性锁存电路中的元件。注意，图4A至图4H仅仅示出沿着图3A中的线A1-A2的横截面。图5A至图5G以及图6A至图6D示出沿着图3A中的线A1-A2和线B1-B2的横截面。
<制造在下部的晶体管的方法>
首先，准备包括半导体材料的衬底100（参见图4A）。作为包括半导体材料的衬底100，例如能够使用由硅、碳化硅等制成的单晶半导体衬底或多晶半导体衬底，由硅锗等制成的化合物半导体衬底，或SOI衬底。这里示出的示例是使用单晶硅衬底作为包括半导体材料的衬底100的情况。
注意，一般而言，“SOI衬底”表示其中硅半导体层设置在绝缘表面之上的衬底。在本说明书等中，“SOI衬底”在其类别中还包括由除了硅之外的材料形成的半导体层设置在绝缘表面之上的衬底。即，包括在“SOI衬底”中的半导体层不限于硅半导体层。另外，SOI衬底可具有其中半导体层设置在诸如玻璃衬底的绝缘衬底之上的结构。
用作形成元件隔离绝缘层的掩模的保护层102形成于衬底100之上（参见图4A）。作为保护层102，例如，能使用由氧化硅、氮化硅、氮氧化硅等制成的绝缘层。注意，在该步骤之前或之后，为了控制晶体管的阈值电压，赋予n型导电性的杂质元素或赋予p型导电性的杂质元素可被添加至衬底100。在使用硅作为半导体材料的情况下，磷、砷等等能用作赋予n型导电性的杂质，并且硼、铝、镓等等能用作赋予p型导电性的杂质。
随后，使用保护层102作为掩模，通过蚀刻去除在没有覆盖有保护层102的区域内（即，在暴露的区域内）的衬底100的一部分。因此，形成绝缘的半导体区104（参见图4B）。作为蚀刻，优选地执行干法蚀刻，但是能执行湿法蚀刻。能根据将要蚀刻的材料适当地选择蚀刻气体或蚀刻剂。
然后，绝缘层形成为覆盖半导体区104，并且选择性地去除与半导体区104重叠的区域内的绝缘层，从而形成元件隔离绝缘层106（参见图4B）。绝缘层由氧化硅、氮化硅、氮氧化硅等制成。作为去除绝缘层的方法，能采用蚀刻处理和诸如CMP的抛光处理的任一种。注意，在半导体区104的形成之后或元件隔离绝缘层106的形成之后去除保护层102。
随后，绝缘层形成于半导体区104之上，并且包括导电材料的层形成于绝缘层之上。
稍后绝缘层用作栅极绝缘层，并且优选地具有单层结构或叠层结构，该单层结构或叠层结构使用通过CVD方法、溅射方法等等形成的、包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等等的膜。备选地，绝缘层可以这样的方式形成，即通过高密度等离子体处理或热氧化处理来氧化或氮化半导体区104的表面。例如，能使用诸如He、Ar、Kr或Xe的稀有气体和诸如氧、氧化氮、氨、氮、或氢的气体的混合气体执行高密度等离子体处理。绝缘层的厚度没有具体的限制，并且例如，绝缘层能具有1nm至100nm（包括两端）的厚度。
包括导电材料的层能由诸如铝、铜、钛、钽或钨的金属材料制成。包括导电材料的层也可由诸如包含赋予导电性的杂质元素的多晶硅的半导体材料形成。对形成包括导电材料的层的方法没有具体的限制，而能采用诸如蒸发方法、CVD方法、溅射方法或旋涂方法的各种膜形成方法。注意，本实施例示出由金属材料制成包括导电材料的层的情况的示例。
此后，选择性蚀刻绝缘层和包括导电材料的层，由此形成栅极绝缘层108a和栅电极110a（参见图4C）。
随后，形成覆盖栅电极110a的绝缘层112（参见图4C）。然后添加磷（P）、砷（As）等至半导体区104，由此形成具有浅结深度的杂质区114（参见图4C）。注意，这里添加磷或砷是为了形成n沟道晶体管；在形成p沟道晶体管的情况下可添加诸如硼（B）或铝（Al）的杂质元素。
利用杂质区114的形成，在半导体区104中在栅极绝缘层108a之下形成沟道形成区116（参见图4C）。这里，能适当地设置添加的杂质的浓度；在半导体元件的尺寸极大减小时优选地增加该浓度。这里采用杂质区114形成于绝缘层112的形成之后的步骤；备选地，可在杂质区114的形成之后形成绝缘层112。
随后，形成侧壁绝缘层118（参见图4D）。在绝缘层形成为覆盖绝缘层112并且然后经受高度各向异性蚀刻时，能以自对齐的方式形成侧壁绝缘层118。这时，优选部分地蚀刻绝缘层112，从而暴露栅电极110a的顶面和杂质区114的顶面。注意，在半导体元件的高度微型化的情况下没有必要设置侧壁绝缘层118。
然后，绝缘层形成为覆盖栅电极110a、杂质区114、侧壁绝缘层118等。然后，磷（P）、砷（As）等等被添加至与杂质区114接触的区域；因此，形成高浓度杂质区120。此后，去除绝缘层，并且金属层122形成为覆盖栅电极110a、侧壁绝缘层118、高浓度杂质区120等（参见图4E）。
能通过诸如真空蒸发法、溅射方法或旋涂方法的各种膜形成方法形成金属层122。金属层122优选地由金属材料制成，该金属材料与包括在半导体区104中的半导体材料起反应以成为低电阻金属化合物。这样的金属材料的示例包括钛、钽、钨、镍、钴和铂。
随后，执行热处理，从而金属层122与半导体材料反应。因此，形成与高浓度杂质区120接触的金属化合物区124（参见图4F）。注意，在栅电极110a由多晶硅等制成时，在与金属层122接触的栅电极110a的区域中也形成金属化合物区。
作为热处理，例如能采用利用闪光灯的照射。虽然不用说能使用另一个热处理方法，但为了改进在金属化合物的形成中化学反应的可控性，优选地使用能用以达到极短时间的热处理的方法。注意，金属化合物区通过金属材料和半导体材料的反应来形成，并且具有充分高的导电性。金属化合物区的形成能充分地降低电阻并改进元件特性。注意，在金属化合物区124形成之后去除金属层122。
然后，层间绝缘层126和层间绝缘层128形成为覆盖在上述步骤中形成的组件（参见图4G）。层间绝缘层126和128能由诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽的无机绝缘材料形成。备选地，层间绝缘层126和128能由诸如聚酰亚胺或丙烯酸的有机绝缘材料形成。注意，这里采用层间绝缘层126和层间绝缘层128的两层结构；然而，层间绝缘层的结构不限于此结构。在层间绝缘层128的形成之后，优选地用CMP、蚀刻等对层间绝缘层128的表面进行平面化。
然后，在层间绝缘层中形成达到金属化合物区124的开口，并且在开口中形成源电极或漏电极130a和源电极或漏电极130b（参见图4H）。能以这样的方式形成源电极或漏电极130a和130b，例如，即在包括开口的区域中通过PVD方法、CVD方法等形成导电层，然后通过蚀刻、CMP等去除导电层的一部分。
注意，在通过去除导电层的一部分形成源电极或漏电极130a和130b的情况下，优选地处理表面至被平面化。例如，当在包括开口的区域内形成钛薄膜或氮化钛薄膜并且然后钨膜形成为嵌入开口时，随后的CMP允许去除多余的钨、钛、氮化钛等并改进表面的平面度。在以这样的方式平面化包括源电极或漏电极130a和130b的表面时，从而能在后来的步骤中有利地形成电极、布线、绝缘层、半导体层等。
对用于源电极或漏电极130a和130b的材料没有具体的限制，并且能使用各种导电材料。例如，能使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪的导电材料。注意，这里仅仅示出与金属化合物区124接触的源电极或漏电极130a和130b；在该步骤中，也能形成图3A中的电极130c等。
特别地，例如，能以如下的方式形成导电层：在包括开口的区域中通过PVD方法形成钛薄膜，并且通过CVD方法形成氮化钛薄膜；然后，钨膜形成为嵌入在开口中。这里，通过PVD方法形成的钛膜具有还原可形成于金属化合物区的表面上的氧化膜和降低与金属化合物区的接触电阻的功能。在钛膜的形成之后形成的氮化钛膜具有阻止导电材料的扩散的阻挡功能。在钛、氮化钛等的阻挡膜的形成之后可通过电镀方法形成铜膜。注意，不仅所谓的单镶嵌方法而且双镶嵌方法均可被采用。
通过上述步骤，得到使用包括半导体材料的衬底100的晶体管421。注意，可在上述步骤之后进一步形成电极、布线、绝缘层等。在布线具有包括层间绝缘层和导电层的叠层结构的多层结构时，能提供高度集成的半导体器件。
<用于制造上部晶体管的方法>
随后，将参照图5A至图5G和图6A至图6D来描述在层间绝缘层128之上制造晶体管402的步骤。注意，图5A至图5G和图6A至图6D示出在层间绝缘层128之上制造电极、晶体管402等的步骤；因此，省略了布置在晶体管402之下的晶体管421等。
首先，绝缘层132形成于层间绝缘层128、源电极或漏电极130a和130b以及电极130c之上（参见图5A）。随后，达到源电极或漏电极130a和130b以及电极130c的开口形成于绝缘层132中。然后，导电层134形成为嵌入开口中（参见图5B）。此后，通过蚀刻、CMP等去除导电层134的一部分，从而暴露绝缘层132并且形成电极136a、136b和136c以及栅电极136d（参见图5C）。
能通过PVD方法、CVD方法等形成绝缘层132。绝缘层132能由诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽的无机绝缘材料形成。
在绝缘层132中的开口能通过使用掩模等的蚀刻形成。能通过诸如使用光掩模的曝光的方法形成掩模。可使用湿法蚀刻或干法蚀刻作为蚀刻；在微制造方面优选地使用干法蚀刻。
能通过诸如PVD方法或CVD方法的膜形成方法来形成导电层134。用于导电层134的材料的示例包括诸如钼、钛、铬、钽、钨、铝、铜、钕以及钪的导电材料；以及任意这些材料的合金和化合物（例如氮化物）。
更具体地，能以这样的方式形成导电层134：例如，通过PVD方法在包括开口的区域中形成钛薄膜，并且通过CVD方法形成氮化钛薄膜，并且然后，钨膜形成为嵌入开口。这里，通过PVD方法形成的钛膜具有还原可形成在下部电极（这里为源电极或漏电极130a和130b、电极130c等）的表面上的氧化膜和减少与下部电极的接触电阻的功能。
在钛膜的形成之后形成的氮化钛膜具有阻止导电材料的扩散的阻挡功能。在钛、氮化钛等的阻挡膜形成之后可通过电镀方法形成铜膜。注意，不仅所谓的单镶嵌方法而且双镶嵌方法均可被采用。
在形成导电层134之后，通过蚀刻、CMP等去除导电层134的一部分，由此暴露绝缘层132并且形成电极136a、136b和136c以及栅电极136d（参见图5C）。注意，在通过去除导电层134的一部分形成电极136a、136b和136c以及栅电极136d时，表面优选地处理成平面化。在以这样的方式平面化绝缘层132、电极136a、136b和136c以及栅电极136d的表面时，在后来的步骤中能有利地形成电极、布线、绝缘层、半导体层等。
随后，栅极绝缘层138形成为覆盖绝缘层132、电极136a、136b和136c以及栅电极136d（参见图5D）。能通过CVD方法、溅射方法等形成栅极绝缘层138。栅极绝缘层138优选地由氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等等制成。注意，栅极绝缘层138可具有单层结构或叠层结构。
例如，能通过使用硅烷（SiH4）、氧和氮作为源气体的等离子体CVD方法形成由氮氧化硅制成的栅极绝缘层138。对栅极绝缘层138的厚度没有具体的限制，并且例如，栅极绝缘层138能具有10nm至500nm（包括两端）的厚度。在采用叠层结构的情况下，例如，栅极绝缘层138优选地为具有50nm至200nm（包括两端）的厚度的第一栅极绝缘层，以及第一栅极绝缘层之上的、具有5nm至300nm（包括两端）的厚度的第二栅极绝缘层的堆叠。
如果在栅极绝缘层138中包含氢、水等，则氢可进入氧化物半导体层或从氧化物半导体层中提取氧，这可引起晶体管的特性的降级。因此，优选栅极绝缘层138包含尽可能少的氢或水。
在使用溅射方法等的情况下，例如，优选在去除处理室中剩余的水分的状态下形成栅极绝缘层138。为了去除在处理室中剩余的水分，优选地使用诸如低温泵、离子泵或钛升华泵的捕集真空泵。可使用提供有冷阱的涡轮泵。从用低温泵等排空的处理室中充分地去除氢、水等；因此，能减小在栅极绝缘层138中的杂质的浓度。
在形成栅极绝缘层138时，优选使用其中诸如氢或水的杂质的浓度被降低至小于或等于1ppm（优选地，小于或等于1ppb）的高纯度气体。
注意，通过去除杂质被制成为i型或实质i型氧化物半导体的氧化物半导体（高度纯化的氧化物半导体）对界面状态或界面电荷极其敏感；因此，在这样的氧化物半导体用作氧化物半导体层时，在氧化物半导体层和栅极绝缘层之间的界面是重要的。换言之，与高度纯化的氧化物半导体层接触的栅极绝缘层138需要具有高质量。
例如，使用微波（2.45GHz）的高密度等离子体CVD方法是有利的，因为能由其形成具有高耐压的、致密且高质量的栅极绝缘层138。这是因为在高度纯化的氧化物半导体层与高质量的栅极绝缘层紧密接触时，能降低界面状态并且能得到有利的界面特性。
不用说，甚至在使用高度纯化的氧化物半导体层时，也能采用诸如溅射方法或等离子体CVD方法的另一种方法，只要能形成高质量的绝缘层作为栅极绝缘层。此外，有可能使用这样的绝缘层，其质量和界面特性采用在形成绝缘层之后执行的热处理得到改进。在任何情况下，形成这样的绝缘层作为栅极绝缘层138，该绝缘层具有像栅极绝缘层138的有利的膜质量并且能降低与氧化物半导体层的界面状态密度以形成有利的界面。
随后，氧化物半导体层形成于栅极绝缘层138之上并且通过诸如使用掩模的蚀刻的方法处理，从而形成岛状氧化物半导体层140（参见图5E）。
作为氧化物半导体层，能使用下面的氧化物半导体：作为四金属元素氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三金属元素氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二金属元素氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。此外，上述的氧化物半导体材料可包含SiO2。
备选地，作为氧化物半导体层，能使用包含通过InMO3（ZnO） m （m>0，并且m不是自然数）表示的材料的薄膜。这里，M表示从Ga、Al、Mn和Co中选择的一种或多种金属元素。例如，M能为Ga、Ga和Al、Ga和Mn或Ga和Co。
在本实施例中，采用溅射方法、使用In-Ga-Zn-O基金属氧化物靶来形成非晶氧化物半导体层作为氧物半导体层。注意，由于非晶氧化物半导体层的结晶能够通过向非晶氧化物半导体层添加硅来抑制，所以氧化物半导体层可例如使用包含2wt%至10wt%（包括两端）的SiO2的靶来形成。
作为用于通过溅射方法来形成氧化物半导体层的靶，例如，有可能使用组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的靶。也有可能使用组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]的靶或组成比为In2O3:Ga2O3:ZnO=1:1:4[摩尔比]的靶。金属氧化物靶的填充率为90%至100%（包括两端），并且优选地大于或等于95%（例如99.9%）。借助于具有高填充率的金属氧化物靶，能形成作为致密膜的氧化物半导体层。
其中形成了氧化物半导体层的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或稀有气体（通常为氩）和氧的混合气氛。具体来说，优选的是使用例如从其中将诸如氢、水、羟基或氢化物的杂质去除到小于或等于1ppm（优选，小于或等于1ppb）的浓度的高纯度气体气氛。
在形成氧化物半导体层时，将衬底保持在控制为降低的压力的处理室中，并且衬底温度被设置为100℃至600℃（包括两端）、优选地为200℃至400℃（包括两端）。通过在加热衬底的同时来形成氧化物半导体层，能够使氧化物半导体层中的杂质浓度能够降低。此外，能够降低因溅射引起的损坏。然后，将去除了氢和水的溅射气体引入去除了剩余水分的处理室中，并且使用金属氧化物作为靶来形成氧化物半导体层。
为了去除处理室中的剩余水分，优选地使用捕集真空泵。例如，能够使用低温泵、离子泵或钛升华泵。排空单元可以是提供有冷阱的涡轮泵。从采用低温泵排空的沉积室中，去除氢原子、诸如水（H2O）的包含氢原子的化合物（优选地，还有包含碳原子的化合物）等，由此降低沉积室中形成的氧化物半导体层中包含的杂质的浓度。
例如，氧化物半导体层能够在例如下列条件下形成：衬底与靶之间的距离为100mm；压力为0.6Pa；直流（DC）电源为0.5kW；以及气氛为氧（100%的氧气）。注意，优选的是使用脉冲直流（DC）电源，因为能够降低灰尘，并且能够使厚度分布均匀。氧化物半导体层的厚度为2nm至200nm（包括两端），优选地为5nm至30nm（包括两端）。注意，氧化物半导体层的适当厚度根据使用的氧化物半导体材料而有所不同；因此，厚度可按照材料来确定。例如，在沟道长度较短的情况下，氧化物半导体层的厚度能设置为大于等或等于5nm并且小于或等于30nm。在以这样的方式减小元件的尺寸时，能达到高度集成，并且通过氧化物半导体层的厚度的减小能抑制短沟道效应。
注意，在氧化物半导体层采用溅射方法来形成之前，优选执行反向溅射，其中通过引入氩气体来生成等离子体，使得去除附在栅极绝缘层138的表面上的灰尘。在这里，反向溅射是一种方法，其中离子与待处理表面碰撞，使得表面经过修正，与其中离子与溅射靶碰撞的标准溅射相反。用于使离子与待处理表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛下施加到待处理表面，使得等离子体在衬底附近生成。注意，氮、氦、氧等的气氛可用来代替氩气氛。
可采用干法蚀刻或湿法蚀刻用于蚀刻氧化物半导体层。不用说，干法蚀刻和湿法蚀刻能够结合使用。蚀刻条件（例如蚀刻气体或蚀刻剂、蚀刻时间和温度）根据材料来适当设置，使得氧化物半导体层能够蚀刻为预期形状。
用于干法蚀刻的蚀刻气体的示例是包含氯的气体（氯基气体，诸如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）或四氯化碳（CCl4））等。此外，可使用包含氟的气体（氟基气体，诸如四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）或三氟甲烷（CHF3））、溴化氢（HBr）、氧（O2）、添加了诸如氦（He）或氩（Ar）的稀有气体的任意这些气体等。
作为干法蚀刻方法，能够使用平行板RIE（反应离子蚀刻）方法或ICP（电感耦合等离子体）蚀刻方法。为了将氧化物半导体层蚀刻为预期形状，适当地设置蚀刻条件（例如施加到线圈电极的电功率量、施加到衬底侧的电极的电功率量和衬底侧的电极温度）。
作为用于湿法蚀刻的蚀刻剂，能够使用磷酸、醋酸和硝酸的混合溶液，氨过氧化氢混合物（氨、水和过氧化氢溶液的混合物）等。还可使用诸如ITO07N（由KANTO CHEMICALCO., INC.生产）的蚀刻剂。
然后，优选地对氧化物半导体层执行第一热处理。氧化物半导体层能够通过第一热处理来脱水或脱氢。第一热处理被执行的温度为300℃至800℃（包括两端），优选地为400℃至700℃（包括两端），更优选地为450℃至700℃（包括两端），以及进一步优选地为550℃至700℃（包括两端）。
在以350℃或更高的温度下的第一热处理，允许对氧化物半导体层进行脱水或脱氢，导致层中的氢浓度降低。在450℃或更高的温度下的第一热处理，允许层中的氢浓度进一步降低。在550℃或更高的温度下的第一热处理，允许层中的氢浓度更进一步降低。例如，能以这样的方式执行第一热处理，将衬底引入至使用电阻加热元件等的电炉中，并且氧化物半导体层140以450℃在氮气氛下经过1小时热处理。在热处理期间，氧化物半导体层140没有暴露于空气以防止水或氢的进入。
热处理设备并不局限于电炉，而且也可能使用用于通过来自诸如加热气体的介质的热传导或热辐射来加热待处理对象的设备。例如，能使用诸如GRTA（气体快速热退火）设备或LRTA（灯快速热退火）设备的RTA（快速热退火）设备。
LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，诸如氮，或诸如氩的稀有气体。
例如，作为第一热处理，GRTA过程可按如下所述来执行。将衬底放进已经加热到650℃至700℃的高温的惰性气体气氛，加热数分钟，并且从惰性气体气氛中取出。GRTA过程实现短时间的高温热处理。此外，甚至当温度超过衬底的上限温度时，也能够采用GRTA过程，因为热处理在短时间内执行。例如，在使用包括具有较低耐热性的衬底的SOI衬底（诸如玻璃衬底）的情况下，衬底的收缩在高于温度上限（应变点）的温度下成为问题，但在执行短时间热处理的情况下不成问题。
注意，作为其中执行第一热处理的惰性气体气氛，优选的是使用包含氮或稀有气体（例如氦、氖或氩）作为其主要成分但没有包含水、氢等的气氛。例如，引入热处理设备中的氮或诸如氦、氖或氩的稀有气体的纯度大于或等于6N（99.9999%），优选地大于或等于7N（99.99999%）（即，杂质浓度小于或等于1ppm，优选地小于或等于0.1ppm）。
注意，惰性气体气氛在该过程期间可改变成包含氧的气氛。例如，在电炉用于第一热处理的情况下，当热处理温度下降时，气氛会改变。例如，热处理能够在诸如稀有气体（例如氦、氖或氩）或氮的惰性气体的气氛下（以恒定温度）执行，并且在温度下降时，气氛能够改变到包含氧的气氛。作为包含氧的气氛，能够使用氧气体或氧气体和氮气体的混合气体。又在采用包含氧的气氛的情况下，优选的是，气氛没有包含水、氢等。备选地，氧气体或氮的纯度优选地大于或等于6N（99.9999%），优选地大于或等于7N（99.99999%）（即，杂质浓度小于或等于1ppm，优选地小于或等于0.1ppm）。这是因为氧空位（oxygen vacancy）所引起的缺陷能够通过在包含氧的气氛下执行第一热处理来降低。
取决于第一热处理的条件或氧化物半导体层的材料，氧化物半导体层结晶成微晶或多晶。例如，在一些情况下，将氧化物半导体层结晶成具有90%或以上或80%或以上的结晶度的微晶氧化物半导体层，在其它的情况下，取决于第一热处理的条件或氧化物半导体层的材料，氧化物半导体层可以是没有包含晶体成分的非晶氧化物半导体层。
此外，在氧化物半导体层中，微晶体（晶粒大小为1nm至20nm（包括两端），通常为2nm至4nm（包括两端））有时混合在非晶氧化物半导体中（例如氧化物半导体层的表面中）。
氧化物半导体层的电特性能够通过对齐非晶半导体中的微晶体来改变。例如，在氧化物半导体层使用In-Ga-Zn-O基金属氧化物靶来形成的情况下，形成其中具有电各向异性的In2Ga2ZnO7的晶粒被对齐的微晶部分，由此能够改变氧化物半导体层的电特性。
例如，当晶粒对齐成使得In2Ga2ZnO7的c轴垂直于氧化物半导体层的表面时，沿平行于氧化物半导体层的表面的方向的导电率能够得到改进，并且沿垂直于氧化物半导体层的表面的方向的绝缘性质能够得到改进。此外，这种微晶部分具有抑制诸如水或氢的杂质进入氧化物半导体层的功能。
注意，包括微晶部分的氧化物半导体层能够通过经由GRTA过程加热氧化物半导体层的表面来形成。此外，氧化物半导体层能够按照更优选的方式通过使用其中Zn的量比In或Ga的量要小的溅射靶来形成。
氧化物半导体层140的第一热处理能够对尚未被处理成岛状氧化物半导体层140的氧化物半导体层来执行。在那种情况下，在第一热处理之后，从加热设备中取出衬底，并且执行光刻步骤。
注意，上述热处理又能够称作脱水处理、脱氢处理等，因为其具有对氧化物半导体层140的脱水或脱氢的效果。这样的脱水处理或脱氢处理例如能够在形成氧化物半导体层之后、在氧化物半导体层140之上堆叠源电极或漏电极之后或在源电极或漏电极之上形成保护绝缘层之后执行。这种脱水处理或脱氢处理可执行一次或多次。
随后，源电极或漏电极142a和源电极或漏电极142b形成为使得与氧化物半导体层140相接触（参见图5F）。源电极或漏电极142a和142b能够按照如下方式来形成：使得导电层形成为覆盖氧化物半导体层140，并且然后有选择地蚀刻。
导电层能够采用诸如溅射方法的PVD（物理气相沉积）方法或诸如等离子体CVD方法的CVD（化学气相沉积）方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素，包含任意这些元素作为其成分的合金等等。此外，可使用从锰、镁、锆、铍和钇中选取的材料的一种或多种。还能够使用与从钛、钽、钨、钼、铬、钕和钪中选取的元素的一种或多种相结合的铝。
氧化物导电膜可用于导电层。作为氧化物导电膜，能够使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟-氧化锡合金（In2O3-SnO2，在一些情况下缩写成ITO）、氧化铟-氧化锌合金（In2O3-ZnO）或添加了硅或氧化硅的任意这些金属氧化物材料。
在那种情况下，与用于氧化物半导体层140的材料相比，优选使用导电率较高或电阻率较低的材料。氧化物导电膜的导电率能够通过载流子浓度的增加来增加。氧化物导电膜中的载流子浓度能够通过氢浓度的增加来增加。此外，氧化物导电膜中的载流子浓度能够通过氧空位的增加来增加。
导电层能够具有单层结构或包括两层或更多层的叠层结构。例如，导电层能够具有包含硅的铝膜的单层结构、钛膜堆叠在铝膜之上的二层结构或钛膜、铝膜和钛膜按照这个顺序堆叠的三层结构。在这里，采用钛膜、铝膜和钛膜的三层结构。
注意，氧化物导电层可在氧化物半导体层140与导电层之间形成。氧化物导电层和导电层能够接连形成（接连地沉积）。这种氧化物导电层允许降低源区或漏区的电阻，以便晶体管能够高速操作。
随后，选择地蚀刻导电层来形成源电极或漏电极142a和142b（参见图5F）。这里，紫外光、KrF激光或ArF激光优选地用于在形成用于蚀刻的掩模中的曝光。
晶体管的沟道长度（L）通过源电极或漏电极142a的下边缘部分与源电极或漏电极142b的下边缘部分之间的距离来确定。注意，在执行曝光以使得沟道长度（L）小于25nm的情况下，用于形成掩模的曝光采用其波长为极短的数纳米至数十纳米的远紫外线来执行。采用远紫外线的曝光导致较高的分辨率和较大的焦深。由于这些原因，能够将掩模设计成使得后来将要形成的晶体管的沟道长度（L）小于25nm，也就是说在10nm至1000nm（包括两端）的范围之内，并且电路能够以更高速度进行操作。此外，断态电流极低，这防止功率消耗的增加。
导电层和氧化物半导体层140的材料和蚀刻条件适当地调整成使得氧化物半导体层140在蚀刻导电层中没有被去除。注意，取决于材料和蚀刻条件，氧化物半导体层140在蚀刻步骤中部分蚀刻，并且因而具有凹槽部分（凹陷部分）。
为了减少使用的掩模的数量并且减少步骤的数量，该抗蚀剂掩膜使用作为光透射成具有多个强度的曝光掩模的多色调掩模而形成，从而能借助于抗蚀剂掩模来执行蚀刻步骤。使用多色调掩模所形成的抗蚀剂掩模具有带多个厚度的形状（阶梯状形状）并且还能够通过灰化来改变形状；因此，抗蚀剂掩模能够在多个蚀刻步骤中用于处理为不同图案。也就是说，与至少两种不同图案对应的抗蚀剂掩模能够通过使用多色调掩模来形成。因此，曝光掩模的数量能够减少，并且对应的光刻步骤的数量也能够减少，由此能够简化过程。
注意，在上述步骤之后，等离子体处理优选地使用诸如N2O、N2或Ar来执行。这种等离子体处理去除附于氧化物半导体层的外露表面的水等。等离子体处理可使用氧和氩的混合气体来执行。
随后，保护绝缘层144在没有暴露于空气的情况下形成为与氧化物半导体层140的一部分相接触（参见图5G）。
保护绝缘层144能够适当地使用诸如溅射方法的方法来形成，通过该方法，防止诸如水和氢的杂质混合到保护绝缘层144。保护绝缘层144具有至少1nm或更大的厚度。保护绝缘层144能够由氧化硅、氮化硅、氧氮化硅、氮氧化硅等制成。保护绝缘层144能够具有单层结构或叠层结构。在形成保护绝缘层144时的衬底温度优选地高于或等于室温并且低于或等于至300℃。用于形成保护绝缘层144的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或包含稀有气体（通常为氩）和氧的混合气氛。
如果氢包含在保护绝缘层144中，则氢可进入氧化物半导体层或者提取氧化物半导体层中的氧，由此背沟道侧的氧化物半导体层的电阻可能降低，并且寄生沟道可能形成。因此，重要的是在形成保护绝缘层144中不使用氢，使得氧化物绝缘层144包含尽可能少的氢。
此外，优选保护绝缘层144在去除处理室中的剩余水分的同时来形成，这是为了阻止氢、羟基或水分被包含在氧化物半导体层140和保护绝缘层144中。
为了去除处理室中剩余的水分，优选地使用捕集真空泵。例如，优选地使用低温泵、离子泵或钛升华泵。排空单元可以是提供有冷阱的涡轮泵。从采用低温泵排空的沉积室中去除氢原子以及诸如水（H2O）等的包含氢原子的化合物；因此，能够降低沉积室中形成的保护绝缘层144中包含的杂质浓度。
作为在形成保护绝缘层144时使用的溅射气体，优选使用从其中将诸如氢、水、羟基或者混合物的杂质去除到1ppm或更小（优选地为1ppb或更小）的浓度的高纯度气体。
随后，第二热处理优选地在惰性气体气氛或氧气气氛下（优选地以200℃至400℃（包括两端），例如以250℃至350℃（包括两端））执行。例如，第二热处理在氮气氛下以250℃执行1小时。第二热处理能够降低晶体管的电特性的变化。
此外，热处理可在空气中以100℃至200℃（包括两端）执行1小时至30小时。这一热处理可在固定的加热温度下执行；备选地，加热温度从室温增加到100℃至200℃（包括两端）并且加热温度降低到室温，这可重复执行多次。这一热处理可在形成保护绝缘层之前在降低的压力下执行。在降低的压力下，热处理时间能够缩短。例如，这种热处理可代替第二热处理来执行，或者可在第二热处理之前或之后执行。
随后，层间绝缘层146在保护绝缘层144之上形成（参见图6A）。能够采用PVD方法、CVD方法等来形成层间绝缘层146。层间绝缘层146能够由诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽的无机绝缘材料来形成。在层间绝缘层146的形成之后，优选地采用CMP、蚀刻等方法来对层间绝缘层146的表面进行平面化。
随后，达到电极136a、电极136b、和电极136c以及源电极或漏电极142a和142b的开口在层间绝缘层146、保护绝缘层144和栅极绝缘层138中形成。然后，导电层148形成为嵌入开口中（参见图6B）。开口能够采用诸如使用掩模的蚀刻的方法来形成。掩模能够采用诸如使用光掩模的曝光的方法来形成。
湿法蚀刻或干法蚀刻可用作蚀刻；在微制造方面优选地使用干法蚀刻。导电层148能够通过诸如PVD方法或CVD方法的膜形成方法来形成。例如，导电层134能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪的导电材料或者任意这些材料的合金或化合物（例如氮化物）来形成。
具体来说，例如，导电层148能按如下方式形成：在包括开口的区域中通过PVD方法形成钛薄膜，并且通过CVD方法来形成氮化钛薄膜，然后钨膜形成为嵌入开口中。在这里，通过PVD方法所形成的钛膜具有还原可在界面处形成的氧化膜并降低与下部电极（在这里为电极136a、电极136b、和电极136c以及源电极或漏电极142a和142b）的接触电阻的功能。在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后采用电镀方法来形成铜膜。
在形成导电层148之后，导电层148的一部分通过蚀刻、CMP等方法被去除，使得暴露层间绝缘层146，并且形成电极150a、150b、150c、150d和150e（参见图6C）。注意，当电极150a、150b、150c、150d和150e通过去除导电层148的一部分来形成时，优选地将表面处理成被平面化。当层间绝缘层146以及电极150a、150b、150c、150d和150e的表面按照这种方式来平面化时，电极、布线、绝缘层、半导体层等能够在后来的步骤中有利地形成。
然后，形成绝缘层152，并且达到电极150a、150b、150c、150d和150e的开口在绝缘层152中形成。在导电层形成为嵌入开口中之后，导电层的一部分通过蚀刻、CMP等被去除，由此暴露绝缘层152，并且形成电极154a、154b、154c和154d（参见图6D）。这个步骤与形成电极150a等的步骤相似；因此，省略详细描述。
在采用上述方法来形成晶体管402的情况下，氧化物半导体层140中的氢浓度为小于或等于5×1019/cm3，并且晶体管402的断态电流在室温下为小于或等于1×10-13A。（在室温下每1μm沟道宽度的泄漏电流小于或等于10aA/μm）。氧化物半导体层中的载流子浓度小于1×1014/cm3。具有优良特性的晶体管402能够通过使用这样的氧化物半导体层140来得到，该氧化物半导体层140通过充分降低氢浓度并且提供氧来高度纯化。此外，由于使用除了氧化物半导体之外的材料所形成的晶体管421设置在下部，以及使用氧化物半导体所形成的晶体管402设置在上部，所以有可能制造具有两个晶体管的特性的优良非易失性锁存电路以及使用非易失性锁存电路的半导体器件。
注意，优选的是，在降低氢浓度之后不久将氧提供给氧化物半导体层140，因为不存在氢、水等进入氧化物半导体层的可能性，并且因而能够实现具有极有利的特性的氧化物半导体层。不用说，用于降低氢浓度的处理以及用于提供氧的处理不需要接连执行，只要能够实现具有有利的特性的氧化物半导体层。例如，可在这些处理之间执行另一种处理。备选地，这些处理可同时执行。
注意，碳化硅（例如4H-SiC）是能够与氧化物半导体相比的半导体材料。氧化物半导体和4H-SiC具有某些共同方面：例如，载流子密度。按照费米-迪拉克分布，将氧化物半导体中的少数载流子的密度估计为大约1×10-7/cm3。这个值极小，与4H-SiC中的6.7×10-11/cm3相似。当氧化物半导体的少数载流子密度与硅的本征载流子密度（大约1.4×1010/cm3）相比时，能够很好理解，氧化物半导体的少数载流子密度相当低。
此外，氧化物半导体的能带隙为3.0eV至3.5eV（包括两端），并且4H-SiC的能带隙为3.26eV，这表示氧化物半导体和碳化硅都是宽带隙半导体。
另一方面，在氧化物半导体与碳化硅之间存在主要差异：过程温度。由于在使用碳化硅的半导体过程中一般需要在1500℃至2000℃（包括两端）的热处理，所以难以形成碳化硅以及使用除了碳化硅之外的半导体材料的半导体元件的堆叠。这是因为在这样的高温度下半导体衬底、半导体元件等被损坏。同时，氧化物半导体能够通过300℃至500℃（包括两端）（低于或等于玻璃转变温度，直到大约700℃）的热处理来形成；因此，有可能借助于除了氧化物半导体之外的半导体材料来形成集成电路，并且然后形成包括氧化物半导体的半导体元件。
另外，与碳化硅相比，氧化物半导体是有利的，因为能够使用诸如玻璃衬底的低耐热衬底。此外，氧化物半导体是有利的，因为无需高温下的热处理，所以与碳化硅相比，能量成本能够充分降低。
虽然已经对诸如状态密度（DOS）的氧化物半导体的物理性质进行了许多研究，但是它们没有提出充分降低定域态（localized state）本身的思想。按照本公开的发明的一实施例，高度纯化氧化物半导体通过去除能够引起定域能级的水或氢来形成。这是基于充分降低定域态本身的思想的。因此，能实现极优良工业产品的制造。
此外，还能够通过将氧提供给通过氧空位所生成的金属的悬空键并且降低因氧空位而引起的定域能级，来得到更为高度纯化（i型）的氧化物半导体。例如，包含过剩氧的氧化膜形成为与沟道形成区紧密接触，并且然后氧从氧化膜提供给沟道形成区，从而因缺氧而引起的定域能级能够降低。
氧化物半导体的缺陷被认为归因于因过剩氢而引起的导带下的0.1eV至0.2eV（包括两端）的浅能级、因缺氧等而引起的深能级等。彻底去除氢并且充分提供氧以用于消除这种缺陷，这作为一种技术思想是正确的。
氧化物半导体一般被认为是n型半导体；但是，按照本公开的发明的一实施例，i型半导体通过去除杂质、特别是水和氢来实现。在这方面，能够说，本公开的发明的一个实施例包括新技术思想，因为它不同于i型半导体（诸如添加有杂质的硅）。
以上描述了该示例，其中，在非易失性锁存电路400的元件之中，除了使用氧化物半导体的晶体管402之外的元件，将除了氧化物半导体之外的材料用作半导体材料。但是，本公开的发明并不局限于该示例。氧化物半导体能够用作除了包括在非易失性锁存电路400之中的晶体管402之外的元件的半导体材料。
<使用氧化物半导体的晶体管的导电机制>
将参照图7、图8、图9A和图9B以及图10来描述使用氧化物半导体的晶体管的导电机制。注意，以下描述为了易于理解而基于理想情况，而不一定完全反映实际情况。还要注意，以下描述仅仅是考虑事项，而没有影响本发明的有效性。
图7是使用氧化物半导体的晶体管（薄膜晶体管）的截面图。氧化物半导体层（OS）隔着栅极绝缘层（GI）设置在栅电极（GE1）之上，并且源电极（S）和漏电极（D）设置在氧化物半导体层之上。绝缘层设置成使得覆盖源电极（S）和漏电极（D）。
图8是图7的截面A-A’的能带图（示意图）。图8中，黑圆圈（●）和白圆圈（○）分别表示电子和空穴，并且分别具有电荷（-q,+q）。通过施加到漏电极的正电压（VD>0），虚线示出没有电压施加到栅电极的情况（VG=0），以及实线示出正电压施加到栅电极的情况（VG>0）。在没有电压施加到栅电极的情况下，载流子（电子）由于高电位势垒而没有从电极注入到氧化物半导体侧，使得电流没有流动，这表示断态。另一方面，当正电压施加到栅电极时，电位势垒降低，并且因而电流流动，这表示通态。
图9A和图9B是图7的横截面B-B’的能带图（示意图）。图9A示出其中正电压（VG>0）施加到栅电极（GE1）并且载流子（电子）在源电极与漏电极之间流动的通态。图9B示出其中负电压（VG<0）施加到栅电极（GE1）并且少数载流子没有流动的断态。
图10示出真空能级与金属的功函数（φM）之间以及真空能级与氧化物半导体的电子亲和力（χ）之间的关系。在正常温度下，金属中的电子退化，并且费米能级位于导带中。另一方面，常规氧化物半导体是n型半导体，其中费米能级（EF）远离位于带隙中间的本征费米能级（Ei），并且位于更接近导带。注意，已知的是，氢的一部分是氧化物半导体中的施体，并且是引起氧化物半导体作为n型半导体的一个要素。
另一方面，按照本公开的发明的一实施例的氧化物半导体是按照以下方式来得到的本征（i型）或实质本征氧化物半导体：从氧化物半导体去除作为n型氧化物半导体的要素的氢，并且纯化氧化物半导体，使得尽可能少地包含除了氧化物半导体的主要成分之外的元素（即，杂质元素）。也就是说，特征在于，不是通过添加杂质元素，而是通过尽可能多地去除诸如氢和水的杂质，来得到高度纯化的i型（本征）半导体或者与其接近的半导体。因此，费米能级（EF）能够比得上本征费米能级（Ei）。
据说，氧化物半导体的带隙（Eg）为3.15eV，以及其电子亲和力（χ）为4.3eV。源电极和漏电极中包含的钛（Ti）的功函数大致等于氧化物半导体的电子亲和力（χ）。在这种情况下，在金属与氧化物半导体之间的界面处没有形成电子的肖特基势垒。
在那时，如图9A所示，电子在栅极绝缘层与高度纯化氧化物半导体之间的界面附近移动（在能量方面稳定的氧化物半导体的最低部分）。
另外，如图9B所示，当负电位施加到栅电极（GE1）时，电流的值非常接近零，因为作为少数载流子的空穴的数目基本上为零。
以这样的方式，本征（i型）或者实质本征氧化物半导体通过高度纯化成使得尽可能少地包含除了其主要成分之外的元素（即，杂质元素）来得到。因此，氧化物半导体与栅极绝缘层之间的界面的特性变得重要。为此，栅极绝缘层需要能够形成与氧化物半导体的有利界面。具体来说，优选的是使用例如下列绝缘层：通过CVD方法形成的绝缘层，该CVD方法使用采用VHF频带至微波频带的范围之内的电源频率而生成的高密度等离子体，或者通过溅射方法形成的绝缘层。
当氧化物半导体被高度纯化同时在氧化物半导体与栅极绝缘层之间形成有利界面时，例如，在晶体管的沟道宽度W为1×104μm以及沟道长度L为3μm的情况下，在室温下有可能实现1×10-13A或以下的断态电流以及0.1V/dec.的亚阈值摆动（S值）（栅极绝缘层厚度为100nm）。
当氧化物半导体如上所述被高度纯化成使得尽可能少地包含除了其主要元素之外的元素（即，杂质元素）时，薄膜晶体管能够按照有利方式进行操作。
根据本实施例，晶体管被用作开关元件并且设置有电连接至晶体管的源电极或漏电极的电容器，该晶体管使用具有将被高度纯化的充分低的氢浓度并且具有充分低的载流子浓度的、本征（i型）或实质本征（i型）氧化物半导体作为沟道形成区的半导体材料；因此，有可能实现这样的非易失性锁存电路，其在宽温度范围内操作、并且甚至在高温下稳定操作，并且其中存储的逻辑状态甚至在切断电力也没有被擦除，或具有充分长的刷新时间和数据保存特性的锁存电路。此外，因为在电容器中积聚的电荷保存为数据，所以与通过剩余极化存储数据的情况相比，能用更小的变化容易地读取数据。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，使用非易失性锁存电路的逻辑电路的功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在接通电力时启动或者在切断电力时终止。
这个实施例能够与其它实施例自由组合。
（实施例2）
在本实施例中，将参照图11A和11B和图12来描述作为本公开的发明的实施例的非易失性锁存电路的配置和操作。
图11A示出非易失性锁存电路400的配置。图11B示出一部分非易失性锁存电路400的配置。图12为非易失性锁存电路400的时序图的示例。
图11A示出图1中锁存电路400的配置的示例，其中第一反相器用作第一元件412而第二反相器用作第二元件413。第一晶体管431和第二晶体管432能具有类似于实施例1中示出的结构。即，作为第一晶体管431和第二晶体管432，有可能使用晶体管，其使用氧化物半导体层用于沟道形成区并且具有常断特性和相当低的断态电流。
在图11A中示出的非易失性锁存电路400具有循环结构，其中第一元件（第一反相器）412的输出电连接至第二元件（第二反相器）413的输入，并且第二元件（第二反相器）413的输出通过第二晶体管432电连接至第一元件（第一反相器）412的输入。
第一元件（第一反相器）412的输入电连接至通过第一晶体管431施加有输入信号的布线414。第一元件（第一反相器）412的输出电连接至施加有输出信号的布线415。施加有输入信号的布线414为提供有信号的布线，该信号从前一级电路输入至非易失性锁存电路400。施加有输出信号的布线415为提供有信号的布线，该信号从非易失性锁存电路400输出至后一级电路。
在非易失性锁存电路400中，各使用氧化物半导体作为沟道形成区的半导体材料的第一晶体管431和第二晶体管432用作开关元件。此外，非易失性锁存电路400包括电连接至第一晶体管431和第二晶体管432的源电极或漏电极的电容器404。即，电容器404的一个电极电连接至第一晶体管431的源电极和漏电极之一，并且电容器404的一个电极电连接至第二晶体管432的源电极和漏电极之一。第一晶体管431的源电极和漏电极的另一个电连接至施加有输入信号的布线414。第二晶体管432的源电极和漏电极的另一个电连接至第二元件（第二反相器）413的输出。施加电位Vc至电容器404的另一个电极。连接至第一元件（第一反相器）412的结点输入称为结点S。
如图11B中所示，包括在非易失性锁存电路400中的第一元件（第一反相器）412至少包括第三晶体管421。第三晶体管421的栅极电连接至第一元件（第一反相器）412的输入。即，第三晶体管421的栅极电连接至第二晶体管432的源电极和漏电极之一。此外，第三晶体管421的栅极电连接至第一晶体管431的源电极和漏电极之一。
第一晶体管431和第二晶体管432能具有在图2A或图2B中示出的结构，取代图11A中示出的结构。
输入信号IN的电位从前一级电路施加至布线414。布线415的电位作为输出信号OUT施加到后一级电路。信号φ1的电位施加至第一晶体管431。信号φ2的电位施加至第二晶体管432。在高电平电位施加至信号φ1时，第一晶体管431被导通。在高电平电位施加至信号φ2时，第二晶体管432被导通。虽然描述是在第一晶体管431和第二晶体管432都是n型晶体管的情况下做出的，但它们可以是p型晶体管。
在正常操作周期，高电平电源电压VDD和低电平电源电压VSS施加至包括在锁存电路400中的第一元件（第一反相器）412和第二元件（第二反相器）413。
将参照图12来描述非易失性锁存电路400的数据写入、保存以及读取操作。图12示出在非易失性锁存电路400操作的周期（操作周期）期间、以及在非易失性锁存电路400不操作的周期（非操作周期）期间得到的信号φ1、信号φ2、输入信号IN以及输出信号OUT的电位的时序图的示例。图12还示出锁存电路400中的结点S的电位和施加至第一元件（第一反相器）412和第二元件（第二反相器）413的电源电压VDD的电位。注意，预定的电位Vc（例如接地电位）施加至电容器404的另一个电极。
在图12中，周期a、周期b、周期d以及周期e为其间锁存电路400操作的周期（操作周期）：电源电压VDD和电源电压VSS施加至第一元件（第一反相器）412和第二元件（第二反相器）413。周期c为其间锁存电路400没有操作的周期（非操作周期）：停止供应电源电压至第一元件（第一反相器）412和第二元件（第二反相器）413并且降低电源电压VDD。周期a和周期e为锁存电路400的正常操作周期，其间高电平电位和低电平电位交替地施加至信号φ1和信号φ2。在信号φ1的电位处于高电平时，信号φ2的电位处于低电平，以及信号φ1的电位处于低电平时时，信号φ2的电位处于高电平。即，信号φ1和信号φ2具有反相关系。周期b为直到非操作周期的准备周期。周期b也称为下降周期。周期d为非操作周期之后且直到从电力供应开始的正常操作周期为止的准备周期。周期d也称为上升周期。
在正常的操作周期（周期a）中，在高电平电位施加至信号φ1以及低电平电位施加至信号φ2时，第二晶体管432截止，使得当第一晶体管431导通时锁存电路400的循环结构（也称为反相器循环）被切断，由此输入信号的电位被输入至第一元件（第一反相器）412。输入信号的电位由第一元件（第一反相器）412反相，并且作为输出信号OUT施加至后一级电路。在高电平电位施加至信号φ1并且输入信号具有高电平电位时，能得到具有低电平电位的输出信号。在高电平电位施加至信号φ1并且输入信号具有低电平电位时，能得到具有高电平电位的输出信号。
在低电平电位施加至信号φ1并且高电平电位施加至信号φ2时，第一晶体管431截止，并且第二晶体管432导通，使得形成反相器循环，由此保存输出信号OUT的电位（锁存数据，即，保存锁存电路的逻辑状态）。结点S示出第一反相器的输入的电位，其为正常的操作周期中的输出信号OUT的反相电位。
第一元件（第一反相器）412的输入电连接至电容器404的一个电极和第三晶体管421的栅极。因此，每次数据被写入至锁存电路时，对应于数据的电荷在电容器404和第三晶体管421的栅极电容中积聚。换言之，锁存电路400的数据自动地写入至非易失性锁存（数据写入）。对应于电位的电荷在电容器404的一个电极和第三晶体管421（结点S）的栅极中积聚。
在在非操作周期之前的准备周期（周期b）中，使第一晶体管431和第二晶体管432截止的电位（低电平电位）施加至信号φ1和信号φ2，由此第一晶体管431和第二晶体管432截止，并且结点S进入浮态。因此，在结点S中积聚的电荷被保存（数据保存）。
随后，停止供应电源电压至第一元件（第一反相器）412和第二元件（第二反相器）413，以降低电源电压VDD；然后，非操作周期（周期c）开始。在非操作周期（周期c）中，输入信号IN和输出信号OUT可具有VDD和VSS之间的任意值。这里，使用氧化物半导体层用于沟道形成区并且具有常断特性以及相当低的断态电流的晶体管作为第一晶体管431和第二晶体管432；因此，甚至在已经停止向锁存电路400供应电源电压之后（周期c），在电容器404和第三晶体管421的栅极电容中积聚的电荷（积聚在结点S中的电荷）也能保持为被保存。因此，在已经停止供应电源电压至锁存电路400之后，能存储锁存电路400的逻辑状态。注意，在电源电压VDD降低时，由于与电源电压的电容耦合的影响，结点S的电位在某些情况下稍微变化。不用说，因为在结点S中积聚的电荷保持为被保存，所以当重新开始供应电源电压VDD时，结点S的电位恢复至原始电平。
电容器404和第三晶体管421的栅极电容电连接至第一元件（第一反相器）412的输入。因此，在重新开始供应电源电压给至少锁存电路400的第一元件（第一反相器）412之后（周期d），输出信号OUT的电位通过在电容器404和第三晶体管421的栅极电容中积聚的电荷（写入的数据）来确定。即，能读取写入至电容器404和第三晶体管421的栅极电容的数据（数据读取）。因此，锁存电路的逻辑状态能恢复至非操作周期之前。
随后，施加高电平电位至信号φ2。在施加高电平电位至信号φ2时，第二晶体管432导通，并且形成反相器循环。在形成反相器循环时，施加高电平或低电平电位至输出信号OUT和结点S，并且然后保存（锁存数据）。
例如，在长时间停止供应电力的情况下，由于积聚在结点S（电容器404和第三晶体管421的栅极电容）中的电荷量的下降，结点S的电位可能从高电平电位或低电平电位稍微偏移。甚至在那种情况下，也重新施加高电平电位或低电平电位；因此，结点S的电位能恢复至偏移之前的电位（也称为重写操作）。特别在电容器404和第三晶体管421的栅极电容具有较低的电容时，该操作是有效的。注意，在周期d中，不需要设置其间施加高电平电位至信号φ2的周期。
随后，施加高电平电位和低电平电位至信号φ1和信号φ2，使得正常操作周期（周期e）开始。在正常的操作周期（周期e）开始时，信号φ1和信号φ2可具有与先前的正常操作周期（周期a）完成时同样的电位（同样的状态），或可具有周期a完成时的电位的反相电位（下一个状态）。
根据本实施例，晶体管被用作开关元件并且设置有电连接至晶体管的源电极或漏电极的电容器，该晶体管使用具有将被高度纯化的充分低的氢浓度并且具有充分低的载流子浓度的、本征（i型）或实质本征（i型）氧化物半导体作为沟道形成区的半导体材料；因此，有可能实现这样的非易失性锁存电路，其在宽温度范围内操作、并且甚至在高温下稳定操作，并且其中存储的逻辑状态甚至在切断电力时也没有被擦除，或具有充分长的刷新时间和数据保存特性的锁存电路。此外，因为在电容器中积聚的电荷保存为数据，所以与通过剩余极化存储数据的情况相比，能用更小的变化容易地读取数据。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，使用非易施性锁存电路的逻辑电路的功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在接通电力时启动或者在切断电力时终止。
本实施例能够与其它实施例自由组合。
（实施例3）
在本实施例中，将参照图13A和13B来描述作为本公开的发明的实施例的非易失性锁存电路的操作。非易失性锁存电路具有与图11A和图11B中示出的同样的配置，并且其时序图与图12中的不同。
图13A示出在非易失性锁存电路400操作的周期（操作周期）以及非易失性锁存电路400没有操作的周期（非操作周期）期间得到的信号φ1、信号φ2、输入信号IN以及输出信号OUT的电位的时序图的示例。图13A还示出锁存电路400中结点S的电位，施加电源电压VDD的电位至第一元件（第一反相器）412和第二元件（第二反相器）413以及电容器404的另一个电极的电位Vc。
在图13A中，周期a、周期b、周期d以及周期e为在锁存电路400操作的期间的周期（操作周期）：电源电压VDD和电源电压VSS施加至第一元件（第一反相器）412以及第二元件（第二反相器）413。周期c为在锁存电路400没有操作的期间的周期（非操作周期）：停止对第一元件（第一反相器）412和第二元件（第二反相器）413的电源电压供应，并且降低电源电压VDD。周期a和周期e是锁存电路400的正常操作周期，其间高电平电位和低电平电位交替地施加至信号φ1和信号φ2。在电位信号φ1处于高电平时，信号φ2处于低电平，并且在信号φ1的电位处于低电平时，信号φ2的电位处于高电平。即，信号φ1和信号φ2具有反相关系。周期b为直到非操作周期的准备周期。周期b也称为下降周期。周期d为非操作周期之后直到从电力供应开始的操作周期为止的准备周期。周期d也称为上升周期。
在图13A中，周期a和周期b中的操作与图12中的类似。随后，停止供应电源电压至第一元件（第一反相器）412和第二元件（第二反相器）413，以降低电源电压VDD；然后，非操作周期（周期c）开始。在非操作周期中（周期c）中，输入信号IN和输出信号OUT可具有在VDD和VSS之间的任意值。这里，使用氧化物半导体层作为沟道形成区并且具有常断特性和相当低的断态电流的晶体管用作第一晶体管431和第二晶体管432；因此，甚至在已经停止供应电源电压至锁存电路400之后（周期c），在电容器404和第三晶体管421的栅极电容中积聚的电荷（结点S中积聚的电荷）能保持为被保存。因此，在已经停止供应电源电压至锁存电路400之后，能够存储锁存电路400的逻辑状态。注意，在电源电压VDD降低时，由于与电源电压的电容耦合的影响，结点S的电位在某些情况下稍微变化。因为在结点S中积聚的电荷保持为被保存，所以不用说，在重新开始供应电源电压VDD时，结点S的电位恢复至原始电平。
随后，电容器404的另一个电极的电位Vc设置为预定的电位。电位Vc设置为从低电平升高的电位以及在低电平和高电平之间的电位。因此，电容器404的另一个电极的电位Vc的增加被添加至施加到结点S的电位。在该状态（周期d）中，在电源电压施加至第一元件（第一反相器）412和第二元件（第二反相器）413时，通过在电容器404和第三晶体管421的栅极电容中积聚的电荷来确定输出信号OUT的电位。即，能读取写入至电容器404和第三晶体管421的栅极电容的数据（数据读取）。因此，锁存电路的逻辑状态能恢复至非操作周期之前的逻辑状态。
如上所述，在重新开始供应电源电压至第一元件（第一反相器）412以及读取电容器404和第三晶体管421的栅极电容中积聚的电荷（写入的数据）时的定时，电容器404的另一个电极的电位Vc被设置为预定的电位，由此能更稳定地执行数据读取。例如，在长时间停止电力供应的情况下，由于电容器404和第三晶体管421的栅极电容中积聚的电荷量的降低，结点S的电位可能从如图13B所示的高电平电位稍微地偏移，从而可能降低数据读取的稳定性。特别在电容器404和第三晶体管421的栅极电容具有较低的电容时，这样的现象很可能发生。甚至在那种情况下，如图13A和图13B所示，通过设置电容器404的另一个电极的电位Vc至预定的电位，电容器404和第三晶体管421的栅电极的电位能被控制为合适的电位。因此，能稳定地执行数据读取。即，在电容器的尺寸减小时使能够操作，这达到微型化。另外，能进一步增加数据保存周期。
随后，施加高电平电位至信号φ2。在高电平电位施加至信号φ2时，第二晶体管432导通，并且形成反相器循环。在形成反相器循环时，高电平或低电平电位施加至输出信号OUT和结点S，并且然后保存（锁存数据）。
在这时，甚至在结点S的电位从高电平电位或低电平电位稍微地偏移时，重新施加高电平电位或低电平电位；因此，结点S的电位能恢复至偏移之前的电平（也称为重写操作）。在结点S的电位恢复至偏移之前的电平之后（在重写操作之后），Vc的电位恢复至原始电平。
随后，高电平电位和低电平电位施加至信号φ1和信号φ2，从而正常的操作周期（周期e）开始。在正常的操作周期（周期e）开始时，信号φ1和信号φ2可具有与先前的正常操作周期（周期a）完成时同样的电位（同样的状态），或可具有周期a完成时的反相电位（下一个状态）。
根据本实施例，晶体管被用作开关元件并且设置有电连接至晶体管的源电极或漏电极的电容器，该晶体管使用具有将被高度纯化的充分低的氢浓度并且具有充分低的载流子浓度的、本征（i型）或实质本征（i型）氧化物半导体作为沟道形成区的半导体材料；因此，有可能实现这样的非易失性锁存电路，其在宽温度范围内操作、并且甚至在高温下稳定操作，并且其中存储的逻辑状态甚至在切断电力时也没有被擦除，或具有充分长的刷新时间和数据保存特性的锁存电路。此外，因为在电容器中积聚的电荷保存为数据，所以与通过剩余极化存储数据的情况相比，能用更小的变化容易地读取数据。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，使用非易施性锁存电路的逻辑电路的功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在接通电力时启动或者在切断电力时终止。
本实施例能与其它实施例自由地组合。
（实施例4）
在本实施例中，将参照图14来描述本公开的发明的实施例的非易失性锁存电路的配置的示例，该示例不同于图1的示例。图14示出非易失性锁存电路400的配置。
除了没有设置电连接至第一元件（D1）412的输入的电容器（图1中的电容器404）之外，图14中的配置跟图1中的一样。即，图14中示出的非易失性锁存电路400具有循环结构，其中第一元件（D1）412的输出电连接至第二元件（D2）413的输入，并且第二元件（D2）413的输出通过第二晶体管432电连接至第一元件（D1）412的输入。
第一元件（D1）412的输入电连接至通过第一晶体管431施加有输入信号的布线414。第一元件（D1）412的输出电连接至施加有输出信号的布线415。施加有输入信号的布线414为提供有信号的布线，该信号从前一级电路输入至非易失性锁存电路400。施加有输出信号的布线415为提供有信号的布线，该信号从非易失性锁存电路400输出至下一级电路。
在非易失性锁存电路400中，各使用氧化物半导体作为沟道形成区的半导体材料的第一晶体管431和第二晶体管432用作开关元件。第一晶体管431和第二晶体管432能具有类似于实施例1中示出的结构。即，作为第一晶体管431和第二晶体管432，有可能采用晶体管，该晶体管使用氧化物半导体层用于沟道形成区并且具有常断特性和相当低的断态电流。
在上述配置中，包括在非易失性锁存电路中400中的第一元件412包括至少第三晶体管421。第三晶体管421的栅极电连接至第一元件412的输入。即，第三晶体管421的栅极电连接至第二晶体管432的源电极和漏电极之一。此外，第三晶体管421的栅极电连接至第一晶体管431的源电极和漏电极之一。第一晶体管431的源电极和漏电极的另一个电连接至施加有输入信号的布线。第二晶体管432的源电极和漏电极的另一个电连接至第二元件的输出。
第一晶体管431和第二晶体管432能具有在图2A或图2B中示出的结构，取代在图14中示出的结构。
在具有图14中示出的配置的非易失性锁存电路中，数据写入、数据保存以及数据读取能按照以下的方式执行。
如上所述，非易失性锁存电路400具有循环结构，其中第一元件（D1）412的输出电连接至第二元件（D2）413的输入，并且第二元件（D2）413的输出通过第二晶体管432电连接至第一元件（D1）412的输入。第三晶体管421的栅极电容电连接至循环结构中预定的位置。具体地，第三晶体管421的栅极电连接至第一元件（D1）412的输入。按照这种方式，第三晶体管421的栅极电容电连接至非易失性锁存电路400的循环结构中的预定的位置。因此，每次数据被写入至锁存电路时，对应于数据的电荷在第三晶体管421的栅极电容中积聚。换言之，锁存电路400的数据自动地写至非易失性锁存（数据写入）。能类似地执行数据重写。
写入至第三晶体管421栅极电容中的数据，换言之，在第三晶体管421的栅极电容中积聚的电荷，能通过施加电位至第一晶体管431的栅极和第二晶体管432的栅极来保存，从而第一晶体管431和第二晶体管432截止（数据保存）。
这里，用作第一晶体管431和第二晶体管432的晶体管使用氧化物半导体层用于沟道形成区，并且具有常断特性和相当低的断态电流。因此，甚至在已经停止供应电源电压至包括在锁存电路400中的至少第一元件（D1）412和第二元件（D2）413之后，栅极电容中积聚的电荷也能保持为被保存。因此，甚至在已经停止供应电源电压之后，锁存电路400的逻辑状态也能保持为被存储。
第三晶体管421的栅极电容电连接至第一元件（D1）412的输入。因此，在重新开始供应电源电压至锁存电路400的至少第一元件（D1）412之后，通过在第三晶体管421的栅极电容中积聚的电荷来确定输出信号OUT的电位。即，能读取写入至第三晶体管421的栅极电容的数据（数据读入）。
根据本实施例，晶体管被用作开关元件并且设置有电连接至晶体管的源电极或漏电极的电容器，该晶体管使用具有将被高度纯化的充分低的氢浓度并且具有充分低的载流子浓度的、本征（i型）或实质本征（i型）氧化物半导体作为沟道形成区的半导体材料；因此，有可能实现这样的非易失性锁存电路，其在宽温度范围内操作、并且甚至在高温下稳定操作，并且其中存储的逻辑状态甚至在切断电力时也没有被擦除，或具有充分长的刷新时间和数据保存特性的锁存电路。此外，因为在电容器中积聚的电荷保存为数据，所以与通过剩余极化保存数据的情况相比，能用更小的变化容易地读取数据。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，使用非易施性锁存电路的逻辑电路的功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在接通电力时启动或者在切断电力时终止。
本实施例能够与其它实施例自由组合。
（实施例5）
在本实施例中，将参照图15来描述作为本公开的发明的实施例的非易失性锁存电路的配置的示例，其不同于图11A和11B。图15示出非易失性锁存电路400的配置。
图15中的配置与图11A和图11B中的一样，除了不设置连接至结点S的电容器（图11A中的电容器404）之外。
图15示出图14中的锁存电路400的配置的示例，其中第一反相器用作第一元件412而第二反相器用作第二元件413。第一晶体管431和第二晶体管432能具有类似于实施例1中示出的结构。即，作为第一晶体管431和第二晶体管432，有可能使用晶体管，该晶体管使用氧化物半导体层用于沟道形成区并且具有常断特性和相当低的断态电流。
在图15中示出的非易失性锁存电路400具有循环结构，其中第一元件（第一反相器）412的输出电连接至第二元件（第二反相器）413的输入，并且第二元件（第二反相器）413的输出通过第二晶体管432电连接至第一元件（第一反相器）412的输入。
第一元件（第一反相器）412的输入通过第一晶体管431电连接至施加有输入信号的布线414。第一元件（第一反相器）412的输出电连接至施加有输出信号的布线415。施加有输入信号的布线414为提供有信号的布线，该信号从前一级电路输入至非易失性锁存电路400。施加有输出信号的布线415为提供有信号的布线，该信号从非易失性锁存电路400输出至后一级电路。
在非易失性锁存电路400中，各使用氧化物半导体作为沟道形成区的半导体材料的第一晶体管431和第二晶体管432用作开关元件。包括在非易失性锁存电路400中的第一元件（第一反相器）412包括至少第三晶体管421。第三晶体管421的栅极电连接至第一元件（第一反相器）412的输入。即，第三晶体管421的栅极电连接至第二晶体管432的源电极和漏电极之一。此外，第三晶体管421的栅极电连接至第一晶体管431的源电极和漏电极之一。第一晶体管431的源电极和漏电极的另一个电连接至施加有输入信号的布线414。第二晶体管432的源电极和漏电极的另一个电连接至第二元件（第二反相器）413的输出。连接至第一元件（第一反相器）412的输入的结点称为结点S。
第一晶体管431和第二晶体管432能具有图2A或图2B中示出的结构，取代在图15中示出的结构。
非易失性锁存电路400的数据写入、保存以及读取操作与图11A和图11B（图12、图13A和图13B及其描述）中示出的锁存电路400的类似。
根据本实施例，晶体管被用作开关元件并且设置有电连接至晶体管的源电极或漏电极的电容器，该晶体管使用具有将被高度纯化的充分低的氢浓度并且具有充分低的载流子浓度的、本征（i型）或实质本征（i型）氧化物半导体作为沟道形成区的半导体材料；因此，有可能实现这样的非易失性锁存电路，其在宽温度范围内操作、并且甚至在高温下稳定操作，并且其中存储的逻辑状态甚至在切断电力时也没有被擦除，或具有充分长的刷新时间和数据保存特性的锁存电路。此外，因为在电容器中积聚的电荷保存为数据，所以与通过剩余极化存储数据的情况相比，能用更小的变化容易地读取数据。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，使用非易施性锁存电路的逻辑电路的功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在接通电力时启动或者在切断电力时终止。
本实施例能够与其它实施例自由组合。
（实施例6）
在本实施例中，将参照图16A至图16C来描述包括各为本公开的发明的实施例的多个非易失性锁存电路的逻辑电路的配置。
图16A示出包括两个非易失性锁存电路400的逻辑电路的配置。本逻辑电路称为D-FF，并且例如用作CPU或多种逻辑电路中的寄存器。图16B示出非易失性锁存电路400的一部分的配置。
图16A示出图1中的锁存电路400的配置的示例，其中NAND用作第一元件，而拍频反相器用作第二元件。
即，锁存电路400具有循环结构，其中第一元件（NAND）412的输出电连接至第二元件（拍频反相器）413的输入，并且第二元件（拍频反相器）413的输出通过第二晶体管432电连接至第一元件（NAND）412的输入。
第一元件（NAND）412的输入之一电连接至通过第一晶体管431施加有输入信号的布线414。第一元件（NAND）412的输出电连接至施加有输出信号的布线415。第一元件（NAND）412的另一个输入电连接至施加有信号RSTB的布线。时钟信号以及反相时钟信号施加至第二元件（拍频反相器）413。第一晶体管431和第二晶体管432能具有类似于实施例1中示出的结构。即，作为第一晶体管431和第二晶体管432，能够使用晶体管，该晶体管使用氧化物半导体层用于沟道形成区并且具有常断特性和相当低的断态电流。
在非易失性锁存电路中400中，第一晶体管431和第二晶体管432用作开关元件。此外，非易失性锁存电路400包括电连接至第一晶体管431和第二晶体管432的源电极或漏电极的电容器404。即，电容器404的该一个电极电连接至第一晶体管431的源电极和漏电极之一，并且电容器404的一个电极电连接至第二晶体管432的源电极和漏电极之一。第一晶体管431的源电极和漏电极的另一个电连接至施加有输入信号的布线。第二晶体管432的源电极和漏电极的另一个电连接至第二元件的输出。电位Vc施加至电容器404的另一个电极。
在上述配置中，包括在非易失性锁存电路400中的第一元件（NAND）412至少包括如图16B中示出的第三晶体管421。第三晶体管421的栅极电连接至第一元件（NAND）412的输入。即，第三晶体管421的栅极电连接至第二晶体管432的源电极和漏电极之一。此外，第三晶体管421的栅极电连接至第一晶体管431的源电极和漏电极之一。
第一晶体管431和第二晶体管432能具有在图2A或图2B中示出的结构，取代在图16A中示出的结构。
如上所述，在非易失性锁存电路400中，电容器404和第三晶体管421的栅极电容电连接至循环结构中预定的位置。具体地，电容器404的一个电极和第三晶体管421的栅极电连接至第一元件（NAND）412的输入。按照这种方式，电容器404和第三晶体管421的栅极电容电连接至非易失性锁存电路400的循环结构中预定的位置。因此，每次数据被写入至锁存电路，对应于数据的电荷在电容器404和第三晶体管421的栅极电容中积聚。换言之，锁存电路400的数据自动地积聚写入至非易失性锁存（数据写入）。能类似地执行数据重写。
写入至电容器404和第三晶体管421的栅极电容的数据，换言之，在电容器404和第三晶体管421的栅极电容中积聚的电荷，能通过施加电位至第一晶体管431的栅极和第二晶体管432的栅极来保存，由此第一晶体管431和第二晶体管432截止（数据保存）。
这里，用作第一晶体管431和第二晶体管432的晶体管使用氧化物半导体层用于沟道形成区，并且具有常断特性并且相当低的断态电流。因此，甚至在已经停止供应电源电压至包括在锁存电路400中的至少第一元件（NAND）412和第二元件（拍频反相器）413之后，电容器中积聚的电荷能保持为被保存。因此，甚至在已经停止供应电源电压之后，锁存电路400的逻辑状态能保持为被存储。
电容器404和第三晶体管421的栅极电容电连接至第一元件（NAND）412的输入。因此，在重新开始供应电源电压至锁存电路400的至少第一元件（NAND）412之后，输出信号OUT的电位通过在电容器404和第三晶体管421的栅极电容中积聚的电荷来确定。即，能读取写入电容器404和第三晶体管421的栅极电容的数据（数据读取）。
在图16A中示出的逻辑电路包括上述的两个非易失性锁存电路400。非易失性锁存电路400电连接至从前一级电路对其施加有输入信号的电位的布线414。施加有非易失性锁存电路400的输出信号的电位的布线417电连接至施加有非易失性锁存电路400的输入信号的电位的布线416。非易失性锁存电路400电连接至布线415，从该布线415向后一级电路施加有输出信号的电位。
虽然图16A示出其中锁存电路400的数据保存在电容器404和第三晶体管421的栅极电容中的示例，但仅仅能使用第三晶体管421的栅极电容，没有使用另一个电容器（电容器404）。在那种情况下，在锁存电路400中，不需要设置电容器404。
在图16A中示出的锁存电路400中，第二元件（拍频反相器）413可具有图16C中示出的配置。在图16C中的第二元件（拍频反相器）413包括电连接至第二元件（拍频反相器）413的输入和输出的晶体管442和晶体管443，电连接至高电平电源电压VDD的晶体管441，以及电连接至低电平电源电压VSS的晶体管444。晶体管441和晶体管444各作为用于控制电源电压的供应和停止的开关而起作用。时钟信号φ和反相时钟信号φb分别施加至晶体管441的栅极和晶体管444的栅极。
这里，作为包括在图16C中的第二元件（拍频反相器）413中的晶体管441和晶体管444，有可能使用晶体管，该晶体管使用氧化物半导体层用于沟道形成区并且具有常断特性和相当低的断态电流。因此，在使用氧化物半导体作为沟道形成区的半导体材料的晶体管，用作作为用于控制第二元件（拍频反相器）413的电源电压的供应和停止的开关而起作用的晶体管441和晶体管444时，能够中断通过锁存电路400的电流通路。在使用图16C的配置的情况下，在锁存电路中不需要设置第二晶体管432。即，在使用图16C的配置的情况下，第二晶体管432不需要在锁存电路400中设置。
根据本实施例，晶体管被用作开关元件并且设置有电连接至晶体管的源电极或漏电极的电容器，该晶体管使用具有将被高度纯化的充分低的氢浓度并且具有充分低的载流子浓度的、本征（i型）或实质本征（i型）氧化物半导体作为沟道形成区的半导体材料；因此，有可能实现这样的非易失性锁存电路，其在宽温度范围内操作、并且甚至在高温下稳定操作，并且其中存储的逻辑状态甚至在切断电力时也没有被擦除，或具有充分长的刷新时间和数据保存特性的锁存电路。此外，因为在电容器中积聚的电荷保存为数据，所以与通过剩余极化保存数据的情况相比，能用更小的变化容易地读取数据。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，使用非易施性锁存电路的逻辑电路的功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在接通电力时启动或者在切断电力时终止。
这个实施例能够与其它实施例自由组合。
（实施例7）
随后，将参照图17A至图17E来描述使用氧化物半导体、能够用作上述实施例（诸如实施例1或实施例2）中的晶体管402的晶体管的制造方法的另一个示例。在这个实施例中，对于使用高度纯化的氧化物半导体（特别是具有非晶结构）的情况进行详细描述。虽然在以下描述中使用顶栅晶体管作为示例，但是晶体管的结构并不局限于此。
首先，绝缘层202在底部衬底200之上形成。然后，氧化物半导体层206在绝缘层202之上形成（参见图17A）。
在这里，底部衬底200对应于上述实施例中示出的包括下部的晶体管421等的衬底。关于底部衬底200的细节，能够参阅上述实施例。注意，底部衬底200的表面优选地尽可能平坦。为了实现这个方面，表面可经受CMP等，以使得具有5nm或更小、优选地为1nm或更小的峰谷高度，或者2nm或更小、优选地为0.4nm或更小的均方根粗糙度（RMS）。
绝缘层202用作基底，并且能够根据与上述实施例中所示的绝缘层138、保护绝缘层144等相似的方式来形成。关于绝缘层202的细节，能够参阅上述实施例。注意，优选的是形成绝缘层202，以使得包含尽可能少的氢或水。
能够使用以下材料来形成氧化物半导体层206：作为四金属元素氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三金属元素氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二金属元素氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或者In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。
具体地，当不存在电场时，In-Ga-Zn-O基氧化物半导体材料具有充分高的电阻，并且因而能够得到充分低的断态电流。另外，具有高场效应迁移率，In-Ga-Zn-O基氧化物半导体材料适合于半导体器件。
In-Ga-Zn-O基氧化物半导体材料的典型示例由InGaO3（ZnO）m（m>0，并且m不是自然数）来表示。氧化物半导体材料的另一个示例由InMO3（ZnO）m（m>0，并且m不是自然数）来表示，其中M用来代替Ga。在这里，M表示从镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）、钴（Co）等等中选取的金属元素的一种或多种。例如，M能够是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组成只是从晶体结构所得到的示例。
在这个实施例中，通过使用In-Ga-Zn-O基金属氧化物靶的溅射方法来形成具有非晶结构的氧化物半导体层206。
作为用于通过溅射方法来形成氧化物半导体层206的靶，例如，有可能使用组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的靶。此外，也有可能使用组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]的靶或者组成比为In2O3:Ga2O3:ZnO=1:1:4[摩尔比]的靶。
金属氧化物靶中的氧化物半导体的相对密度大于或等于80%，优选地大于或等于95%，并且更优选地大于或等于99.9%。具有高相对密度的金属氧化物靶的使用使得有可能形成具有致密结构的氧化物半导体层206。
其中形成氧化物半导体层206的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或者稀有气体（通常为氩）和氧的混合气氛。具体来说，优选的是使用例如从其中将诸如氢、水、羟基或氢化物的杂质去除到少数ppm或更小（例如，1ppm或更小），优选地为少数ppb或更小的浓度的高纯度气体气氛。
在能够形成氧化物半导体层206时，例如，将衬底保持在控制为降低的压力下的处理室中，并且将衬底加热到100℃至550℃（包括两端）、优选地为200℃至400℃（包括两端）的温度。然后，将去除了氢、水等的溅射气体引入处理室中，同时去除处理室中的水分，由此使用上述靶来形成氧化物半导体层206。通过在加热衬底的同时来形成氧化物半导体层206，能够降低氧化物半导体层206中的杂质。此外，因溅射引起的损坏能够降低。为了去除处理室中的水分，优选地使用吸收型真空泵。例如，能够使用低温泵、离子泵或钛升华泵。也可使用提供有冷阱的涡轮泵。由于从采用低温泵所排空的处理室中去除氢、水等，所以氧化物半导体层206中的杂质浓度能够降低。
氧化物半导体层206能够在例如下列条件下形成：衬底与靶之间的距离为170mm；压力为0.4Pa；直流（DC）功率为0.5kW；以及气氛为氧（100%的氧）、氩（100%的氩）或者氧和氩的混合气氛。注意，优选地使用脉冲直流（DC）电源，因为能够降低灰尘（诸如在膜形成时所形成的粉末物质），并且能够使膜厚度均匀。氧化物半导体层206的厚度为2nm至200nm（包括两端），优选地为5nm至30nm（包括两端）。注意，氧化物半导体层的适当厚度根据使用的氧化物半导体材料、半导体器件的预期目的等等而有所不同；因此，厚度可根据材料、预期目的等等来确定。
注意，在氧化物半导体层206采用溅射方法来形成之前，优选地执行反向溅射，其中通过引入氩气体来生成等离子体，使得去除附在绝缘层202的表面上的物质。在这里，反向溅射是一种方法，其中离子与待处理表面碰撞，使得表面经过修正，与离子与溅射靶碰撞的标准溅射相反。用于使离子与待处理表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛下施加到表面，并且等离子体在衬底附近生成。注意，氮、氦、氧等的气氛可用来代替氩气氛。
随后，氧化物半导体层206通过诸如使用掩模的蚀刻的方法来处理，由此形成岛状氧化物半导体层206a。
可采用干法蚀刻或湿法蚀刻用于蚀刻氧化物半导体层206。不用说，干法蚀刻和湿法蚀刻能够结合使用。蚀刻条件（例如蚀刻气体或蚀刻剂、蚀刻时间和温度）根据材料来适当设置，使得氧化物半导体层能够蚀刻为预期形状。关于蚀刻条件的细节，能够参阅上述实施例。氧化物半导体层206能够根据与上述实施例中用于形成氧化物半导体层的方式相似的方式来蚀刻。关于蚀刻的细节，能够参阅上述实施例。
此后，优选地对氧化物半导体层206a执行热处理（第一热处理）。通过第一热处理，能够去除氧化物半导体层206a中的剩余氢（包括水和羟基），能够对齐氧化物半导体层206a的结构，并且能够降低氧化物半导体层206a中的缺陷。在例如300℃至550℃（包括两端）或者400℃至550℃（包括两端）的温度下执行第一热处理。
热处理能够根据这样的方式来执行：例如使得将底部衬底200引入使用电阻加热元件等的电炉中，并且然后在氮气氛下以450℃加热1小时。在热处理期间，氧化物半导体层206a没有暴露于空气，以防止水或氢的进入。
热处理设备并不局限于电炉，而也有可能使用这样的设备，其用于使用来自诸如加热气体的介质的热传导或热辐射来加热待处理对象。例如，可使用诸如GRTA（气体快速热退火）设备或LRTA（灯快速热退火）设备的RTA（快速热退火）设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，诸如氮或者诸如氩的稀有气体。
例如，作为第一热处理，GRTA过程可按如下所述来执行。将衬底放进惰性气体气氛，加热数分钟，并且从惰性气体气氛中取出。GRTA过程实现短时间的高温热处理。此外，甚至当温度超过衬底的温度上限时，也能够采用GRTA过程，因为热处理能够在短时间执行。
注意，惰性气体气氛在该过程期间可改变成包含氧的气氛。这是因为氧空位所引起的缺陷能够通过在包含氧的气氛下执行第一热处理来降低。
例如，在电炉用于第一热处理的情况下，当热处理温度下降时，气氛会改变。例如，热处理能够在诸如稀有气体（诸如氦、氖或氩）或氮的惰性气体的气氛下（以恒定温度）执行，并且当温度下降时，气体能够改变到包含氧的气氛。作为包含氧的气氛，能够使用氧气或者氧气和氮气的混合气体。
注意，作为惰性气体气氛，优选地是使用这样的气氛，其包含氮或稀有气体（例如氦、氖或氩）作为其主要成分但没有包含水、氢等。例如，引入热处理设备中的氮或者诸如氦、氖或氩的稀有气体的纯度大于或等于6N（99.9999%）、优选地大于或等于7N（99.99999%）（即，杂质浓度小于或等于1ppm，优选地小于或等于0.1ppm）。
在任何情况下，当杂质通过第一热处理来降低以形成i型或实质i型氧化物半导体层206a时，能够实现具有优良性质的晶体管。
注意，还能够对尚未被处理成岛状氧化物半导体层206a的氧化物半导体层206来执行第一热处理。在那种情况下，在第一热处理之后，从加热设备中取出底部衬底200，并且执行光刻步骤。
具有去除氢或水的效果的第一热处理又能够称作脱水处理、脱氢处理等。能够例如在形成氧化物半导体层之后或者在源电极或漏电极堆叠在氧化物半导体层206a之上之后，执行脱水处理或脱氢处理。这种脱水处理或脱氢处理可执行一次或多次。
随后，导电层形成为与氧化物半导体层206a相接触。然后，有选择地蚀刻导电层来形成源电极或漏电极208a和源电极或漏电极208b（参见图17B）。这个步骤与上述实施例中所述的用于形成源电极或漏电极142a等的步骤相似。关于该步骤的细节，能够参阅上述实施例。
随后，形成与氧化物半导体层206a的一部分相接触的栅极绝缘层212（参见图17C）。关于栅极绝缘层212的细节，能够参阅上述实施例中的栅极绝缘层的描述。
在形成栅极绝缘层212之后，第二热处理优选地在惰性气体气氛或氧气氛下执行。热处理在200℃至450℃（包括两端）、优选地在250℃至350℃（包括两端）的温度下执行。例如，热处理可在氮气氛下以250℃执行1小时。第二热处理能够降低晶体管的电特性的变化。在栅极绝缘层212包含氧的情况下，通过将氧提供给氧化物半导体层206a以降低氧化物半导体层206a的氧空位，能够形成i型（本征）或实质i型氧化物半导体层。
注意，虽然在这个实施例中，第二热处理紧接形成栅极绝缘层212之后执行，但是第二热处理的定时并不局限于此。
随后，栅电极214在栅极绝缘层212之上与氧化物半导体层206a重叠的区域中形成（参见图17D）。能够通过在栅极绝缘层212之上形成导电层并且然后有选择地对导电层形成图案，来形成栅电极214。关于栅电极214的细节，能够参阅上述实施例中的栅电极的描述。
随后，层间绝缘层216和层间绝缘层218在栅极绝缘层212和栅电极214之上形成（参见图17E）。能够采用PVD方法、CVD方法等来形成层间绝缘层216和218。层间绝缘层216和218能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽的无机绝缘材料的材料来形成。注意，虽然在这个实施例中使用层间绝缘层216和层间绝缘层218的叠层结构，但是本公开的发明的实施例并不局限于这一实施例。也能够使用单层结构或者三层或更多层的叠层结构。
注意，层间绝缘层218优选地形成为使得具有平坦表面。这是因为当层间绝缘层218形成为使得具有平坦表面时，电极、布线等能够在层间绝缘层218之上有利地形成。
通过上述步骤，完成使用高度纯化氧化物半导体层206a的晶体管250。
图17E所示的晶体管250包括：氧化物半导体层206a，隔着绝缘层202设置在底部衬底200之上；电连接到氧化物半导体层206a的源电极或漏电极208a和源电极或漏电极208b；覆盖氧化物半导体层206a、源电极或漏电极208a和源电极或漏电极208b的栅极绝缘层212；栅极绝缘层212之上的栅电极214；栅极绝缘层212和栅电极214之上的层间绝缘层216；以及层间绝缘层216之上的层间绝缘层218。
在这个实施例所示的晶体管250中，氧化物半导体层206a经过高度纯化。因此，氧化物半导体层206a中的氢浓度小于或等于5×1019/cm3，优选地小于或等于5×1018/cm3，更优选地小于或等于5×1017/cm3，以及进一步优选地小于或等于1×1016/cm3。另外，与典型硅晶圆的载流子密度（大约为1×1014/cm3）相比，氧化物半导体层206a的载流子密度充分低（例如小于1×1012/cm3，优选地小于1×1011/cm3）。因此，能够得到充分低的断态电流。例如，在漏极电压VD为+1V或+10V并且栅极电压VG的范围是从-5V至-20V的情况下，断态电流在室温下小于或等于1×10-13A。此外，上述晶体管具有常断晶体管的特性。因此，当栅电极与源电极之间的电压大约为0V时得到的断态电流、即泄漏电流比使用硅的晶体管的泄漏电流要小许多。例如，在室温下每单位沟道宽度的泄漏电流小于或等于10aA/μm。
以这种方式，通过使用高度纯化成本征的氧化物半导体层206a，晶体管的断态电流能够充分降低。
在这个实施例中，虽然晶体管250用作上述实施例中所示的晶体管402，但是本公开的发明无需被理解为局限于那种情况。例如，当氧化物半导体的电特征充分增加时，氧化物半导体能够用于包括集成电路中包含的晶体管的所有晶体管。在这种情况下，不一定采用上述实施例中所示的叠层结构，并且半导体器件能够使用例如诸如玻璃衬底的衬底来形成。
这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当组合。
（实施例8）
随后，将参照图18A至图18E来描述使用氧化物半导体、能够用作上述实施例（诸如实施例1或实施例2）中的晶体管402的晶体管的制造方法的另一个示例。在这个实施例中，对于以下情况进行详细描述：作为氧化物半导体层，使用具有结晶区的第一氧化物半导体层，以及通过从第一氧化物半导体层的结晶区的晶体生长来得到的第二氧化物半导体层。虽然在以下描述中使用顶栅晶体管作为示例，但是晶体管的结构并不局限于此。
首先，绝缘层302在底部衬底300之上形成。随后，第一氧化物半导体层在绝缘层302之上形成，并且然后经过第一热处理，使得至少包括第一氧化物半导体层的表面的区域结晶，由此形成第一氧化物半导体层304（参见图18A）。
在这里，底部衬底300对应于上述实施例中示出的、包括下部的晶体管421等的衬底。关于底部衬底300的细节，能够参阅上述实施例。注意，底部衬底300的表面的平面度在这个实施例中特别重要，因为它对于均匀晶体生长是不可缺少的。为了得到具有优选结晶度的氧化物半导体层，底部衬底300的表面可具有1nm或更小、优选地为0.2nm或更小的峰谷高度，或者0.5nm或更小、优选地为0.1nm或更小的均方根粗糙度（RMS）。
绝缘层302用作基底，并且能够根据与用于形成上述实施例中所示的绝缘层138、保护绝缘层144等的方式相似的方式来形成。关于绝缘层302的细节，能够参阅上述实施例。注意，优选的是形成绝缘层302，以使得包含尽可能少的氢或水。
第一氧化物半导体层304能够根据与上述实施例中所示的氧化物半导体层206相似的方式来形成。关于第一氧化物半导体层304及其制造方法的细节，能够参阅上述实施例。注意，在这个实施例中，第一氧化物半导体层304通过第一热处理来有意结晶；因此，第一氧化物半导体层304优选地使用易于引起结晶的金属氧化物靶来形成。例如，能够使用ZnO。此外，还优选的是使用In-Ga-Zn-O基氧化物，其中，金属元素（In、Ga、Zn）中的Zn的比例大于或等于60%，因为包含高浓度的Zn的In-Ga-Zn-O基氧化物易于结晶。第一氧化物半导体层304的厚度优选地为3nm至15nm（包括两端），并且在这个实施例中例如为5nm。注意，氧化物半导体层304的适当厚度根据使用的氧化物半导体材料、半导体器件的预期目的等等而有所不同；因此，厚度可根据材料、预期目的等等来确定。
第一热处理在450℃至850℃（包括两端）、优选地在550℃至750℃（包括两端）的温度下执行。第一热处理的时间优选地为1分钟至24小时（包括两端）。温度和时间根据氧化物半导体的种类或组成比而有所不同。另外，优选地在没有包含氢或水的气氛（诸如充分去除了水的氮、氧或稀有气体（例如氦、氖或氩）的气氛）下执行第一热处理。
作为热处理设备，不仅仅有可能使用电炉，而且有可能使用这样的设备，其用于使用来自诸如加热气体的介质的热传导或热辐射来加热待处理对象。例如，能够使用诸如GRTA（气体快速热退火）设备或LRTA（灯快速热退火）设备的RTA（快速热退火）设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，诸如氮或者诸如氩的稀有气体。
通过上述第一热处理，使至少包括第一氧化物半导体层的表面的区域结晶。结晶区根据这样的方式来形成：使得晶体生长从第一氧化物半导体层的表面朝第一氧化物半导体层的内部进行。注意，在一些情况下，结晶区包括平均厚度为2nm至10nm（包括两端）的板状晶体。在一些情况下，结晶区还包括一种晶体，该晶体具有与氧化物半导体层的表面基本上平行的a-b表面，并且其中c轴沿基本上以垂直于氧化物半导体层的表面的方向来定向。在这里，“基本上平行的方向”表示平行方向的±10°之内的方向，而“基本上垂直的方向”表示垂直方向的±10°之内的方向。
通过其中形成结晶区的第一热处理，优选地去除第一氧化物半导体层中的氢（包括水或羟基）。为了去除氢等，可在具有6N（99.9999%）或以上的纯度（即，杂质浓度小于或等于1ppm）、更优选地为7N（99.99999%）或以上的纯度（即，杂质浓度小于或等于0.1ppm）的氮、氧或稀有气体（例如氦、氖或氩）的气氛下执行第一热处理。备选地，第一热处理可在包含20ppm或更小、优选地为1ppm或更小的H2O的超干空气中执行。
此外，通过其中形成结晶区的第一热处理，优选地将氧提供给第一氧化物半导体层。能够通过例如将热处理的气氛改变成氧气氛，来将氧提供给第一氧化物半导体层。
这个实施例中的第一热处理如下所述：通过在氮气氛下以700℃进行1小时的热处理，从氧化物半导体层中去除氢等，并且然后将气氛改变成氧气氛，使得将氧提供给第一氧化物半导体层的内部。注意，第一热处理的主要目的是形成结晶区；因此，用于去除氢等的热处理或者用于提供氧的处理可单独执行。例如，能够在用于去除氢等的热处理和用于提供氧的处理之后执行用于结晶的热处理。
通过这种第一热处理，形成结晶区，去除氢（包括水和羟基）等，并且能够得到提供有氧的第一氧化物半导体层304。
随后，在至少在其表面上包括结晶区的第一氧化物半导体层304之上形成第二氧化物半导体层305（参见图18B）。
第二氧化物半导体层305能够根据与用于形成上述实施例中所示的氧化物半导体层206的方式相似的方式来形成。关于第二氧化物半导体层305及其制造方法的细节，能够参阅上述实施例。注意，第二氧化物半导体层305优选地形成为比第一氧化物半导体层304要厚。此外，第二氧化物半导体层305优选地形成为使得第一氧化物半导体层304和第二氧化物半导体层305的总厚度为3nm至50nm（包括两端）。注意，氧化物半导体层的适当厚度根据使用的氧化物半导体材料、半导体器件的预期目的等等而有所不同；因此，厚度可根据材料、预期目的等等来确定。
优选地使用具有相同主要成分并且还在结晶之后具有密集晶格常数（晶格失配小于或等于1%）的材料，来制成第二氧化物半导体层305和第一氧化物半导体层304。这是因为，在第二氧化物半导体层305的结晶中，在使用具有相同主要成分的材料的情况下晶体生长易于从第一氧化物半导体层304的结晶区进行。另外，具有相同主要成分的材料的使用实现良好的界面物理特性或电特性。
注意，在期望的膜质量通过结晶来得到的情况下，第二氧化物半导体层305可使用这样的材料来形成，该材料具有与第一氧化物半导体层304的材料的主要成分不同的主要成分。
随后，对第二氧化物半导体层305执行第二热处理，由此晶体生长从第一氧化物半导体层304的结晶区进行，并且形成第二氧化物半导体层306（参见图18C）。
第二热处理在450℃至850℃（包括两端）、优选地在600℃至700℃（包括两端）的温度下执行。第二热处理的时间为1分钟至100小时（包括两端），优选地为5小时至20小时（包括两端），并且通常为10小时。注意，第二热处理还优选地在没有包含氢或水的气氛下执行。
气氛的细节和第二热处理的效果与第一热处理相似。能够使用的热处理设备也与第一热处理的设备相似。例如，在第二热处理中，电炉的内部在温度上升时填充有氮气氛，以及电炉的内部在温度下降时填充有氧气氛，由此能够在氮气氛下去除氢等，并且能够在氧气氛下提供氧。
通过上述第二热处理，晶体生长能够从第一氧化物半导体层304的结晶区进行到整个第二氧化物半导体层305，使得能够形成第二氧化物半导体层306。另外，有可能形成从其中去除了氢（包括水和羟基）等并且向其提供了氧的第二氧化物半导体层306。此外，第一氧化物半导体层304的结晶区的取向能够通过第二热处理来改进。
例如，在In-Ga-Zn-O基氧化物半导体材料用于第二氧化物半导体层306的情况下，例如第二氧化物半导体层306能够包括由InGaO3（ZnO）m（m>0，并且m不是自然数）所表示的晶体、由In2Ga2ZnO7（In:Ga:Zn:O=2:2:1:7）所表示的晶体等。这类晶体通过第二热处理来定向，使得c轴处于基本上垂直于第二氧化物半导体层306的表面的方向。
在这里，上述晶体包括In、Ga和Zn的任一种，并且能够被认为具有与a轴和b轴平行的多层的堆叠结构。具体来说，上述晶体具有其中包含In的层和没有包含In的层（包含Ga或Zn的层）的层沿c轴方向堆叠的结构。
在In-Ga-Zn-O基氧化物半导体晶体中，包含In的层、即沿平行于a轴和b轴的方向的层具有良好的导电率。这是因为In-Ga-Zn-O基氧化物半导体晶体中的导电主要由In来控制，并且In原子的5s轨道与相邻In原子的5s轨道重叠，使得形成载流子通路。
此外，在第一氧化物半导体层304在与绝缘层302的界面处包括非晶区的情况下，通过第二热处理，在一些情况下晶体生长从第一氧化物半导体层304的表面上形成的结晶区朝第一氧化物半导体层的底部进行，以便使非晶区结晶。注意，在一些情况下，取决于绝缘层302的材料、热处理条件等，有非晶区剩余。
在第一氧化物半导体层304和第二氧化物半导体层305使用具有相同主要成分的氧化物半导体材料来制成的情况下，如图18C所示，在一些情况下，第一氧化物半导体层304和第二氧化物半导体层306具有相同的晶体结构。因此，虽然在图18C中由虚线表示，但是第一氧化物半导体层304与第二氧化物半导体层306之间的边界在一些情况下无法区分，使得第一氧化物半导体层304和第二氧化物半导体层306能够被认为是同一层。
随后，第一氧化物半导体层304和第二氧化物半导体层306采用诸如使用掩模的蚀刻的方法来处理，由此形成岛状第一氧化物半导体层304a和岛状第二氧化物半导体层306a（参见图18D）。
可采用干法蚀刻或湿法蚀刻来蚀刻第一氧化物半导体层304和第二氧化物半导体层306。不用说，干法蚀刻和湿法蚀刻能够结合使用。蚀刻条件（例如蚀刻气体或蚀刻剂、蚀刻时间和温度）根据材料来适当设置，使得氧化物半导体层能够蚀刻为预期形状。第一氧化物半导体层304和第二氧化物半导体层306能够根据与上述实施例中所示的用于蚀刻氧化物半导体层的方式相似的方式来蚀刻。关于蚀刻的细节，能够参阅上述实施例。
成为沟道形成区的氧化物半导体层的区域优选地具有平坦表面。例如，第二氧化物半导体层的表面优选地在与栅电极重叠的区域（沟道形成区）中具有1nm或更小（更优选地为0.2nm或更小）的峰谷高度。
随后，导电层形成为与第二氧化物半导体层306a相接触。然后，源电极或漏电极308a和源电极或漏电极308b通过有选择地蚀刻导电层来形成（参见图18D）。源电极或漏电极308a和源电极或漏电极308b能够根据与上述实施例中所示的用于形成源电极或漏电极142a和源电极或漏电极142b的方式相似的方式来形成。关于源电极或漏电极308a和源电极或漏电极308b的细节，能够参阅上述实施例。
在图18D所示的步骤中，在一些情况下，使第一氧化物半导体层304a和第二氧化物半导体层306a的侧表面上的晶体层进入非晶状态，该晶体层与源电极或漏电极308a和源电极或漏电极308b相接触。
随后，形成与第二氧化物半导体层306a的一部分相接触的栅极绝缘层312。能够采用CVD方法、溅射方法来形成栅极绝缘层312。然后，栅电极314在栅极绝缘层312之上与第一氧化物半导体层304a和第二氧化物半导体层306a重叠的区域中形成。此后，层间绝缘层316和层间绝缘层318在栅极绝缘层312和栅电极314之上形成（参见图18E）。栅极绝缘层312、栅电极314、层间绝缘层316和层间绝缘层318能够根据与上述实施例中所示的用于形成栅极绝缘层等的方式相似的方式来形成。关于栅极绝缘层312、栅电极314、层间绝缘层316和层间绝缘层318的细节，能够参阅上述实施例。
在形成栅极绝缘层312之后，第三热处理优选地在惰性气体气氛或氧气氛下执行。第三热处理在200℃至450℃（包括两端）、优选地在250℃至350℃（包括两端）的温度下执行。例如，热处理可在氧气氛下以250℃执行1小时。第三热处理能够降低晶体管的电特性的变化。在栅极绝缘层312包含氧的情况下，通过将氧提供给第二氧化物半导体层306a以降低第二氧化物半导体层306a的氧空位，能够形成i型（本征）或实质i型氧化物半导体层。
注意，虽然在这个实施例中，第三热处理在形成栅极绝缘层312之后执行，但是第三热处理的定时并不局限于此。此外，在氧通过诸如第二热处理的其它处理来提供给第二氧化物半导体层的情况下，可省略第三热处理。
能够通过在栅极绝缘层312之上形成导电层并且然后有选择地对导电层形成图案，来形成栅电极314。关于栅电极314的细节，能够参阅上述实施例中的栅电极的描述。
能够采用PVD方法、CVD方法等来形成层间绝缘层316和层间绝缘层318。层间绝缘层316和层间绝缘层318能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽的无机绝缘材料的材料来形成。注意，虽然在这个实施例中使用层间绝缘层316和层间绝缘层318的叠层结构，但是本公开的发明的实施例并不局限于这一实施例。也能够使用单层结构或者包括三层或更多层的叠层结构。
注意，层间绝缘层318优选地形成为使得具有平坦表面。这是因为当层间绝缘层318形成为具有平坦表面时，电极、布线等能够在层间绝缘层318之上有利地形成。
通过上述步骤，完成晶体管350。晶体管350使用第一氧化物半导体层304a，以及第二氧化物半导体层306a，其通过从第一氧化物半导体层304a的结晶区的晶体生长来得到。
图18E所示的晶体管350包括：第一氧化物半导体层304a，隔着绝缘层302设置在底部衬底300之上；设置在第一氧化物半导体层304a之上的第二氧化物半导体层306a；电连接到第二氧化物半导体层306a的源电极或漏电极308a和源电极或漏电极308b；覆盖第二氧化物半导体层306a、源电极或漏电极308a和源电极或漏电极308b的栅极绝缘层312；栅极绝缘层312之上的栅电极314；栅极绝缘层312和栅电极314之上的层间绝缘层316；以及层间绝缘层316之上的层间绝缘层318。
在这个实施例所示的晶体管350中，第一氧化物半导体层304a和第二氧化物半导体层306a经过高度纯化。因此，第一氧化物半导体层304a和第二氧化物半导体层306a中的氢浓度小于或等于5×1019/cm3，优选地小于或等于5×1018/cm3，更优选地小于或等于5×1017/cm3，以及进一步优选地小于或等于1×1016/cm3。另外，与典型硅晶圆的载流子密度（大约为1×1014/cm3）相比，第一氧化物半导体层304a和第二氧化物半导体层306a的载流子密度充分低（例如小于1×1012/cm3，优选地小于1×1011/cm3）。因此，能够得到充分低的断态电流。例如，当漏极电压VD为+1V或+10V并且栅极电压VG的范围是从-5V至-20V时，在室温下断态电流小于或等于1×10-13A。此外，上述晶体管350具有常断晶体管的特性。因此，当栅电极与源电极之间的电压大约为0V时得到的断态电流、即泄漏电流比使用硅的晶体管的泄漏电流要小许多。例如，在室温下每单位沟道宽度的泄漏电流小于或等于10aA/μm。
以这种方式，通过使用被高度纯化成本征的第一氧化物半导体层304a和第二氧化物半导体层306a，晶体管的断态电流能够充分降低。
此外，在这个实施例中，作为氧化物半导体层，使用具有结晶区的第一氧化物半导体层304a，以及第二氧化物半导体层306a，其通过从第一氧化物半导体层304a的结晶区的晶体生长来得到。因此，能够增加场效应迁移率，并且能够实现具有良好电特性的晶体管。
注意，在这个实施例中，虽然晶体管350用作上述实施例中所示的晶体管402，但是本公开的发明无需被理解为局限于那种情况。例如，这个实施例中所示的晶体管350使用具有结晶区的第一氧化物半导体层304a，以及第二氧化物半导体层306a，其通过从第一氧化物半导体层304a的结晶区的晶体生长来得到，并且因而具有高场效应迁移率。因此，氧化物半导体能够用于包括集成电路中包含的晶体管的所有晶体管。在这种情况下，不一定采用上述实施例中所示的叠层结构，并且半导体器件能够使用例如诸如玻璃衬底的衬底来形成。
这个实施例中所示的结构、方法等能够与其它实施例中所示的任意结构、方法等适当组合。
（实施例9）
在这个实施例中，将参照图19A至图19F来描述提供有使用在上述实施例中得到的非易失性锁存电路的半导体器件的电子装置的示例。提供有使用在上述实施例中得到的非易失性锁存电路的半导体器件的电子装置具有优良特性，这是常规技术中无法看到的。因此，借助于包括非易失性锁存电路的半导体器件，能够提供具有新结构的电子装置。注意，使用根据上述实施例的非易失性锁存电路的半导体器件被集成为安装在电路板等之上，并且然后置于各电子装置内。
图19A示出膝上型个人计算机，其设置有使用根据上述实施例的非易失性锁存电路的半导体器件，并且包括主体1301、壳体1302、显示部分1303、键盘1304等。当根据本公开的发明的半导体器件应用于个人计算机时，能够提供高性能个人计算机。
图19B示出便携数字助理（PDA），其设置有根据上述实施例的使用非易失性锁存电路的半导体器件。主体1311包括显示部分1313、外部接口1315、操作键1314等。此外，指示笔（stylus）1312作为操作PDA的配件来提供。当将根据本公开的发明的半导体器件应用于个人数字助理（PDA）时，能够提供高性能的个人数字助理（PDA）。
图19C示出电子书阅读器1320，作为设置有使用根据上述实施例的非易失性锁存电路的半导体器件的电子纸的示例。电子书阅读器1320包括两个壳体：壳体1321和壳体1323。壳体1321通过铰链1337与壳体1323相结合，使得电子书阅读器1320能够使用铰链1337作为轴来开启和闭合。利用这种结构，电子书阅读器1320能够用作纸书。
壳体1321包括显示部分1325，以及壳体1323包括显示部分1327。显示部分1325和显示部分1327可显示一幅图像或不同图像。例如，利用显示不同图像的结构，文本能够在右显示部分（图19C中的显示部分1325）显示，并且图像能够在左显示部分（图19C中的显示部分1327）显示。
图19C示出壳体1321中设置有操作部分等的示例。例如，壳体1321包括电源开关1331、操作键1333以及扬声器1335等。能够用操作键1333翻页。注意，键盘、指示装置等也可设置在其上设置有显示部分的壳体的表面。此外，外部连接端子（诸如耳机端子、USB端子、或者能够连接到AC适配器和诸如USB线缆的各种线缆的端子）、记录介质插入部分等等可设置在壳体的背面或侧表面上。电子书阅读器1320可具有作为电子词典的功能。
另外，电子书阅读器1320可具有能够无线传送和接收数据的配置。通过无线通信，能够从电子书籍服务器购买和下载期望的书籍数据等等。
注意，电子纸能够应用到显示信息的多种领域中的装置。例如，电子纸能够用于海报、诸如火车的车辆中的广告和诸如信用卡的各种卡上的显示以及电子书阅读器。当根据本公开的发明的半导体器件应用于电子纸时，能够提供高性能的电子纸。
图19D示出蜂窝电话，其设置有使用根据任意上述实施例的非易失性锁存电路的半导体器件。蜂窝电话包括两个壳体：壳体1340和壳体1341。壳体1341包括显示面板1342、扬声器1343、话筒1344、指示装置1346、摄像机镜头1347、外部连接端子1348等。壳体1341还包括用于为蜂窝电话充电的太阳能电池1349、外部存储器插槽1350等。此外，天线内置于壳体1341中。
显示面板1342具有触摸屏功能。显示为图像的多个操作键1345在图19D中由虚线示出。注意，蜂窝电话包括用于将从太阳能电池1349输出的电压增加到各电路所需的电压的升压电路。除了上述结构之外，蜂窝电话也可包括非接触式IC芯片、小记录装置等。
显示面板1342的显示取向根据使用模式适当地发生变化。此外，由于摄像机镜头1347设置在与显示面板1342相同的表面上，所以蜂窝电话能够用作视频电话。扬声器1343和话筒1344能够用于视频电话呼叫、记录和播放声音等以及语音呼叫。此外，如同图19D中那样展开的壳体1340和壳体1341能够滑动成相互重叠。因此，蜂窝电话能够采取供便携使用的适当尺寸。
外部连接端子1348能够连接到AC适配器或诸如USB缆线的各种缆线，由此蜂窝电话能被充电或者能够执行数据通信。此外，当将记录介质插入外部存储器插槽1350时，大量数据能够被保存和移动。除了上述功能之外，还可提供红外通信功能、电视接收功能等。当根据本公开的发明的半导体器件应用于蜂窝电话时，能够提供高性能的蜂窝电话。
图19E示出数码相机，其设置有使用根据上述实施例的非易失性锁存电路的半导体器件。数码相机包括主体1361、显示部分（A）1367、目镜部分1363、操作开关1364、显示部分（B）1365、电池1366等。当根据本公开的发明的半导体器件应用于数码相机时，能够提供高性能的数码相机。
图19F示出电视机，其设置有使用根据上述实施例的非易失性锁存电路的半导体器件。在电视装置1370中，壳体1371包括显示部分1373。图像能够在显示部分1373上显示。注意在这里，壳体1371由支架1375来支承。
电视机1370能够通过壳体1371的操作开关或者单独设置的遥控器1380进行操作。频道和音量能够通过遥控器1380的操作键1379来控制，使得能够控制显示部分1373上显示的图像。此外，遥控器1380能够设置有显示部分1377，用于显示从遥控器1380输出的数据。
注意，电视机1370优选地设置有接收器、调制解调器等。通过接收器，能够接收一般电视广播。此外，当电视机通过有线或无线经由调制解调器连接到通信网络时，能够执行单向（从发送器到接收器）或双向（在发送器与接收器之间、接收器之间等）数据通信。当根据本公开的发明的半导体器件应用于电视机时，能够提供高性能的电视机。
这个实施例中所示的结构、方法等能够与其它实施例中所示的任意结构、方法等适当组合。
本申请基于2009年12月18日向日本专利局提交的日本专利申请序号2009-288146，通过引用将其完整内容结合于此。

Claims (15)

1.一种半导体装置，包括：
第一晶体管；
包含第三晶体管的第一电路；以及
第二电路，
其中，所述第一电路的输出电连接到所述第二电路的输入，并且所述第二电路的输出电连接到所述第一电路的输入，
所述第一电路的所述输入电连接到经由所述第一晶体管施加有输入信号的布线，并且所述第一电路的所述输出电连接到施加有输出信号的布线，
所述第一晶体管的源电极和漏电极中的一个电连接到所述第三晶体管的栅电极，并且所述第一晶体管的所述源电极和所述漏电极中的另一个电连接到施加有所述输入信号的所述布线，
绝缘层设置在所述第三晶体管上，
所述第一晶体管设置在所述绝缘层上，
所述第一晶体管包括具有结晶的氧化物半导体层，以及
所述结晶的c轴沿基本上垂直于所述氧化物半导体层的表面的方向来定向。
2.根据权利要求1所述的半导体装置，其中，存储在所述第三晶体管的栅极电容中的数据由所述第一晶体管保存。
3.一种半导体装置，包括：
第一晶体管；
包含第三晶体管的第一电路；
第二电路；以及
电容器，
其中，所述第一电路的输出电连接到所述第二电路的输入，并且所述第二电路的输出电连接到所述第一电路的输入，
所述第一电路的所述输入电连接到经由所述第一晶体管施加有输入信号的布线，并且所述第一电路的所述输出电连接到施加有输出信号的布线，
所述第一晶体管的源电极和漏电极中的一个电连接到所述第三晶体管的栅电极，并且所述第一晶体管的所述源电极和所述漏电极中的另一个电连接到施加有所述输入信号的所述布线，
绝缘层设置在所述第三晶体管上，
所述第一晶体管设置在所述绝缘层上，
所述第一晶体管包括具有结晶的氧化物半导体层，
所述结晶的c轴沿基本上垂直于所述氧化物半导体层的表面的方向来定向，以及
所述第一晶体管的所述源电极和所述漏电极中的所述一个电连接到所述电容器的一个电极。
4.根据权利要求3所述的半导体装置，其中，存储在所述电容器和所述第三晶体管的栅极电容中的数据由所述第一晶体管保存。
5.根据权利要求1或3所述的半导体装置，还包括第二晶体管，
其中，所述第二晶体管的源电极和漏电极中的一个电连接到所述第三晶体管的所述栅电极，以及
所述第二晶体管的所述源电极和所述漏电极中的另一个电连接到所述第二电路的所述输出。
6.一种半导体装置，包括：
包含第三晶体管的第一电路；
第二电路；
第二晶体管；以及
电容器，
其中，所述第一电路的输出电连接到所述第二电路的输入，
所述第二电路的输出电连接到所述第一电路的输入，
所述第一电路的所述输入电连接到施加有输入信号的布线，
所述第一电路的所述输出电连接到施加有输出信号的布线，
所述第二晶体管的源电极和漏电极中的一个电连接到所述第二电路的所述输出，
所述第二晶体管的所述源电极和所述漏电极中的另一个电连接到所述第三晶体管的栅电极和所述电容器的一个电极，
所述第二晶体管包括具有结晶的氧化物半导体层，以及
所述结晶的c轴沿基本上垂直于所述氧化物半导体层的表面的方向来定向。
7.根据权利要求6所述的半导体装置，其中，存储在所述电容器和所述第三晶体管的栅极电容中的数据由所述第二晶体管保存。
8.一种半导体装置，包括：
第一晶体管；
包含第三晶体管的第一电路；
第二电路；
第二晶体管；以及
电容器，
其中，所述第一电路的输出电连接到所述第二电路的输入，
所述第二电路的输出电连接到所述第一电路的输入，
所述第一电路的所述输入电连接到经由所述第一晶体管施加有输入信号的布线，
所述第一电路的所述输出电连接到施加有输出信号的布线，
所述第二晶体管的源电极和漏电极中的一个电连接到所述第二电路的所述输出，
所述第二晶体管的所述源电极和所述漏电极中的另一个电连接到所述第三晶体管的栅电极和所述电容器的一个电极，
所述第一晶体管的源电极和漏电极中的一个电连接到所述第三晶体管的所述栅电极，
所述第一晶体管的所述源电极和所述漏电极中的另一个电连接到施加有所述输入信号的所述布线，
所述第一晶体管和所述第二晶体管的每个包括具有结晶的氧化物半导体层，以及
所述结晶的c轴沿基本上垂直于所述氧化物半导体层的表面的方向来定向。
9.根据权利要求8所述的半导体装置，其中，存储在所述电容器和所述第三晶体管的栅极电容中的数据由所述第一晶体管和所述第二晶体管保存。
10.根据权利要求6或8所述的半导体装置，
其中，绝缘层设置在所述第三晶体管上，以及
所述第二晶体管设置在所述绝缘层上。
11.根据权利要求1、3、6和8的任一项所述的半导体装置，其中，所述氧化物半导体包括铟、镓和锌。
12.根据权利要求1、3、6和8的任一项所述的半导体装置，其中，所述第一电路是第一反相器并且所述第二电路是第二反相器。
13.根据权利要求1、3、6和8的任一项所述的半导体装置，其中，所述第一电路是NAND并且所述第二电路是拍频反相器。
14.根据权利要求1、3、6和8的任一项所述的半导体装置，其中，所述第三晶体管的沟道形成区包括硅。
15.根据权利要求1、3、6和8的任一项所述的半导体装置，其中，所述第三晶体管的沟道形成区包括多晶硅。
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