TW201639299A - 非依電性閂鎖電路及邏輯電路，及使用非依電性閂鎖電路之半導體裝置 - Google Patents

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Abstract

提供非依電性閂鎖電路及使用非依電性閂鎖電路的半導體裝置。閂鎖電路具有迴路結構，其中，第一元件的輸出電連接至第二元件的輸入及第二元件的輸出經由第二電晶體電連接至第一元件的輸入。以氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，設置電容器以電連接至電晶體的源極電極或汲極電極，因而固持閂鎖電路的資料，以及因此形成非依電性閂鎖電路。

Description

非依電性閂鎖電路及邏輯電路，及使用非依電性閂鎖電路之半導體裝置
本發明係關於非依電性邏輯電路、及使用非依電性邏輯電路的半導體裝置，在非依電性邏輯電路中，即使當電力關閉時，儲存的邏輯狀態未被抹拭。特別地，本發明係關於非依電性閂鎖電路及使用其的半導體裝置。
已有包含非依電性邏輯電路的積體電路被提出；在積體電路中，邏輯電路具有「非依電性」特徵，亦即，即使當電力關閉時，邏輯的電路的記憶體未被抹拭。舉例而言，已提出使用鐵電元件的非依電性閂鎖電路作為非依電性邏輯電路(專利文獻1)。
[參考文獻]
[專利文獻1]PCT國際公開號2003/044953
但是，使用鐵電元件的非依電性閂鎖電路具有重寫次數的可靠度及電壓降低等問題。此外，鐵電元件由施加至元件的電場極化，以及藉由餘留的極化來儲存資料。但是，當餘留的極化小時，變異的影響變大或是需要高準確度的讀取電路。
慮及上述問題，本發明的實施例之目的是提供非依電性閂鎖電路及使用非依電性閂鎖電路的半導體裝置。
本發明的一實施例是具有迴路結構的非依電性電路，其中，第一元件的輸出電連接至第二元件的輸入，以及，第二元件的輸出經由第二電晶體而電連接至第一元件的輸入。以使用氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，設置電容器以電連接至電晶體的源極電極或汲極電極，因而固持非依電性電路的資料，因而形成非依電性閂鎖電路。使用氧化物半導體之電晶體允許固持寫入至電容器的資料。電容器電連接至閂鎖電路的迴路結構中之預定的位置。因此，非依電性閂鎖電路具有對應於非依電性電路的資料之電荷自動地累積於電容器中以致於執行資料寫入之配置。
換言之，本發明的一實施例是非依電性電路，其中，以均使用氧化物半導體作為通道形成區的半導體材料的第一電晶體和第二電晶體作為切換元件，非依電性電路包含電容器，電容器電連接至第一電晶體的源極電極和汲極電極之一以及第二電晶體的源極電極和汲極電極之一。非依電性電路具有迴路結構，其中，第一元件的輸出電連接至 第二元件的輸入，以及，第二元件的輸出經由第二電晶體而電連接至第一元件的輸入。第一元件的輸入電連接至佈線，輸入訊號經由第一電晶體施加至所述佈線。第一元件的輸出電連接至被施加輸出訊號的佈線。亦即，第一電晶體設於被施予輸入訊號的佈線與第一元件的輸入之間，以及，第二電晶體設於第二元件的輸出與第一元件的輸入之間。
在上述結構中，電容器的一電極連接至第二電晶體的源極電極和汲極電極之一、以及第一元件的輸入。電容器的一電極也電連接至第一電晶體的源極電極和汲極電極之一。第二電晶體的源極電極和汲極電極中之另一者電連接至第二元件的輸出。第一電晶體的源極電極和汲極電極中之另一者電連接至被施予輸入訊號的佈線。
在上述結構中，第一元件包含至少第三電晶體。第三電晶體的閘極電連接至第一元件的輸入，以及，第三電晶體的閘極電連接至第二電晶體的源極電極和汲極電極之一。此外，第三電晶體的閘極電連接至第一電晶體的源極電極和汲極電極之一。
在上述結構中，使用第二電晶體與第一元件的輸入之間的電容器作為用於固持非依電性電路的資料之電容器。第三電晶體的閘極電容也作為固持非依電性電路的資料之電容器。此外，使用包含於第一元件中第三電晶體以外的電晶體之閘極電容作為用於固持非依電性電路的資料。可以組合地使用上述電容。也能夠使用第三電晶體的閘極電 容，但不使用其它電容。
在上述結構中，第一電晶體及第二電晶體均具有固持寫入至電容器的資料之功能。電容器電連接至非依電性電路的迴路結構中的預定位置。因此，非依電性閂鎖電路具有對應於非依電性電路的電荷自動地累積於電容器中以致於執行資料寫入的配置。
在上述結構中，能夠使用輸出輸入訊號的反相訊號之元件作為第一元件及第二元件。舉例而言，使用反相器、反及(NAND)、反或(NOR)、或時脈式反相器作為第一元件和第二元件。舉例而言，使用反相器作為第一元件及第二反相器中的每一者。舉例而言，也能夠使用NAND作為第一元件以及使用時脈式反相器作為第二元件。
在上述結構中，使用下述氧化物半導體作為用於第一電晶體和第二電晶體的通道形成區之氧化物半導體層：四金屬元素的氧化物之In-Sn-Ga-Zn-O為基礎的氧化物半導體；三金屬元素的氧化物之In-Ga-Zn-O為基礎的氧化物半導體、In-Sn-Zn-O為基礎的氧化物半導體、In-Al-Zn-O為基礎的氧化物半導體、Sn-Ga-Zn-O為基礎的氧化物半導體、Al-Ga-Zn-O為基礎的氧化物半導體、或Sn-Al-Zn-O為基礎的氧化物半導體；二金屬元素的氧化物之In-Zn-O為基礎的氧化物半導體、Sn-Zn-O為基礎的氧化物半導體、Al-Zn-O為基礎的氧化物半導體、Zn-Mg-O為基礎的氧化物半導體、Sn-Mg-O為基礎的氧化物半導體、或In-Mg-O為基礎的氧化物半導體；或In-O為基礎的氧化物半 導體、Sn-O為基礎的氧化物半導體、Zn-O為基礎的氧化物半導體。此外，上述氧化物半導體材料可以含有SiO2。
在上述結構中，舉例而言，In-Sn-Ga-Zn-O為基礎的氧化物半導體意指至少含有In、Sn、Ga、及Zn之氧化物半導體。對於每一金屬元素的成份比例並無特別限定，可以含有In、Sn、Ga、及Zn以外的金屬元素。
或者，關於氧化物半導體層，使用以InMO3(ZnO)m(m>0，m不是自然數)表示的材料之膜。此處，M代表選自Ga、Al、M、及Co之一或更多的金屬元素。舉例而言，M可為Ga、Ga及Al、Ga及Mn、或Ga及Co。
在上述結構中，氧化物半導體層中氫的濃度可以小於或等於5×1019/cm3，較佳地小於或等於5×1018/cm3，更佳地小於或等於5×1017/cm3，又更佳地小於或等於1×1016/cm3。此外，氧化物半導體層的載子濃度小於1×1014/cm3，較佳地小於1×1012/cm3，又較佳地小於1×1011/cm3。
在上述結構中，使用氧化物半導體的電晶體可以為底部閘極型電晶體、頂部閘極型電晶體、或底部接觸型電晶體。底部閘極型電晶體包含在絕緣表面上的閘極電極；在閘極電極上的閘極絕緣膜；在閘極絕緣膜上與閘極電極重疊的氧化物半導體層；在氧化物半導體層上的源極電極和汲極電極；以及，在源極電極、汲極電極、和氧化物半導體層上的絕緣膜。頂部閘極型電晶體包含在絕緣表面上的氧化物半導體層；在氧化物半導體層上的閘極絕緣膜；在 閘極絕緣膜上與氧化物半導體層重疊及作為導體膜的閘極電極；汲極電極；源極電極；以及，在氧化物半導體層上的絕緣膜。另一頂部閘極型電晶體包含在絕緣表面上的氧化物半導體層；在氧化物半導體層上的汲極電極和源極電極；在氧化物半導體層、汲極電極、和源極電極上的閘極絕緣膜；以及，在閘極絕緣膜上與氧化物半導體層重疊及作為導體膜的閘極電極。底部接觸型電晶體包含在絕緣表面上的閘極電極；在閘極電極上的閘極絕緣膜；在閘極絕緣膜上的源極電極和汲極電極；在源極電極、汲極電極、和與閘極電極重疊的閘極絕緣膜上之氧化物半導體層；以及，在源極電極、汲極電極、和氧化物半導體層上的絕緣膜。
包含使用上述的氧化物半導體材料製成的氧化物半導體形成的通道形成區之電晶體(第一電晶體和第二電晶體)具有下述特徵：在室溫(例如，在20℃)的關閉狀態電流小於或等於10-13A；舉例而言，即使在電晶體具有1×104μm的通道寬度(W)及3μm的通道長度的情形中，次臨界擺幅(S值)約0.1V/dec.(閘極絕緣膜：100nm厚)。此外，當閘極電極與源極電極之間的電壓約0V時(亦即，在n通道電晶體的情形中臨界電壓為正值)，上述電晶體是被關閉的常關電晶體。
因此，上述電晶體具有下述特徵：當閘極電極與源極電極之間的電壓約0V時的關閉狀態電流(也稱為漏電流)遠小於以矽用於通道形成區的電晶體之關閉狀態電 流。舉例而言，W=1×104μm的上述電晶體室溫下每1μm的通道寬度具有10aA或更低的漏電流或更低、較佳地1aA(於下，在本說明書中使用下述表述「室溫下每單位通道寬度的漏電流小於或等於10aA/μm(較佳地，1aA/μm)」)。
因此，當以氧化物半導體層用於通道形成區的電晶體作為切換元件時，即使在停止電源電壓供應給閂鎖電路之後，累積在電容器中的電荷仍然保持被固持。亦即，寫至電容器的資料保持被固持。
舉例而言，能夠比由包含矽製成的通道形成區之電晶體形成的DRAM具有更長的更新時間，也能夠實現與非依電性記憶體幾乎一樣良好的記憶固持特徵(資料固持特徵)。此外，在電源電壓重新啟動而供應至閂鎖電路時，固持於電容器中的資料能被讀取。結果，邏輯狀態返回至停止電源電壓供應之前的狀態。
此外，上述電晶體具有良好的溫度特徵，以及，即使在高溫下仍然具有足夠低的關閉狀態電流及足夠高的開啟狀態電流。舉例而言，關於電晶體的Vg-Id特徵曲線，取得下述資料：在-25℃至150℃的範圍中，開啟狀態電流、遷移率、及S值具有小的溫度相依性；以及，在此溫度範圍中，關閉狀態電流相當小，小於或等於1×10-13A。
上述特徵被視為是以具有足夠低的氫濃度而高度純化及具有足夠低的載子濃度之氧化物半導體，亦即，本質的(i型)或實質上本質的(i型)氧化物半導體，用於電晶 體的通道形成區而取得的。亦即，電晶體的通道形成區由氧化物半導體製成，而所述氧化物半導體中n型雜質的氫被移除以致於含有儘可能少的氧化物半導體的主成分以外的雜質、且高度純化成為本質的(i型)半導體或是實質上本質的(i型)氧化物半導體。
注意，在本說明書中，具有小於1×1011/cm3的載子濃度的半導體稱為「本質的」(「i型」)半導體，而具有1×1011/cm3或更高且小於1×1012/cm3的載子濃度的半導體稱為「實質上本質的」(「實質上i型」)半導體。
藉由使用此本質的(i型)或實質上本質的(i型)氧化物半導體，電晶體具有的關閉狀態電流是每1μm的通道寬度W為10aA(1×10-17A)/μm或更少，較佳的是1aA(1×10-18A)/μm或更少。
如上所述，在本發明的一實施例中，以使用氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件；因此，能夠提供操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路。
在上述結構中，藉由使用非依電性閂鎖電路，以提供不同種類的邏輯電路。此外，提供不同種類之使用邏輯電路的半導體裝置。舉例而言，在邏輯電路的眾多區塊電路中，停止電源電壓供應給未使用的眾多區塊電路之一或更多。藉由使用非依電性閂鎖電路，即使在停止供應電源電壓給區塊電路之後，仍然能夠保持儲存區塊電路的邏輯狀 態。此外，在再度開始供應電源電壓給區塊電路之後，可以讀取儲存的邏輯狀態。結果，邏輯狀態可以回至停止供應電源電壓之前的狀態。
注意，在本說明書等中，「在...之上」或「在...之下」並非一定意指元件設置為「直接在另一元件之上」或「直接在另一元件之下」。舉例而言，「在閘極絕緣層上的閘極電極」之說明未排除元件設於閘極絕緣層與閘極電極之間的情形。此外，僅為方便說明而使用「在...之上」及「在...之下」，除非另外指明，否則包含元件的關係相反的情形。
也是在本說明書等中，例如「電極」或「佈線」等名詞並非限定元件的功能。舉例而言，「電極」有時可以作為「佈線」的一部份，反之亦然。此外，「電極」或「佈線」等詞包含以集成方式形成複數「電極」或「佈線」的情形。
舉例而言，當使用具有不同極性的電晶體時或在電路操作時改變電流方向時，「源極」和「汲極」的功能有時可以互相取代。因此，在本說明書中，「源極」和「汲極」可以彼此取互換。
也是在本說明書等中，「電連接」一詞包含經由具有任何電功能的物體而連接複數個元件之情形。只要可以在經由物體而連接的複數個元件之間傳送及接收電訊號，則對於「具有任何電功能的物體」並無特別限定。
「具有任何電功能的物體」的實施例是例如電晶體等 切換元件、電阻器、電感器、電容器、及具有各種不同功能的元件與電極和佈線。
一般而言，「SOI基底」意指矽半導體層設於絕緣表面上的基底。在本說明書等中，「SOI」基底在其類別中也包含矽以外的材料製成的半導體層設於絕緣表面上的基底。亦即，包含於「SOI」基底中的半導體層不限於矽半導體層。
此外，用於「SOI基底」的基底不限於例如矽晶圓等半導體基底，可以是例如玻璃基底、石英基底、藍寶石基底、或金屬基底等非半導體基底。換言之，「SOI」基底在其類別中也包含設有半導體材料製成的層之導體基底或絕緣基底。
此外，在本說明書等中，「半導體基底」不僅意指半導體材料製成的基底，也意指包含半導體材料的所有基底。亦即，在本說明書中，「SOI」基底包含在「半導體基底」的類別中。
根據本發明的一實施例，以高度純化至具有足夠低的氫濃度及具有足夠低的載子濃度之本質的(i型)或實質上本質的(i型)氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及設置電連接至電晶體的源極電極或汲極電極之電容器；因此，能夠實現操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路、或是具有足夠長的更新時間及資料固持特徵的非依電 性電路。此外，由於累積於電容器中的電荷被固持作為資料，所以，相較於藉由餘留的極化以儲存資料的情形中，能夠以較少的變異，容易讀取資料。
藉由使用非依電性閂鎖電路，提供不同種類的邏輯電路。舉例而言，藉由關閉未使用的區塊的電力，降低使用非依電性閂鎖電路的邏輯電路之耗電。此外，由於即使電力關閉時，仍然能夠儲存邏輯狀態，所以，能夠以高速及低電力，在電力開啟時啟動系統以及在電力關閉時終止系統。
100‧‧‧基底
102‧‧‧保護層
104‧‧‧半導體區
106‧‧‧元件隔離絕緣層
108a‧‧‧閘極絕緣層
110a‧‧‧閘極電極
112‧‧‧絕緣層
114‧‧‧雜質區
116‧‧‧通道形成區
118‧‧‧側壁絕緣層
120‧‧‧高濃度雜質區
122‧‧‧金屬層
124‧‧‧金屬化合物區
126‧‧‧層間絕緣層
128‧‧‧層間絕緣層
130a‧‧‧源極或汲極電極
130b‧‧‧源極或汲極電極
130c‧‧‧電極
132‧‧‧絕緣層
134‧‧‧導體層
136a‧‧‧電極
136b‧‧‧電極
136c‧‧‧電極
136d‧‧‧閘極電極
138‧‧‧閘極絕緣層
140‧‧‧氧化物半導體層
142a‧‧‧源極或汲極電極
142b‧‧‧源極或汲極電極
144‧‧‧保護絕緣層
146‧‧‧層間絕緣層
148‧‧‧導體層
150a‧‧‧電極
150b‧‧‧電極
150c‧‧‧電極
150d‧‧‧電極
150e‧‧‧電極
152‧‧‧絕緣層
154a‧‧‧電極
154b‧‧‧電極
154c‧‧‧電極
154d‧‧‧電極
200‧‧‧底部基底
202‧‧‧絕緣層
206‧‧‧氧化物半導體層
206a‧‧‧氧化物半導體層
208a‧‧‧源極或汲極電極
208b‧‧‧源極或汲極電極
212‧‧‧閘極絕緣層
214‧‧‧閘極電極
216‧‧‧層間絕緣層
218‧‧‧層間絕緣層
250‧‧‧電晶體
300‧‧‧底部基底
302‧‧‧絕緣層
304‧‧‧氧化物半導體層
304a‧‧‧氧化物半導體層
305‧‧‧氧化物半導體層
306‧‧‧氧化物半導體層
306a‧‧‧氧化物半導體層
308a‧‧‧源極或汲極電極
308b‧‧‧源極或汲極電極
312‧‧‧閘極絕緣層
314‧‧‧閘極電極
316‧‧‧層間絕緣層
318‧‧‧層間絕緣層
350‧‧‧電晶體
400‧‧‧閂鎖電路
402‧‧‧電晶體
412‧‧‧第一元件
413‧‧‧第二元件
414‧‧‧佈線
415‧‧‧佈線
421‧‧‧第三電晶體
431‧‧‧第一電晶體
432‧‧‧第二電晶體
441‧‧‧電晶體
442‧‧‧電晶體
443‧‧‧電晶體
444‧‧‧電晶體
1301‧‧‧主體
1302‧‧‧機殼
1303‧‧‧顯示部
1304‧‧‧鍵盤
1311‧‧‧主體
1312‧‧‧探針
1313‧‧‧顯示部
1314‧‧‧操作鍵
1315‧‧‧外部介面
1320‧‧‧電子書讀取器
1321‧‧‧機殼
1323‧‧‧機殼
1325‧‧‧顯示部
1327‧‧‧顯示部
1331‧‧‧電源開關
1333‧‧‧操作鍵
1335‧‧‧揚音器
1337‧‧‧鉸鏈
1340‧‧‧機殼
1341‧‧‧機殼
1342‧‧‧顯示面板
1343‧‧‧揚音器
1344‧‧‧麥克風
1345‧‧‧操作鍵
1346‧‧‧指標裝置
1347‧‧‧相機鏡頭
1348‧‧‧外部連接端子
1349‧‧‧太陽能電池
1350‧‧‧外部記憶體插槽
1361‧‧‧主體
1363‧‧‧目鏡
1364‧‧‧操作開關
1365‧‧‧顯示部(B)
1367‧‧‧顯示部(A)
1370‧‧‧電視機
1371‧‧‧機殼
1373‧‧‧顯示部
1375‧‧‧支架
1377‧‧‧顯示部
1379‧‧‧操作鍵
1380‧‧‧遙控器
在附圖中，圖1顯示非依電性閂鎖電路的配置實施例；圖2A及2B顯示部份非依電性閂鎖電路的實施例；圖3A及3B分別是包含於非依電性閂鎖電路中的元件的剖面視圖及俯視圖；圖4A至4H顯示包含於非依電性閂鎖電路中的元件之製造方法的實施例；圖5A至5G顯示包含於非依電性閂鎖電路中的元件之製造方法的實施例；圖6A至6D顯示包含於非依電性閂鎖電路中的元件之製造方法的實施例；圖7顯示使用氧化物半導體的逆交錯電晶體之剖面結構實施例； 圖8是圖7中的A-A’剖面的能帶圖(概要圖)；圖9A顯示正電壓(VG>0)施加至閘極(GE1)的狀態，圖9B顯示負電壓(VG<0)施加至閘極(GE1)的狀態
圖10顯示真空能階、金屬的功函數()之間以及真空能階與氧化物半導體的電子親和力(χ)之間的關係；圖11A及11B顯示非依電性閂鎖電路的配置實施例；圖12顯示非依電性閂鎖電路的操作實施例；圖13A及13B顯示非依電性閂鎖電路的操作實施例；圖14顯示非依電性閂鎖電路的配置實施例；圖15顯示非依電性閂鎖電路的配置實施例；圖16A至16C顯示非依電性閂鎖電路的配置實施例；圖17A至17E顯示包含於非依電性閂鎖電路中的元件的製造方法的實施例；圖18A至18E顯示包含於非依電性閂鎖電路中的元件的製造方法的實施例；及圖19A至19F顯示包含使用非依電性閂鎖電路的半導體裝置之電子裝置的實施例。
於下，將參考附圖，詳述本發明的實施例。注意，本發明不限於下述說明，習於此技藝者清楚知道，在不悖離本發明的精神及範圍下，可以以不同方式修改模式及細節。因此，本發明不應被解釋成侷限於實施例的說明。注意，在使用圖式的說明中，在不同的圖式中，類似的部份以類似的代號表示。
注意，在某些情形中，為了簡明起見，圖式等中所示的每一結構的尺寸、層厚度、及面積未準確地顯示。因此，每一結構的比例無須限於圖式中所示。
注意，在本說明書中，使用例如「第一」、「第二」及「第三」等序號以避免在元件之間造成混淆，這些名詞並非以數字方式限定元件。
(實施例1)
在本實施例中，將參考圖1、圖2A和圖2B、圖3A和3B、圖4A至4H、圖5A至5G、圖6A至6D、圖7、圖8、圖9A和9B、及圖10，說明揭示的本發明之一實施例的非依電性閂鎖電路的配置和操作、包含於非依電性閂鎖電路中的元件之配置及製造方法、等等。
<非依電性閂鎖電路的配置及操作>
圖1顯示非依電性閂鎖電路400的配置。圖1中所示的非依電性閂鎖電路400具有迴路結構，其中，第一元件(D1)412的輸出電連接至第二元件(D2)413的輸出， 第二元件(D2)413的輸出經由電晶體432電連接至第一元件(D1)412的輸出。
第一元件(D1)412的輸入經由第一電晶體431電連接至被施予輸入訊號的佈線414。第一元件(D1)412的輸出電連接至被施予輸出訊號的佈線415。被施予輸入訊號的佈線414是被供予從先前級的電路輸入至非依電性閂鎖電路400的訊號。被施予輸出訊號的佈線415是被供予從非依電性閂鎖電路400輸出至後續級的電路之訊號的佈線。
在第一元件(D1)412具有眾多輸入的情形中，輸入之一經由第一電晶體431電連接至被施予輸入訊號的佈線414。在第二元件(D2)413具有眾多輸入的情形中，輸入之一電連接至第一元件(D1)412的輸出。
關於第一元件(D1)412，能夠使用輸出輸入訊號的反相訊號之元件。舉例而言，使用反相器、NAND、NOR、或時脈型反相器作為第一元件(D1)412。輸出輸入訊號的反相訊號之元件也可以作為第二元件(D2)413。舉例而言，使用反相器、NAND、NOR、或時脈型反相器作為第二元件(D2)413。
在非依電性閂鎖電路400中，均使用氧化物半導體作為通道形成區的半導體材料之第一電晶體431和第二電晶體432作為切換元件。此外，非依電性閂鎖電路400包含電容器404，電容器404電連接至第一電晶體431和第二電晶體432的源極電極或汲極電極。亦即，電容器404的 一電極電連接至第一電晶體431的源極電極和汲極電極之一，電容器404的另一電極電連接至第二電晶體432的源極電極和汲極電極之一。第一電晶體431的源極電極和汲極電極中的另一者電連接至被施予輸入訊號的佈線。第二電晶體432的源極電極和汲極電極中的另一者電連接至第二元件的輸出。電位Vc施加至電容器404的另一電極。
在上述配置中，包含於非依電性閂鎖電路400中的第一元件412至少包含第三電晶體421。第三電晶體421的閘極電連接至第一元件412的輸入。亦即，第三電晶體421的閘極電連接至第二電晶體432的源極電極和汲極電極之一。此外，第三電晶體421的閘極電連接至第一電晶體431的源極電極和汲極電極之一。
第一電晶體431及第二電晶體432具有圖2A或圖2B中所示的配置，取代圖1中所示的配置。
圖2A中所示的電晶體包含第一閘極電極和第二閘極電極。第二閘極電極設置成與第一閘極電極相對立，而以形成通道形成區的氧化物半導體層介於其間。第一閘極電極電連接至被施予訊號的佈線。第二閘極電極電連接至被施予預定電位的佈線。舉例而言，第二閘極電極電連接至被施予負電位或接地電位(GND)的佈線。
在使用圖2A中所示的電晶體之非依電性閂鎖電路中，除了圖1中所示的非依電性閂鎖電路的效果之外，還可取得電晶體的電特性(例如，臨界電壓)容易控制之效果。舉例而言，當負電位施加至電晶體的第二閘極電極 時，可以容易地使電晶體成為常關(亦即，當閘極電極與源極電極之間的電壓約0V時，電晶體關閉)。
圖2B中所示的電晶體包含第一閘極電極和第二閘極電極。第二閘極電極設置成與第一閘極電極相對立，而以形成通道形成區的氧化物半導體層介於其間。第二閘極電極電連接至第一閘極電極。
在使用圖2B中所示的電晶體之非依電性閂鎖電路中，除了圖1中所示的非依電性閂鎖電路的效果之外，還可以取得增加電晶體的電流量之效果。
在具有圖1或圖2A和2B中所示的非依電性閂鎖電路中，以下述方式執行資料寫入、資料固持、及資料讀取。注意，下述說明是以圖1的配置作說明，但是，同樣的說明可應用至其它配置。
如上所述，非依電性閂鎖電路400具有迴路結構，其中，第一元件(D1)412的輸出電連接至第二元件(D2)413的輸入，以及，第二元件(D2)413的輸出經由第二電晶體432而電連接至第一元件(D1)412的輸入。電容器404與第三電晶體421的閘極電容電連接至迴路結構中的預定位置。具體而言，電容器404的一電極與第三電晶體421的閘極電連接至第一元件(D1)412的輸入。依此方式，電容器404和第三電晶體421的閘極電容電連接至非依電性閂鎖電路400的迴路結構中的預定位置。因此，每當資料寫至閂鎖電路時，對應於資料的電荷累積於電容器404和第三電晶體421的閘極電容中。換言之，閂鎖電 路400的資料自動地寫至非依電性閂鎖(資料寫入)。類似地執行資料改寫。
藉由施加電位至第一電晶體431的閘極和第二電晶體432的閘極以致於第一電晶體431和第二電晶體432關閉(資料固持)，以執行寫入至電容器404和第三電晶體421的閘極電容之資料的固持，亦即，累積於電容器404和第三電晶體421的閘極電容中的電荷的固持。
此處，作為第一電晶體431和第二電晶體432的電晶體以氧化物半導體層用於通道形成區，以及具有常關特徵和顯著低的關閉狀態電流。因此，即使在停止供應電源電壓給包含在閂鎖電路400中的至少第一元件(D1)412和第二元件(D2)413之後，累積於電容器中的電荷仍然能夠保持被固持。結果，即使在停止電源電壓的供應之後，閂鎖電路400的邏輯狀態仍然能夠保持儲存。
電容器404和第三電晶體421的閘極電容電連接至第一元件(D1)412的輸入。因此，在電源電壓再開始供應至閂鎖電路400的至少第一元件(D1)412之後，輸出訊號OUT的電位由累積於電容器404和第三電晶體421的閘極電容中的電荷決定。亦即，可以讀取寫至電容器404和第三電晶體421的閘極電容的資料(資料讀取)。
使用下述氧化物半導體作為用於第一電晶體431和第二電晶體432的通道形成區之氧化物半導體層：四金屬元素的氧化物之In-Sn-Ga-Zn-O為基礎的氧化物半導體；三金屬元素的氧化物之In-Ga-Zn-O為基礎的氧化物半導 體、In-Sn-Zn-O為基礎的氧化物半導體、In-Al-Zn-O為基礎的氧化物半導體、Sn-Ga-Zn-O為基礎的氧化物半導體、Al-Ga-Zn-O為基礎的氧化物半導體、或Sn-Al-Zn-O為基礎的氧化物半導體；二金屬元素的氧化物之In-Zn-O為基礎的氧化物半導體、Sn-Zn-O為基礎的氧化物半導體、Al-Zn-O為基礎的氧化物半導體、Zn-Mg-O為基礎的氧化物半導體、Sn-Mg-O為基礎的氧化物半導體、或In-Mg-O為基礎的氧化物半導體；或In-O為基礎的氧化物半導體、Sn-O為基礎的氧化物半導體、Zn-O為基礎的氧化物半導體。此外，上述氧化物半導體材料可以含有SiO2。
在上述結構中，舉例而言，In-Sn-Ga-Zn-O為基礎的氧化物半導體意指至少含有In、Sn、Ga、及Zn之氧化物半導體。對於每一金屬元素的成份比例並無特別限定，可以含有In、Sn、Ga、及Zn以外的金屬元素。
或者，關於氧化物半導體層，使用以InMO3(ZnO)m(m>0，m不是自然數)表示的材料之膜。此處，M代表選自Ga、Al、M、及Co之一或更多的金屬元素。舉例而言，M可為Ga、Ga及Al、Ga及Mn、或Ga及Co。
在上述結構中，氧化物半導體層中氫的濃度可以小於或等於5×1019/cm3，較佳地小於或等於5×1018/cm3，更佳地小於或等於5×1017/cm3，又更佳地小於或等於1×1016/cm3。此外，氧化物半導體層的載子濃度小於1×1014/cm3，較佳地小於1×1012/cm3，又較佳地小於1×1011/cm3。
在上述結構中，均使用氧化物半導體的電晶體431和電晶體432可以是底部閘極型電晶體或頂部閘極型電晶體。此外，電晶體431和電晶體432可以是底部接觸型電晶體或頂部接觸型電晶體。底部閘極型電晶體至少包含在絕緣表面上的閘極電極；在閘極電極上的閘極絕緣膜；以及，在閘極絕緣膜上與閘極電極重疊且作為通道形成區的氧化物半導體層。頂部閘極型電晶體至少包含在絕緣表面上作為通道形成區的氧化物半導體層；在氧化物半導體層上的閘極絕緣膜；以及，在閘極絕緣膜上與氧化物半導體層重疊的閘極電極。底部接觸型電晶體包含在源極電極和汲極電極上作為通道形成區的氧化物半導體層。頂部接觸型電晶體包含在作為通道形成區的氧化物半導體層上的源極電極和汲極電極。
包含使用上述的氧化物半導體材料製成的氧化物半導體層形成的通道形成區之電晶體(第一電晶體431和第二電晶體432)具有下述特徵：在施加至汲極電極的汲極電壓Vd為+1V或+10V的情形中，在室溫(例如，在20℃)的關閉狀態電流小於或等於10-13A；舉例而言，即使在電晶體具有1×104μm的通道寬度W及3μm的通道長度的情形中，次臨界擺幅(S值)約0.1V/dec.(閘極絕緣膜：100nm厚)。此外，當閘極電極與源極電極之間的電壓約0V時(亦即，在n通道電晶體的情形中臨界電壓為正值)，上述電晶體是具有電晶體被關閉的常關特徵。
因此，上述電晶體具有下述特徵：當閘極電極與源極 電極之間的電壓約0V時的關閉狀態電流(也稱為漏電流)遠小於以矽用於通道形成區的電晶體之關閉狀態電流。舉例而言，W=1×104μm的上述電晶體具有室溫下每1μm的通道寬度的漏電流為10aA/μm或更低。
因此，當包含由氧化物半導體層形成的通道形成區的電晶體作為切換元件時，即使在停止電源電壓供應給閂鎖電路之後，累積在電容器中的電荷仍然保持被固持。亦即，寫至電容器的資料保持被固持。
舉例而言，能夠比由包含矽製成的通道形成區之電晶體形成的DRAM具有更長的更新時間，也能夠實現與非依電性記憶體幾乎一樣良好的記憶固持特徵(資料固持特徵)。此外，在電源電壓重新啟動而供應至閂鎖電路時，固持於電容器中的資料能被讀取。結果，邏輯狀態返回至停止電源電壓供應之前的狀態。
此外，上述電晶體具有良好的溫度特徵，以及，即使在高溫下仍然具有足夠低的關閉狀態電流及足夠高的開啟狀態電流。舉例而言，關於電晶體的Vg-Id特徵曲線，取得下述資料：在-25℃至150℃的範圍中，開啟狀態電流、遷移率、及S值具有小的溫度相依性；以及，在此溫度範圍中，關閉狀態電流相當小，小於或等於1×10-13A。
上述特徵被視為以具有足夠低的氫濃度而高度純化及具有足夠低的載子濃度之氧化物半導體，亦即，本質的(i型)或實質上本質的(i型)氧化物半導體用於電晶體的通道形成區而取得的。亦即，電晶體的通道形成區由氧 化物半導體製成，而所述氧化物半導體中n型雜質的氫被移除以致於含有儘可能少的氧化物半導體的主成分以外的雜質、且高度純化成為本質的(i型)半導體或是實質上本質的(i型)氧化物半導體。
注意，在本說明書中，具有小於1×1011/cm3的載子濃度的半導體稱為「本質的」(「i型」)半導體，而具有1×1011/cm3或更高且小於1×1012/cm3的載子濃度的半導體稱為「實質上本質的」(「實質上i型」)半導體。
藉由使用此本質的(i型)或實質上本質的(i型)氧化物半導體，電晶體具有的關閉狀態電流是每1μm的通道寬度W為10aA(1×10-17A)/μm或更少，較佳的是1aA(1×10-18A)/μm或更少。
如上所述，在本實施例中，使用氧化物半導體作為通道形成區的半導體材料之第一電晶體431和第二電晶體432作為切換元件；因此，能夠提供操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路。或是具有足夠長的更新時間及資料固持特徵的非依電性電路。
注意，氧化物半導體層中的氫濃度是以SIMS(二次離子質譜儀)測量的濃度。
<非依電性閂鎖電路中的元件結構>
使用氧化物半導體的第一電晶體431和第二電晶體432以外之包含於非依電性閂鎖電路400中的某些元件， 由氧化物半導體以外的半導體材料製成。關於氧化物半導體以外的材料，可以使用單晶矽、結晶矽、等等。舉例而言，第一電晶體431和第二電晶體432以外的元件設於含有半導體材料的基底上。關於含有半導體材料的基底，可以使用矽晶圓、SOI(絕緣體上的矽)基底、在絕緣表面上的矽膜、等等。使用氧化物半導體以外的材料能夠造成高速操作。
舉例而言，包含於第一元件(D1)412中的第三電晶體421由氧化物半導體以外的材料(例如矽)製成。包含於第一元件(D1)412和第二元件(D2)413中的其它元件也由氧化物半導體以外的材料(例如矽)製成。
在與半導體層、絕緣層、導體層、或作為包含於使用氧化物半導體的電晶體(第一電晶體431、第二電晶體432)或使用氧化物半導體以外的材料之電晶體(例如矽)中的佈線之導體層相同的層上，使用相同材料，形成包含於非依電性閂鎖電路400中的例如電容器404等其它元件。
舉例而言，使用氧化物半導體以外的材料之第三電晶體421設於下部中，均使用氧化物半導體的第一電晶體431和第二電晶體432設於上部中。然後，製造具有二電晶體的特徵之優良的非依電性閂鎖電路。
圖3A及3B顯示包含於非依電性閂鎖電路中的結構的實施例。在圖3A中，使用氧化物半導體以外的材料之電晶體421設於下部中且使用氧化物半導體的電晶體402 設於上部中。電晶體421作為第三電晶體421。
圖3A是剖面視圖，圖3B是俯視圖。圖3A對應於圖3B中的A1-A2及B1-B2剖面。在圖3A及3B中，使用氧化物半導體以外的材料之電晶體421設於下部中且使用氧化物半導體的電晶體402設於上部中。
電晶體421包含在含有半導體材料的基底100中的通道形成區116；雜質區114和高濃度雜質區120(也正確地簡稱為雜質區)；在通道形成區116上的閘極絕緣層108a；在閘極絕緣層108a上的閘極電極110a；以及，電連接至雜質區114的源極或汲極電極130a和源極或汲極電極130b(請參見圖3A)。
側壁絕緣層118設置於閘極電極110a的側表面上。當從上方觀視時，高濃度雜質區120設於不與側壁絕緣層118重疊的基底100的區域中，以及，金屬化合物區124設置成接觸高濃度雜質區120。元件隔離絕緣層106設置於基底100上以致於圍繞電晶體421。層間絕緣層126和層間絕緣層128設置成遮蓋電晶體421。注意，在半導體元件高度微小化的情形中，不一定要設置側壁絕緣層118。
源極或汲極電極層130a和源極或汲極電極層130b經由形成於層間絕緣層126和層間絕緣層128中的開口而電連接至金屬化合物區224。換言之，源極或汲極電極層130a和源極或汲極電極層130b經由金屬化合物區124而電連接至高濃度雜質區120和雜質區114。
電晶體402包含在層間絕緣層128上的閘極電極136d；在閘極電極136d上的閘極絕緣層138；在閘極絕緣層138上的氧化物半導體140；以及，在氧化物半導體層140上及電連接至氧化物半導體層140的源極或汲極電極142a(請參見圖3A)。
保護絕緣層144設在電晶體402上以致接觸氧化物半導體層140。層間絕緣層146設置在保護絕緣層144上。層間絕緣層144和層間絕緣層146包含抵達源極或汲極電極142a和源極或汲極電極142b之開口。電極150d和電極150e設置成經過開口而接觸源極或汲極電極142a和源極或汲極電極142b。層電極236a、電極236b、和電極236c。
與電極150d和電極150e的形成同時地，形成經過形成於閘極絕緣層138、保護絕緣層144、及層間絕緣層146中的開口而分別與電極136a、電極136b、及電極136c接觸的電極150a、電極150b、及電極150c。舉例而言，雖然使用底部閘極型電晶體作為電晶體402，但是，電晶體的結構不限於此，可以使用頂部閘極型電晶體。
絕緣層152設於層間絕緣層146上。電極154a、電極154b、電極154c、和電極154d設置成嵌入於絕緣層152中。電極154a、電極154b、電極154c、和電極154d分別接觸電極150a、電極150b、電極150c和電極150d、以及、電極150e。
亦即，電晶體402的源極或汲極電極142a經由電極 130c、電極136c、電極150c、電極154c、和電極150d而電連接至其它元件(例如使用氧化物半導體以外的材料之電晶體)(請參見圖3A)。電晶體402的源極或汲極電極142b經由電極150e和電極154d而電連接至其它元件。注意，連接電極的結構(例如極130c、電極136c、電極150c、電極154c、和電極150d)不限於上述，以及，電極可以適當地增加、省略、等等。
雖然連接關係的實施例顯示於上述中，但是，所揭示的發明之實施例不限於此。
氧化物半導體層140較佳地為從其中充份地移除例如氫等雜質的高純化氧化物半導體層。具體而言，氧化物半導體層140中的氫濃度以二次離子質譜儀(SIMS)測得為小於或等於5×1019/cm3，較佳地為小於或等於5×1018/cm3，又更佳地為小於或等於5×1017/cm3，又更佳地為1×1016/cm3。
注意，具有充份低的氫濃度之高度純化的氧化物半導體層140具有比典型的晶圓(稍微添加例如磷或硼等雜質元素的矽晶圓)的載子濃度(約1×1014/cm3)低很多的載子濃度(例如低於1×1012/cm3，較佳地，小於1×1011/cm3)。
藉由使用此i型或實質上i型的氧化物半導體，取得具有優良關閉電流特徵的電晶體402。舉例而言，在施加至汲極電極的汲極電壓Vd是+1V或+10V及施加至閘極電極的閘極電壓Vg在-5V至-20V的範圍中時，即使在電晶 體具有1×104μm的通道寬度W及3μm的通道長度之情形中，在室溫下關閉狀態電流仍然小於或等於1×10-13A。此外，電晶體402具有作為常關電晶體的特性。
因此，電晶體402具有下述特徵：當閘極電極與源極電極之間的電壓約0V時(亦即，在n通道電晶體的情形中臨界電壓為正值)，關閉狀態電流(也稱為漏電流)遠小於以矽用於通道形成區的電晶體之關閉狀態電流。舉例而言，電晶體402具有室溫下每1μm的通道寬度之漏電流為10aA/μm或更低。
此外，電晶體402具有良好的溫度特徵，以及，即使在高溫下仍然具有足夠低的關閉狀態電流及足夠高的開啟狀態電流。舉例而言，關於電晶體的Vg-Id特徵曲線，取得下述資料：在-25℃至150℃的範圍中，開啟狀態電流、遷移率、及S值具有小的溫度相依性；以及，在此溫度範圍中，關閉狀態電流相當小，小於或等於1×10-13A。
藉由使用此本質的(i型)或實質上本質的(i型)氧化物半導體，電晶體具有的關閉狀態電流是每1μm的通道寬度W為10aA(1×10-17A)/μm或更少，較佳的是1aA(1×10-18A)/μm或更少。
如上所述，當使用足夠低的氫濃度之高度純化氧化物半導體層140以致於電晶體402的關閉狀態電流降低時，實現具有具穎結構的半導體裝置。
<非依電性閂鎖電路中的元件製造方法>
接著，將說明上述非依電性閂鎖電路中包含的元件製造方法實施例。首先，將參考圖4A至4H，說明電晶體421的製造方法，然後，將參考圖5A至5G或圖6A至6D，說明電晶體402的製造方法。根據下述製造方法，製造包含於上述非依電性閂鎖電路中的元件。注意，圖4A至4H僅顯示圖3A中的A1-A2剖面。圖5A至5G和圖6A至6D顯示圖3A中的A1-A2和B1-B2剖面。
<下部中的電晶體製造方法>
首先，製備包含半導體材料的基底100(請參見圖4A)。關於包含半導體材料的基底100，舉例而言，使用矽、碳化矽、等等製成的單晶半導體基底或多晶半導體基底；矽鍺等製成的化合物半導體基底；或是SOI基底。此處所示的實施例是使用單晶矽基底作為包含半導體材料的基底100的的情形。
注意，一般而言，「SOI基底」意指矽半導體層設於絕緣表面上的基底。在本說明書等中，「SOI」基底在其類別中也包含矽以外的材料形成的半導體層設於絕緣表面上的基底。亦即，包含於「SOI」基底中的半導體層不限於矽半導體層。此外，SOI基底可以具有半導體層設於例如玻璃基底等絕緣基底上的結構。
在基底100上形成保護層102，作為用於形成元件隔離絕緣層的掩罩(請參見圖4A)。關於保護層102，舉例而言，使用氧化矽、氮化矽、氮氧化矽、等等製成的絕緣 層。注意，在此步驟之前或之後，施予n型導電率的雜質元素或施予p型導電率的雜質元素可以添加至基底100以控制電晶體的臨界電壓。在使用矽作為半導體材料的情形中，使用磷、砷、等等作為施予n型導電率的雜質，以及使用硼、鋁、鎵、等等作為施予p型導電率的雜質。
接著，使用保護層102作為掩罩，藉由蝕刻，移除未由保護層102遮蓋的區域中(亦即，在曝露的區域中)的部份基底100。因此，形成隔離的半導體區104(請參見圖4B)。關於蝕刻，較佳地執行乾蝕刻，但是，可以執行濕蝕刻。視要蝕刻的材料而適當地選取蝕刻氣器或蝕刻劑。
然後，形成絕緣層以遮蓋半導體區104，以及，選擇性地移除與半導體區104重疊的區域中的絕緣層，以致於形成元件隔離絕緣層106(請參見圖4B)。絕緣層由氧化矽、氮化矽、氮氧化矽、等等製成。關於移除絕緣層的方法，使用蝕刻處理及例如CMP等拋光處理中的任何處理。注意，在形成半導體區104之後或是在形成元件隔離絕緣層106之後，移除保護層102。
接著，在半導體區104上形成絕緣層，以及，在絕緣層上形成包含導體材料的層。
絕緣層稍後作為閘極絕緣層，以及較佳地具有單層結構或疊層結構，單層結構或疊層結構使用含有由CVD法、濺射法、等等形成的氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、等等的膜。或者，以藉由高密度 電漿處理或熱氧化處理來氧化或氮化半導體區104的表面之方式，形成絕緣層。舉例而言，使用例如He、Ar、Kr、或Xe等稀有氣體與例如氧、氧化氮、氨、或氫等氣體的混合氣體，執行高密度電漿處理。對於絕緣層的厚度並無特別限定，舉例而言，絕緣層具有1nm至100nm(含)的厚度。
包含導體材料的層由例如鋁、銅、鈦、鉭、或鎢等金屬材料製成的導體材料。包含導體材料的層也可由例如多晶矽等含有施予導電率的雜質元素之半導體材料形成。對於形成包含導體材料的層之方法並無特別限定，以及，可以使用例如蒸鍍法、CVD法、濺射法、或旋轉塗敷法等各種膜形成方法。注意，本實施例顯示包含導體材料的層由金屬材料製成之情形的實施例。
之後，選擇性地蝕刻絕緣層及包含導體材料的層，因而形成閘極絕緣層108a和閘極電極層110a(請參見圖4C)。
接著，形成遮蓋閘極電極110a的絕緣層112(請參見圖4C)。然後，將磷(P)、砷(As)、等等添加至半導體區104，因而形成具有淺接面深度的雜質區114(請參見圖4C)。注意，此處添加磷或砷以形成n通道電晶體；在形成p通道電晶體的情形中，添加例如硼(B)或鋁(Al)等雜質元素。
藉由形成雜質區114，在閘極絕緣層108a之下的半導體區104中形成通道形成區116(請參見圖4C)。此 處，適當地設定添加的雜質濃度；當極度地降低半導體元件的尺寸時，較佳地增加濃度。此處，使用絕緣層112形成後形成雜質區114的步驟；或者，在形成雜質區114之後，形成絕緣層112。
接著，形成側壁絕緣層118(請參見圖4D)。當形成絕緣層以遮蓋絕緣層112，然後使絕緣層接受高度各向異性蝕刻時，以自行對準方式形成側壁絕緣層118。此時，較佳地是部份地蝕刻絕緣層112，以致於閘極電極110a的上表面和雜質區114的上表面曝露。
接著，形成絕緣層以遮蓋閘極電極110a、雜質區114、側壁絕緣層118、等等。然後，磷(P)、砷(As)、等等添加至接觸雜質區114的區域；因此，形成高濃度雜質區120。之後，移除絕緣層，以及，形成金屬層122以遮蓋閘極電極110a、側壁絕緣層118、高濃度雜質區120、等等(請參見圖4E)。
以例如真空蒸鍍法、濺射法、或旋轉塗敷法等各種膜形成方法，形成金屬層122。較佳的是，使用與包含於半導體區104中的半導體材料反應成為低電阻金屬化合物的金屬材料，製成金屬層122。此金屬材料的實施例包含鈦、鉭、鎢、鎳、鈷、及鉑。
接著，執行熱處理，以致於金屬層122與半導體材料反應。因此，形成與高濃度雜質區120接觸之金屬化合物區124。注意，當閘極電極110a由多晶矽等製成的情形中，在與金屬層122接觸的閘極電極110a中也形成金屬 化合物區。
關於熱處理，舉例而言，可以使用閃光燈照射。雖然，無需多言，可以使用另一熱處理方法，但是，為了在形成金屬化合物時增進化學反應的控制力，較佳地使用可以在極短時間內達成熱處理的方法。注意，藉由金屬材料與半導體材料的反應，形成金屬化合物區，所述金屬化合物區具有充份高的導電率。金屬化合物區的形成充份地降低電阻及增進元件特徵。注意，在形成成對的金屬化合物區124之後，移除金屬層122。
然後，形成層間絕緣層126和層間絕緣層128以遮蓋上述步驟中形成的元件(請參見圖4G)。層間絕緣層126和128由例如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等無機絕緣材料形成。或者，層間絕緣層126和128由例如聚醯亞胺或丙稀酸等有機絕緣材料形成。注意，此處使用層間絕緣層126和層間絕緣層128的雙層結構，但是，層間絕緣層的結構不限於此結構。在形成層間絕緣層128之後，以CMP處理、蝕刻處理、等等，較佳地平坦化層間絕緣層128的表面。
之後，在層間絕緣層中形成抵達金屬化合物區124的開口，以及，在開口中形成源極或汲極電極130a和源極或汲極電極130b(請參見圖4H)。以PVD法、CVD法、等等，在包含開口的區域中形成導體層，然後，以蝕刻處理、CMP、等等來移除部份導體層，以形成源極或汲極電極130a。
注意，在藉由移除部份導體層以形成源極或汲極電極130a和130b的情形中，表面較佳地被處理成為平坦化。舉例而言，當在包含開口的區域中形成薄的鈦膜或薄的氮化鈦膜，然後，形成嵌入於開口中的鎢膜時，後續的CMP允許移除不必要的鎢、鈦、氮化鈦、等等以及增進表面的平坦度。當以此方式將包含源極或汲極電極130a和130b的表面平坦化時，以致於在以後的步驟中有利地形成電極、佈線、絕緣層、半導體層、等等。
對於用於源極或汲極電極130a和130b的材料並無特別限定，可以使用各種不同的導體材料。舉例而言，可以使用例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧等導體材料。注意，此處僅顯示與金屬化合物區124接觸的源極或汲極電極130a和130b；在此步驟中，也可以形成圖3A中的電極130c、等等。
具體而言，舉例而言，如下所述地形成導體層：在包含開口的區域中以PVD法形成薄的鈦膜，以CVD法形成薄的氮化鈦膜；然後，形成嵌入於開口中的鎢膜。此處，以PVD法形成的鈦膜具有減少形成於金屬化合物區的表面上的氧化物及降低與金屬化合物區的接觸電阻之功能。在形成鈦膜之後形成的氮化鈦膜具有防止導體材料擴散之障壁功能。在形成鈦膜、氮化鈦膜、等等障壁膜之後，以電鍍法形成銅膜。注意，僅有不僅可以使用所謂的單鑲嵌方法，也可以使用雙鑲嵌方法。
經由上述步驟，取得使用包含半導體材料的基底100 之電晶體421。注意，在上述步驟之後，又形成電極、佈線、絕緣層、等等。當佈線具有包含層間絕緣層及導體層的疊層結構之多層結構時，提供高度集成的半導體裝置。
<上部中的電晶體製造方法>
接著，參考圖5A至5G及圖6A至6D，說明在層間絕緣層128上之電晶體402的製造步驟。注意，圖5A至5G及圖6A至6D顯示在層間絕緣層128上製造電極、電晶體402、等等的步驟；因此，省略設在電晶體402下方的電晶體421等等。
首先，在層間絕緣層128、源極或汲極電極130a和130b、及電極130c上形成絕緣層132(請參見圖5A)。接著，在絕緣層132中形成抵達源極或汲極電極層130a和130b、以及電極130c的開口。然後，形成嵌入於開口中的導體層134(請參見圖5B)。之後，以蝕刻、CMP、等等，移除部份導體層，以致於曝露絕緣層132及形成電極136a、136b、和136c及閘極電極136d(請參見圖5C)。
以PVD法、CVD法、等等，形成絕緣層132。絕緣層132由例如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等無機絕緣材料形成。
以使用掩罩等的蝕刻，在絕緣層132中形成開口。以例如使用光罩的曝光等方法，形成掩罩。使用乾蝕刻或濕蝕刻作為蝕刻；慮及微製造，較佳地使用乾蝕刻。
以例如PVD法或CVD法等膜形成方法，形成導體層134。用於導體層134的材料之實施例包含例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、和鈧等導體材料、任何這些材料之合金和化合物(例如氮化物)。
更具體而言，以下述方式形成導體層134：在包含開口的區域中以PVD法形成薄的鈦膜，以CVD法形成薄的氮化鈦膜，然後形成嵌入於開口中的鎢膜。此處，以PVD法形成的鈦膜具有減少形成於下電極的表面上之氧化物膜(此處，源極或汲極電極130a和130b、電極130c、等等)及降低與下電極的接觸電阻之功能。
在形成鈦膜之後形成的氮化鈦膜具有防止導體材料擴散之障壁功能。在形成鈦膜、氮化鈦膜、等等障壁膜之後，以電鍍法形成銅膜。注意，僅有不僅可以使用所謂的單鑲嵌方法，也可以使用雙鑲嵌方法。
在形成導體層134之後，以蝕刻、CMP、等等，移除部份導體層134，以致於絕緣層132曝露，以及，形成電極136a、136b、和136c、及閘極電極136d(請參見圖5C)。注意，當藉由移除部份導體層134以形成電極136a、136b、及136c、以及閘極電極136d時，表面較佳地被處理成平坦化。當以此方式平坦化絕緣層132、電極136a、136b、和136c、及閘極電極136d的表面時，在往後的步驟中有利地形成電極、佈線、絕緣層、半導體層、等等。
接著，形成閘極絕緣層138以遮蓋絕緣層132、電極 136a、136b、和136c、及閘極電極136d(請參見圖5D)。以CVD法、濺射法、等等，形成閘極絕緣層138。閘極絕緣層138較佳地由氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鉭、等等製成。注意，閘極絕緣層138具有單層結構或疊層結構。
舉例而言，以使用矽烷(SiH4)、氧、及氮為源氣體的電漿CVD方法，形成氧氮化矽製成的閘極絕緣層138。對於閘極絕緣層138的厚度並無特別限定，舉例而言，閘極絕緣層138具有10nm至500nm的厚度。在使用疊層結構的情形中，舉例而言，閘極絕緣層138較佳的是厚度50nm至200nm(含)的第一閘極絕緣層與在第一閘極絕緣層上厚度5nm至300nm(含)的第二閘極絕緣層之堆疊。
假使氫、水、等等含於閘極絕緣層138中，則氫可能進入氧化物半導體層或從氧化物半導體層取出氫，造成電晶體的特徵劣化。因此，較佳的是閘極絕緣層138含有儘可能少的氫或水。
在使用濺射法等的情形中，舉例而言，較佳的是在餘留在處理室中的濕氣被移除的狀態下，形成閘極絕緣層。為了移除餘留在處理室中的濕氣，較佳地使用較佳地使用例如低溫泵、離子泵、或鈦昇華泵等捕獲真空泵。可以使用設有冷阱的渦輪泵。從使用低溫泵等以抽真空的處理室中，充份地移除氫、水、等等；因此，可以閘極絕緣層138中的雜質濃度。
當形成閘極絕緣層138時，較佳的是使用例如氫或水等雜質的濃度降低或降低至小於或等於1ppm(較佳地，小於或等於1ppb)的高純度氣體。
注意，藉由移除雜質而製成i型或實質上i型的氧化物半導體對於介面狀態密度或介面電荷極度敏感，當此氧化物半導體用於氧化物半導體時，在氧化物半導體層與閘極絕緣層之間的介面是重要的。換言之，與高度純化的氧化物半導體層接觸的閘極絕緣層138需要具有高品質。
舉例而言，由於使用微波(2.45GHz)的高密度電漿CVD法能夠形成緻密及高品質的具有高耐受電壓之閘極絕緣層138，所以，此方法是有利的。這是因為當高度純化的氧化物半導體層與高品質閘極絕緣層之間緊密接觸時，可以降低介面狀態及取得有利的介面品質。
無需多言，即使當使用高度純化的氧化物半導體層時，只要能夠形成高品質絕緣層作為閘極絕緣層，可以使用例如濺射法或電漿CVD法等其它方法。此外，能夠使用絕緣層形成後以熱處理增進品質和介面特徵的絕緣層。在任何情形中，形成具有有利的膜品質作為閘極絕緣層138及降低與氧化物半導體層的介面狀態密度以形成有利的介面之絕緣層作為閘極絕緣層138。
接著，在閘極絕緣層138上形成氧化物半導體層以及氧化物半導體層由例如使用掩罩的蝕刻等方法處理，以致於形成島狀氧化物半導體層140(請參見圖5E)。
關於氧化物半導體層，使用下述氧化物半導體：四金 屬元素的氧化物之In-Sn-Ga-Zn-O為基礎的氧化物半導體膜；三金屬元素的氧化物之In-Ga-Zn-O為基礎的氧化物半導體、In-Sn-Zn-O為基礎的氧化物半導體、In-Al-Zn-O為基礎的氧化物半導體、Sn-Ga-Zn-O為基礎的氧化物半導體、Al-Ga-Zn-O為基礎的氧化物半導體、或Sn-Al-Zn-O為基礎的氧化物半導體；二金屬元素的氧化物之In-Zn-O為基礎的氧化物半導體、Sn-Zn-O為基礎的氧化物半導體、Al-Zn-O為基礎的氧化物半導體、Zn-Mg-O為基礎的氧化物半導體、Sn-Mg-O為基礎的氧化物半導體、或In-Mg-O為基礎的氧化物半導體；或是In-O為基礎的氧化物半導體、Sn-O為基礎的氧化物半導體、或Zn-O為基礎的氧化物半導體。此外，上述氧化物半導體材料可以含有SiO2。
或者，使用含有以InMO3(ZnO)m(m>0，m不是自然數)表示的材料之薄膜。此處，M代表選自Ga、Al、M、及Co之一或更多金屬元素。舉例而言，M可為Ga、Ga及Al、Ga及Mn、或Ga及Co。
在本實施例中，使用In-Ga-Zn-O為基礎的金屬氧化物靶，以濺射法形成非晶氧化物半導體層作為氧化物半導體層。注意，由於藉由添加矽至非晶氧化物半導體層，可以抑制非晶氧化物半導體層的晶化，所以，舉例而言，使用含有2wt%至10wt%(含)的靶，形成氧化物半導體層。
關於用於以濺射法形成氧化物半導體層的靶，舉例而 言，能夠使用具有In2O3：Ga2O3：ZnO=1：1：1(莫耳比)成份比的靶。也能夠使用具有In2O3：Ga2O3：ZnO=1：1：2(莫耳比)成份比或In2O3：Ga2O3：ZnO=1：1：4(莫耳比)成份比的靶。金屬氧化物靶的填充因數從90%至100%(含)，較佳地高於或等於95%(例如99.9%)。藉由使用具有高填充因數的金屬氧化物靶，形成緻密膜的氧化物半導體層。
形成氧化物半導體層的氛圍較佳的是稀有氣體(典型地為氬)氛圍、氧氛圍、或稀有氣體(典型地為氬)與氧的混合氛圍。具體而言，較佳的是使用高純度氣體，其中，舉例而言，例如氫、水、羥基或氫化物等雜質被移除至小於或等於1ppm的濃度(較佳地，小於或等於1ppb)。
在形成氧化物半導體層時，基底被固持於維持降壓的處理室中且基底溫度設定在100℃至600℃(含)，較佳地200℃至400℃(含)。在加熱基底時形成氧化物半導體層，降低氧化物半導體層的雜質濃度。此外，降低導因於濺射的損傷。然後，將氫及濕氣被移除的濺射氣體導入餘留的濕氣正被移除的處理室中，以及，藉由使用金屬氧化物作為靶，形成氧化物半導體層。
為了移除餘留在處理室中的濕氣，較佳地使用較佳地使用捕獲真空泵。舉例而言，較佳地使用低溫泵、離子泵、或鈦昇華泵。抽真空單元可以是設有冷阱的渦輪泵。從使用低溫泵以抽真空的沈積室中，移除氫原子、例如濕 氣(H2O)等含有氫原子的化合物(較佳地也含有碳原子的化合物)、等等，藉以降低沈積室中形成的氧化物半導體層中含有的雜質濃度。
舉例而言，在下述條件下，形成氧化物半導體層：基底與靶之間的距離為100mm；壓力0.6Pa；直流(DC)電力為0.5Kw；以及氛圍為氧氛圍(氧流量比例為100%)。注意，由於可以降低灰塵以及將膜厚製成均勻的，所以較佳地使用脈衝式直流(DC)電源。氧化物半導體層的厚度為2nm至200nm(含)，較佳地為5nm至30nm(含)。注意，氧化物半導體層的適當厚度視所使用的氧化物半導體材料而不同；因此，可以根據材料而決定厚度。在通道長度短的情形中，舉例而言，氧化物半導體層的厚度設定為大於或等於5nm且小於或等於30nm。當以此方式降低元件的尺寸時，取得高集成度，以及，藉由降低氧化物半導體層的厚度，可以抑制短通道效應。
注意，在以濺射法形成氧化物半導體層之前，較佳的是執行逆濺射以致於移除附著於閘極絕緣層138的表面上的灰塵，在逆濺射中，藉由導入的氬氣以及產生電漿。此處，逆濺射係一方法，與離子撞擊濺射靶的一般濺射法相對地，其係使離子撞擊要處理的表面，以致於修改表面。使離子撞擊要處理的表面之方法的實施例是在氬氛圍中將高電頻電壓施加至表面以及在接近基底處產生電漿。注意，可以使用氮氛圍、氦氛圍、氧氛圍或類似者以取代氬氛圍。
使用乾蝕刻或濕蝕刻以蝕刻氧化物半導體層。無需多言，可以結合地使用乾蝕刻及濕蝕刻。根據材料而適當地設定蝕刻條件(例如蝕刻氣體或蝕刻劑、蝕刻時間、及溫度)，以致於氧化物半導體層被蝕刻成所需形狀。
關於用於乾蝕刻的蝕刻氣體的實施例為含氯的氣體(例如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)等氯為基礎的氣體)。此外，可以使用含有氟的氣體(例如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)等氟為基礎的氣體)、溴化氫(HBr)、氧(O2)、這些氣體中任何添加例如氦(He)或氬(Ar)等稀有氣體之氣體；等等。
關於乾蝕刻法，可以使用平行板RIE(反應離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。為了將氧化物半導體層蝕刻成所需形狀，適當地設定蝕刻條件(例如，施加至線圈電極的電力量、施加至基底側上的電極之電力量、基底側上電極的溫度、等等)。
關於用於濕蝕刻的蝕刻劑，使用磷酸、醋酸、及硝酸的混合溶液、過氧化銨混合物(氨、水、及過氧化氫的混合溶液)、等等。也可以使用例如ITO07N(KANTO CHEMICAL CO.,INC.的產品)等蝕刻劑。
接著，對氧化物半導體層較佳地執行第一熱處理。藉由第一熱處理，將氧化物半導體層脫水或脫氫。以300℃至800℃(含)的溫度，較佳地400℃至700℃(含)， 更佳地450℃至700℃(含)，又較佳地550℃至700℃(含)之溫度，執行第一熱處理。
350℃或更高的溫度之第一熱處理允許氧化物半導體層脫水或脫氫，造成層中的氫濃度降低。450℃或更高的溫度之第一熱處理允許進一步降低層中的氫濃度。550℃或更高的溫度之第一熱處理允許又進一步降低層中的氫濃度。以下述方式執行第一熱處理：將基底導入使用電阻式加熱元件等的電熱爐中，然後，在450℃下，在氮氛圍中，使氧化物半導體層140接受熱處理一小時。在熱處理期間，氧化物半導體層140未曝露至空氣，以防止水或氫進入。
熱處理設備不限於電熱爐，也可以是以例如受熱氣體等媒介所產生的熱傳導或熱輻射來加熱要處理的物品之設備。舉例而言，使用例如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備等RTA(等快速熱退火)設備。
LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將要處理的物體加熱。GRTA設備是使用高溫氣體以執行熱處理之設備。關於氣體，使用不會與熱處理要處理的物體反應之惰性氣體，例如氮或例如氬等稀有氣體。
舉例而言，關於第一熱處理，如下所述般執行GRTA製程。將基底置於被加熱至650℃至700℃的高溫之惰性 氣體中、將基底加熱數分鐘、以及將基底自惰性氣體氛圍取出。GRTA製程能夠在短時間內取得高溫熱處理。此外，由於GRTA製程是短時間執行的熱處理，因此，即使當溫度超過基底的溫度上限時，仍然能夠使用GRTA製程。舉例而言，在使用包含例如玻璃基底等具有低抗熱性之基底的SOI基底的情形中，在溫度高於溫度上限的情形中，基底的收縮成為問題，但是，在短時間內執行熱處理的情形中不會成為問題。
注意，關於執行第一熱處理的惰性氣體氛圍，較佳的是使用含氮或稀有氣體(例如氦、氖、或氬)作為主成份及未含有水、氫、等等的氛圍。舉例而言，被導入至熱處理設備之氮或例如氦、氖、或氬等稀有氣體之純度大於或等於6N(99.9999%)，較佳地大於或等於7N(99.99999%)(亦即，雜質濃度小於或等於1ppm，較佳地低於或等於0.1ppm)。
注意，在製程期間，惰性氣體氛圍可以改成含氧的氛圍。舉例而言，在以電熱爐用於第一熱處理的情形中，當熱處理溫度下降時，氛圍可以改變。舉例而言，在例如稀有氣體(例如氦、氖、或氬)或氮等惰性氣體的氛圍中，執行熱處理(以固定溫度)，以及，當溫度下降時，氛圍改變成含氧的氛圍。關於含氧的氛圍，使用氧氣或氧氣與氮氣的混合氣體。也是在使用含氧的氛圍之情形中，較佳的是氛圍未含有水、氫、等等。或者，氧氣或氮之純度大於或等於6N(99.9999%)，較佳地大於或等於7N (99.99999%)(亦即，雜質濃度小於或等於1ppm，較佳地低於或等於0.1ppm)。藉由在含氧的氛圍中執行第一熱處理，可以降低氧空乏造成的缺陷。
視第一熱處理的條件或是氧化物半導體層的材料，將氧化物半導體層晶化成為微晶的或多晶的。舉例而言，在某些情形中，氧化物半導體層可以結晶變成具有90%或更高、或是80%或更高的結晶度之微晶氧化物半導體層。在其它情形中，取決於第一熱處理的條件或氧化物半導體層的材料，氧化物半導體層可以是未含結晶成份的非晶氧化物半導體層。
此外，在氧化物半導體層中，微晶(粒子大小為1nm至20nm(含)，典型上為2nm至4nm(含))有時混合於非晶氧化物半導體中(舉例而言，氧化物半導體層的表面中)。
藉由對齊非晶半導體中的微晶體，改變氧化物半導體層的電特徵。舉例而言，在使用In-Ga-Zn-O為基礎的金屬氧化物靶以形成氧化物半導體層的情形中，形成具有電氣各向異性的In2Ga2ZnO7的晶粒被對齊之微晶部份，因而改變氧化物半導體層的電特徵。
舉例而言，當晶粒被對齊以致於In2Ga2ZnO7的C軸垂直於氧化物半導體層的表面時，可以增進平行於氧化物半導體層的表面之方向上的導電率，以及，增進垂直於氧化物半導體層的表面之方向上的絕緣特性。此外，此微晶部份具有抑制例如水或氫等雜質進入氧化物半導體層的功 能。
注意，以GRTA加熱氧化物半導體層的表面，形成包含微晶部的氧化物半導體層。此外，藉由使用Zn數量小於In或Ga的數量之濺射靶，以更佳的方式，形成氧化物半導體層。
對尚未被處理成島狀氧化物半導體層140的氧化物半導體層執行用於氧化物半導體層140的第一熱處理。在該情形中，在第一熱處理之後，自熱處理設備中取出基底並執行微影步驟。
注意，由於上述熱處理之氧化物半導體層140的脫水或脫氫的效果，所以，其也稱為脫水處理、脫氫處理、等等。舉例而言，在形成氧化物半導體層後、在氧化物半導體層140上堆疊源極電極和汲極電極之後、或在源極和汲極電極層上形成保護絕緣層之後，執行此脫水處理或脫氫處理。可以執行一次或多次此脫水處理或脫氫處理。
接著，形成源極或汲極電極142a和源極或汲極電極142b至接觸氧化物半導體層140(請參見圖5F)。形成導體層以遮蓋氧化物半導體層140，然後，選擇性地蝕刻導體層，以形成源極或汲極電極142a和142b。
以例如濺射法等PVD(物理汽相沈積)、或例如電漿CVD法等CVD(化學汽相沈積)法，形成導體層。關於用於導體層的材料，使用選自鋁、鉻、銅、鉭、鈦、鉬、或鎢之元素；含有任何這些元素作為成份的合金；等等。或者，可以使用選自錳、鎂、鋯、鈹、及釔之一或更多材 料。可以使用與選自鈦、鉭、鎢、鉬、鉻、釹、或鈧之一或更多元素結合的鋁。
氧化物導體膜可以用於導體層。關於氧化物導體膜，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2O3-SnO2，在某些情形中縮寫為ITO)、氧化銦-氧化鋅合金(In2O3-ZnO)、或是添加矽或氧化矽的任何這些金屬氧化物材料。
在此情形中，相較於用於氧化物半導體層140的材料，較佳的是使用導電率高或電阻率低的材料。藉由載子濃度的增加，可以增加氧化物導體膜的導電率。氧化物半導體膜的載子濃度因氫濃度的增加而增加。此外，藉由氧空乏的增加，氧化物導體膜的載子濃度增加。
導體層可以具有單層結構或包含二或更多層的疊層結構。舉例而言，導體層可以具有含矽的鋁膜之單層結構、鈦膜堆疊於鋁膜上之雙層結構、或鈦膜、鋁膜、及鈦膜依序堆疊的三層結構。此處，使用鈦膜、鋁膜、及鈦膜的三層結構。
注意，氧化物導體層可以形成於氧化物半導體層140與導體層之間。氧化物導體層與導體層連續地形成(連續沈積)。此氧化物導體層允許降低源極區或汲極區的電阻，以致於電晶體能夠高速操作。
接著，選擇性地蝕刻導體層以形成源極或汲極電極142a和142b(請參見圖5F)。此處，在形成用於蝕刻的 掩罩的曝光中，較佳地使用紫外光、KrF雷射光、或ArF雷射光。
電晶體的通道長度(L)由源極或汲極電極142a的下邊緣部份與源極或汲極電極142b的下邊緣部份之間的距離決定。注意，執行曝光以致於通道長度(L)短於25nm的情形中，使用具有數奈米至數十奈米之極度短波長的極度紫外光，執行用於形成掩罩的曝光。使用極度紫外光的曝光造成高解析度及大聚焦深度。基於這些理由，能夠設計掩罩，以致於稍後形成的電晶體的通道長度(L)小於25nm，亦即，在10nm至1000nm(含)的範圍中，電路可以以更高速度操作。此外，關閉狀態電流極度低，防止耗電增加。
適當地調整導體層及氧化物半導體層140的材料及蝕刻條件，以致於在蝕刻導體層時不會移除氧化物半導體層140。注意，取決於材料及蝕刻條件，氧化物半導體層140在蝕刻步驟中被部份地蝕刻並因而具有溝槽部(凹部)。
為了降低使用的掩罩數目及步驟數目，使用多色調掩罩以形成光阻掩罩，以致於藉由使用光阻掩罩來執行蝕刻，多色調掩罩是光透射過而具有眾多強度的曝光掩罩。使用多色調掩罩形成的光阻掩具有複數厚度(步階狀)，以及藉由灰化以進一步改變形狀；因此，在眾多蝕刻步驟中使用光阻掩罩以處理成不同的圖案。亦即，藉由使用多色調掩罩，形成對應於至少二種的不同圖案之光阻掩罩。 因此，降低曝光掩罩的數目，也降低對應的微影步驟之數目，因而實現製程簡化。
注意，在上述製程之後，使用例如N2O、N2、或Ar等氣體，較佳地執行電漿處理。此電漿處理移除附著至氧化物半導體層的曝露表面的水等等。使用氧及氬的混合氣體，執行電漿處理。
接著，形成與部份氧化物半導體層140接觸的保護絕緣層144而不曝露至空氣(請參見圖5G)。
適當地使用例如濺射法等方法以形成保護絕緣層144，藉由此方法，防止例如水和氫等雜質混入保護絕緣層144。保護絕緣層144的厚度至少為1nm或更厚。保護絕緣層144由氧化矽膜、氮化矽、氧氮化矽、氮氧化矽、或類似者製成。保護絕緣層144可以具有單層結構或疊層結構。在形成保護絕緣層144時之基底溫度較佳地高於或等於室溫且低於或等於300℃。用於形成保護絕緣層144的氛圍較佳地為稀有氣體(典型上為氬)氛圍、氧氛圍、或含有稀有氣體(典型上為氬)與氧的混合氛圍。
假使氫含於保護絕緣層144中時，氫可以進入氧化物半導體層140或取出氧化物半導體層的氧，因而降低背通道側上氧化物半導體層的電阻以及形成寄生通道。因此，重要的是在形成保護絕緣層140時不使用氫，以致於保護絕緣層144含有儘能可少的氫。
此外，較佳的是形成保護絕緣層144並移除餘留在處理室中的濕氣。這是為了防止氫、羥、或濕氣被含於氧化 物半導體層140及保護絕緣層144中。
為了移除餘留在處理室中的濕氣，較佳地使用捕獲真空泵。舉例而言，較佳地使用低溫泵、離子泵、或鈦昇華泵。抽真空單元可以是設有冷阱的渦輪泵。從使用低溫泵抽真空的沈積室中，移除含有氫原子、例如濕氣(H2O)等含有氫原子的化合物、等等，藉以降低沈積室中形成的保護絕緣層144中含有的雜質濃度。
關於用於形成保護絕緣層144的濺射氣體，較佳地使用高純度氣體，其中，例如氫、濕氣、羥基或氫化物等雜質被移除至1ppm或更低的濃度(較佳地，1ppb或更低)。
接著，在惰性氣體氛圍或氧氣氛圍中，較佳地執行第二熱處理(較佳地，200℃至400℃(含)，舉例而言，250℃至350℃(含))。舉例而言，在250℃下，在氮氛圍中執行第二熱處理一小時。第二熱處理降低電晶體的電特徵變異。
此外，在空氣中，以100℃至200℃(含)，執行此熱處理一小時至30小時。此熱處理可以在固定加熱溫度下執行；或者，重複地執行多次下述溫度變化：加熱溫度從室溫增加至100℃至200℃(含)的溫度、以及加熱溫度降至室溫。在形成保護絕緣層之前，在降壓下執行此熱處理。在降壓下，熱處理時間可以縮短。注意，舉例而言，可以執行此熱處理以取代第二熱處理，或是在第二熱處理之前、或第二熱處理之後，執行此熱處理。
接著，在保護絕緣層144上形成層間絕緣層146(請參見圖6A)。以PVD法、CVD法、等等，形成層間絕緣層146。層間絕緣層146由例如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等無機絕緣材料形成。在形成層間絕緣層146之後，以CMP、蝕刻、等等，較佳地平坦化層間絕緣層146的表面。
接著，在層間絕緣層146、保護絕緣層144、及閘極絕緣層138中形成抵達電極136a、136b、和136c、以及源極或汲極電極142a和142b中的開口。然後，形成導體層148以致嵌入於開口中(請參見圖6B)。使用掩罩，以例如蝕刻等方法，形成開口。使用光罩，以例如曝光等方法，形成掩罩。
可以使用濕蝕刻或乾蝕刻作為蝕刻；慮及微製造，較佳地使用乾蝕刻。以例如PVD法或CVD法等膜形成方法，形成導體層148。舉例而言，導體層134由例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧等導體材料、或任何這些材料的合金或化合物(例如氮化物)形成。
具體而言，舉例而言，如下所述般形成導體層148：在包含開口的區域中以PVD法形成薄的鈦膜，以及，以CVD法形成薄的氮化鈦膜；然後，形成鎢膜以致於嵌入於開口中。此處，以PVD法形成的鈦膜具有減少形成於介面的氧化物膜以及降低與下電極(此處，電極136a、136b、和136C、及源極或汲極電極142a和142b)的接觸電阻之功能。在形成鈦膜之後形成的氮化鈦膜具有防止導 體材料擴散之障壁功能。在形成鈦膜、氮化鈦膜、等等障壁膜之後，以電鍍法形成銅膜。
在形成導體層148之後，以蝕刻、CMP、等等，移除部份導體層148，以致於層間絕緣層146曝露，以及，形成電極150a、150b、150c、150d及150e(請參見圖6C)。注意，當藉由移除部份導體層148以形成電極層150a、150b、150c、150d及150e時，表面較佳地被處理成平坦化。當以此方式平坦化層間絕緣層146、及電極150a、150b、150c、150d、及150e的表面，在往後的步驟中有利地形成電極、佈線、絕緣層、半導體層、等等。
然後，形成絕緣層152，以及，在絕緣層152中形成抵達電極層150a、150b、150c、150d、及150e的開口。在形成導體層至嵌入於開口中之後，以蝕刻、CMP、等等，移除部份導體層，因而使絕緣層152曝露，以及，形成電極154a、154b、154c、及150d(請參見圖6D)。此步驟類似於形成電極150a等的步驟；因此，省略詳細說明。
在以上述方式形成電晶體402時，氧化物半導體層140中的氫濃度小於或等於5×1019/cm3)，以及，室溫下電晶體402的關閉狀態電流小於或等於1×10-13A(每1μm通道寬度之室溫下的漏電流小於或等於10aA/μm)。使用藉由充份降低氫濃度及供應氧而高度純化的氧化物半導體層140，取得具有優良特徵的電晶體402。此外，由於使用氧化物半導體以外的材料之電晶體 421設於下部中及使用氧化物半導體的電晶體402設於上部中，所以，能夠製造具有二電晶體的特徵之優良的非依電性閂鎖電路、以及使用非依電性閂鎖電路的半導體裝置。
注意，較佳的是，由於氫、水、等等不可能進氧化物半導體層，所以，在氫濃度降低後的短時間內氧供應至氧化物半導體層140，因而實現具有非常有利的特徵之氧化物半導體層。無需多言，只要能夠實現具有有利特徵的氧化物半導體層，則用於降低氫濃度的處理及用於供應氧的處理無需連續地執行。舉例而言，可以在這些處理之間執行另一處理。或者，同時執行這些處理。
注意，碳化矽(例如4H-SiC)等等是可以與氧化物半導體相比的半導體材料。氧化物半導體與4H-SiC具有一些共同性：舉例而言，載子濃度。根據費米-德瑞克(Fermi-Dirac)分佈，估算氧化物半導體中的次要載子密度約為10-7/cm3。此值相當小，類似於4H-SiC的6.7×10-11/cm3。當氧化物半導體的次要載子密度與矽的本質載子密度(約1.4×1010/cm3)相比時，容易瞭解到氧化物半導體的次要載子密度顯著地低。
此外，氧化物半導體的能帶隙為3.0eV至3.5eV，4H-SiC的能帶隙是3.26eV，這意指氧化物半導體與碳化矽都是寬能帶隙半導體。
另一方面，在氧化物半導體與碳化矽之間有主要的差異：製程溫度。由於在使用碳化矽的半導體製程中通常需 要1500℃至2000℃(含)的熱處理，所以，難以形成碳化矽與使用碳化矽以外的半導體材料之半導體元件的堆疊。這是因為半導體基底、半導體元件、等等會受此高溫損壞。同時，以300℃至500℃(含)(低於或等於玻璃轉變溫度，高達約700℃)的熱處理，形成氧化物半導體；因此，能夠藉由使用氧化物半導體以外的半導體材料而形成積體電路，然後形成包含氧化物半導體的半導體元件。
此外，與碳化矽相對地，氧化物半導體的優點在於能夠使用例如玻璃基底等具有低抗熱性的基底。此外，相較於碳化矽，氧化物半導體由於不需要高溫熱處理，所以，能夠充份地降低能量成本。
注意，雖然對例如狀態密度(DOS)等氧化物半導體的物理特性進行很多研究，但是，它們都未揭示充份降低局部狀態本身之概念。根據揭示的發明之實施例，藉由移除局部能階的起因之水或氫，以形成高純度的氧化物半導體。這是根據充份降低局部狀態本身的概念。因此，能夠製造優良的產業產品。
此外，藉由供應氧給氧空乏產生的金屬的懸垂鍵以及降低導因於氧缺乏的局部能階，取得更高度純化的(i型)氧化物半導體。舉例而言，形成與通道形成區緊密接觸的含過量氧的氧化物膜，然後將氧從氧化物膜供應至通道形成區，以致於能夠降低導因於氧缺陷的局部能階。
氧化物半導體的缺陷可說明歸因於因為過量氫之導電 帶之下0.1eV至0.2eV(含)的淺能階、導因於氧缺乏的深層能階、等等。經由移除氫及充份供應氧以消除此缺陷將為正確的技術思想。
氧化物半導體通常被視為n型半導體；但是，根據揭示的本發明之實施例，藉由移除雜質，特別是水和氫，以實現i型半導體。關於此點，可說揭示的本發明的實施例由於不同於例如添加雜質的矽等i型半導體，所以，其包含新穎的技術思想。
上述實施例係在新穎的非依電性閂鎖電路400的元件之中，使用氧化物半導體的電晶體402以外的元件使用氧化物半導體以外的材料作為半導體材料；但是，所揭示的本發明不限於本實施例。氧化物半導體可以作為包含於非依電性閂鎖電路400中的電晶體以外的元件的半導體材料。
<使用氧化物半導體的電晶體的導電機制>
將參考圖7、圖8、圖9A和9B、及圖10，說明使用氧化物半導體的電晶體的導電機制。注意，為了容易瞭解，下述說明是根據理想情形，且未完全地反應真實的情形。而且，注意到下述說明僅為一考量並未影響本發明的有效性。
圖7是使用氧化物半導體的電晶體(薄膜電晶體)的剖面視圖。氧化物半導體層(OS)設於閘極電極(GE1)上而以閘極絕緣層(GI)設於其間，以及，源極電極 (S)和汲極電極(D)設於氧化物半導體層上。絕緣層設置成遮蓋源極電極(S)和汲極電極(D)。
圖8是圖7中的A-A’剖面之能帶圖(概要圖)。在圖8中，黑圓圈(●)及白圓圈(○)分別代表電子及電洞且分別具有電荷(-q,+q)。以正電壓(VD>0)施加至汲極電極，虛線顯示無電壓施加至閘極電極(VG=0)的情形，實線顯示正電壓施加至閘極電極(VG>0)的情形。在無電壓施加至閘極電極的情形中，由於高電位障壁，載子(電子)未從電極注入至氧化物半導體側，以致於沒有電流流通，意指關閉狀態。另一方面，當正電壓施加至閘極電極時，電位障壁降低，因此電流流通，意指開啟狀態。
圖9A及9B是圖7中的B-B’剖面之能帶圖(概要圖)。圖9A顯示正電壓(VG>0)施加至閘極電極(GE1)的狀態及載子(電子)在源極電極與汲極電極之間流動的開啟狀態。圖9B顯示負電壓(VG<0)施加至閘極電極(GE1)的狀態及次要載子未流動。
圖10顯示真空能階與金屬的功函數()之間的關係及真空能階與氧化物半導體的電子親和力(χ)之間的關係。在一般溫度下，金屬中的電子衰退且費米能階位於導電帶。另一方面，習知的氧化物半導體是n型半導體，在該情形中，費米能階(EF)遠離位於能帶隙的中間之本質費米能階(Ei)並較接近導電帶。注意，知悉部份氫在氧化物半導體中作為施子且是造成氧化物半導體成為n型半導體的一因素。
另一方面，根據揭示的本發明的實施例之氧化物半導體是以下述方式取得的本質的(i型)或是實質上本質的氧化物半導體：從氧化物半導體移除用於n型氧化物半導體的因素以及純化氧化物半導體，以致於包含儘可能少的氧化物半導體的主成分以外的元素(雜質元素)。亦即，特點是未藉由添加雜質而是藉由移除儘可能多的氫和水等雜質，而取得高度純化的i型(本質的)半導體或接近其的半導體。因此，費米能階(EF)能夠與本質費米能階(Ei)相比。
可說氧化物半導體的能帶隙(Eg)是3.15eV及電子親和力(χ)是4.3eV。含於源極電極和汲極電極中的鈦(Ti)的功函數實質上等於氧化物半導體的電子親和力(χ)。在該情形中，在金屬與氧化物半導體之間的介面處未形成電子的肖特基障壁。
在此時，如圖9A所示，電子在閘極絕緣層與高度純化的氧化物半導體之間的介面近處(能量上穩定的氧化物半導體的最低部份)中移動。
此外，如圖9B所示，當負電位施加至閘極電極(GE1)時，由於次要載子之電洞實質上為零，所以，電流的值實質上非常接近零。
以此方式，氧化物半導體藉由高度純化以致於含有儘可能少的其主成分以外的元素(雜質元素)而成為本質的(i型)或實質上本質的氧化物半導體。因此，氧化物半導體與閘極絕緣層之間的介面的特徵變成重要的。基於此 理由，閘極絕緣層需要能夠與氧化物半導體形成有利的介面。具體而言，較佳的是使用下述絕緣層，舉例而言：由使用VHF頻帶至微波頻帶的範圍中的電源頻率產生的高密度電漿之CVD法所形成的絕緣層、或是以濺射法形成的絕緣層。
當氧化物半導體被高度純化且在氧化物半導體與閘極絕緣層之間造成有利介面時，舉例而言，在電晶體的通道寬度W是1×104μm以及通道長度L為3μm的情形中，能夠實現室溫下1×10-13A或更低的關閉電流及0.1V/dec.的次臨界擺幅(S值)(閘極絕緣層：100nm厚)。
當如上所述般高度純化氧化物半導體至含有儘可能少的其主元素以外之元素(亦即，雜質元素)時，薄膜電晶體可以以有利方式操作。
根據本實施例，使用具有充份低的氫濃度而高度純化且具有足夠低的載子濃度之本質的(i型)或實質上本質的(i型)氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，提供電連接至電晶體的源極電極或汲極電極的電容器；因此，能夠實現操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路。或是具有足夠長的更新時間及資料固持特徵的非依電性電路。此外，由於累積在電容器中的電荷被固持作為資料，所以，相較於藉由餘留的極化儲存資料的情形，可以以較低的變異，容易地讀取資料。
藉由使用非依電性閂鎖電路，提供不同種類的邏輯電路。舉例而言，藉由關閉未使用的區塊的電力，能夠降低使用非依電性閂鎖電路的邏輯電路的耗電。此外，由於即使電力關閉時仍然能夠儲存邏輯狀態，所以，當電力開啟時系統可以高速地及以低電力啟動，當電力關閉時系統可以高速地及以低電力結束。
本實施例可以與其它實施例自由地結合。
(實施例2)
在本實施例中，將參考圖11A和11B、及圖12，說明揭示的本發明之一實施例的非依電性閂鎖電路之配置及操作。
圖11A顯示非依電性閂鎖電路400的配置。圖11B顯示部份非依電性閂鎖電路400的配置。圖12是非依電性閂鎖電路的時序圖。
圖11A顯示圖1中的閂鎖電路400的配置實施例，其中，使用第一反相器作為第一元件412及使用第二反相器作為第二元件413。第一電晶體431和第二電晶體432具有類似於實施例1中所示的結構。亦即，能夠使用以氧化物半導體層用於通道形成區且具有常關特徵和顯著低的關閉狀態電流的電晶體，作為第一電晶體431和第二電晶體432。
圖11A中所示的非依電性閂鎖電路400具有迴路結構，其中，第一元件(第一反相器)412的輸出電連接至 第二元件(第二反相器)413的輸入，第二元件(第二反相器)413的輸出經由第二電晶體432電連接至第一元件(第一反相器)412的輸入。
第一元件(第一反相器)412的輸入經由第一電晶體431電連接至被施予輸入訊號的佈線414。第一元件(第一反相器)412的輸出電連接至被施予輸出訊號的佈線415。被施予輸入訊號的佈線414是被供予從先前級的電路輸入至非依電性閂鎖電路400的訊號。被施予輸出訊號的佈線415是被供予從非依電性閂鎖電路400輸出至後續級的電路之訊號的佈線。
在非依電性閂鎖電路400中，均使用氧化物半導體作為通道形成區的半導體材料之第一電晶體431和第二電晶體432作為切換元件。此外，非依電性閂鎖電路400包含電容器404，電容器404電連接至第一電晶體431和第二電晶體432的源極電極或汲極電極。亦即，電容器404的一電極電連接至第一電晶體431的源極電極和汲極電極之一，電容器404的另一電極電連接至第二電晶體432的源極電極和汲極電極之一。第一電晶體431的源極電極和汲極電極中的另一者電連接至被施予輸入訊號的佈線414。第二電晶體432的源極電極和汲極電極中的另一者電連接至第二元件(第二反相器)413的輸出。電位Vc施加至電容器404的另一電極。連接至第一元件(第一反相器)的輸入之節點稱為節點S。
如圖11B所示，包含於非依電性閂鎖電路400中的第 一元件(第一反相器)412至少包含第三電晶體421。第三電晶體421的閘極電連接至第一元件(第一反相器)412的輸入。亦即，第三電晶體421的閘極電連接至第二電晶體432的源極電極和汲極電極之一。此外，第三電晶體421的閘極電連接至第一電晶體431的源極電極和汲極電極之一。
第一電晶體431及第二電晶體432具有圖2A或圖2B中所示的結構，取代圖11A中所示的結構。
輸入訊號IN的電位從先前級的電路施加至佈線414。佈線415的電位作為輸出訊號OUT施加至後續級的電路。訊號 1的電位施加至第一電晶體431。訊號 2的電位施加至第二電晶體432。當高位準電位施加至訊號 1時，第一電晶體431開啟。當高位準電位施加至訊號 2時，第二電晶體432開啟。雖然對第一電晶體431和第二電晶體432都為n型電晶體的情形作說明，但是，它們可為p型電晶體。
在正常的操作週期中，高位準電源電壓VDD及低位準電壓VSS施加至包含於閂鎖電路400中的第一元件(第一反相器)412及第二元件(第二反相器)413。
將參考圖12，說明非依電性閂鎖電路400的資料寫入、固持、及讀取操作。圖12顯示當非依電性閂鎖電路400操作期間(操作週期)、及當非依電性閂鎖電路400不操作期間(非操作週期)取得的訊號 1、訊號 2、輸入訊號IN、及輸出訊號OUT的電位的時序圖實施例。圖 12也顯示閂鎖電路400中的節點S的電位及施加至第一元件(第一反相器)412和第二元件(第二反相器)413的電源電壓VDD的電位。注意，預定電位VC，例如接地電位，施加至電容器404的另一電極。
在圖12中，週期a、週期b、週期d、及週期e是閂鎖電路400操作期間的週期(操作週期)：電源電壓VDD及電源電壓VSS施加至第一元件(第一反相器)412和第二元件(第二反相器)413。週期c是閂鎖電路400未操作期間的週期(非操作週期)：停止供應電源電壓給第一元件(第一反相器)412和第二元件(第二反相器)413且電源電壓VDD降低。週期a和週期e是閂鎖電路400的正常操作週期，在正常操作週期期間，高位準電位和低位準電位交錯地施加至訊號 1及訊號 2。當訊號 1的電位在高位準時，訊號 2的電位處於低位準，以及，當訊號 1的電位在低位準時，訊號 2的電位處於高位準。亦即，訊號 1及訊號 2具有反相關係。週期b是直到非操作週期的準備週期。週期b也稱為下降週期。週期d是在非操作週期之後及直到正常操作週期開始供應電力之準備週期。週期d也稱為上升週期。
在正常操作週期中，當高位準電位施加至訊號 1及低位準電位施加至訊號 2時，第二電晶體432關閉以致於閂鎖電路400的迴路結構(也稱為反相器迴路)斷開，而第一電晶體413開啟以致於輸入訊號的電位輸入至第一元件(第一反相器)412。輸入訊號的電位由第一元件 (第一反相器)412反相，且作為輸出訊號OUT施加至後續級的電路。當高位準電位施加至訊號 1及輸入訊號具有高位準電位時，可以取得具有低位準電位的輸出訊號。當高位準電位施加至訊號 1及輸入訊號具有低位準電位時，可以取得具有高位準電位的輸出訊號。
當低位準電位施加至訊號 1及高位準電位施加至訊號 2時，第一電晶體431關閉及第二電晶體432開啟，以致於形成反相器迴路，因而固持輸出訊號OUT的電位(資料被閂鎖、閂鎖電路的邏輯狀態被固持)。節點S顯示第一反相器的輸入的電位，其係正常操作週期中輸出訊號OUT的反相電位。
第一元件(第一反相器)412的輸入電連接至電容器404的一電極和第三電晶體421的閘極。因此，每當資料寫至閂鎖電路時，對應於資料的電荷累積於電容器404和第三電晶體421的閘極電容中。換言之，閂鎖電路400的資料自動地寫至非依電性閂鎖(資料寫入)。對應於電位的電荷累積於電容器404的一電極和第三電晶體421的閘極(節點S)。
在非操作週期之前的準備週期(週期b)中，開閉第一電晶體431和第二電晶體432的電位(低位準電位)施加至訊號 1及 2，因而使第一電晶體431和第二電晶體432關閉以及使節點S進入浮動狀態。結果，累積於節點S中的電荷被固持(資料固持)。
接著，停止電源電壓供應供應至第一元件(第一反相 器)412和第二元件(第二反相器)413以降低電源電壓VDD；然後，非操作週期(週期c)開始。在非操作週期(週期c)中，輸入訊號IN和輸出訊號OUT可以具有VDD與VSS之間的任何值。此處，以氧化物半導體層用於通道形成區及具有常關特徵和顯著低的關閉電流之電晶體作為第一電晶體431和第二電晶體432；因此，即使在停止電源電壓供應至閂鎖電路400之後(週期c)，累積在電容器404及第三電晶體421的閘極電容中的電荷(累積於節點S中的電荷)仍保持被固持。因此，在停止供應電源電壓給閂鎖電路400之後，閂鎖電路400的邏輯狀態可被儲存。注意，當電源電壓VDD降低時，在某些情形中，節點S的電位因與電源電壓的電容耦合的影響而稍微變化。無需多言，由於累積於節點S中的電荷保持被固持，所以，節點S的電位返回至當電源電壓VDD再開始被供應時的原始位準。
電容器404及第三電晶體421的閘極電容電連接至第一元件(第一反相器)412的輸入。因此，在電源電壓再開始供應給至少閂鎖電路400的第一元件(第一反相器)412之後(週期d)，輸出訊號OUT的電位由累積在電容器404和第三電晶體421的閘極電容中的電荷(寫入的資料)決定。亦即，寫至電容器404和第三電晶體421的閘極電容的資料可以被讀取。結果，閂鎖電路的邏輯狀態返回至非操作週期之前的狀態。
接著，高位準電位施加至訊號 2。當高位準電位施 加至訊號 2時，第二電晶體432開啟以及形成反相器迴路。當形成反相器迴路時，高位準或低位準電位施加至輸出訊號OUT和節點S，然後被固持(資料被閂鎖)。
舉例而言，在電源長時間停止的情形中，由於累積在節點S(電容器404和第三電晶體421的閘極電容)的電荷量減少，所以，節點S的電位可能稍微偏移高位準電位或低位準電位。即使在該情形中，仍然新近地施加高位準電位或低位準電位；結果，節點S的電位返回至偏移前的位準(也稱為改寫操作)。當電容器404和第三電晶體421的閘極電容具有低電容時，此操作特別有效。注意，在週期d中，無需提供高位準電位施加至訊號 2的週期。
接著，高位準電位及低位準電位施加至訊號 1和訊號 2，以致於正常操作週期(週期e)開始。當正常操作週期(週期e)開始時，訊號 1和訊號 2具有與在前的正常操作週期(週期a)完成時的電位相同的電位(相同狀態)，或者，具有與當週期a完成時的電位反相的電位(下一狀態)。
根據本實施例，使用具有充份低的氫濃度而高度純化且具有足夠低的載子濃度之本質的(i型)或實質上本質的(i型)氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，提供電連接至電晶體的源極電極或汲極電極的電容器；因此，能夠實現操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉 時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路、或是具有足夠長的更新時間及資料固持特徵的閂鎖電路。此外，由於累積在電容器中的電荷被固持作為資料，所以，相較於藉由餘留的極化儲存資料的情形，可以以較低的變異，容易地讀取資料。
藉由使用非依電性閂鎖電路，提供不同種類的邏輯電路。舉例而言，藉由關閉未使用的區塊的電力，能夠降低使用非依電性閂鎖電路的邏輯電路的耗電。此外，由於即使電力關閉時仍然能夠儲存邏輯狀態，所以，當電力開啟時系統可以高速地及以低電力啟動，當電力關閉時系統可以高速地及以低電力結束。
本實施例可以與其它實施例自由地結合。
(實施例3)
在本實施例中，將參考圖13A和13B，說明揭示的本發明之實施例的非依電性閂鎖電路之操作。非依電性閂鎖電路具有與圖11A和11B中所示的配置相同的配置，以及，其時序圖不同於圖12的時序圖。
圖13A顯示當非依電性閂鎖電路400操作期間(操作週期)、及當非依電性閂鎖電路400不操作期間(非操作週期)取得的訊號 1、訊號 2、輸入訊號IN、及輸出訊號OUT的電位的時序圖實施例。圖13A也顯示閂鎖電路400中的節點S的電位、施加至第一元件(第一反相器)412和第二元件(第二反相器)413的電源電壓VDD 的電位，以及，電容器404的另一電極的電位VC。
在圖13A中，週期a、週期b、週期d、及週期e是閂鎖電路400操作期間的週期(操作週期)：電源電壓VDD及電源電壓VSS施加至第一元件(第一反相器)412和第二元件(第二反相器)413。週期c是閂鎖電路400未操作期間的週期(非操作週期)：停止供應電源電壓給第一元件(第一反相器)412和第二元件(第二反相器)413且電源電壓VDD降低。週期a和週期e是閂鎖電路400的正常操作週期，在正常操作週期期間，高位準電位和低位準電位交錯地施加至訊號 1及訊號 2。當訊號 1的電位在高位準時，訊號 2處於低位準，以及，當訊號 1的電位在低位準時，訊號 2的電位處於高位準。亦即，訊號 1及訊號 2具有反相關係。週期b是直到非操作週期的準備週期。週期b也稱為下降週期。週期d是在非操作週期之後及直到正常操作週期開始供應電力之準備週期。週期d也稱為上升週期。
在圖13A中，週期a及週期b中的操作類似於圖12中的操作。接著，停止電源電壓供應供應至第一元件(第一反相器)412和第二元件(第二反相器)413以降低電源電壓VDD；然後，非操作週期(週期c)開始。在非操作週期(週期c)中，輸入訊號IN和輸出訊號OUT可以具有VDD與VSS之間的任何值。此處，以氧化物半導體層用於通道形成區及具有常關特徵和顯著低的關閉電流之電晶體作為第一電晶體431和第二電晶體432；因此，即 使在停止電源電壓供應至閂鎖電路400之後(週期c)，累積在電容器404及第三電晶體421的閘極電容中電荷(累積於節點S中的電荷)仍保持被固持。因此，在停止供應電源電壓給閂鎖電路400之後，閂鎖電路400的邏輯狀態被儲存。注意，當電源電壓VDD降低時，在某些情形中，節點S的電位因與電源電壓的電容耦合的影響而稍微變化。無需多言，由於累積於節點S中的電荷保持被固持，所以，節點S的電位返回至當電源電壓VDD再開始被供應時的原始位準。
接著，電容器404的另一電極的電位Vc被設定於預定電位。電位Vc設定於從低位準上升的電位及低位準與高位準之間的電位。結果，電容器404的另一電極的電位Vc的增加加至施加至節點S的電位。當在此狀態中電源電壓施加至少第一元件(第一反相器)412及第二元件(第二反相器)413時(週期d)，輸出訊號OUT的電位由累積在電容器404和第三電晶體421的閘極電容中的電荷決定。亦即，寫至電容器404和第三電晶體421的閘極電容的資料可以被讀取(資料讀取)。結果，閂鎖電路的邏輯狀態返回至非操作週期之前的狀態。
如上所述，在電源電壓再開始供應至第一元件(第一反相器)412及累積於(電容器404和第三電晶體421的閘極電容中電荷(寫入的電位)被讀取時電容器404的另一電極的電位Vc設定在預定電位，因而更穩定地執行資料讀取。舉例而言，在電源長時間停止的情形中，由於累 積在電容器404和第三電晶體421的閘極電容中的電荷量減少，所以，節點S的電位如圖13B所示般可能稍微偏移高位準，以致於可以降低資料讀取的穩定性。特別是當電容器404和第三電晶體421的閘極電容具有低電容時，此現象容易發生。即使用在該情形中，如圖13A及13B所示，藉由將電容器404的另一電極的電位Vc設定在預定電位，將電容器404和第三電晶體421的閘極電極控制在適當電位。結果，穩定地執行資料讀取。亦即，當電容器尺寸降低，取得微小化時，仍能操作。此外，資料固持週期可以更增加。
接著高位準電位施加至訊號 2。當高位準電位施加至訊號 2時，第二電晶體432開啟以及形成反相器迴路。當形成反相器迴路時，高位準或低位準電位施加至輸出訊號OUT和節點S，然後被固持(資料被閂鎖)。
即使當節點S的電位此時稍微偏移高位準電位或低位準電位時，仍然新近地施加高位準電位或低位準電位；結果，節點S的電位返回至偏移前的位準(也稱為改寫操作)。在節點S的電位返回至偏移前的位準之後(在改寫操作之後)，Vc的電位返回至原始位準。
接著，高位準電位及低位準電位施加至訊號 1和訊號 2，以致於正常操作週期(週期e)開始。當正常操作週期(週期e)開始時，訊號 1和訊號 2具有與在前的正常操作週期(週期a)完成時的電位相同的電位(相同狀態)，或者，具有與當週期a完成時的電位反相 的電位(下一狀態)。
根據本實施例，使用具有充份低的氫濃度而高度純化且具有足夠低的載子濃度之本質的(i型)或實質上本質的(i型)氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，提供電連接至電晶體的源極電極或汲極電極的電容器；因此，能夠實現操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路、或是具有足夠長的更新時間及資料固持特徵的閂鎖電路。此外，由於累積在電容器中的電荷被固持作為資料，所以，相較於藉由餘留的極化儲存資料的情形，可以以較低的變異，容易地讀取資料。
藉由使用非依電性閂鎖電路，提供不同種類的邏輯電路。舉例而言，藉由關閉未使用的區塊的電力，能夠降低使用非依電性閂鎖電路的邏輯電路的耗電。此外，由於即使電力關閉時仍然能夠儲存邏輯狀態，所以，當電力開啟時系統可以高速地及以低電力啟動，當電力關閉時系統可以高速地及以低電力結束。
本實施例可以與其它實施例自由地結合。
(實施例4)
在本實施例中，將參考圖14，說明揭示的本發明之實施例的非依電性閂鎖電路的配置實施例，其與圖1中的實施例不同。圖14顯示非依電性閂鎖電路400的配置。
除了電容器(圖1中的電容器404)電連接至第一元件(D1)412的輸入之外，圖14中所示的配置都與圖1相同。亦即，圖14中所示的非依電性閂鎖電路400具有迴路結構，其中，第一元件(D1)412的輸出電連接至第二元件(D2)413的輸入，第二元件(D2)413的輸出經由電晶體432電連接至第一元件(D1)412的輸入。
第一元件(D1)412的輸入經由第一電晶體431電連接至被施予輸入訊號的佈線414。第一元件(D1)412的輸出電連接至被施予輸出訊號的佈線415。被施予輸入訊號的佈線414是被供予從先前級的電路輸入至非依電性閂鎖電路400的訊號之佈線。被施予輸出訊號的佈線415是被供予從非依電性閂鎖電路400輸出至後續級的電路之訊號的佈線。
在非依電性閂鎖電路400中，均使用氧化物半導體作為通道形成區的半導體材料之第一電晶體431和第二電晶體432作為切換元件。第一電晶體431和第二電晶體432具有類似於實施例1中所示的結構。亦即，能夠使用以氧化物半導體層用於通道形成區及具有常關特徵和顯著低的關閉狀態電流作為第一電晶體431和第二電晶體432。
在上述配置中，包含於非依電性閂鎖電路400中的第一元件412至少包含第三電晶體421。第三電晶體421的閘極電連接至第一元件412的輸入。亦即，第三電晶體421的閘極電連接至第二電晶體432的源極電極和汲極電極之一。此外，第三電晶體421的閘極電連接至第一電晶 體431的源極電極和汲極電極之一。第一電晶體431的源極電極和汲極電極中之另一電極電連接至被施予輸入訊號的佈線。第二電晶體432的源極電極和汲極電極中之另一電極電連接至第二元件的輸出。
第一電晶體431及第二電晶體432具有圖2A或圖2B中所示的結構，取代圖14中所示的結構。
在具有圖14中所示的配置之非依電性閂鎖電路中，以下述方式執行資料寫入、資料固持、及資料讀取。
如上所述，非依電性閂鎖電路400具有迴路結構，其中，第一元件(D1)412的輸出電連接至第二元件(D2)413的輸入，以及，第二元件(D2)413的輸出經由第二電晶體432而電連接至第一元件(D1)412的輸入。第三電晶體421的閘極電容電連接至迴路結構中的預定位置。具體而言，第三電晶體421的閘極電連接至第一元件(D1)412的輸入。依此方式，第三電晶體421的閘極電容電連接至非依電性閂鎖電路400的迴路結構中的預定位置。因此，每當資料寫至閂鎖電路，對應於資料的電荷累積於第三電晶體421的閘極電容中。換言之，閂鎖電路400的資料自動地寫至非依電性閂鎖(資料寫入)。類似地執行資料改寫。
藉由施加電位至第一電晶體431的閘極和第二電晶體432的閘極以致於第一電晶體431和第二電晶體432關閉(資料固持)，以固持寫入至第三電晶體421的閘極電容之資料，亦即，累積於第三電晶體421的閘極電容中的電 荷。
此處，作為第一電晶體431和第二電晶體432的電晶體以氧化物半導體層用於通道形成區，以及具有常關特徵和顯著低的關閉狀態電流。因此，即使在停止供應電源電壓給包含在閂鎖電路400中的至少第一元件(D1)412和第二元件(D2)413之後，累積於電容器中的電荷仍然能夠保持被固持。因此，即使在停止電源電壓的供應之後，閂鎖電路400的邏輯狀態仍然能夠保持儲存。
第三電晶體421的閘極電容電連接至第一元件(D1)412的輸入。因此，在電源電壓再開始供應至閂鎖電路400的至少第一元件(D1)412之後，輸出訊號OUT的電位由累積於第三電晶體421的閘極電容中的電荷決定。亦即，可以讀取寫至第三電晶體421的閘極電容的資料(資料讀取)。
此處，作為第一電晶體431和第二電晶體432的電晶體以氧化物半導體層用於通道形成區以及具有常關特徵和顯著低的關閉狀態電流。因此，即使在停止供應電源電壓給包含在閂鎖電路400中的至少第一元件(D1)412和第二元件(D2)413之後，累積於閘極電容中的電荷仍然能夠保持被固持。因此，即使在停止電源電壓的供應之後，閂鎖電路400的邏輯狀態仍然能夠保持儲存。
第三電晶體421的閘極電容電連接至第一元件(D1)412的輸入。因此，在電源電壓再開始供應至閂鎖電路400的至少第一元件(D1)412之後，輸出訊號OUT的電 位由累積於第三電晶體421的閘極電容中的電荷決定。亦即，可以讀取寫至第三電晶體421的閘極電容的資料(資料讀取)。
根據本實施例，使用具有充份低的氫濃度而高度純化且具有足夠低的載子濃度之本質的(i型)或實質上本質的(i型)氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，設置電連接至電晶體的源極電極或汲極電極的電容器；因此，能夠實現操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路、或是具有足夠長的更新時間及資料固持特徵的閂鎖電路。此外，由於累積在電容器中的電荷被固持作為資料，所以，相較於藉由餘留的極化儲存資料的情形，可以以較低的變異，容易地讀取資料。
藉由使用非依電性閂鎖電路，提供不同種類的邏輯電路。舉例而言，藉由關閉未使用的區塊的電力，能夠降低使用非依電性閂鎖電路的邏輯電路的耗電。此外，由於即使電力關閉時仍然能夠儲存邏輯狀態，所以，當電力開啟時系統可以高速地及以低電力啟動，當電力關閉時系統可以高速地及以低電力結束。
本實施例可以與其它實施例自由地結合。
(實施例5)
在本實施例中，將參考圖15，說明揭示的本發明之 實施例的非依電性閂鎖電路的配置實施例，其與圖11A及11B中的實施例不同。圖15顯示非依電性閂鎖電路400的配置。
除了未設置電連接至節點S的電容器(圖11A中的電容器404)之外，圖15中所示的配置都與圖11A及11B相同。
圖15顯示圖14中的閂鎖電路400的配置實施例，其中，使用第一反相器作為第一元件412及使用第二反相器作為第二元件413。第一電晶體431和第二電晶體432具有類似於實施例1中所示的結構。亦即，能夠使用以氧化物半導體層用於通道形成區且具有常關特徵和顯著低的關閉狀態電流的電晶體以作為第一電晶體431和第二電晶體432。
圖15中所示的非依電性閂鎖電路400具有迴路結構，其中，第一元件(第一反相器)412的輸出電連接至第二元件(第二反相器)413的輸入，第二元件(第二反相器)413的輸出經由第二電晶體432電連接至第一元件(第一反相器)412的輸入。
第一元件(第一反相器)412的輸入經由第一電晶體431電連接至被施予輸入訊號的佈線414。第一元件(第一反相器)412的輸出電連接至被施予輸出訊號的佈線415。被施予輸入訊號的佈線414是被供予從先前級的電路輸入至非依電性閂鎖電路400的訊號。被施予輸出訊號的佈線415是被供予從非依電性閂鎖電路400輸出至後續 級的電路之訊號的佈線。
在非依電性閂鎖電路400中，均使用氧化物半導體作為通道形成區的半導體材料之第一電晶體431和第二電晶體432作為切換元件。包含於非依電性閂鎖電路400中的第一元件(第一反相器)412至少包含第三電晶體421。第三電晶體421的閘極電連接至第一元件(第一反相器)412的輸入。亦即，第三電晶體421的閘極電連接至第二電晶體432的源極電極和汲極電極之一。此外，第三電晶體421的閘極電連接至第一電晶體431的源極電極和汲極電極之一。第一電晶體431的源極電極和汲極電極中的另一者電連接至被施予輸入訊號的佈線414。第二電晶體432的源極電極和汲極電極中的另一者電連接至第二元件(第二反相器)413的輸出。連接至第一元件(第一反相器)的輸入之節點稱為節點S。
第一電晶體431和第二電晶體432具有圖2A或圖2B中所示的結構，取代圖15中所示的結構。
非依電性閂鎖電路400的資料寫入、固持、及讀取操作類似於圖11A和11B(圖12、13A和13B、及其說明)中所示的閂鎖電路400。
根據本實施例，使用具有充份低的氫濃度而高度純化且具有足夠低的載子濃度之本質的(i型)或實質上本質的(i型)氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，設置電連接至電晶體的源極電極或汲極電極的電容器；因此，能夠實現操作溫度範圍 寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路、或是具有足夠長的更新時間及資料固持特徵的閂鎖電路。此外，由於累積在電容器中的電荷被固持作為資料，所以，相較於藉由餘留的極化儲存資料的情形，可以以較低的變異，容易地讀取資料。
藉由使用非依電性閂鎖電路，提供不同種類的邏輯電路。舉例而言，藉由關閉未使用的區塊的電力，能夠降低使用非依電性閂鎖電路的邏輯電路的耗電。此外，由於即使電力關閉時仍然能夠儲存邏輯狀態，所以，當電力開啟時系統可以高速地及以低電力啟動，當電力關閉時系統可以高速地及以低電力結束。
本實施例可以與其它實施例自由地結合。
(實施例6)
在本實施例中，將參考圖16A至16C，說明包含眾多揭示的本發明之實施例的非依電性閂鎖電路的邏輯電路的配置。
圖16A顯示包含二個非依電性閂鎖電路400的邏輯電路的配置。舉例而言，本邏輯電路稱為D-FF且作為CPU或各種邏輯電路中的暫存器。圖16B顯示部份非依電性閂鎖電路400的配置。
圖16A顯示圖1中的閂鎖電路400的配置實施例，其中，使用NAND作為第一元件及使用時脈式反相器作為第 二元件。
亦即，閂鎖電路400具有迴路結構，其中，第一元件(NAND)412的輸出電連接至第二元件(時脈式反相器)413的輸入，第二元件(時脈式反相器)413的輸出經由第二電晶體432電連接至第一元件(NAND)412的輸入。
第一元件(NAND)412的輸入之一經由第一電晶體431電連接至被施予輸入訊號的佈線414。第一元件(NAND)412的輸出電連接至被施予輸出訊號的佈線415。第一元件(NAND)412的其它輸出電連接至被施予訊號RSTB的佈線。時脈訊號及反相的時脈訊號施加至第二元件(時脈式反相器)413。第一電晶體431及第二電晶體432具有類似於實施例1中所示的結構。亦即，能夠使用以氧化物半導體層用於通道形成區且具有常關特徵和顯著低的關閉狀態電流的電晶體以作為第一電晶體431和第二電晶體432。
在非依電性閂鎖電路400中，第一電晶體431和第二電晶體432作為切換元件。此外，非依電性閂鎖電路400包含電容器404，電容器404電連接至第一電晶體431和第二電晶體432的源極電極或汲極電極。亦即，電容器404的一電極電連接至第一電晶體431的源極電極和汲極電極之一，電容器404的一電極電連接至第二電晶體432的源極電極和汲極電極之一。第一電晶體431的源極電極和汲極電極中的另一者電連接至被施予輸入訊號的佈線 414。第二電晶體432的源極電極和汲極電極中的另一者電連接至第二元件的輸出。電位Vc施加至電容器404的另一電極。
如圖16B所示，在上述配置中，包含於非依電性閂鎖電路400中的第一元件(NAND)412至少包含第三電晶體421。第三電晶體421的閘極電連接至第一元件(NAND)412的輸入。亦即，第三電晶體421的閘極電連接至第二電晶體432的源極電極和汲極電極之一。此外，第三電晶體421的閘極電連接至第一電晶體的源極電極和汲極電極之一。
第一電晶體431及第二電晶體432具有圖2A或圖2B中所示的結構，取代圖16A中所示的結構。
如上所述，在非依電性閂鎖電路400中，電容器404與第三電晶體421的閘極電容電連接至迴路結構中的預定位置。具體而言，電容器404的一電極與第三電晶體421的閘極電連接至第一元件(NAND)412的輸入。依此方式，電容器404和第三電晶體421的閘極電容電連接至非依電性閂鎖電路400的迴路結構中的預定位置。因此，每當資料寫至閂鎖電路時，對應於資料的電荷累積於電容器404和第三電晶體421的閘極電容中。換言之，閂鎖電路400的資料自動地寫至非依電性閂鎖(資料寫入)。類似地執行資料改寫。
藉由施加電位至第一電晶體431的閘極和第二電晶體432的閘極以致於第一電晶體431和第二電晶體432關閉 (資料固持)，以固持寫入至電容器404和第三電晶體421的閘極電容之資料，亦即，累積於電容器404和第三電晶體421的閘極電容中的電荷。
此處，作為第一電晶體431和第二電晶體432的電晶體以氧化物半導體層用於通道形成區，以及具有常關特徵和顯著低的關閉狀態電流。因此，即使在停止供應電源電壓給包含在閂鎖電路400中的至少第一元件(NAND)412和第二元件(時脈式反相器)413之後，累積於電容器中的電荷仍然能夠保持被固持。因此，即使在停止電源電壓的供應之後，閂鎖電路400的邏輯狀態仍然能夠保持儲存。
電容器404和第三電晶體421的閘極電容電連接至第一元件(NAND)412的輸入。因此，在電源電壓開始供應至閂鎖電路400的至少第一元件(NAND)412之後，輸出訊號OUT的電位由累積於電容器404和第三電晶體421的閘極電容中的電荷決定。亦即，可以讀取寫至電容器404第三電晶體421的閘極電容的資料(資料讀取)。
圖16A中所示的邏輯電路包含上述二非依電性閂鎖電路400。非依電性閂鎖電路400電連接至被施予來自前級的電路之輸入訊號的電位之佈線414。被施予非依電性閂鎖電路400的輸出訊號之電位的佈線417電連接至被施予非依電性閂鎖電路400的輸入訊號之電位的佈線416。非依電性閂鎖電路400電連接至佈線415，輸出訊號的電位從佈線415施加至後續級的電路。
雖然，圖16A顯示閂鎖電路400的資料固持於電容器404及第三電晶體421的閘極電容中之實施例，但是，可以僅使用第三電晶體421的閘極電容而不使用其它電容器(電容器404)。在該情形中，電容器404不一定要設置在閂鎖電路400中。
在圖16A中所示的閂鎖電路400中，第二元件(時脈式反相器)413可以具有圖16C中所示的配置。圖16C中的第二元件(時脈式反相器)413包含電連接至第二元件(時脈反相器)413的輸入及輸出之電晶體442和電晶體443、電連接至高位準電源電壓VDD的電晶體441、和電連接至低位準電源電壓VSS的電晶體444。電晶體441和電晶體444均作為用於控制電源電壓的供應和停止的開關。時脈訊號及反相時脈訊號 b分別施加至電晶體441的閘極和電晶體444的閘極。
此處，能夠使用以氧化物半導體層用於通道形成區且具有常關特徵和顯著低的關閉狀態電流之電晶體，以作為包含於圖16C中的第二元件(時脈式反相器)413的電晶體441和電晶體442。當使用氧化物半導體作為通道形成區的半導體材料之電晶體如此作為用於控制第二元件(時脈式反相器)413的電源電壓的供應及停止的電晶體441和電晶體444時，經過閂鎖電路400的電流路徑中斷。在使用圖16C的配置之情形中，閂鎖電路中的第二電晶體432不一定要設置。亦即，在使用圖16C的配置之情形中，在閂鎖電路400中不一定要設置第二電晶體432。
根據本實施例，使用具有充份低的氫濃度而高度純化且具有足夠低的載子濃度之本質的(i型)或實質上本質的(i型)氧化物半導體作為通道形成區的半導體材料之電晶體作為切換元件，以及，設置電連接至電晶體的源極電極或汲極電極的電容器；因此，能夠實現操作溫度範圍寬廣且即使在高溫下仍然能穩定操作、以及即使電力關閉時儲存的邏輯狀態仍然不會被抹拭的非依電性閂鎖電路、或是具有足夠長的更新時間及資料固持特徵的閂鎖電路。此外，由於累積在電容器中的電荷被固持作為資料，所以，相較於藉由餘留的極化儲存資料的情形，可以以較低的變異，容易地讀取資料。
藉由使用非依電性閂鎖電路，提供不同種類的邏輯電路。舉例而言，藉由關閉未使用的區塊的電力，能夠降低使用非依電性閂鎖電路的邏輯電路的耗電。此外，由於即使電力關閉時仍然能夠儲存邏輯狀態，所以，當電力開啟時系統可以高速地及以低電力啟動，當電力關閉時系統可以高速地及以低電力結束。
本實施例可以與其它實施例自由地結合。
(實施例7)
接著，將參考圖17A至17E，說明作為上述實施例(例如實施例1或實施例2)中的電晶體402之使用氧化物半導體的電晶體之製造方法的另一實施例。在本實施例中，對使用高度純化的氧化物半導體(特別是具有非晶結 構)之情形作詳細說明。雖然在下述說明中，以頂部閘極型電晶體為例說明，但是，電晶體的結構不限於此。
首先，在底部基底200上形成絕緣層202。然後，在絕緣層202上形成氧化物半導體層206(請參見圖17A)。
此處，底部基底200相當於上述實施例中所示之在下部中包含電晶體421等的基底。關於底部基底200的細節可以參考上述實施例。注意，底部基底200的平面儘可能地平坦。為了達成此點，表面可以接受CMP等等，以致於具有5nm或更低，較佳地1nm或更低的峰至谷的高度，或是2nm或更低，較佳地0.4nm或更低的均方根粗糙度(RMS)。
絕緣層202作為基部，以及，以類似於上述實施例中所示的形成閘極絕緣層138、保護絕緣層144、等等的方式形成絕緣層202。關於絕緣層202的細節，可以參考上述實施例。注意，較佳地形成絕緣層202至含有儘可能少的氫或水。
使用下述氧化物半導體作為氧化物半導體層206：四金屬元素的氧化物之In-Sn-Ga-Zn-O為基礎的氧化物半導體；三金屬元素的氧化物之In-Ga-Zn-O為基礎的氧化物半導體、In-Sn-Zn-O為基礎的氧化物半導體、In-Al-Zn-O為基礎的氧化物半導體、Sn-Ga-Zn-O為基礎的氧化物半導體、Al-Ga-Zn-O為基礎的氧化物半導體、或Sn-Al-Zn-O為基礎的氧化物半導體；二金屬元素的氧化物之In-Zn- O為基礎的氧化物半導體、Sn-Zn-O為基礎的氧化物半導體、Al-Zn-O為基礎的氧化物半導體、Zn-Mg-O為基礎的氧化物半導體、Sn-Mg-O為基礎的氧化物半導體、或In-Mg-O為基礎的氧化物半導體；或In-O為基礎的氧化物半導體、Sn-O為基礎的氧化物半導體、或Zn-O為基礎的氧化物半導體。
特別地，In-Sn-Ga-Zn-O為基礎的氧化物半導體材料當無電場時具有足夠高的電阻並因而可以取得足夠低的關閉狀態電流。此外，具有高場效遷移率，所以，In-Ga-Zn-O為基礎的氧化物半導體材料適用於半導體裝置。
In-Ga-Zn-O為基礎的氧化物半導體材料的典型實施例以InGaO3(ZnO)m(m>0，m不是自然數)表示。氧化物半導體材料的另一實施例以InMO3(ZnO)m(m>0，m不是自然數)表示，其中，使用M取代Ga。此處，M代表選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)、等等之一或更多金屬元素。舉例而言，M可為Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、或Ga及Co。注意，上述成份僅為從結晶結構取得的實施例。
在本實施例中，使用In-Ga-Zn-O為基礎的金屬氧化物靶，以濺射法，形成具有非晶結構的氧化物半導體層206。
關於用於以濺射法形成氧化物半導體層206的靶，舉例而言，能夠使用具有In2O3：Ga2O3：ZnO=1：1：1(莫耳 比)成份比的靶。也能夠使用具有In2O3：Ga2O3：ZnO=1：1：2(莫耳比)成份比或In2O3：Ga2O3：ZnO=1：1：4(莫耳比)成份比的靶。
金屬氧化物靶中氧化物半導體的相對密度的大於或等於80%，較佳地大於或等於95%，更佳地大於或等於99.9%。使用具有高相對密度的金屬氧化物靶，能夠形成具有緻密結構的氧化物半導體層206。
形成氧化物半導體層206的氛圍較佳的是稀有氣體(典型地為氬)氛圍、氧氛圍、或稀有氣體(典型地為氬)與氧的混合氛圍。具體而言，較佳的是使用高純度氣體，其中，舉例而言，例如氫、水、羥基或氫化物等雜質被移除至數ppm或更低(舉例而言，1ppm或更低)，較佳地，數ppb或更低(舉例而言，1ppb或更低)。
當形成氧化物半導體層時，舉例而言，基底被固持於維持降壓的處理室中且基底被加熱至100℃至550℃(含)，較佳地200℃至400℃(含)。然後，在移除處理室中的濕氣時，將氫、水、等等被移除的濺射氣體導入，因而藉由使用上述靶，形成氧化物半導體層206。藉由加熱基底時形成氧化物半導體層206，能夠降低氧化物半導體層206中的雜質。此外，能夠降低導因於濺射的損傷。為了從處理室移除濕氣，較佳地使用較佳地使用吸附型真空泵。舉例而言，使用低溫泵、離子泵、或鈦昇華泵。也可以使用設有冷阱的渦輪泵。從使用低溫泵抽真空的沈積室中，移除氫、水、等等；因此，可以降低氧化物 半導體層206中的雜質濃度。
舉例而言，在下述條件下，形成氧化物半導體層206：基底與靶之間的距離為170mm；壓力0.4Pa；直流(DC)電力為0.5kW；以及氛圍為氧(100%的氧)、氬(100%的氬)、或氧及氬的混合氛圍。注意，由於可以降低灰塵(例如膜形成時形成的粉末物質)以及將膜厚製成均勻的，所以較佳地使用脈衝式直流(DC)電源。氧化物半導體層206的厚度為2nm至200nm(含)，較佳地為5nm至30nm(含)。注意，氧化物半導體層的適當厚度視所使用的氧化物半導體材料、半導體裝置所要的目的、等等而不同；因此，可以根據材料、所要的目的、等等而決定厚度。
注意，在以濺射法形成氧化物半導體層206之前，較佳的是執行逆濺射以致於移除附著於絕緣層202的表面的物質，在逆濺射中，藉由導入的氬氣以及產生電漿。此處，逆濺射係一方法，與離子撞擊濺射靶的一般濺射相對地，其係使離子撞擊要處理的表面，以致於修改表面。使離子撞擊要處理的表面之方法的實施例是在氬氛圍中將高電頻電壓施加至表面以及在接近基底處產生電漿。注意，可以使用氮氛圍、氦氛圍、氧氛圍或類似者以取代氬氛圍。
接著，以例如使用掩罩的蝕刻等方法，處理氧化物半導體層206，因而形成島狀氧化物半導體層206。
使用乾蝕刻或濕蝕刻以蝕刻氧化物半導體層206。無 需多言，可以結合地使用乾蝕刻及濕蝕刻。根據材料而適當地設定蝕刻條件(例如蝕刻氣體或蝕刻劑、蝕刻時間、及溫度)，以致於氧化物半導體層被蝕刻成所需形狀。關於蝕刻條件的細節，可以參考上述實施例。以類似於上述實施例中用於形成氧化物半導體層的方式，蝕刻氧化物半導體層206。關於蝕刻細節，參考上述實施例。
之後，對氧化物半導體層206a較佳地執行熱處理(第一熱處理)。經由第一熱處理，移除氧化物半導體層206a中的過量氫(包含水及羥基)，對齊氧化物半導體層206a的結構、以及降低氧化物半導體層206a中的缺陷。舉例而言，以300℃至550℃(含)的溫度，或400℃至550℃(含)的溫度，執行第一熱處理。
舉例而言，以下述方式執行熱處理：將底部基底200導入使用電阻式加熱元件等的電熱爐中，然後，在450℃下，在氮氛圍中，加熱一小時。在熱處理期間，氧化物半導體層206a未曝露至空氣，以防止水或氫進入。
熱處理設備不限於電熱爐，也可以是以例如受熱氣體等媒介所產生的熱傳導或熱輻射來加熱要處理的物品之設備。舉例而言，使用例如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備等RTA(等快速熱退火)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將要處理的物體加熱。GRTA設備是使用高溫氣體以執行熱處理之設備。關於氣體，使用不 會與熱處理要處理的物體反應之惰性氣體，例如氮或例如氬等稀有氣體。
舉例而言，關於第一熱處理，如下所述般執行GRTA製程。將基底置於惰性氣體氛圍中加熱數分鐘、以及將基底自惰性氣體氛圍取出。GRTA製程能夠在短時間內取得高溫熱處理。此外，由於GRTA製程是在短時間內執行熱處理，因此，即使當溫度超過基底的溫度上限時，仍然能夠使用GRTA製程。
注意，在製程期間，惰性氣體可以改變成包含氧的氣體。這是因為藉由在含氧的氛圍中執行第一熱處理，可以降低氧空乏造成的缺陷。
舉例而言，在以電熱爐用於第一熱處理的情形中，當熱處理溫度下降時，氛圍可以改變。舉例而言，在例如稀有氣體(例如氦、氖、或氬)或氮等惰性氣體氛圍中，執行熱處理(以固定溫度)，以及，當熱處理溫度下降時，氣體改成含氧的氛圍。關於含氧的氛圍，可以使用氧氣或是氧氣及氮氣的混合氣體。
注意，關於惰性氣體氛圍，較佳的是使用含氮或稀有氣體(例如氦、氖、或氬)作為主成份及未含有水、氫、等等的氛圍。舉例而言，被導入至熱處理設備之氮或例如氦、氖、或氬等稀有氣體之純度大於或等於6N(99.9999%)，較佳地大於或等於7N(99.99999%)(亦即，雜質濃度小於或等於1ppm，較佳地低於或等於0.1ppm)。
在任何情形中，當經由第一熱處理降低雜質以形成i型或實質上i型的氧化物半導體層206a時，能夠實現具有優良特性的電晶體。
注意，也可以對尚未被處理成島狀氧化物半導體層206a的氧化物半導體層206執行第一熱處理。在該情形中，在第一熱處理之後，自熱處理設備中取出底部基底200並執行微影步驟。
具有移除氫或水的效果之第一熱處理也稱為脫水處理、等等。舉例而言，在形成氧化物半導體層後、在氧化物半導體層206a上堆疊源極電極和汲極電極之後，執行脫水處理或脫氫處理。可以執行一次或多次脫水處理或脫氫處理。
接著，形成導體層至接觸氧化物半導體層206。然後，選擇性地蝕刻導體層，以形成源極電極208a或汲極電極208b(請參見圖17B)。此步驟類似於上述實施例中用於形成源極或汲極電極142a和142b的步驟。步驟的細節可以參考上述實施例。
接著，形成接觸部份氧化物半導體層206a之閘極絕緣層212(請參見圖17C)。閘極絕緣層212的細節可以參考上述實施例中的閘極絕緣層的說明。
在形成閘極絕緣層212之後，在惰性氣體氛圍或氧氛圍中，較佳地執行第二熱處理。以200℃至450℃(含)的溫度，較佳地250℃至300℃(含)的溫度，執行熱處理。舉例而言，在氮氛圍中，以250℃執行熱處理一小 時。第二熱處理可以降低電晶體的電特徵變異。在閘極絕緣層含氧的情形中，藉由供應氧至氧化物半導體層206a以降低氧化物半導體層206a的氧空乏，形成i型(本質的)或實質上i型的氧化物半導體層。
注意，在與氧化物半導體層206a重疊的區域中，在閘極絕緣層212上形成閘極電極214(請參見圖17D)。藉由在閘極絕緣層212上形成導體層，然後選擇性地圖型化導體層，形成閘極電極214。關於閘極電極214的細節，可以參考上述實施例中閘極電極的說明。
接著，在閘極絕緣層212和閘極電極214上形成層間絕緣層216和層間絕緣層218(請參見圖17E)。以PVD法、CVD法、等等，形成層間絕緣層216和218。層間絕緣層216和218由例如氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等無機絕緣材料形成。注意，本實施例中使用層間絕緣層216和218的疊層結構，但是，揭示的本發明的實施例不限於此實施例。也可以使用單層結構或是三或更多層的疊層結構。
注意，層間絕緣層218較佳地形成為具有平坦表面。這是因為當層間絕緣層218形成為具有平坦表面時，電極、佈線、等等可以有利地形成於層間絕緣層218上。
經由上述步驟，完成使用高度純化的氧化物半導體層206a的電晶體205。
圖17E中所示的電晶體250包含：設於底部基底200上的氧化物半導體層206a，而絕緣層202介於其間；源 極或汲極電極208a以及源極或汲極電極208b，電連接至氧化物半導體層206a；閘極絕緣層212，遮蓋氧化物半導體層206a、源極或汲極電極208a以及源極或汲極電極208b；在閘極絕緣層212上的閘極電極214；層間絕緣層216，在閘極絕緣層212和閘極電極214上；以及，層間絕緣層218，在層間絕緣層216上。
在本實施例中所示的電晶體250中，氧化物半導體層206a高度純化。因此，氧化物半導體層中氫的濃度小於或等於5×1019/cm3，較佳地小於或等於5×1018/cm3，更佳地小於或等於5×1017/cm3，又更佳地小於或等於1×1016/cm3。此外，相較於典型的矽晶圓(約1×1014/cm3)，氧化物半導體層206的載子濃度充份低(例如，小於1×1012/cm3，較佳地小於1×1011/cm3)。結果，取得充份低的關閉狀態電流。舉例而言，在汲極電壓Vd為+1V或+10V以及閘極電壓Vg在-5V至-20V的情形中，在室溫下的關閉狀態電流小於或等於10-13A。舉例而言，即使在電晶體具有1×104μm的通道寬度W及3μm的通道長度的情形中，次臨界擺幅(S值)約0.1V/dec.(閘極絕緣膜：100nm厚)。此外，當閘極電極與源極電極之間的電壓約0V時取得的關閉狀態電流，亦即，漏電流，遠小於使用矽的電晶體的漏電流。舉例而言，在室溫下每單位通道寬度的漏電流小於或等於10aA/μm。
依此方式，藉由使用高度純化而製成本質的氧化物半導體層206a，電晶體的關閉狀態電流可以充份地降低。
在本實施例中，使用電晶體250作為上述實施例中所示的電晶體402；但是，揭示的本發明毋須被解釋成侷限於該情形。舉例而言，當氧化物半導體的電特性充份增加時，氧化物半導體可以用於所有電晶體，包括包含於積體電路中的電晶體。在此情形中，無需使用如上述實施例中所示的疊層結構，以及，舉例而言，使用例如玻璃基底等基底，形成半導體裝置。
本實施例中所示的結構、方法、等等可以與其它實施例中的任何結構、方法、等等適當地結合。
(實施例8)
接著，將參考圖18A至18E，說明作為上述實施例(例如實施例1或實施例2)中的電晶體402之使用氧化物半導體的電晶體之製造方法的另一實施例。在本實施例中，對使用具有結晶區的第一氧化物半導體及從第一氧化物半導體層的結晶區晶體生長取得的第二氧化物半導體作為氧化物半導體層之情形作詳細說明。雖然在下述說明中，以頂部閘極型電晶體為例說明，但是，電晶體的結構不限於此。
首先，在底部基底300上形成絕緣層302。接著，在絕緣層302上形成第一氧化物半導體層，然後接受第一熱處理以致於包含至少第一氧化物半導體層的表面之區域結晶，因而形成第一氧化物半導體層304(請參見圖18A)。
此處，底部基底300相當於上述實施例中所示之在下部中包含電晶體421等的基底。關於底部基底300的細節可以參考上述實施例。注意，在本實施例中，底部基底300的表面的平坦度特別重要，因為這對於均勻的晶體生長是不可少的。為了取得具有較佳結晶度的氧化物半導體層，底部基底300的表面可以具有1nm或更低的、較佳地0.2nm或更低的峰至谷的高度、或是0.5nm或更低的，較佳地0.1nm或更低的均方根粗糙度(RMS)。
絕緣層302作為基部，以及，以類似於上述實施例中所示的形成閘極絕緣層138、保護絕緣層144、等等的方式形成絕緣層302。關於絕緣層302的細節，可以參考上述實施例。注意，較佳地形成絕緣層302至含有儘可能少的氫或水。
以類似於上述實施例中所示的用於形成氧化物半導體層206的方式，形成第一氧化物半導體層304。關於第一氧化物半導體層304的細節及其製造方法，可以參考上述實施例。注意，在本實施例中，以第一熱處理將第一氧化物半導體層304刻意地結晶；因此，使用容易造成結晶的金屬氧化物靶，較佳地形成第一氧化物半導體層304。舉例而言，使用ZnO。此外，由於含有高濃度的Zn之In-Ga-Zn-O為基礎的氧化物容易晶化，所以，也是較佳的是使用In-Ga-Zn-O為基礎的氧化物，其中，金屬元素(In、Ga、Zn)中的Zn比例高於或等於60%。第一氧化物半導體層304的厚度較佳地為3nm至15nm(含)， 在本實施例中，舉例而言為5nm。注意，氧化物半導體層304的適當厚度視所使用的氧化物半導體材料、半導體裝置要求的目的、等等而不同；因此，根據材料、半導體裝置要求的目的、等等，決定厚度。
以450℃至850℃(含)的溫度，較佳地550℃至750℃(含)之溫度，執行第一熱處理。第一熱處理的時間較佳地為1分鐘或24小時(含)。溫度及時間視氧化物半導體的種類或成份比而不同。此外，在未含有氫或水的氛圍中，例如水被充份地移除之氮、氧、或稀有氣體(例如，氦、氖、或氬)的氛圍，較佳地執行第一熱處理。
關於熱處理設備，不儘能夠使用電熱爐，也可以使用以例如受熱氣體等媒介所產生的熱傳導或熱輻射來加熱要處理的物品之設備。舉例而言，使用例如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備等RTA(等快速熱退火)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將要處理的物體加熱。GRTA設備是使用高溫氣體以執行熱處理之設備。關於氣體，使用不會與熱處理要處理的物體反應之惰性氣體，例如氮或例如氬等稀有氣體。
經由上述第一熱處理，包含至少第一氧化物半導體層的表面之區域晶化。以晶體生長從第一氧化物半導體層朝向第一氧化物半導體層的內部進行的方式，形成晶化區。注意，在某些情形中，晶化區包含平均厚度2nm至10 nm(含)的板狀晶體。在某些情形中，晶化區也包含晶體，所述晶體具有實質上平行於氧化物半導體層的表面之a-b表面，以及，其中，c軸方向實質上垂直於氧化物半導體層的表面之方向。此處，「實質上平行的方向」意指平行方向的±10°內的方向，以及，「實質上垂直的方向」意指垂直方向的±10°內的方向。
經由形成晶化區的第一熱處理，較佳地移除第一氧化物半導體層中的氫(包含水及羥基)。為了移除氫、等等，在具有6N(99.9999%)或更高的純度(亦即，雜質濃度小於或等於1ppm)，較佳地7N(99.99999%)或更高的純度(亦即，雜質濃度小於或等於0.1ppm)之氮、氧、或稀有氣體(氦、氖、氬、等等)中，執行第一熱處理。或者，在含有20ppm或更低，較佳地1ppm或更低的H2O之超乾空氣中，執行第一熱處理。
此外，經由形成晶化區的第一熱處理，氧較佳地供應至第一氧化物半導體層。舉例而言，藉由將用於熱處理的氛圍改成氧氛圍，氧供應至第一氧化物半導體層。
本實施例中的第一熱處理如下所述：經由氮氛圍中700℃的熱處理一小時，然後氛圍改成氧氛圍以致於氧供應至第一氧化物半導體層的內部，以從氧化物半導體層移除氫等等。注意，第一熱處理的主要目的是形成晶化區；因此，分別地執行用於移除氫等等的處理及供應氧的處理。舉例而言，在用於移除氫等等的處理及用於供應氧的處理之後，執行用於晶化的熱處理。
經由此第一熱處理，形成晶化區，移除氫(包含水和羥基)等等，以及，取得被供予氧的第一氧化物半導體層304。
接著，在至少在表面上包含晶化區的第一氧化物半導體層304上，形成第二氧化物半導體層305(請參見圖18B)。
以類似於上述實施例中所示之用於形成氧化物半導體層206的方式，形成第二氧化物半導體層305。關於第二氧化物半導體層305及其製造方法的細節，可以參考上述實施例。注意，第二氧化物半導體層305較佳地形成為比第一氧化物半導體層304厚。此外，較佳地形成第二氧化物半導體層305，以致於第一氧化物半導體層304及第二氧化物半導體層305的總厚度為3nm至50nm(含)。注意，氧化物半導體層的適當厚度視所使用的氧化物半導體材料、半導體裝置所要的目的、等等而不同；因此，根據材料、所要的目的、等等，以決定厚度。
第二氧化物半導體層305和第一氧化物半導體層304較佳地由具有相同主成份的材料製成，且在晶化之後又具有緊密的晶格常數(晶格不匹配小於或等於1%)。這是因為在第二氧化物半導體層305的晶化中，在使用具有相同主成份旳材料之情形中，晶體生長容易從第一氧化物半導體層304的晶化區進行。此外，使用具有相同主成份的材料實現良好的介面物理特性或電特性。
注意，在經由晶化而取得所需的膜品質之情形中，第 二氧化物半導體層305可以由主成份不同於第一氧化物半導體層304的材料之主成份的材料形成。
接著，對第二氧化物半導體層305執行第二熱處理，因而晶體生長從第一氧化物半導體層304的晶化區進行以及形成第二氧化物半導體層306(請參見圖18C)。
以450℃至850℃(含)的溫度，較佳地600℃至700℃(含)的溫度，執行第二熱處理。第二熱處理的時間為1分鐘至100小時(含)，較佳地5小時至20小時(含)，典型地為10小時。在未含氫或水的氛圍中，也較佳地執行第二熱處理。
第二熱處理的氛圍及效果的細節類似於第一熱處理。也使用類似於第一熱處理的熱處理設備。舉例而言，在第二熱處理中，當溫度上升時加熱爐的內部填充氮氛圍，當溫度下降時加熱爐的內部填充氧氛圍，因而在氮氛圍中移除氫等等及在氧氛圍中中供應氧。
經由上述第二熱處理，晶體生長從第一氧化物半導體層304的晶化區進行至整個第二氧化物半導體層305，以致於形成第二氧化物半導體層306。此外，能夠形成氫(包含水及羥基)等被移除及被供予氧的第二氧化物半導體層306。此外，經由第二熱處理，可以增進第一氧化物半導體層304的晶化區。
舉例而言，在以In-Ga-Zn-O為基礎的氧化物半導體材料用於第二氧化物半導體層306的情形中，舉例而言，第二氧化物306包含以InGaO3(ZnO)m(m>0，m不是自然 數)表示的晶體或是以In2Ga2ZnO7(In：Ga：Zn：O=2：2：1：7)表示的晶體。這些晶體經由第二熱處理而配向，以致於c軸在實質上垂直於第二氧化物半導體層306的表面之方向上。
此處，上述晶體包含In、Ga、及Zn中任何元素以及被視為具有與a軸及b軸平行的眾多層之堆疊結構。具體而言，上述晶體具有含In的層與未含In的層(含Ga或Zn的層)在c軸方向上堆疊的結構。
在In-Ga-Zn-O為基礎的氧化物半導體晶體中，含In的層，亦即，在平行於a軸與b軸的方向上之層，具有良好的導電率。這是因為In-Ga-Zn-O為基礎的氧化物半導體晶體中的導電主要由In控制，以及，In原子的5s軌道與相鄰的In原子的5s軌道重疊，以致於形成載子路徑。
此外，在第一氧化物半導體層304在與絕緣層302的介面處包含非晶區的情形中，經由第二熱處理，在某些情形中，晶體生長從形成於第一氧化物半導體層304的表面上的晶化區朝向第一氧化物半導體層的底部進行，以將非晶區晶化。注意，取決於絕緣層302、熱處理條件、等等，在某些情形中，非晶區餘留。
在第一氧化物半導體層304與第二氧化物半導體層305由具有相同主成份的氧化物半導體材料製成的情形中，如圖18C所示，第一氧化物半導體層304及第二氧化物半導體層306在某些情形中具有相同的晶體結構。因此，雖然圖18C中以虛線表示，但是，第一氧化物半導體 層304與第二氧化物半導體層306之間的邊界在某些情形中無法區分，以致於第一氧化物半導體層304和第二氧化物半導體層306被視為相同層。
接著，以例如使用掩罩的蝕刻等方法，處理第一氧化物半導體層304和第二氧化物半導體層306，因而形成島狀第一氧化物半導體層304a和島狀第二氧化物半導體層306a(請參見圖18D)。
以乾蝕刻或濕蝕刻，蝕刻第一氧化物半導體層304及第二氧化物半導體層306。無需多言，可以結合地使用乾蝕刻及濕蝕刻。視材料而適當地設定蝕刻條件(例如蝕刻氣體或蝕刻劑、蝕刻時間、及溫度)，以致於氧化物半導體層被蝕刻成所需形狀。以類似於上述實施例中所示的用於蝕刻氧化物半導體層的方式，蝕刻第一氧化物半導體層304和第二氧化物半導體層306。關於蝕刻細節，可以參考上述實施例。
成為通道形成區的氧化物半導體層的區域較佳地具有平坦表面。舉例而言，第二氧化物半導體層的表面在與閘極電極(通道形成區)重疊的區域中較佳地具有1nm或更低(更佳地0.2nm或更低)的峰至谷高度。
接著，形成導體層至接觸第二氧化物半導體層306a。然後，選擇性地蝕刻導體層以形成源極或汲極電極308a和源極或汲極電極308b(請參見圖18D)。以類似於上述實施例中所示的用於形成源極或汲極電極142a和源極或汲極電極142b的方式，形成源極或汲極電極308a 和源極或汲極電極308b。關於源極或汲極電極308a和308b的細節，可以參考上述實施例。
在圖18D中所示的步驟中，使與源極或汲極電極308a和源極或汲極電極308b接觸的第一氧化物半導體層304a和第二氧化物半導體層306a的側表面上的晶體層成為非晶狀態。
接著，形成接觸部份第二氧化物半導體層306a的閘極絕緣層312。以CVD法或濺射法，形成閘極絕緣層312。然後，在與第一氧化物半導體層304a及第二氧化物半導體層306a重疊的區域中，在閘極絕緣層312上形成閘極電極314。之後，在閘極絕緣層312和閘極電極314上，形成層間絕緣層316和層間絕緣層318(請參見圖18E)。以類似於上述實施例中所示之用於形成閘極絕緣層等的方式，形成閘極絕緣層312、閘極電極314、層間絕緣層316、及層間絕緣層318。關於閘極絕緣層312、閘極電極314、層間絕緣層316、及層間絕緣層318的細節，可以參考上述實施例。
在形成閘極絕緣層312之後，在惰性氮體氛圍或氧氛圍中，較佳地形成第三熱處理。以200℃至450℃(含)的溫度，較佳地，以250℃至350℃(含)的溫度，執行第三熱處理。舉例而言，在氧氛圍中，以250℃執行熱處理一小時。第三熱處理降低電晶體的電特徵變異。在閘極絕緣層312含氧的情形中，藉由供應氧至氧化物半導體層306a以降低第二氧化物半導體層306a的氧空乏，形成i 型(本質的)或實質上i型的氧化物半導體層。
注意，在形成閘極絕緣層312之後，在本實施例中執行第三熱處理；但是，第三熱處理的時機不限於此。此外，在氧經由例如第二熱處理等其它處理而供應至第二氧化物半導體層的情形中，可以省略第三熱處理。
藉由在閘極絕緣層312上形成導體層，然後選擇性地圖型化導體層，以形成閘極電極314。關於閘極電極314的細節，可以參考上述實施例中閘極電極的說明。
以PVD法或CVD法，形成層間絕緣層316和層間絕緣層318。層間絕緣層316和層間絕緣層318由例如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭等無機絕緣材料形成。注意，雖然本實施例中使用層間絕緣層316和318的疊層結構，但是，揭示的本發明的實施例不限於此實施例。也可以使用單層結構或是包含三或更多層的疊層結構。
注意，層間絕緣層318較佳地形成為具有平坦表面。這是因為當層間絕緣層318形成為具有平坦表面時，電極、佈線、等等可以有利地形成於層間絕緣層318上。
經由上述步驟，完成使用第一氧化物半導體層304a及藉由從第一氧化物半導體層304a的晶化區晶體生長而取得的第二氧化物半導體層306a的電晶體350。
圖18E中所示的電晶體350包含：設於底部基底300上的第一氧化物半導體層303a，而絕緣層302介於其間；設於第一氧化物半導體層304a上的第二氧化物半導 體層306a；源極或汲極電極308a以及源極或汲極電極308b，電連接至第二氧化物半導體層306a；閘極絕緣層312，遮蓋第二氧化物半導體層306a、源極或汲極電極308a以及源極或汲極電極308b；在閘極絕緣層312上的閘極電極314；層間絕緣層316，在閘極絕緣層312和閘極電極314上；以及，層間絕緣層318，在層間絕緣層316上。
在本實施例中所示的電晶體350中，第一氧化物半導體層304a和第二氧化物半導體層306a度純化。因此，第一及第二氧化物半導體層304a和306a中氫的濃度小於或等於5×1019/cm3，較佳地小於或等於5×1018/cm3，更佳地小於或等於5×1017/cm3，又更佳地小於或等於1×1016/cm3。此外，相較於典型的矽晶圓(約1×1014/cm3)，第一及第二氧化物半導體層304a和306a的載子濃度充份低(例如，小於1×1012/cm3，較佳地小於1×1011/cm3)。結果，取得充份低的關閉狀態電流。舉例而言，在汲極電壓Vd為+1V或+10V以及閘極電壓Vg在-5V至-20V的情形中，在室溫下的關閉狀態電流小於或等於1×10-13A。此外，上述電晶體350具有作為常關電晶體的特性。因此，當閘極電極與源極電極之間的電壓約0V時取得的關閉狀態電流，亦即，漏電流，遠小於使用矽的電晶體的漏電流。舉例而言，在室溫下每單位通道寬度的漏電流小於或等於10aA/μm。
依此方式，藉由使用高度純化而製成本質的第一氧化 物半導體層304a和第二氧化物半導體層306a，電晶體的關閉狀態電流可以充份地降低。
此外，在本實施例中，使用具有晶化區的第一氧化物半導體層304a及第二氧化物半導體層306a作為氧化物半導體層，第二氧化物半導體層306a是藉由從第一氧化物半導體層304a的晶化區進行的晶體生長而取得的。如此，場效遷移率增加以及實現具有良好的電特性之電晶體。
注意，在本實施例中，使用電晶體350作為上述實施例中所示的電晶體402；但是，揭示的本發明毋須被解釋成侷限於該情形。舉例而言，本實例中所示的電晶體350使用具有晶化區的第一氧化物半導體層304a及藉由從第一氧化物半導體層304a的晶化區進行晶體生長而取得的第二氧化物半導體層306a，因而具有高場效遷移率。因此，氧化物半導體可以用於所有電晶體，包括包含於積體電路中的電晶體。在此情形中，無需使用如上述實施例中所示的疊層結構，以及，舉例而言，使用例如玻璃基底等基底，形成半導體裝置。
本實施例中所示的結構、方法、等等可以與其它實施例中的任何結構、方法、等等適當地結合。
(實施例9)
在本實施例中，將參考圖19A至19F，說明設有使用上述實施例中取得的非依電性閂鎖電路的半導體裝置之電 子裝置的實施例。設有使用上述實施例中取得的非依電性閂鎖電路的半導體裝置具有習知的技術中未曾見到的優良特徵。因此，藉由使用包含非依電性閂鎖電路的半導體裝置，可以提供具有新穎結構的電子裝置。注意，使用根據上述實施例的非依電性閂鎖電路的半導體裝置集成為安裝於電路板等之上，然後置於每一電子裝置的內部。
圖19A顯示膝上型個人電腦，其設有使用根據上述實施例的非依電性閂鎖電路的半導體裝置，以及包含主體1301、機殼1302、顯示部1303、鍵盤1304、等等。當根據揭示的本發明之半導體裝置應用至個人電腦時，可以提供高性能的個人電腦。
圖19B是個人數位助理(PDA)，其設有使用根據上述實施例的非依電性閂鎖電路的半導體裝置。主體1311包含顯示部1313、外部介面1315、操作鍵1314、等等。此外，提供探針1312作為操作PDA的配件。當根據揭示的本發明之半導體裝置應用至個人數位助理(PDA)時，可以提供高性能的個人數位助理(PDA)。
圖19C顯示電子書讀取器1320作為設有使用根據上述實施例的非依電性閂鎖電路的半導體裝置之電子紙的實施例。電子書讀取器1320包含機殼1321和機殼1323等二機殼。機殼1321和機殼1323由鉸鏈337結合，以致於電子書1320能以鉸鏈1337為軸開啟及關閉。藉由此結構，能夠如同紙書般使用電子書讀取器1320。
機殼1321包含顯示部1325，機殼1323包含顯示部 1327。顯示部1325及顯示部1327可以顯示一影像或不同的影像。藉由顯示不同影像的結構，舉例而言，文字能夠顯示於右方顯示部上(圖19C中的顯示部1325)以及影像能夠顯示於左方顯示部上(圖19C中的顯示部1327)。
圖19C顯示機殼1321中設有操作部等等的實施例。舉例而言，機殼1321設有電源開關1331、操作鍵1333、及揚音器1335。藉由操作鍵1333，可以翻頁。注意，鍵盤、指標裝置、等等也可以設於設有顯示部的機殼的相同表面上。此外，外部連接端子(例如耳機端子、USB端子、連接至例如AC配接器及USB纜線等不同纜線之端子)、記錄媒體插入埠、等等可以設在機殼的背表面或側表面上。此外，電子書讀取器1320具有作為電子字典的功能。
此外，電子書1320具有能夠無線地傳送及接收資訊的配置。經由無線通訊，可以從電子書伺服器購買及下載所需的書資料等等。
注意，電子紙可以應用至顯示資訊的各種領域的裝置。舉例而言，電子紙可以應用至海報、例如火車等車中廣告、例如信用卡等各式各樣卡片的顯示、以及電子書讀取器。如當根據揭示的本發明之半導體裝置應用至電子紙時，可以提供高性能的電子紙。
圖19D顯示設有使用根據上述實施例的非依電性閂鎖電路的半導體裝置之行動電話。行動電話包含二機殼：機 殼1340和機殼1341。機殼1341包含顯示面板1342、揚音器1343、麥克風1344、指標裝置1346、相機鏡頭1347、外部連接端子11348、等等。機殼1341也包含用於行動話充電的太陽能電池1349、外部記憶體插槽1350、等等。此外，天線併入於機殼1341中。
顯示面板1342設有觸控面板功能。在圖19D中以虛線標示顯示為影像的眾多操作鍵1345。注意，行動電話包含升壓電路，用於將太陽能電池1349輸出的電壓增加至每一電路所需的電壓。除了上述結構之外，行動電話可以包含非接觸式IC晶片、小型記憶裝置、等等。
顯示面板1342的顯示方向根據使用樣式而適當地改變。此外，由於相機鏡頭1347設在與顯示面板1342相同表面上，所以，行動電話可以作為視訊電話。揚音器1343和麥克風1344可以用於視訊電話呼叫、記錄、及播放聲音、等等、以及語音呼叫。此外，如圖19D所示般的展開之機殼1340和1341可以滑動以彼此重疊。因此，為了可攜式用途，行動電話可以是適合的尺寸。
外部連接端子1348可以連接至AC配接器或例如USB纜線等各式各樣的纜線，因而能夠將行動電話充電或執行資料通訊。此外，當記錄媒體插至外部記憶體插槽1350時，可以儲存及傳送較大量的資料。此外，除了上述功能之外，還可以提供紅外線通訊功能、電視接收功能、等等。當根據揭示的本發明之半導體裝置應用至行動電話時，可以提供高性能的行動電話。
圖19E顯示設有使用根據上述實施例的非依電性閂鎖電路的半導體裝置之之數位相機。數位相機包含主體1361、顯示部(A)1367、目鏡1363、操作開關1364、顯示部(B)1365、電池1366、等等。當根據揭示的本發明的半導體裝置應用至數位相機時，可以提供高性能的數位相機。
圖19F顯示設有使用根據上述實施例的非依電性閂鎖電路的半導體裝置之電視機。在電視機1370中，機殼1371包含顯示部1373。影像可以顯示於顯示部1373上。注意，此處，機殼1371由支架1375支撐。
以機殼1371的操作開關或分開提供的遙控器1380，操作電視機1370。以遙控器1380的操作鍵1379，控制頻道及音量，以致於控制顯示於顯示部1373上的影像。此外，遙控器1380設有顯示部1377，用於顯示從遙控器1380輸出的資料。
注意，電視機1370較佳地設有接收器、數據機、等等。以接收器接收一般的電視廣播。此外，當電視機經由數據機而有線地或無線地連接至通訊網路時，能夠執行單向(從傳送器至接收器)或雙向(在傳送器與接收器之間、在接收器與接收器之間)資訊通訊。當根據揭示的本發明的半導體裝置應用至電視機時，可以提供高性能的電視機。
本實施例中揭示的結構、方法、等等可以與其它實施例中所述的任何結構、方法、等等適當地結合。
本申請案根據2009年12月18日向日本專利局申請之日本專利申請序號2009-28146，其整體內容於此一併列入參考。
400‧‧‧閂鎖電路
404‧‧‧電容器
412‧‧‧第一元件
413‧‧‧第二元件
414‧‧‧佈線
415‧‧‧佈線
421‧‧‧第三電晶體
431‧‧‧第一電晶體
432‧‧‧第二電晶體
OS‧‧‧氧化物半導體層
1、 2‧‧‧訊號
D1‧‧‧第1元件
D2‧‧‧第2元件

Claims (12)

  1. 一種半導體裝置，包括：包括第一電晶體的元件；在該元件上的絕緣層；以及在該絕緣層上的第二電晶體及第三電晶體，其中，該第一電晶體的通道形成區包括矽，其中，該第二電晶體及該第三電晶體的每一者的通道形成區包括氧化物半導體，其中，該第二電晶體及該第三電晶體的每一者包括第一閘極電極及第二閘極電極且該通道形成區夾於該第一閘極電極及該第二閘極電極之間，其中，該絕緣層包括氧化鋁，其中，該第二電晶體的源極電極及汲極電極的其中之一電連接於該元件的輸入，其中，該第三電晶體的源極電極及汲極電極的其中之一電連接於該元件的該輸入，並且其中，該元件的輸出電連接於該第三電晶體的該源極電極及該汲極電極的其中之另一。
  2. 如申請專利範圍第1項之半導體裝置，其中，該元件的該輸入直接連接於該第一電晶體的閘極電極。
  3. 如申請專利範圍第1項之半導體裝置，其中，該元件為反相器。
  4. 如申請專利範圍第1項之半導體裝置， 其中，該元件為反及(NAND)。
  5. 一種半導體裝置，包括：包括第一電晶體的第一元件；第二元件；在該第一元件及該第二元件上的絕緣層；以及在該絕緣層上的第二電晶體及第三電晶體，其中，該第一電晶體的通道形成區包括矽，其中，該第二電晶體及該第三電晶體的每一者的通道形成區包括氧化物半導體，其中，該第二電晶體及該第三電晶體的每一者包括第一閘極電極及第二閘極電極且該通道形成區夾於該第一閘極電極及該第二閘極電極之間，其中，該絕緣層包括氧化鋁，其中，該第二電晶體的源極電極及汲極電極的其中之一電連接於該第一元件的輸入，其中，該第三電晶體的源極電極及汲極電極的其中之一電連接於該第一元件的該輸入，其中，該第一元件的輸出電連接於該第二元件的輸入，並且其中，該第二元件的輸出電連接於該第三電晶體的該源極電極及該汲極電極的其中之另一。
  6. 如申請專利範圍第5項之半導體裝置，其中，該第一元件的該輸入直接連接於該第一電晶體的閘極電極。
  7. 如申請專利範圍第5項之半導體裝置，其中，該第一元件及該第二元件的每一者為反相器。
  8. 如申請專利範圍第5項之半導體裝置，其中，該第一元件為反及(NAND)，並且其中，該第二元件為時脈式反相器。
  9. 如申請專利範圍第1或5項之半導體裝置，其中，該氧化物半導體含有銦、鎵及鋅。
  10. 如申請專利範圍第1或5項之半導體裝置，其中，該氧化物半導體含有銦、錫及鋅。
  11. 如申請專利範圍第1或5項之半導體裝置，其中，該第一閘極電極及該第二閘極電極彼此電連接。
  12. 如申請專利範圍第1或5項之半導體裝置，更包括電容器，其中，該電容器的一電極電連接於該第二電晶體的該源極電極及該汲極電極的該其中之一，並且其中，該電容器的該一電極電連接於該第三電晶體的該源極電極及該汲極電極的該其中之一。
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