KR101933741B1 - 캐시 메모리 및 캐시 메모리의 구동 방법 - Google Patents

캐시 메모리 및 캐시 메모리의 구동 방법 Download PDF

Info

Publication number
KR101933741B1
KR101933741B1 KR1020147000261A KR20147000261A KR101933741B1 KR 101933741 B1 KR101933741 B1 KR 101933741B1 KR 1020147000261 A KR1020147000261 A KR 1020147000261A KR 20147000261 A KR20147000261 A KR 20147000261A KR 101933741 B1 KR101933741 B1 KR 101933741B1
Authority
KR
South Korea
Prior art keywords
data
storage unit
transistor
memory
layer
Prior art date
Application number
KR1020147000261A
Other languages
English (en)
Other versions
KR20140040204A (ko
Inventor
요시유키 구로카와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20140040204A publication Critical patent/KR20140040204A/ko
Application granted granted Critical
Publication of KR101933741B1 publication Critical patent/KR101933741B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

적은 소비 전력으로 동작할 수 있고 캐시 히트율이 향상된 캐시 메모리와, 이 캐시 메모리의 구동 방법을 제공한다.
캐시 메모리에 포함되는 메모리 세트에서 하나의 메모리 셀에 2개의 데이터 저장부(제 1 저장부 및 제 2 저장부) 및 하나의 데이터 이송부가 제공되고, 상술한 2개의 데이터 저장부 및 하나의 데이터 이송부는 데이터 이송부를 통하여 2개의 상기 저장부간을 데이터가 이송되도록 배치된다. 2개의 데이터 저장부 중 하나는 외부로부터 입력되는 데이터를 저장하고, 메모리 세트와 쌍을 이루는 비교 회로에 데이터를 출력할 수 있다.

Description

캐시 메모리 및 캐시 메모리의 구동 방법{CACHE MEMORY AND METHOD FOR DRIVING THE SAME}
본 발명은 캐시 메모리 및 이 캐시 메모리의 구동 방법에 관한 것이다.
중앙 처리 장치(CPU)에는, 데이터를 일시적으로 저장하기 위한 캐시 메모리가 탑재되는 것이 일반적이다. 캐시 메모리는 저속의 메인 메모리의 데이터의 내용의 일부를 복사하고 저장하는 고속 동작이 가능한 메모리이다. CPU에 의하여 요구된 데이터가 캐시 메모리에 저장되어 있으면, CPU는 고속으로 연산 처리를 수행할 수 있다.
여기서, CPU에 의하여 요구된 데이터가 캐시 메모리에 저장된 상태를 캐시 히트라고 부르고, 캐시 메모리에 데이터가 저장되지 않은 상태를 캐시 미스라고 부른다. 캐시 미스의 경우, CPU는 요구된 데이터를 저속의 메인 메모리로부터 꺼낸다.
캐시 메모리의 대표적인 구성으로서는, 완전 연관 구조(fully associative structure), 직접 사상 구조(direct mapped structure), 및 세트 연관 구조(set associative structure) 등을 들 수 있다.
n-웨이(way) 세트 연관 캐시 메모리는 n개의 메모리 세트를 사용한다. 각 메모리 세트는 하나의 비교 회로와, 메인 메모리의 어드레스의 하위 비트에 할당된 m행의 라인을 포함한다. 각 라인은 메인 메모리의 어드레스의 상위 비트를 저장하는 태그 필드(tag field)와, 상기 어드레스에 대응하는 데이터를 저장하는 데이터 필드(data field)를 포함한다. 각 라인은 메모리 세트에서의 데이터 관리의 단위라고도 불린다.
또한, 캐시 메모리에는 이 캐시 메모리의 동작을 제어하는 제어부가 제공된다. 상기 제어부는 캐시 메모리에서 특정 세트의 특정 라인을 선택하고, 이 라인에 저장된 데이터를 판독하거나 이 라인에 데이터를 저장할 수 있다.
어드레스에 의하여 특정되는 하나의 데이터를 캐시 메모리에 저장하는 방법에 대하여 설명한다. 제어부는 어드레스의 하위 비트를 참조하고, 각 메모리 세트의 하위 비트에 대응하는 라인(총 n행의 라인) 중 하나를 저장 장소 후보로서 선택한다.
캐시 메모리의 재기록의 알고리즘으로서 LRU(least recently used) 방식이 사용되는 경우, n행의 라인 중에서 가장 긴 시간 동안 사용되지 않은 라인이 저장 장소로서 결정되고, 이 라인의 데이터는 상기 하나의 데이터로 덮어 쓰인다. 구체적으로는, 어드레스의 상위 비트가 태그 필드에 저장되고, 메인 메모리의 복사 데이터가 데이터 필드에 저장된다.
다음에, 캐시 메모리가 데이터를 출력하는 방법에 대하여 설명한다. CPU가 어드레스에 의하여 특정된 데이터를 캐시 메모리에 제공된 제어부로부터 꺼내면, 상기 제어부는, n개의 메모리 세트 각각에서 상기 어드레스의 하위 비트에 대응하는 라인을 선택한다. 그리고, 각 메모리 세트에 제공된 비교 회로는 상기 어드레스의 상위 비트와 태그 필드에 저장된 상위 비트를 비교하고 이들 상위 비트가 일치되는 경우(캐시 히트)에, 그 라인의 데이터 필드에 저장된 데이터를 CPU에 출력한다. 한편, n행의 라인 모두에서 상기 어드레스의 상위 비트가 태그 필드에 저장된 상위 비트와 일치되지 않는 경우(캐시 미스)에는, CPU는 메인 메모리로부터 데이터를 꺼낸다.
근년, 트랜지스터의 재료로서, 높은 이동도와 균일한 소자 특성을 나타내는 산화물 반도체라고 불리는, 반도체 특성을 갖는 금속 산화물이 주목되고 있다. 금속 산화물은 여러 가지 용도에 사용되고 있다. 예를 들어, 산화 인듐은 액정 표시 장치에 있어서 화소 전극의 재료로서 사용되고 있다. 이러한 반도체 특성을 나타내는 금속 산화물의 예로서는, 산화 텅스텐, 산화 주석, 산화 인듐, 및 산화 아연을 들 수 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 사용하여 채널이 형성되는 트랜지스터가 알려져 있다(특허 문헌 1 및 특허 문헌 2 참조).
일본 공개 특허 출원 제 2007-123861호 일본 공개 특허 출원 제 2007-096055호
상술한 n-웨이 세트 연관 캐시 메모리에서는, 캐시 메모리에 포함되는 메모리 세트의 개수가 증가되면 캐시 히트율이 높아지고, 결과적으로 CPU의 처리 속도가 향상된다. 한편, 한 번의 판독 동작으로 n개의 세트 모두에서 판독이 수행되면, 많아도 그 세트 중 하나에서 캐시 히트가 발생하기 때문에, 나머지(n-1) 세트에서의 판독에 사용되는 전력은 낭비된다.
또한, 하나의 메모리 세트에는 하나의 비교 회로가 포함될 필요가 있기 때문에, 캐시 메모리에 포함되는 메모리 세트의 개수의 증가는 회로 사이즈의 증대를 초래한다.
본 발명은 상술한 기술적 배경을 바탕으로 이루어진 것이다. 따라서, 본 발명의 일 형태의 목적은 적은 소비 전력으로 동작할 수 있고 캐시 히트율이 향상된 캐시 메모리와, 이 캐시 메모리의 구동 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 메모리 셀의 구성에 초점을 맞춘다. 1비트 데이터를 저장할 수 있는 하나의 메모리 셀에 2개의 데이터 저장부(제 1 저장부 및 제 2 저장부) 및 하나의 데이터 이송부가 제공되고, 데이터 이송부를 통하여 2개의 상기 저장부간을 데이터가 이송될 수 있다. 2개의 데이터 저장부 중 하나는 외부로부터 입력되는 데이터를 저장하고 또한 외부로 데이터를 출력할 수 있다.
구체적으로는, 제 1 저장부는 1비트의 데이터를 저장하고 또한 이 데이터를 판독 데이터로서 출력할 수 있다. 또한, 제 1 저장부는 외부(예를 들어 CPU)로부터 입력되는 데이터를 저장할 수 있다. 데이터 이송부는 제 1 저장부에 저장된 데이터를 일시적으로 저장할 수 있다. 또한, 데이터 이송부는 저장한 데이터를 제 2 저장부에 이송할 수 있다. 제 2 저장부는 1비트의 데이터를 저장하고 또한 제 1 저장부에 이 데이터를 이송할 수 있다.
이 구성에 의하여, 본 발명의 일 형태에 따른 메모리 셀은 2가지 데이터를 저장할 수 있고, 이 2가지 데이터 중 하나를 제 1 저장부에 저장함으로써 상기 데이터를 판독 데이터로서 출력할 수 있다.
본 발명의 일 형태에 따른 캐시 메모리는, 복수의 메모리 셀을 각각 포함한 복수의 라인을 포함한 메모리 세트, 메모리 세트와 쌍을 이루는 비교 회로, 및 제어부를 포함한다. 메모리 셀 각각은 제 1 저장부, 제 2 저장부, 및 데이터 이송부를 포함한다. 제 1 저장부는 제어부로부터 입력되는 1비트 데이터를 저장하고, 저장한 1비트 데이터를 비교 회로에 출력하고, 저장한 1비트 데이터를 데이터 이송부에 이송할 수 있다. 데이터 이송부는 제 1 저장부로부터 이송되는 1비트 데이터를 저장하고 저장한 1비트 데이터를 제 2 저장부에 이송(또는 전송)할 수 있다. 제 2 저장부는 데이터 이송부로부터 이송되는 1비트 데이터를 저장하고 저장한 1비트 데이터를 제 1 저장부에 이송할 수 있다. 메모리 세트는 라인들 중 제어부에 의하여 특정된 하나를 선택하고 이 라인에 포함되는 메모리 셀(상기 라인을 구성하는 메모리 셀)의 제 1 저장부 각각에, 제어부로부터 입력되는 1비트 데이터를 저장할 수 있다. 또한, 메모리 세트는 라인들 중 제어부에 의하여 특정된 하나를 선택하고 이 라인에 포함되는 각 메모리 셀의 제 1 저장부로부터 출력되는 데이터군을 비교 회로에 출력할 수도 있다. 비교 회로는 상기 메모리 세트로부터 출력되는 데이터군에 포함되는 어드레스 데이터가 CPU로부터 입력되는 어드레스 데이터와 일치되는지를 판정한다. 어드레스 데이터가 서로 일치되지 않는 경우, 제 2 저장부는, 데이터군을 출력한 라인에 포함되는 메모리 셀 각각에 포함되는 제 1 저장부에, 저장한 1비트 데이터를 이송하고, 메모리 세트는 데이터 이송이 수행된 각 메모리 셀의 제 1 저장부로부터 출력되는 데이터군을 비교 회로에 출력한다.
본 발명의 상기 일 형태에 따른 캐시 메모리는, 하나의 비교 회로와 쌍을 이루는 메모리 세트에 2가지 데이터를 저장할 수 있는 메모리 셀을 포함한다. 따라서, 상기 메모리 셀로부터 출력되는 2가지 데이터는 하나의 비교 회로에 전송된다. 그래서, 비교 회로의 개수의 증가 없이, 저장될 수 있는 데이터의 양이 증가될 수 있다.
제 1 저장부에 저장된 제 1 데이터가 먼저 판독되고, 상기 제 1 데이터가 요구된 데이터와 일치되지 않는 경우에만, 제 2 저장부에 저장된 제 2 데이터가 제 1 저장부에 이송되고 판독이 다시 수행된다. 따라서, 먼저 판독되는 제 1 데이터가 요구된 데이터와 일치될 때는 판독 동작이 수행되지 않기 때문에, 종래의 캐시 메모리에 비하여 판독 동작의 빈도를 저감할 수 있다. 그 결과, 캐시 메모리는 적은 소비 전력으로 동작할 수 있다.
본 발명의 다른 일 형태에 있어서, 상기 캐시 메모리에서, 제 1 저장부는 제 1 트랜지스터를 통하여 데이터 이송부에 접속되고, 데이터 이송부는 제 2 트랜지스터를 통하여 제 2 저장부에 접속되고, 제 2 저장부는 제 3 트랜지스터를 통하여 제 1 저장부에 접속된다. 제 1 저장부는 제 1 트랜지스터가 온일 때 데이터 이송부에 1비트 데이터를 이송하고, 제 1 트랜지스터가 오프일 때 데이터 이송부는 상기 데이터를 유지한다. 데이터 이송부는 제 2 트랜지스터가 온일 때 제 2 저장부에 1비트 데이터를 이송하고, 제 2 트랜지스터가 오프일 때 제 2 저장부는 상기 데이터를 유지한다. 제 2 저장부는 제 3 트랜지스터가 온일 때 제 1 저장부에 1비트 데이터를 이송한다.
이로써, 캐시 메모리 내의 메모리 셀에 포함되는 제 1 저장부, 제 2 저장부, 및 데이터 이송부 중 각 2개를 하나의 트랜지스터를 통하여 접속시킴으로써, 데이터 이송 동작이 간략화되고, 회로 구성도 극히 단순화될 수 있다.
본 발명의 다른 일 형태에 있어서, 상술한 캐시 메모리에서, 제 1 저장부는 2개의 인버터가 환을 이루도록 접속되는 인버터 루프를 포함하고, 데이터 이송부는 한쪽의 전극이 접지된 한 쌍의 전극을 갖는 제 1 용량 소자를 포함하고, 제 2 저장부는 한쪽의 전극이 접지된 한 쌍의 전극을 갖는 제 2 용량 소자를 포함한다. 제 1 저장부는, 인버터 루프의 한쪽 노드와 제 1 용량 소자의 다른 쪽 전극 사이에 직렬로 접속된 제 1 트랜지스터를 통하여 데이터 이송부에 접속된다. 데이터 이송부는, 제 1 용량 소자의 다른 쪽 전극과 제 2 용량 소자의 다른 쪽 전극 사이에 직렬로 접속된 제 2 트랜지스터를 통하여 제 2 저장부에 접속된다. 제 2 저장부는, 제 2 용량 소자의 다른 쪽 전극과 인버터 루프의 다른 쪽 노드 사이에 직렬로 접속된 인버터와 제 3 트랜지스터를 통하여 제 1 저장부에 접속된다. 여기서, 제 1 저장부는 제 1 트랜지스터가 온일 때 데이터 이송부에 1비트 데이터를 이송하고, 데이터 이송부는 제 1 트랜지스터가 오프일 때 상기 데이터를 유지한다. 데이터 이송부는 제 2 트랜지스터가 온일 때 제 2 저장부에 1비트 데이터를 이송하고, 제 2 저장부는 제 2 트랜지스터가 오프일 때 상기 데이터를 유지한다. 또한, 제 2 저장부는 제 3 트랜지스터가 온일 때 제 1 저장부에 1비트 데이터를 이송한다.
데이터를 입력 및 출력하는 제 1 저장부로서 2개의 인버터를 포함한 인버터 루프를 사용함으로써, 제 1 저장부의 고속 동작이 가능해져, 고속으로 데이터의 판독 및 기록을 수행할 수 있는 캐시 메모리를 제공할 수 있다. 또한, 제 2 저장부 및 데이터 이송부 각각을 하나의 용량 소자로 구성함으로써, 메모리 셀의 회로 구성을 극히 단순화할 수 있다.
본 발명의 다른 일 형태에 있어서는, 상술한 캐시 메모리의 제 1 트랜지스터 및 제 2 트랜지스터 각각의 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-18A 이하이다.
각각 용량 소자로 구성되는 데이터 이송부 및 제 2 저장부에 직접 접속되는 트랜지스터에 오프 상태에서의 누설 전류가 매우 작은 트랜지스터를 사용함으로써 데이터 이송부 및 제 2 저장부에서 저장된 데이터가 오랫동안 유지되도록 할 수 있다.
이러한 오프 상태에서의 누설 전류가 매우 작은 트랜지스터의 예로서는, 실리콘보다 밴드 갭이 넓은 반도체를 채널이 형성되는 반도체층에 사용한 전계 효과 트랜지스터를 들 수 있다.
본 발명의 다른 일 형태에 있어서, 상술한 캐시 메모리의 제 1 트랜지스터 및 제 2 트랜지스터 각각은, 채널이 형성되고 산화물 반도체를 함유한 반도체층을 포함한다.
상술한 바와 같이, 트랜지스터에 포함되는 반도체로서 산화물 반도체를 사용하는 것이 바람직하다. 진성 캐리어 밀도가 매우 낮은 산화물 반도체를 사용하는 것이 더 바람직하다. 채널이 형성되는 반도체층의 진성 캐리어 밀도가 매우 낮기 때문에, 오프 상태에서 트랜지스터의 누설 전류는 매우 작다. 이러한 특징은 산화물 반도체에 특유하며, 다른 반도체(예를 들어 실리콘)는 이러한 특징을 갖지 않는다.
본 발명의 일 형태에 따른 캐시 메모리의 구동 방법은 이하의 단계를 포함한다. 우선, 제 1 저장부와 제 2 저장부를 각각 갖는 복수의 메모리 셀을 각각 포함한 복수의 라인을 포함한 메모리 세트가, 라인들 중 제어부에 의하여 특정된 하나를 선택하고 이 라인에 포함되는 각 메모리 셀의 제 1 저장부로부터 출력되는 제 1 데이터군을 비교 회로에 출력한다. 그리고, 비교 회로는 메모리 세트로부터 출력된 제 1 데이터군에 포함되는 어드레스 데이터가 CPU로부터 입력된 어드레스 데이터와 일치되는지를 판정한다. 어드레스 데이터가 서로 일치되는 경우, 비교 회로는 캐시 히트 신호와, 메모리 세트로부터 출력된 제 1 데이터군에 포함되는 메인 데이터를 CPU에 출력한다. 한편, 어드레스 데이터가 서로 일치되지 않는 경우, 제 2 저장부는 제 1 데이터군을 출력한 라인에 포함되는 메모리 셀 각각의 제 1 저장부에, 저장한 데이터를 이송하고, 메모리 세트는 데이터 이송이 수행된 각 메모리 셀의 제 1 저장부로부터 출력되는 제 2 데이터군을 비교 회로에 출력한다.
이러한 구동 방법을 사용함으로써, 종래의 캐시 메모리에 비하여 판독 동작의 빈도를 저감할 수 있다. 그 결과, 캐시 메모리는 적은 소비 전력으로 구동될 수 있다.
본 발명의 일 형태에 따른 캐시 메모리 및 이 캐시 메모리의 구동 방법을 사용함으로써 종래의 캐시 메모리에 비하여 소비 전력을 저감할 수 있다는 것을 설명하기 위하여 이하에 예를 든다.
일례로서, 8개의 메모리 세트를 포함하는 종래의 캐시 메모리와 4개의 메모리 세트를 포함하는 본 발명의 일 형태에 따른 캐시 메모리의 캐시 히트율 및 소비 전력의 기대치에 대하여 설명한다. 상술한 바와 같이, 본 발명의 일 형태에 따른 캐시 메모리의 메모리 셀은 종래의 캐시 메모리의 메모리 셀에 비하여 두 배의 데이터를 저장할 수 있기 때문에, 이들 2개의 캐시 메모리는 같은 양의 데이터를 저장할 수 있다.
여기서, 캐시 메모리의 한 번의 판독 동작에서 발생하는 캐시 히트의 확률을 캐시 히트율 P로 나타내고, 캐시 메모리의 판독에 사용되는 전력을 총 소비 전력 W로 나타내고, 한 번의 판독 동작에서 각 메모리 세트에 의하여 소비되는 전력을 소비 전력 Ws로 나타낸다.
각 캐시 메모리에서, 요구된 데이터가 하나의 메모리 세트 내의 하나의 라인에 저장된다. 따라서, 8개의 메모리 세트를 포함한 종래의 캐시 메모리에서는, 요구된 데이터가 하나의 세트에 저장된다. 한편, 4개의 메모리 세트를 포함하는 본 발명의 일 형태에 따른 캐시 메모리에서는, 하나의 메모리 세트 내의 하나의 라인에 포함되는 메모리 셀군의 저장부(제 1 저장부 및 제 2 저장부) 중 어느 한쪽에 요구된 데이터가 저장된다.
8개의 메모리 세트를 포함한 종래의 캐시 메모리에서는 하나의 세트에 요구된 데이터가 저장되기 때문에, 한 번의 판독 동작에서의 캐시 히트율 P의 기대치는 1이다. 한 번의 판독 동작에서 8개의 메모리 세트 모두에 있어서 판독이 수행되기 때문에 총 소비 전력 W는 8Ws이다.
한편, 본 발명의 일 형태에 따른 캐시 메모리에 있어서, 각 메모리 세트 내의 메모리 셀의 제 1 저장부에 저장된 데이터는 첫 번째 판독 동작에서 판독된다. 첫 번째 판독 동작에서 캐시 히트가 발생하지 않은 경우에는, 메모리 셀의 제 2 저장부에 저장된 데이터가 제 1 저장부에 이송되고, 두 번째 판독 동작이 수행된다. 따라서, 첫 번째 판독 동작에서의 캐시 히트율 P1은 0.5이고, 두 번째 판독 동작에서의 캐시 히트율 P2(캐시 히트가 첫 번째 판독 동작에서 발생하지 않고 두 번째 판독 동작에서 발생하는 확률)도 0.5이다. 결과적으로, 캐시 히트율 P는 1이다.
판독 동작에서 소비되는 기대 소비 전력 W는, 첫 번째 판독 동작에서 캐시 히트가 발생하는 경우의 소비 전력 W1과, 첫 번째 판독 동작에서 캐시 히트가 발생하지 않고 두 번째 판독 동작에서 캐시 히트가 발생하는 경우의 소비 전력 W2의 합이다. 즉, 소비 전력 W1은 P1×4Ws=2Ws이고, 소비 전력 W2는 P2×8Ws=4Ws이다. 결과적으로, 캐시 메모리의 판독 동작에서의 총 소비 전력 W는 6Ws이다.
상술한 바와 같이, 본 발명의 일 형태에 따른 캐시 메모리와, 이 캐시 메모리의 구동 방법을 사용함으로써, 메모리 세트의 개수를 증가하여 얻어진 것과 같은 캐시 히트율의 증가를 실현할 수 있고, 판독 동작에서의 소비 전력을 저감할 수 있다.
본 발명의 일 형태에 따르면, 적은 소비 전력으로 동작할 수 있고 캐시 히트율이 향상된 캐시 메모리, 및 이 캐시 메모리의 구동 방법을 제공할 수 있다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 캐시 메모리를 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 캐시 메모리의 접속 구성을 설명하는 도면.
도 3은 본 발명의 일 형태에 따른 캐시 메모리의 동작을 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 캐시 메모리의 메모리 셀을 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 캐시 메모리의 메모리 셀의 동작을 설명하는 도면.
도 6의 (A) 내지 (D) 각각은 본 발명의 일 형태에 따른 트랜지스터를 설명하는 도면.
도 7의 (A) 내지 (E)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 설명하는 도면.
도 8은 본 발명의 일 형태에 따른 캐시 메모리의 메모리 셀을 설명하는 도면.
도 9의 (A) 내지 (E) 각각은 산화물 재료의 결정 구조를 설명하는 도면.
도 10의 (A) 내지 (C)는 산화물 재료의 결정 구조를 설명하는 도면.
도 11의 (A) 내지 (C)는 산화물 재료의 결정 구조를 설명하는 도면.
도 12의 (A) 및 (B) 각각은 산화물 재료의 결정 구조를 설명하는 도면.
도 13의 (A) 내지 (D) 각각은 본 발명의 일 형태에 따른 전자 기기를 설명하는 도면.
도면을 참조하여 실시형태에 대하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 형태 및 자세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있는 것은 당업자에 의하여 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 설명에 한정하여 해석되지 말아야 한다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 같은 부분 또는 유사한 기능을 갖는 부분은 다른 도면간에서 동일한 부호로 나타내고, 이러한 부분의 설명은 반복하지 않는다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층 두께, 또는 영역은, 명료화를 위하여 과장되는 경우가 있다. 따라서, 본 발명의 실시형태는 그 스케일에 한정되지 않는다.
트랜지스터는 반도체 소자의 일종이며, 전류 또는 전압의 증폭이나 도통 또는 비도통을 제어하는 스위칭 동작 등을 수행할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(insulated-gate field-effect transistor) 및 TFT(thin film transistor)를 포함한다.
"소스" 및 "드레인"의 기능은 예를 들어 반대 극성의 트랜지스터를 사용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우에 교체되는 경우가 있다. 따라서, 본 명세서에서는 "소스"라는 용어는 드레인을 나타낼 수 있고, "드레인"이라는 용어는 소스를 나타낼 수 있다.
본 명세서 등에서, 트랜지스터의 소스 및 드레인 중 한쪽을 "제 1 전극"이라고 부르고, 상기 트랜지스터의 소스 및 드레인 중 다른 쪽을 "제 2 전극"이라고 부르는 경우가 있다. 또한, 이 경우, 게이트는 "게이트" 또는 "게이트 전극"이라고도 부른다.
또한, 본 명세서 등에서, "전기적으로 접속"이라는 표현은 "어떠한 전기적 작용을 갖는 것"을 통해 접속되는 경우를 포함한다. "어떠한 전기적 작용을 갖는 것"은 이를 통하여 전기 신호가 송신 및 수신될 수 있는 한 특별한 제한은 없다. "어떠한 전기적 작용을 갖는 것"의 예로서, 전극 및 배선에 더하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 코일, 용량 소자, 다양한 기능을 갖는 소자 등을 들 수 있다.
또한, 본 명세서 등에서 노드는, 회로에 포함되는 소자간의 전기적인 접속을 가능하게 하는 소자(예를 들어, 배선)를 뜻한다. 따라서, "A가 접속된 노드"란, A에 전기적으로 접속되고, A와 같은 전위를 갖는 것으로 볼 수 있는 배선을 가리킨다. 또한, 배선의 일부에 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 또는 다이오드)가 삽입되는 경우에도, 상기 배선은 A와 같은 전위를 갖는 한 "A가 접속된 노드"라고 볼 수 있다.
또한, 본 명세서에서 설명하는 회로도에서는, 트랜지스터에서 채널이 형성되는 반도체로서 산화물 반도체 등이 사용되는 것을 가리키기 위하여 트랜지스터 옆에 "OS"라고 기재한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 캐시 메모리의 구성, 및 이 캐시 메모리의 구동 방법에 대하여 도 1의 (A) 내지 (C), 도 2, 및 도 3을 참조하여 설명한다.
＜구성예＞
도 1의 (A)는 본 실시형태에서 예로서 설명하는 캐시 메모리의 구성을 도시한 블록도이다. 캐시 메모리(100)는 하나 또는 복수의 메모리 세트(110), 제어부(101), 및 비교 회로(103)를 포함한다. 각 메모리 세트(110)는 비교 회로(103) 및 제어부(101)에 전기적으로 접속된다. 비교 회로(103)와 제어부(101)는 서로 전기적으로 접속된다.
제어부(101)는 비교 회로(103)로부터의 입력 신호 및 외부(예를 들어 CPU)로부터의 명령 신호에 응하여 각 메모리 세트(110)의 동작을 제어한다. 예를 들어, 제어부(101)는 메모리 세트(110)에서의 데이터의 판독, 메모리 세트(110)에서의 데이터의 재기록, 및 나중에 설명하는 메모리 세트(110) 내의 메모리 셀에서의 데이터의 이송 등을 제어한다.
요구된 어드레스 데이터는 외부로부터 제어부(101)에 입력된다. 제어부(101)는 상기 어드레스 데이터를 상위 비트를 포함한 제 1 어드레스 데이터 및 하위 비트를 포함한 제 2 어드레스 데이터로 나누고, 제 1 어드레스 데이터를 비교 회로(103)에 출력하고 제 2 어드레스 데이터를 각 메모리 세트(110)에 출력한다.
또한, 제어부(101)는 특정 메모리 세트(110) 내의 데이터를 외부로부터의 명령 신호에 응하여 재기록할 수 있다. 예를 들어, 재기록 명령 신호에 더하여, 어드레스 데이터 및 메인 데이터가 외부로부터 입력되면, 제어부(101)는 데이터가 재기록되는 메모리 세트(110)를 선택하고, 어드레스 데이터의 하위 비트(제 2 어드레스 데이터)에 대응하는 라인에 어드레스 데이터의 상위 비트(제 1 어드레스 데이터) 및 메인 데이터를 저장하도록 메모리 세트(110)에 요구한다.
메모리 세트(110) 각각으로부터는, 나중에 설명하는 메모리 세트(110)의 특정 라인의 태그 필드에 저장된 어드레스 데이터와 데이터 필드에 저장된 메인 데이터가 비교 회로(103)에 입력된다. 비교 회로(103)는 제어부(101)로부터 입력된 제 1 어드레스 데이터와 메모리 세트(110)로부터 입력된 어드레스 데이터를 비교하고, 데이터가 서로 일치되는 경우에는 캐시 히트 신호와 메인 데이터를 외부로 출력한다. 한편, 모든 메모리 세트(110)에서 데이터가 서로 일치되지 않는 경우, 비교 회로(103)는 캐시 미스 신호만을 제어부(101)에 출력한다.
구체적으로는, 비교 회로(103)는 캐시 메모리(100)에 포함되는 메모리 세트(110)의 개수에 상당하는 개수의 태그 비교 회로와 하나의 데이터 비교 회로를 포함한다. 태그 비교 회로는 대응하는 메모리 세트(110)에 접속되고, 상기 메모리 세트로부터 출력되는 어드레스 데이터와 제 1 어드레스 데이터를 비교하고 그 결과를 캐시 히트 신호 또는 캐시 미스 신호로서 데이터 비교 회로에 출력한다. 각 태그 비교 회로로부터 입력되는 신호와 각 메모리 세트(110)로부터의 메인 데이터는 데이터 비교 회로에 입력되고, 데이터 비교 회로는, 각 태그 비교 회로로부터 입력되는 신호에 따라, 캐시 히트 신호 및 메인 데이터를 외부로 출력하거나 캐시 미스 신호만을 제어부(101)에 출력한다.
또한, 판독 동작 및 비교 동작은 모든 메모리 세트(110)에 대하여 동시에 수행된다. 이러한 동시적인 동작은 캐시 메모리가 고속으로 동작하게 할 수 있다.
여기서, 처음으로 비교 회로(103)로부터 제어부(101)에 캐시 미스 신호가 입력될 때, 제어부(101)는 나중에 설명하는 데이터 이송 동작 및 판독 동작을 메모리 세트(110)가 수행하도록 요구하는 명령 신호를 메모리 세트(110)에 전송한다. 두 번째로 제어부(101)에 캐시 미스 신호가 입력되는 경우, 제어부(101)는 비교 회로(103)가 캐시 미스 신호를 외부로 출력하도록 요구하는 명령 신호를 비교 회로(103)에 출력한다. 비교 회로(103)는 상기 명령 신호가 입력되면 캐시 미스 신호를 외부로 출력한다.
다음에, 메모리 세트(110)의 구성에 대하여 설명한다. 도 1의 (B)는 메모리 세트(110)의 구성을 도시한 블록도이다. 메모리 세트(110)는 메모리 어레이(111) 및 구동 회로(119)를 포함한다. 메모리 어레이(111)는 복수의 메모리 셀(150)을 각각 포함한 m행의 라인(113)을 포함한다.
m행의 라인(113)은 어드레스 데이터의 하위 비트에 대응하여 할당된다. 따라서, 선택되는 라인(113)은 제어부(101)로부터 입력되는 제 2 어드레스 데이터에 의하여 일의적으로 결정된다. 예를 들어, 제 2 어드레스 데이터로서 8비트 데이터가 사용되는 경우, 메모리 세트(110)는 256개의 라인(113)을 포함한다.
라인(113)은 적어도 태그 필드(115) 및 데이터 필드(117)의 2개의 영역을 포함한다. 태그 필드(115)는 제 1 어드레스 데이터를 저장하고, 데이터 필드(117)는 어드레스 데이터에 대응하는 메인 데이터를 저장한다.
구동 회로(119)는, 제어부(101)로부터의 요구에 응하여, 메모리 어레이(111) 내의 라인(113)을 선택하고 그 라인에 데이터를 저장(재기록)하거나, 또는 그 라인으로부터 데이터를 판독하고 이 데이터를 비교 회로(103)에 출력할 수 있다. 구동 회로(119)는, 임의의 라인(113) 내의 메모리 셀(150)에 대하여 데이터 이송 동작을 수행할 수도 있다.
데이터를 판독할 때, 구동 회로(119)는 제어부(101)로부터 입력되는 제 2 어드레스 데이터에 의하여 일의적으로 결정되는 메모리 어레이(111) 내의 하나의 라인(113)을 선택하고, 라인(113)에 저장된 데이터(데이터군이라고도 함)를 판독하고, 이 데이터를 비교 회로(103)에 출력한다.
데이터를 이송할 때, 구동 회로(119)는, 제어부(101)로부터의 명령 신호에 응하여, 하나의 특정 라인(113)에 포함되는 모든 메모리 셀(150)에 대하여 나중에 설명하는 데이터 이송 동작을 수행하고, 그리고 상기 라인(113)에 저장된 데이터를 판독하고 이 데이터를 비교 회로(103)에 출력한다.
또한, 구동 회로(119)는, 제어부(101)로부터의 명령 신호에 응하여, 특정 라인에 데이터를 재기록할 수 있다. 재기록 명령 신호에 더하여 제어부(101)로부터는 제 1 어드레스 데이터, 제 2 어드레스 데이터, 및 메인 데이터가 입력된다. 구동 회로(119)는 제 2 어드레스 데이터에 의하여 일의적으로 결정되는 메모리 어레이(111) 내의 하나의 라인(113)을 선택하고, 상기 라인(113)의 태그 필드(115)에 제 1 어드레스 데이터를 저장하고 데이터 필드(117)에 메인 데이터를 저장한다.
다음에, 메모리 셀(150)에 대하여 설명한다. 도 1의 (C)는 메모리 셀(150)의 구성을 도시한 블록도이다.
메모리 셀(150)은 제 1 저장부(151), 제 2 저장부(153), 및 데이터 이송부(155)를 포함한다. 제 1 저장부(151), 제 2 저장부(153), 및 데이터 이송부(155)는 각각 1비트 데이터를 저장할 수 있다.
제 1 저장부(151)는 저장한 1비트 데이터를 구동 회로(119)에 출력할 수 있다. 구동 회로(119)는 제 1 저장부(151)에 저장되는 데이터를 재기록할 수 있다. 또한, 제 1 저장부(151)는 저장한 1비트 데이터를 데이터 이송부(155)에 이송할 수 있다.
데이터 이송부(155)는 제 1 저장부(151)로부터 이송되는 1비트 데이터를 저장할 수 있다. 또한, 데이터 이송부(155)는 저장한 1비트 데이터를 제 2 저장부(153)에 이송할 수 있고, 이로써 제 2 저장부(153)에 저장된 데이터가 재기록된다.
제 2 저장부(153)는 데이터 이송부(155)로부터 이송되는 1비트 데이터를 저장할 수 있다. 또한, 제 2 저장부(153)는 저장한 1비트 데이터를 제 1 저장부(151)에 이송할 수 있고, 이로써 제 1 저장부(151)에 저장된 데이터가 재기록된다.
본 명세서 등에서, 메모리 셀에서 데이터를 이송이란, 이송원(transfer source)에 저장된 데이터의 복사본을 이송처(transfer destination)에 이송함을 뜻한다. 따라서, 데이터의 이송 후는, 이송원 및 이송처에 같은 데이터가 저장된다.
여기서, 데이터 이송 동작에 대하여 설명한다. 초기 상태에서, 제 1 저장부(151)에는 제 1 데이터가 저장되어 있고, 제 2 저장부(153)에는 제 2 데이터가 저장되어 있다.
데이터 이송 동작은 주로 3개의 동작을 포함한다. 제 1 동작으로서, 제 1 저장부(151)에 저장된 제 1 데이터가 복사되고 데이터 이송부(155)에 저장(이송)된다. 다음으로 제 2 동작으로서, 제 2 저장부(153)에 저장된 제 2 데이터가 제 1 저장부(151)에 이송된다. 이 때, 제 2 데이터는 제 1 저장부(151) 및 제 2 저장부(153) 각각에 저장되어 있고, 제 1 데이터는 데이터 이송부(155)에 저장되어 있다. 마지막으로 제 3 동작으로서, 데이터 이송부(155)로부터 제 2 저장부(153)에 제 1 데이터가 이송되고, 이로써 데이터 이송 동작이 완료된다. 결과적으로, 제 2 데이터는 제 1 저장부(151)에 저장되고 제 1 데이터는 제 2 저장부(153)에 저장된다. 즉, 초기 상태에서 제 1 저장부(151) 및 제 2 저장부(153)에 저장된 데이터가 서로 치환된다.
이상이 캐시 메모리(100)의 구성에 대한 설명이다.
＜접속 구성예＞
여기서, 본 발명의 일 형태에 따른 캐시 메모리(100)는, 연산부 및 제어부를 적어도 포함한 CPU에 접속될 수 있다. 도 2는, 캐시 메모리(100)가 접속되고 제어부(161) 및 연산부(162)를 포함한 CPU(160)의 구성을 도시한 블록도이다.
연산부(162)는 논리 연산 및 어드레스 연산 등의 연산 처리를 수행한다. 제어부(161)로부터 연산에 필요한 메인 데이터를 꺼내기 위하여, 연산부(162)는 요구된 메인 데이터에 대응하는 어드레스 데이터를 제어부(161)에 출력한다.
연산부(162)로부터 어드레스 데이터가 입력되면, 제어부(161)는 데이터를 요구하기 위하여 캐시 메모리(100)에 어드레스 데이터를 출력한다. 이 때, 제어부(161)가 캐시 메모리(100)로부터 캐시 히트 신호 및 요구된 메인 데이터를 수신한 경우, 제어부(161)는 연산부(162)에 상기 데이터를 출력한다. 한편, 제어부(161)가 캐시 메모리(100)로부터 캐시 미스 신호를 수신한 경우, 제어부(161)는 메인 메모리(170)로부터 데이터를 꺼낸다.
제어부(161)가 메인 메모리(170)로부터 메인 데이터를 수신한 경우, 제어부(161)는 연산부(162)에 상기 메인 데이터를 출력하고, 또한 캐시 메모리(100)에 메인 데이터를 저장하도록 명령한다. 이 때, 제어부(161)는 기록 명령 신호, 메인 데이터, 상기 메인 데이터에 대응하는 어드레스 데이터를 캐시 메모리(100)에 전송한다. 캐시 메모리(100)는, 기록 명령 신호에 응하여 특정 세트의 특정 라인에 메인 데이터 및 어드레스 데이터를 저장한다. 또한, 제어부(161)는 메인 메모리(170)로부터의 메인 데이터를 수신한 후, 먼저 캐시 메모리(100)에 상기 메인 데이터 및 어드레스 데이터를 저장하고, 그리고 캐시 메모리(100)에 저장된 메인 데이터를 판독하고 나서 연산부(162)에 상기 메인 데이터를 전송하여도 좋다.
예를 들어, 메인 메모리(170)로서는 SRAM 또는 DRAM를 포함한 휘발성 기억 장치, 또는 광자기 디스크 또는 플래시 메모리 등의 비휘발성 기억 장치를 사용할 수 있다. 이하에서는, 캐시 메모리와 메인 메모리를 구별하기 위하여, CPU가 먼저 데이터를 꺼내는 기억 장치를 캐시 메모리라고 부르고, CPU가 다음으로 데이터를 꺼내는 기억 장치를 메인 메모리라고 부른다.
＜동작예＞
다음에, 캐시 메모리(100)의 동작예에 대하여 도 3을 참조하여 설명한다. 도 3은 캐시 메모리(100)의 동작예를 나타내는 흐름도이다.
여기서, 각 메모리 셀(150)에 있어서, 초기 상태에서는 제 1 저장부(151)에 제 1 데이터가 저장되어 있고 제 2 저장부(153)에 제 2 데이터가 저장되어 있다.
우선, 스텝(201)(제 1 판독)에서는, 요구된 어드레스 데이터가 제어부(101)에 입력되고, 제어부(101)로부터 제 2 어드레스 데이터가 각 메모리 세트(110)에 출력되고 제 1 어드레스 데이터가 비교 회로(103)에 출력된다. 각 메모리 세트(110)는 제 2 어드레스 데이터에 의하여 일의적으로 결정된 라인(113)에 저장된 어드레스 데이터 및 메인 데이터의 판독을 수행하고, 상기 어드레스 데이터 및 상기 메인 데이터를 비교 회로(103)에 출력한다. 여기서 판독되는 데이터는 각 메모리 셀(150)의 제 1 저장부(151)에 저장된 제 1 데이터이다.
스텝(202)(제 1 비교)에서, 비교 회로(103)는 제 1 어드레스 데이터와, 각 메모리 세트(110)로부터 입력되는 어드레스 데이터를 비교한다.
여기서, 메모리 세트(110) 중 어느 것으로부터 입력되는 어드레스 데이터가 제 1 어드레스 데이터와 일치되는 경우(캐시 히트), 비교 회로(103)는 스텝(203)(출력)에서 캐시 히트 신호를 메모리 세트로부터 입력된 메인 데이터와 함께 외부로 출력한다.
스텝(202)에서, 메모리 세트(110)로부터 입력되는 어드레스 데이터 중 어느 데이터도 제 1 어드레스 데이터와 일치되지 않는 경우(캐시 미스), 비교 회로(103)는 캐시 미스 신호를 제어부(101)에 출력한다.
스텝(202)에서 비교 회로(103)로부터 캐시 미스 신호를 수신한 경우, 제어부(101)는 데이터 이송 명령 신호를 각 메모리 세트(110)에 전송한다.
스텝(204)(데이터 이송 동작)에서는, 각 메모리 세트(110)의 제 2 어드레스 데이터에 대응하는 라인(113) 내의 모든 메모리 셀(150)에 대하여, 상술한 데이터 이송 동작이 수행된다. 구체적으로는, 제 1 저장부(151)에 저장된 제 1 데이터가 데이터 이송부(155)에 이송 및 저장되는 제 1 동작, 제 2 저장부(153)에 저장된 제 2 데이터가 제 1 저장부(151)에 이송 및 재기록되는 제 2 동작, 및 데이터 이송부(155)에 저장된 제 1 데이터가 제 2 저장부(153)에 이송 및 재기록되는 제 3 동작이 이 순서대로 메모리 셀(150)에서 수행된다.
다음에, 스텝(205)(제 2 판독)에서는, 각 메모리 세트(110)에 있어서 스텝(204)에서 데이터 이송 동작이 수행된 라인(113)에 대하여 다시 판독 동작이 수행되고, 비교 회로(103)에 판독 데이터가 출력된다. 여기서 판독되는 데이터는 각 메모리 셀(150) 내의 제 1 저장부(151)에 저장된 제 2 데이터이다.
또한, 스텝(205)의 판독 동작은 스텝(204)의 제 3 동작과 동시에 수행되는 것이 바람직하다. 이러한 동시적인 동작은 캐시 메모리를 고속으로 동작하게 할 수 있다.
다음에, 스텝(206)(제 2 비교)에서, 비교 회로(103)는 제 1 어드레스 데이터를 각 메모리 세트(110)로부터 입력되는 어드레스 데이터와 비교한다.
스텝(206)에서 메모리 세트(110) 중 어느 것에 있어서 캐시 히트가 발생한 경우, 비교 회로(103)는 스텝(203)에서 캐시 히트 신호를 메모리 세트로부터 입력된 메인 데이터와 함께 외부로 출력한다.
여기서, 캐시 히트가 발생한 메모리 세트(110)는 그 상태를 유지하고, 캐시 히트가 발생하지 않은 다른 메모리 세트(110)에서는 동작이 스텝(207)으로 진행된다.
한편, 스텝(206)에서 메모리 세트(110) 중 어느 메모리 세트에서도 캐시 히트가 발생하지 않은 경우(캐시 미스), 비교 회로(103)는 제어부(101)에 캐시 미스 신호를 전송한다. 그리고, 비교 회로(103)는 제어부(101)로부터의 명령에 응하여 캐시 미스 신호를 외부로 출력하고, 메모리 세트(110)의 동작이 스텝(207)으로 진행된다.
스텝(207)(재기록 판정)에서는, 각 메모리 세트(110) 내의 데이터를 재기록해야 할지가 결정된다. 스텝(206)에서 비교 회로(103)가 외부로 캐시 미스 신호를 전송한 경우, 메모리 세트(110) 중 하나가 선택되고 메인 메모리(170)로부터 얻어진 새로운 데이터(제 3 데이터)가 상기 메모리 세트에 재기록된다. 데이터가 재기록되는 메모리 세트(110)를 선택하는 방법으로서는, 상술한 LRU 방식, 가장 사용 빈도가 적은 메모리 세트가 선택되는 LFU(least frequency used) 방식, 또는 먼저 데이터가 저장된 메모리 세트가 선택되는 FIFO(first in first out) 등의 재기록 알고리듬(algorithm)을 사용할 수 있다.
데이터를 재기록하지 말아야 할 것으로 스텝(207)에서 판정된 메모리 세트(110)에 있어서는 스텝(208)에서 데이터 이송 동작이 다시 수행된다. 데이터를 재기록해야 할 것으로 판정된 메모리 세트(110)에 있어서는 동작이 스텝(209)으로 진행된다.
스텝(208)(데이터 이송 동작)에서는, 상술한 데이터 이송 동작이 다시 수행된다. 그 결과, 메모리 셀(150)에서는, 제 1 저장부(151)에 제 1 데이터가 저장되고 제 2 저장부(153)에 제 2 데이터가 저장되는 상태, 즉 초기 상태가 된다.
스텝(209)(데이터 기록 동작)에서는, 어드레스 데이터, 재기록 명령 신호, 및 각 메모리 셀에 입력되는 제 3 데이터를 포함한 데이터군이 제어부(101)에 입력된다. 그리고, 데이터가 재기록되어야 한다고 스텝(207)에서 판정된 메모리 세트(110)의 라인(113) 내의 모든 메모리 셀(150)에 제 3 데이터가 기록된다. 각 메모리 셀(150)에서 제 3 데이터는 제 1 저장부(151)에 기록된다. 따라서, 데이터가 기록된 메모리 셀(150)에서는, 제 1 저장부(151)에 제 3 데이터가 저장되고 제 2 저장부(153)에 제 1 데이터가 저장된다.
이상이 본 발명의 일 형태에 따른 캐시 메모리(100)의 동작의 설명이다.
이로써, 캐시 메모리(100) 내의 메모리 셀(150)에 2가지 데이터가 저장될 수 있기 때문에, 메모리 세트의 개수를 두 배로 한 경우와 같은 캐시 히트율을 실현할 수 있다. 또한, 비교 회로의 개수가 증가되지 않기 때문에, 메모리 세트의 개수가 증가된 경우와 비교하여 회로 사이즈의 증대를 억제할 수 있다. 메모리 셀(150)을 포함한 캐시 메모리(100)의 상술한 동작은 메모리 세트의 개수를 두 배로 한 경우와 비교하여 판독 동작에 사용되는 전력을 저감할 수 있다.
본 실시형태는 본 명세서에 개시(開示)되는 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명한 메모리 셀(150)의 구체적인 구성예, 및 메모리 셀(150)의 동작에 대하여 도 4 및 도 5를 참조하여 설명한다.
＜구성예＞
도 4는 본 실시형태에서 예시하는 메모리 셀(150)의 구성예를 도시한 것이다. 메모리 셀(150)은 트랜지스터(261), 트랜지스터(262), 트랜지스터(263), 트랜지스터(271), 트랜지스터(272), 인버터(273), 인버터(274), 용량 소자(281), 용량 소자(291), 및 인버터(292)를 포함한다. 메모리 셀(150)에는, 제 1 게이트선(251), 제 2 게이트선(252), 제 3 게이트선(253), 제 4 게이트선(254), 제 1 비트선(255), 및 제 2 비트선(256)이 접속된다.
여기서, 트랜지스터(261), 트랜지스터(262), 트랜지스터(263), 트랜지스터(271), 및 트랜지스터(272)는 모두 n채널 트랜지스터이다. 인버터(273), 인버터(274), 및 인버터(292)는 입력된 전위의 위상을 반전시키고 상기 반전된 전위를 출력하는 기능을 갖는 한 어떤 구조를 가져도 좋다. 예를 들어, 각 인버터는 n채널 트랜지스터와 p채널 트랜지스터를 조합하여 포함하여도 좋고, 또는 n채널 트랜지스터 및 p채널 트랜지스터 중 한쪽만을 포함하여도 좋다.
트랜지스터(271)의 게이트는 제 1 게이트선(251)에 접속되고, 트랜지스터(271)의 제 1 전극은 제 1 비트선(255)에 접속되고, 트랜지스터(271)의 제 2 전극은 인버터(273)의 입력 단자, 인버터(274)의 출력 단자, 및 트랜지스터(261)의 제 1 전극에 접속된다. 트랜지스터(272)의 게이트는 제 1 게이트선(251)에 접속되고, 트랜지스터(272)의 제 1 전극은 인버터(273)의 출력 단자, 인버터(274)의 입력 단자, 및 트랜지스터(263)의 제 1 전극에 접속되고, 트랜지스터(272)의 제 2 전극은 제 2 비트선(256)에 접속된다. 인버터(273) 및 인버터(274)는 환을 이루도록 서로 접속되어 인버터 루프를 형성한다. 여기서, 인버터 루프는 실시형태 1에서 설명한 제 1 저장부(151)에 상당한다. 트랜지스터(271)의 제 2 전극에 접속되는 노드는 노드(265)이고, 트랜지스터(272)의 제 1 전극이 접속되는 노드는 노드(266)이다.
트랜지스터(261)의 게이트는 제 2 게이트선(252)에 접속되고, 트랜지스터(261)의 제 2 전극은 용량 소자(281)의 한쪽 전극 및 트랜지스터(262)의 제 1 전극에 접속된다. 용량 소자(281)의 다른 쪽 전극은 접지된다. 여기서, 트랜지스터(261)의 제 2 전극과 용량 소자(281)의 한쪽 전극 사이의 노드(267)와 용량 소자(281)를 포함한 영역은 실시형태 1에서 설명한 데이터 이송부(155)에 상당한다. 데이터 이송부(155)는 용량 소자(281)에 전위를 유지함으로써 데이터를 저장한다.
트랜지스터(262)의 게이트는 제 3 게이트선(253)에 접속되고, 트랜지스터(262)의 제 2 전극은 용량 소자(291)의 한쪽 전극 및 인버터(292)의 입력 단자에 접속된다. 용량 소자(291)의 다른 쪽 전극은 접지된다. 인버터(292)의 출력 단자는 트랜지스터(263)의 제 2 전극에 접속된다. 트랜지스터(263)의 게이트는 제 4 게이트선(254)에 접속된다. 여기서, 용량 소자(291)와 인버터(292) 사이의 노드(268)와 용량 소자(291)를 포함한 영역은 실시형태 1에서 설명한 제 2 저장부(153)에 상당한다. 제 2 저장부(153)는 용량 소자(291)에 전위를 유지함으로써 데이터를 저장한다.
메모리 셀(150)에서, 제 1 저장부(151)에 저장된 데이터는 제 1 비트선(255) 및 제 2 비트선(256)을 통하여 출력될 수 있고, 제 1 저장부(151)의 데이터가 재기록될 수 있다. 제 1 저장부(151)에 저장된 데이터는 트랜지스터(261)를 통하여 데이터 이송부(155)에 복사되고 저장될 수 있다. 데이터 이송부(155)에 저장된 데이터는 트랜지스터(262)를 통하여 제 2 저장부(153)에 저장될 수 있고, 이에 의하여 제 2 저장부(153)의 데이터가 재기록된다. 제 2 저장부(153)에 저장된 데이터는 트랜지스터(263)를 통하여 제 1 저장부(151)에 저장될 수 있고, 이에 의하여 제 1 저장부(151)의 데이터가 재기록된다.
여기서, 데이터 이송부(155)에 저장된 데이터를 제 2 저장부(153)에 이송하는 경우, 구체적으로는 트랜지스터(262)가 턴 온되어 노드(267)를 노드(268)에 전기적으로 접속시킨다. 이로써, 노드(268)의 전위는 트랜지스터(262)가 턴 온되기 전의 노드(267)의 전위에 가깝게 된다. 따라서, 데이터 이송부(155) 내의 용량 소자(281)는 제 2 저장부(153) 내의 용량 소자(291)보다 충분히 큰 용량을 갖는다. 예를 들어, 용량 소자(281)는 용량 소자(291)보다 적어도 두 배 이상 큰 용량을 갖는 것이 바람직하다.
트랜지스터(271), 트랜지스터(272), 및 인버터(273, 274, 및 292)를 구성하는 트랜지스터에는, 채널이 형성되는 반도체로서 결정성 실리콘 등을 포함한 고속 동작이 가능한 트랜지스터를 적용할 수 있다. 이러한 고속 동작이 가능한 트랜지스터를 사용함으로써 고속으로 메모리 셀(150)에 기록하거나 고속으로 메모리 셀(150)로부터 판독할 수 있다.
트랜지스터(261) 및 트랜지스터(262)에는, 오프 상태에서의 누설 전류가 매우 작은 트랜지스터를 적용할 수 있다. 예를 들어, 채널이 형성되는 반도체층에 실리콘보다 밴드 갭이 넓은 반도체가 사용된 전계 효과 트랜지스터를 사용할 수 있다. 예를 들어, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3.0eV 이상인 반도체를 사용할 수 있다. 이러한 트랜지스터는 오프 상태에서의 누설 전류가 작다. 이러한 반도체로서 산화물 반도체가 바람직하게 사용된다.
또한, 상기 트랜지스터에 포함되는 반도체로서 진성 캐리어 밀도가 매우 낮은 산화물 반도체가 바람직하게 사용된다. 채널이 형성되는 반도체층의 진성 캐리어 밀도가 매우 낮기 때문에, 트랜지스터의 오프 상태에 있어서의 누설 전류는 매우 작다. 이러한 특징은 산화물 반도체에 특유하며, 다른 반도체(예를 들어 실리콘)는 이러한 특징을 갖지 않는다.
산화물 반도체를 포함한 트랜지스터는 오프 상태에서의 누설 전류(이하, 오프 전류라고도 함)가 작다. 채널 폭 1μm당 오프 전류는 10aA(1×10-17A) 이하, 바람직하게는 1aA(1×10-18A) 이하, 더 바람직하게는 10zA(1×10-20A) 이하, 더 바람직하게는 1zA(1×10-21A) 이하, 더욱 바람직하게는 100yA(1×10-22A) 이하이다.
트랜지스터(263)는 트랜지스터(271) 등 고속 동작이 가능한 트랜지스터일 수 있고, 또는 트랜지스터(261) 등 오프 상태에서의 누설 전류가 매우 작은 트랜지스터일 수 있다.
본 실시형태에서, 데이터 이송부(155) 및 제 2 저장부(153) 각각은 용량 소자에 전하를 축적함으로써 데이터를 저장하지만, 메모리 셀(150)의 구성은 이에 한정되지 않는다. 예를 들어, 인버터 루프가 데이터 이송부(155) 및 제 2 저장부(153) 각각으로서 사용될 수 있고, 각각에 저장된 데이터는 트랜지스터 또는 아날로그 스위치 등의 스위칭 소자를 통하여 이송되어도 좋다. 하지만, 본 실시형태에서 예시한 메모리 셀(150)의 구성으로 하면, 메모리 셀에 포함되는 트랜지스터의 개수가 대폭적으로 저감될 수 있고, 그 결과 구성이 간략화된다. 또한, 나중의 실시형태에서 설명하는 바와 같이, 트랜지스터(271) 등에 적용되는 고속 동작이 가능한 트랜지스터와, 트랜지스터(261) 등에 적용되는 오프 상태에서의 누설 전류가 매우 작은 트랜지스터를 적층함으로써, 메모리 셀(150)이 차지하는 면적을 저감할 수 있다.
＜회로 동작의 예＞
본 실시형태에서 설명하는 메모리 셀(150)의 회로 동작의 예에 대하여 도 5를 참조하여 이하에서 설명한다. 도 5는 메모리 셀(150)의 회로 동작의 타이밍 차트이다.
도 5의 타이밍 차트는, 위로부터 순차적으로 제 1 게이트선(251), 제 1 비트선(255), 제 2 비트선(256), 제 2 게이트선(252), 제 3 게이트선(253), 제 4 게이트선(254), 노드(265), 노드(266), 노드(267), 및 노드(268)의 전위의 경시적 변화를 나타낸 것이다.
기간(T0)은 초기 상태를 나타낸다. 여기서, 초기 상태에서는 제 1 저장부(151)에 있어서 노드(265)에 하이 레벨 전위가 인가되어 있고 노드(266)에는 로우 레벨 전위가 인가되어 있다. 초기 상태에서, 데이터 이송부(155) 내의 노드(267) 및 제 2 저장부(153) 내의 노드(268)에는 로우 레벨 전위가 인가되어 있다. 제 1 비트선(255) 및 제 2 비트선(256)은 중간 전위가 인가되어 프리차지되어 있다.
기간(T1)은 제 1 판독 동작을 나타낸다. 판독에 있어서는, 제 1 게이트선(251)에만 하이 레벨 전위가 인가된다. 이 때, 게이트가 제 1 게이트선(251)에 접속된 트랜지스터(271) 및 트랜지스터(272)는 턴 온되어, 노드(265)는 제 1 비트선(255)에 전기적으로 접속되고, 노드(266)는 제 2 비트선(256)에 전기적으로 접속된다. 따라서, 제 1 비트선(255)에는 하이 레벨 전위가 출력되고, 제 2 비트선(256)에는 로우 레벨 전위가 출력된다. 이들 전위 변화는 구동 회로(119) 내의 센스 앰프 등에 의하여 검지되고, 이로써 판독이 수행될 수 있다.
기간(T2)은 제 1 저장부(151)로부터 데이터 이송부(155)로의 데이터 이송 동작을 나타낸다. 이 때, 제 2 게이트선(252)에 하이 레벨 전위가 인가됨으로써 트랜지스터(261)가 턴 온되어, 노드(265)가 노드(267)에 전기적으로 접속된다. 또한, 용량 소자(281)에 노드(267)의 전위에 상당하는 전하가 축적됨으로써, 데이터 이송부(155)에 하이 레벨 전위가 저장된다.
기간(T2) 후, 제 2 게이트선(252)에 로우 레벨 전위가 인가됨으로써 트랜지스터(261)는 턴 오프된다. 이 때, 트랜지스터(262)는 오프 상태로 유지된다. 여기서, 상술한 바와 같이 트랜지스터(261) 및 트랜지스터(262)는 오프 상태에서의 누설 전류가 매우 작기 때문에, 용량 소자(281)에 축적된 전하의 누설이 대폭적으로 저감되어, 노드(267)의 전위는 매우 오랫동안 유지될 수 있다.
기간(T3)은 제 1 저장부(151)에 저장된 데이터를 제 2 저장부(153)의 데이터로 재기록하는 동작을 나타낸다. 이 때, 제 4 게이트선(254)에 하이 레벨 전위가 인가됨으로써 트랜지스터(263)가 턴 온된다. 따라서, 인버터(292)에 의한 노드(268)의 전위의 반전으로 얻어진 전위가 노드(266)에 인가된다. 여기서, 노드(268)는 로우 레벨 전위를 갖기 때문에, 반전된 전위 즉 하이 레벨 전위가 노드(266)에 인가된다. 이에 따라서, 노드(265)의 전위는 하이 레벨 전위로부터 로우 레벨 전위로 반전된다. 이로써, 제 1 저장부(151)의 데이터는 제 2 저장부(153)의 데이터로 재기록될 수 있다.
기간(T4)은 제 2 판독 동작을 나타낸다. 기간(T1)과 마찬가지로 제 1 게이트선(251)에 하이 레벨 전위를 인가함으로써 판독이 수행된다. 여기서, 제 1 비트선(255)에 로우 레벨 전위가 출력되고, 제 2 비트선(256)에 하이 레벨 전위가 출력된다.
기간(T5)은 데이터 이송부(155)로부터 제 2 저장부(153)로의 데이터 이송 동작을 나타낸다. 이 때, 제 3 게이트선(253)에 하이 레벨 전위가 인가됨으로써 트랜지스터(262)가 턴 온되어, 노드(267)는 노드(268)에 전기적으로 접속된다. 여기서, 상술한 바와 같이 용량 소자(281)는 용량 소자(291)보다 충분히 큰 용량을 갖기 때문에, 노드(268)의 전위는 트랜지스터(262)가 턴 온되기 직전의 노드(267)의 전위에 가깝게 된다. 이로써, 데이터 이송부(155)로부터 제 2 저장부(153)에 데이터가 이송될 수 있다. 실제적으로는, 용량 소자(291)와 용량 소자(281)간에서 전하가 교환되기 때문에 용량 소자(291)의 전위도 변화되지만, 도 5는 간략화를 위하여 이 전위 변화를 도시하지 않았다.
기간(T5) 후, 제 3 게이트선(253)에 로우 레벨 전위가 인가됨으로써 트랜지스터(262)는 턴 오프된다. 상술한 바와 같이 트랜지스터(262)는 오프 상태에서의 누설 전류가 매우 작기 때문에 용량 소자(291)에 축적된 전하의 누설이 대폭적으로 저감되어, 노드(268)의 전위는 매우 오랫동안 유지될 수 있다.
기간(T6)은 제 1 저장부(151)에 데이터를 기록하는 동작을 나타낸다. 여기서, 제 1 저장부(151)에 있어서 노드(265)에 하이 레벨 전위를, 노드(266)에 로우 레벨 전위를 기록하는 경우에 대하여 설명한다. 이 때, 제 1 게이트선(251)에 하이 레벨 전위가 인가되고, 제 1 비트선(255)에 하이 레벨 전위가 인가되고, 제 2 비트선(256)에 로우 레벨 전위가 인가된다. 따라서, 트랜지스터(271)를 통하여 제 1 비트선(255)으로부터 노드(265)에 하이 레벨 전위가 인가되고, 트랜지스터(272)를 통하여 제 2 비트선(256)으로부터 노드(266)에 로우 레벨 전위가 인가된다. 이로써, 제 1 저장부(151)에 데이터가 기록될 수 있다.
기간(T7)은 제 3 판독 동작을 나타낸다. 기간(T1)과 마찬가지로 제 1 게이트선(251)에 하이 레벨 전위를 인가함으로써 판독이 수행된다. 여기서, 제 1 비트선(255)에 하이 레벨 전위가 출력되고, 제 2 비트선(256)에 로우 레벨 전위가 출력된다.
이상이 메모리 셀(150)의 동작에 대한 설명이다.
메모리 셀(150)을 실시형태 1의 캐시 메모리(100)에 적용함으로써, 메모리 세트의 개수를 증가하여 얻어진 캐시 히트율과 같은 캐시 히트율을 실현할 수 있고, 적은 소비 전력으로 동작이 가능한 캐시 메모리를 제공할 수 있다.
메모리 셀(150)에서, 제 1 저장부(151)와 데이터 이송부(155)를 접속시키는 트랜지스터, 및 데이터 이송부(155)와 제 2 저장부(153)를 접속시키는 트랜지스터로서 오프 상태의 누설 전류가 매우 작은 트랜지스터를 사용함으로써, 데이터 이송부(155) 및 제 2 저장부(153)에 저장된 데이터가 매우 오랫동안 유지되도록 할 수 있다.
본 실시형태는 본 명세서에 개시되는 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 캐시 메모리에 사용될 수 있는 산화물 반도체층을 포함한 트랜지스터의 예에 대하여 설명한다.
산화물 반도체층을 포함한 트랜지스터의 구성예에 대하여 도 6의 (A) 내지 (D)를 참조하여 설명한다. 도 6의 (A) 내지 (D)는 각각 본 실시형태의 트랜지스터의 구성예를 도시한 단면 모식도이다.
도 6의 (A)에 도시된 트랜지스터는 도전층(601(a)), 절연층(602(a)), 반도체층(603(a)), 도전층(605a(a)), 도전층(605b(a)), 절연층(606(a)), 및 도전층(608(a))을 포함한다.
도전층(601(a))은 소자 형성층(600(a)) 위에 제공된다.
절연층(602(a))은 도전층(601(a)) 위에 제공된다.
반도체층(603(a))은 절연층(602(a))을 개재하여 도전층(601(a))과 중첩된다.
도전층(605a(a)) 및 도전층(605b(a)) 각각은 반도체층(603(a)) 위에 제공되고, 반도체층(603(a))에 전기적으로 접속된다.
절연층(606(a))은, 반도체층(603(a)), 도전층(605a(a)), 및 도전층(605b(a)) 위에 제공된다.
도전층(608(a))은 절연층(606(a))을 개재하여 반도체층(603(a))과 중첩된다.
또한, 도전층(601(a)) 및 도전층(608(a)) 중 한쪽은 반드시 제공할 필요는 없다. 도전층(608(a))을 제공하지 않을 때 절연층(606(a))은 반드시 제공할 필요는 없다.
도 6의 (B)에 도시된 트랜지스터는, 도전층(601(b)), 절연층(602(b)), 반도체층(603(b)), 도전층(605a(b)), 도전층(605b(b)), 절연층(606(b)), 및 도전층(608(b))을 포함한다.
도전층(601(b))은 소자 형성층(600(b)) 위에 제공된다.
절연층(602(b))은 도전층(601(b)) 위에 제공된다.
도전층(605a(b)) 및 도전층(605b(b)) 각각은 절연층(602(b))의 일부 위에 제공된다.
반도체층(603(b))은 도전층(605a(b)) 및 도전층(605b(b)) 위에 제공되고, 도전층(605a(b)) 및 도전층(605b(b))에 전기적으로 접속된다. 또한, 반도체층(603(b))은 절연층(602(b))을 개재하여 도전층(601(b))과 중첩된다.
절연층(606(b))은 반도체층(603(b)), 도전층(605a(b)), 및 도전층(605b(b)) 위에 제공된다.
도전층(608(b))은 절연층(606(b))을 개재하여 반도체층(603(b))과 중첩된다.
또한, 도전층(601(b)) 및 도전층(608(b)) 중 한쪽은 반드시 제공할 필요는 없다. 도전층(608(b))을 제공하지 않을 때 절연층(606(b))은 반드시 제공할 필요는 없다.
도 6의 (C)에 도시된 트랜지스터는, 도전층(601(c)), 절연층(602(c)), 반도체층(603(c)), 도전층(605a(c)), 및 도전층(605b(c))을 포함한다.
반도체층(603(c))은 영역(604a(c)) 및 영역(604b(c))을 포함한다. 영역(604a(c)) 및 영역(604b(c))은 서로 떨어져서 제공되고 도펀트가 첨가된 영역이다. 영역(604a(c))과 영역(604b(c)) 사이의 영역은 채널 형성 영역으로서 기능한다. 반도체층(603(c))은 소자 형성층(600(c)) 위에 제공된다. 또한, 영역(604a(c)) 및 영역(604b(c))을 반드시 제공할 필요는 없다.
도전층(605a(c)) 및 도전층(605b(c))은 반도체층(603(c)) 위에 제공되고, 반도체층(603(c))에 전기적으로 접속된다. 도전층(605a(c)) 및 도전층(605b(c))의 측면은 테이퍼된다.
도전층(605a(c))은 영역(604a(c))의 일부와 중첩되지만, 본 실시형태는 이에 한정되지 않는다. 도전층(605a(c))이 영역(604a(c))의 일부와 중첩되면, 도전층(605a(c)) 및 영역(604a(c)) 사이의 저항을 낮게 할 수 있다. 도전층(605a(c))과 중첩되는 반도체층(603(c))의 영역 전체가 영역(604a(c))이어도 좋다.
도전층(605b(c))은 영역(604b(c))의 일부와 중첩되지만, 본 실시형태는 이에 한정되지 않는다. 도전층(605b(c))이 영역(604b(c))의 일부와 중첩되면, 도전층(605b(c))과 영역(604b(c)) 사이의 저항을 낮게 할 수 있다. 도전층(605b(c))과 중첩되는 반도체층(603(c))의 영역 전체가 영역(604b(c))이어도 좋다.
절연층(602(c))은 반도체층(603(c)), 도전층(605a(c)), 및 도전층(605b(c)) 위에 제공된다.
도전층(601(c))은 절연층(602(c))을 개재하여 반도체층(603(c))과 중첩된다. 절연층(602(c))을 개재하여 도전층(601(c))과 중첩되는 반도체층(603(c))의 영역이 채널 형성 영역으로서 기능한다.
도 6의 (D)에 도시된 트랜지스터는, 도전층(601(d)), 절연층(602(d)), 반도체층(603(d)), 도전층(605a(d)), 및 도전층(605b(d))을 포함한다.
도전층(605a(d)) 및 도전층(605b(d))은 소자 형성층(600(d)) 위에 제공된다. 도전층(605a(d)) 및 도전층(605b(d))의 측면은 테이퍼된다.
반도체층(603(d))은 영역(604a(d)) 및 영역(604b(d))을 포함한다. 영역(604a(d)) 및 영역(604b(d))은 서로 떨어져서 제공되고 도펀트가 첨가된 영역이다. 영역(604a(d))과 영역(604b(d)) 사이의 영역이 채널 형성 영역으로서 기능한다. 예를 들어, 반도체층(603(d))은 도전층(605a(d)), 도전층(605b(d)), 및 소자 형성층(600(d)) 위에 제공되고, 도전층(605a(d)) 및 도전층(605b(d))에 전기적으로 접속된다. 또한, 영역(604a(d)) 및 영역(604b(d))은 반드시 제공할 필요는 없다.
영역(604a(d))은 도전층(605a(d))에 전기적으로 접속된다.
영역(604b(d))은 도전층(605b(d))에 전기적으로 접속된다.
절연층(602(d))은 반도체층(603(d)) 위에 제공된다.
도전층(601(d))은 절연층(602(d))을 개재하여 반도체층(603(d))과 중첩된다. 절연층(602(d))을 개재하여 도전층(601(d))과 중첩되는 반도체층(603(d))의 영역이 채널 형성 영역으로서 기능한다.
도 6의 (A) 내지 (D)에 도시된 구성 요소에 대하여 이하에서 설명한다.
소자 형성층(600(a)) 내지 소자 형성층(600(d))은 예를 들어 절연층, 또는 절연 표면을 갖는 기판 등일 수 있다. 또한, 위에 미리 소자가 형성된 층을 소자 형성층(600(a)) 내지 소자 형성층(600(d))으로서 사용할 수 있다.
도전층(601(a)) 내지 도전층(601(d)) 각각은 트랜지스터의 게이트로서 기능한다. 또한, 트랜지스터의 게이트로서 기능하는 층을 게이트 전극 또는 게이트 배선이라고 부를 수 있다.
도전층(601(a)) 내지 도전층(601(d))으로서는, 예를 들면 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들 재료 중 어느 것을 주성분으로 함유한 합금 재료의 층을 사용할 수 있다. 도전층(601(a)) 내지 도전층(601(d))에 적용할 수 있는 재료의 층을 적층함으로써 도전층(601(a)) 내지 도전층(601(d))을 형성할 수도 있다.
절연층(602(a)) 내지 절연층(602(d)) 각각은 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(602(a)) 내지 절연층(602(d))은 각각 예를 들어, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 산화 하프늄층, 또는 산화 란탄층일 수 있다. 절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 적층함으로써 절연층(602(a)) 내지 절연층(602(d))을 형성할 수도 있다.
또는, 절연층(602(a)) 내지 절연층(602(d)) 각각으로서는, 예를 들어, 주기율표의 제 13족에 속하는 원소 및 산소를 함유한 재료의 절연층을 사용할 수 있다. 예를 들어, 반도체층(603(a)) 내지 반도체층(603(d))이 제 13족 원소를 함유하는 경우에는, 반도체층(603(a)) 내지 반도체층(603(d))에 접하는 절연층으로서 제 13족 원소를 함유한 절연층을 사용함으로써 상기 절연층과 산화물 반도체층의 계면 상태가 양호하게 된다.
제 13족 원소 및 산소를 함유한 재료의 예로서는, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄을 들 수 있다. 또한, 산화 알루미늄 갈륨이란, 원자 퍼센트로 알루미늄의 함유량이 갈륨의 함유량보다 많은 물질을 가리키고, 산화 갈륨 알루미늄이란, 원자 퍼센트로 갈륨의 함유량이 알루미늄의 함유량 이상인 물질을 가리킨다. 예를 들어, Al2Ox(x=3+α, α는 0보다 크고 1보다 작음), Ga2Ox(x=3+α, α는 0보다 크고 1보다 작음), 또는 GaxAl2 - xO3 +α(x는 0보다 크고 2보다 작고, α는 0보다 크고 1보다 작음)로 표기되는 재료를 사용할 수 있다.
절연층(602(a)) 내지 절연층(602(d))에 적용할 수 있는 재료의 층을 적층함으로써 절연층(602(a)) 내지 절연층(602(d))을 형성할 수도 있다. 예를 들어, Ga2Ox로 표기되는 산화 갈륨을 함유한 복수의 층의 적층을 사용함으로써 절연층(602(a)) 내지 절연층(602(d))을 형성하여도 좋다. 또는, Ga2Ox로 표기되는 산화 갈륨을 함유한 절연층과 Al2Ox로 표기되는 산화 알루미늄을 함유한 절연층의 적층을 사용함으로써 절연층(602(a)) 내지 절연층(602(d))을 형성하여도 좋다.
반도체층(603(a)) 내지 반도체층(603(d)) 각각은 트랜지스터의 채널이 형성되는 층으로서 기능한다. 반도체층(603(a)) 내지 반도체층(603(d))에 사용할 수 있는 산화물 반도체로서는, 예를 들어, 4원계 금속 산화물, 3원계 금속 산화물, 또는 2원계 금속 산화물 등의 금속 산화물을 사용할 수 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 상기 산화물 반도체를 포함한 트랜지스터의 전기 특성의 변동을 감소시키기 위한 스테빌라이저로서, 갈륨(Ga)이 추가적으로 함유되는 것이 바람직하다. 스테빌라이저로서 주석(Sn)이 함유되는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)이 함유되는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)이 함유되는 것이 바람직하다.
다른 스테빌라이저로서, 란탄(La), 세륨(Ce), 프라세오듐(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌륨(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu) 등의 란타노이드 중 1종 또는 복수종이 함유되어도 좋다.
4원계 금속의 산화물의 예로서는, In-Sn-Ga-Zn-O계 산화물, In-Sn-Al-Zn-O계 산화물, In-Sn-Hf-Zn-O계 산화물, 및 In-Hf-Al-Zn-O계 산화물을 들 수 있다.
또한, 3원계 금속 산화물의 예로서는, In-Ga-Zn-O계 산화물, In-Sn-Zn-O계 산화물, In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, 및 In-Lu-Zn-O계 산화물을 들 수 있다.
2원계 금속 산화물의 예로서는, In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물, In-Sn-O계 산화물, 및 In-Ga-O계 산화물을 들 수 있다.
또한, 산화물 반도체로서, In-O계 산화물, Sn-O계 산화물, 또는 Zn-O계 산화물 등을 사용할 수도 있다. 상기 산화물 반도체로서 사용할 수 있는 금속 산화물은 산화 실리콘을 함유하여도 좋다.
예를 들어 산화물 반도체층에는, In:Ga:Zn=1:1:1 또는 In:Ga:Zn=2:2:1의 원자수비를 갖는 In-Ga-Zn-O계 산화물이나 그 근방의 원자수비를 갖는 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3 또는 In:Sn:Zn=2:1:5의 원자수비를 갖는 In-Sn-Zn-O계 산화물이나 그 근방의 원자수비를 갖는 산화물을 사용하는 것이 바람직하다.
그러나, 상기 조성은 상술한 것들에 한정되지 않고, 필요한 반도체 특성(이동도, 문턱 전압, 변동 등)에 따라 적절한 조성을 갖는 재료를 사용하면 좋다. 필요한 반도체 특성을 얻기 위해서, 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 및 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.
산화물 반도체로서는 InLO3(ZnO)m(m은 0보다 큼)으로 표기되는 재료를 사용할 수 있다. 여기서, InLO3(ZnO)m의 L은, Ga, Al, Mn, 및 Co 중에서 선택된 하나 이상의 금속 원소를 나타낸다.
산화물 반도체는 단결정이어도 좋고 비단결정이어도 좋다. 후자의 경우, 산화물 반도체는 비정질이어도 좋고 다결정이어도 좋다. 또한, 산화물 반도체는 결정성을 갖는 부분을 포함하는 비정질 구조이어도 좋고 비비정질(non-amorphous) 구조이어도 좋다.
비정질 상태의 산화물 반도체에서는, 비교적 용이하게 평탄한 표면이 얻어질 수 있어, 상기 산화물 반도체를 사용하여 트랜지스터를 제작하면 계면 산란이 저감될 수 있고, 비교적 높은 이동도를 비교적 용이하게 얻을 수 있다.
결정성을 갖는 산화물 반도체에서는, 벌크 내의 결함을 더 저감할 수 있어, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체보다 높은 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 산화물 반도체를 형성하면 좋다.
반도체층(603(a)) 내지 반도체층(603(d)) 각각의 적어도 채널이 형성되는 영역은 결정성 및 비단결정이며, a-b면에 수직인 방향으로부터 볼 때 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고 또한 c축 방향에 수직인 방향으로 금속 원자가 층상(層狀)으로 배열되거나, 또는 c축 방향에 수직인 방향으로 금속 원자와 산소 원자가 층상으로 배열된 상(phase)을 가져도 좋다. 상기 상을 포함한 재료를 CAAC-OS(c-axis aligned crystalline oxide semiconductor)라고도 한다.
결정성 산화물 반도체를 포함한 트랜지스터는, 스트레스로 인한 트랜지스터의 열화(게이트 바이어스 스트레스 등으로 인한 열화)나, 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기적 특성 변화가 억제되는, 신뢰성이 높은 트랜지스터가 될 수 있다.
또한, 트랜지스터의 채널 길이가 30nm일 때, 반도체층(603(a)) 내지 반도체층(603(d)) 각각의 두께는 예를 들면 5nm 정도이어도 좋다. 이 때, 반도체층(603(a)) 내지 반도체층(603(d)) 각각이 CAAC-OS막을 사용하여 형성된 경우에는, 트랜지스터의 단채널 효과가 억제될 수 있다.
CAAC-OS막에 대해서는 실시형태 5에서 자세히 설명한다.
영역(604a(c)), 영역(604b(c)), 영역(604a(d)), 및 영역(604b(d)) 각각에는 n형 도전형 또는 p형 도전형을 부여하는 도펀트가 첨가되고, 영역(604a(c)), 영역(604b(c)), 영역(604a(d)), 및 영역(604b(d)) 각각은 트랜지스터의 소스 또는 드레인으로서 기능한다. 도펀트로서는, 주기율표 제 13족의 원소(예를 들어, 붕소) 및 주기율표 제 15족의 원소(예를 들어, 질소, 인, 및 비소) 중 하나 이상을 사용할 수 있다. 트랜지스터의 소스로서 기능하는 영역을 소스 영역이라고도 하고, 트랜지스터의 드레인으로서 기능하는 영역을 드레인 영역이라고도 한다. 영역(604a(c)), 영역(604b(c)), 영역(604a(d)), 및 영역(604b(d)) 각각에 도펀트를 첨가하면, 상기 영역과 도전층 사이의 접속 저항을 저감할 수 있어, 트랜지스터를 미세화할 수 있다.
도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d)) 각각은 트랜지스터의 소스 또는 드레인으로서 기능한다. 또한, 트랜지스터의 소스로서 기능하는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서 기능하는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d)) 각각은 예를 들어 알루미늄, 마그네슘, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이들 금속 재료 중 어느 것을 주성분으로 함유한 합금 재료의 층일 수 있다. 예를 들어, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d)) 각각은 구리, 마그네슘, 및 알루미늄을 함유한 합금 재료의 층을 사용하여 형성할 수 있다. 또는, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d)) 각각은, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))에 사용할 수 있는 재료의 적층을 사용하여 형성할 수 있다. 예를 들어, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d)) 각각은 구리, 마그네슘, 및 알루미늄을 함유한 합금 재료의 층과 구리를 함유한 층의 적층을 사용하여 형성할 수 있다.
또는, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d)) 각각은 도전성 금속 산화물을 함유한 층일 수 있다. 도전성 금속 산화물의 예로서는 산화 인듐, 산화 주석, 산화 아연, 산화 인듐 산화 주석, 및 산화 인듐 산화 아연을 들 수 있다. 또한, 도전층(605a(a)) 내지 도전층(605a(d)), 및 도전층(605b(a)) 내지 도전층(605b(d))에 사용할 수 있는 도전성 금속 산화물에는 산화 실리콘이 함유되어도 좋다.
절연층(606(a)) 및 절연층(606(b)) 각각은 절연층(602(a)) 내지 절연층(602(d))에 사용할 수 있는 재료의 층일 수 있다. 또는, 절연층(606(a)) 및 절연층(606(b))에 사용할 수 있는 재료의 적층을 사용하여 절연층(606(a)) 및 절연층(606(b)) 각각을 형성할 수 있다. 예를 들어, 절연층(606(a)) 및 절연층(606(b)) 각각은 산화 실리콘층, 또는 산화 알루미늄층 등일 수 있다. 예를 들면, 절연층(606(a)) 및 절연층(606(b))으로서 산화 알루미늄층을 사용함으로써, 반도체층(603(a)) 및 반도체층(603(b))으로 불순물이 침입하는 것을 더 효과적으로 방지할 수 있고, 반도체층(603(a)) 및 반도체층(603(b))으로부터 산소가 탈리되는 것을 효과적으로 억제할 수 있다.
도전층(608(a)) 및 도전층(608(b)) 각각은 트랜지스터의 게이트로서 기능한다. 또한, 트랜지스터가 도전층(601(a)) 및 도전층(608(a))의 양쪽, 또는 도전층(601(b)) 및 도전층(608(b))의 양쪽을 포함하는 경우, 도전층(601(a)) 및 도전층(608(a)) 중 한쪽, 또는 도전층(601(b)) 및 도전층(608(b)) 중 한쪽은 백 게이트, 백 게이트 전극, 또는 백 게이트 배선이라고도 한다. 각각이 게이트로서 기능하는 복수의 도전층을 채널 형성층을 개재하여 형성하면, 트랜지스터의 문턱 전압을 용이하게 제어할 수 있다.
도전층(608(a)) 및 도전층(608(b)) 각각은 예를 들면 도전층(601(a)) 내지 도전층(601(d))에 사용할 수 있는 재료의 층일 수 있다. 또는, 도전층(608(a)) 및 도전층(608(b))에 사용할 수 있는 재료의 적층을 사용하여 도전층(608(a)) 및 도전층(608(b)) 각각을 형성하여도 좋다.
또한, 본 실시형태의 트랜지스터는, 채널 형성층으로서 기능하는 산화물 반도체층의 일부 위에 절연층이 제공되고, 상기 절연층을 개재하여 산화물 반도체층과 중첩되도록 소스 또는 드레인으로서 기능하는 도전층이 제공되는 구조를 가져도 좋다. 이 경우, 절연층은 트랜지스터의 채널 형성층을 보호하는 층(채널 보호층이라고도 함)으로서 기능한다. 채널 보호층으로서 기능하는 절연층으로서는, 예를 들어 절연층(602(a)) 내지 절연층(602(d))에 사용할 수 있는 재료의 층을 사용할 수 있다. 또는, 절연층(602(a)) 내지 절연층(602(d))에 사용할 수 있는 재료의 적층을 사용하여 채널 보호층으로서 기능하는 절연층을 형성하여도 좋다.
또한, 소자 형성층(600(a)) 내지 소자 형성층(600(d)) 위에 하지층을 형성하고, 상기 하지층 위에 트랜지스터를 형성하여도 좋다. 이 경우, 하지층으로서는, 예를 들어, 절연층(602(a)) 내지 절연층(602(d))에 사용할 수 있는 재료의 층을 사용할 수 있다. 또는, 절연층(602(a)) 내지 절연층(602(d))에 사용할 수 있는 재료의 적층을 사용하여 하지층을 형성하여도 좋다. 예를 들어, 산화 알루미늄층과 산화 실리콘층의 적층을 사용하여 하지층을 형성하면, 하지층에 포함되는 산소가 반도체층(603(a)) 내지 반도체층(603(d))을 통하여 탈리되는 것을 억제할 수 있다.
다음에, 본 실시형태의 트랜지스터를 제작하는 방법의 예로서, 도 6의 (A)의 트랜지스터를 제작하는 방법의 예에 대하여 도 7의 (A) 내지 (E)를 참조하여 이하에서 설명한다. 도 7의 (A) 내지 (E)는 도 6의 (A)의 트랜지스터를 제작하는 방법의 예에 대하여 설명하는 단면 모식도이다.
우선, 도 7의 (A)에 도시된 바와 같이, 소자 형성층(600(a))을 준비하고, 소자 형성층(600(a)) 위에 제 1 도전막을 형성한다. 제 1 도전막의 일부를 에칭함으로써 도전층(601(a))을 형성한다.
예를 들어, 도전층(601(a))에 사용할 수 있는 재료의 막을 스퍼터링에 의하여 형성함으로써 제 1 도전막을 형성할 수 있다. 또는, 제 1 도전막은 제 1 도전막에 사용할 수 있는 재료의 막의 적층을 사용하여 형성할 수 있다.
스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하면, 막의 불순물 농도를 저감할 수 있다.
또한, 스퍼터링에 의하여 막을 형성하기 전에, 스퍼터링 장치의 예비 가열실에 있어서 예비 가열 처리를 수행하여도 좋다. 예비 가열 처리에 의하여 수소 또는 수분 등의 불순물이 탈리될 수 있다.
또한, 스퍼터링에 의하여 막을 형성하기 전에, 예를 들어 아르곤 분위기, 질소 분위기, 헬륨 분위기, 또는 산소 분위기에서 타깃 측이 아니라 기판 측에 RF 전원을 사용하여 전압을 인가하고, 플라즈마를 생성하여, 막이 형성되는 면을 개질하는 처리(이 처리는 역 스퍼터링이라고도 함)를 수행하여도 좋다. 역 스퍼터링에 의하여, 막이 형성되는 면에 부착된 분말 물질(파티클 또는 먼지라고도 함)을 제거할 수 있다.
스퍼터링에 의하여 막을 형성하는 경우, 막을 형성하는 성막실에 잔류한 수분을 흡착형 진공 펌프(entrapment vacuum pump) 등으로 제거할 수 있다. 흡착형 진공 펌프로서는, 예를 들어 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용할 수 있다. 또는, 콜드 트랩이 제공된 터보 분자 펌프에 의하여, 성막실에 잔류한 수분을 제거할 수 있다. 상기 진공 펌프를 사용함으로써, 불순물을 포함한 배기의 역류를 저감시킬 수 있다.
도전층(601(a))의 형성 방법과 마찬가지로, 본 실시형태의 트랜지스터를 제작하는 방법의 예는, 예를 들어, 막의 일부를 에칭함으로써 층을 형성하기 위해서, 포토리소그래피 공정에 의하여 막의 일부 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 막을 에칭함으로써 층을 형성하는 단계를 채용한다. 또한, 이 경우, 층을 형성한 후에 레지스트 마스크를 제거한다.
또한, 레지스트 마스크는 잉크젯법에 의하여 형성하여도 좋다. 잉크젯법에서는 포토마스크가 필요하지 않기 때문에, 제작 비용이 저감될 수 있다. 또는, 투과율이 상이한 복수의 영역을 갖는 노광 마스크(다계조 마스크라고도 함)를 사용하여 레지스트 마스크를 형성하여도 좋다. 다계조 마스크를 사용함으로써, 상이한 두께의 복수의 영역을 갖는 레지스트 마스크를 형성할 수 있어, 트랜지스터의 형성에 사용하는 레지스트 마스크의 개수를 저감할 수 있다.
다음에, 도 7의 (B)에 도시된 바와 같이, 도전층(601(a)) 위에 제 1 절연막을 형성함으로써 절연층(602(a))을 형성한다.
예를 들어, 절연층(602(a))에 사용할 수 있는 재료의 막을 스퍼터링 또는 플라즈마 CVD 등에 의하여 형성함으로써 제 1 절연막을 형성할 수 있다. 제 1 절연막은 절연층(602(a))에 사용할 수 있는 재료의 막의 적층을 사용하여 형성할 수 있다. 또한, 고밀도 플라즈마 CVD(예를 들어 μ파(예를 들어, 주파수 2.45GHz의 μ파)를 사용한 고밀도 플라즈마 CVD)에 의하여 절연층(602(a))에 사용할 수 있는 재료의 막을 형성하면 절연층(602(a))은 치밀해질 수 있고 높은 파괴 전압을 가질 수 있다.
그리고, 도 7의 (C)에 도시된 바와 같이, 절연층(602(a)) 위에 산화물 반도체막을 형성한다. 이 후, 산화물 반도체막의 일부를 에칭하여 반도체층(603(a))을 형성한다. 산화물 반도체막은 스퍼터링, 증착, PCVD, PLD, ALD, 또는 MBE 등에 의하여 형성한다.
예를 들어, 반도체층(603(a))에 사용할 수 있는 산화물 반도체 재료의 막을 스퍼터링에 의하여 형성함으로써 산화물 반도체막을 형성할 수 있다. 또한, 산화물 반도체막은, 희가스 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기에서 형성하여도 좋고, 산소 가스 분위기에서 형성하는 것이 바람직하다. 막 형성에서 기판 가열 온도는 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더 바람직하게는 200℃ 이상 500℃ 이하이다. 산화물 반도체막의 두께는 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하이다. 이 때, 스퍼터링 장치 내의 수소 또는 물 등의 불순물의 농도가 매우 낮은 것이 바람직하다. 예를 들어, 산화물 반도체막의 형성 전에 가열 처리를 수행함으로써, 스퍼터링 장치 내의 수소 또는 물 등의 불순물의 농도를 저감할 수 있다. 또한, 막 형성 시의 기판 가열 온도가 높을수록 얻어지는 산화물 반도체막의 불순물 농도는 낮아진다. 또한, 막 형성 시에 기판을 가열함으로써, 산화물 반도체막의 원자 배열이 정렬되고 산화물 반도체막의 밀도가 높아져, 다결정 또는 CAAC-OS가 산화물 반도체막의 표면 근방뿐만 아니라 산화물 반도체막 전체에 형성되기 쉬워진다. 또한, 성막에 산소 가스 분위기를 채용하는 경우, 산화물 반도체막에 희가스 원자 등의 불필요한 원자가 함유되지 않기 때문에, 다결정 또는 CAAC-OS가 형성되기 쉬워진다(또는 그 형성이 촉진된다). 다만, 산소 가스와 희가스를 포함한 혼합 가스 분위기를 사용하는 경우에는 산소 가스의 비율은 30vol.% 이상, 바람직하게는 50vol.% 이상， 더 바람직하게는 80vol.% 이상이다. 산화물 반도체막이 얇을수록 트랜지스터의 단채널 효과가 저감될 수 있다. 그런데, 산화물 반도체막이 지나치게 얇으면 산화물 반도체막은 계면 산란에 의하여 크게 영향을 받아 전계 효과 이동도가 저하되는 경우가 있다.
스퍼터링에 의하여 산화물 반도체막을 형성하는 경우, 절연층(602(a))은 평탄한 것이 바람직하다. 예를 들어, 절연층(602(a))의 평균 면 거칠기는 0.5nm 미만인 것이 바람직하고, 0.1nm 이하인 것이 더 바람직하다.
예를 들어, 산화물 반도체막의 형성을 위한 스퍼터링 타깃으로서 금속 원소의 원자수비가 In:Zn=50:1 내지 1:2(몰비(molar ratio)로 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰비로 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(몰비로 In2O3:ZnO=15:2 내지 3:4)인 산화물 타깃을 사용할 수 있다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃의 원자수비가 In:Zn:O =S:U:R로 표현될 때, R>1.5S+U이다. In의 양의 증가는 트랜지스터의 이동도를 높일 수 있다.
스퍼터링에 의한 In-Sn-Zn-O계 재료의 막 형성에 사용하는 산화물 반도체 타깃에서의 금속 원소의 원자수비는 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 4:9:7 등일 수 있다. 상술한 원자수비의 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체막을 형성하면, 다결정 또는 CAAC-OS가 형성되기 쉬워진다.
스퍼터링에 의한 In-Ga-Zn-O계 재료의 형성에 사용하는 산화물 반도체 타깃에서의 금속 원소의 원자수비는 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4 등일 수 있다. 상술한 원자수비의 In-Ga-Zn-O 타깃을 사용하여 산화물 반도체막을 형성하면, 다결정 또는 CAAC-OS가 형성되기 쉬워진다.
그리고, 도 7의 (D)에 도시된 바와 같이, 절연층(602(a)) 및 반도체층(603(a)) 위에 제 2 도전막을 형성하고 부분적으로 에칭함으로써 도전층(605a(a)) 및 도전층(605b(a))을 형성한다.
예를 들어, 도전층(605a(a)) 및 도전층(605b(a))에 사용할 수 있는 재료의 막을 스퍼터링 등에 의하여 형성함으로써 제 2 도전막을 형성할 수 있다. 또는, 도전층(605a(a)) 및 도전층(605b(a))에 사용할 수 있는 재료의 막의 적층을 사용하여 제 2 도전막을 형성할 수 있다.
그리고, 도 7의 (E)에 도시된 바와 같이, 반도체층(603(a))에 접하도록 절연층(606(a))을 형성한다.
예를 들어, 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기에서, 절연층(606(a))에 사용할 수 있는 막을 스퍼터링에 의하여 형성함으로써 절연층(606(a))을 형성할 수 있다. 스퍼터링에 의하여 형성된 절연층(606(a))은, 트랜지스터의 백 채널로서 기능하는 반도체층(603(a)) 부분의 저항의 저하를 억제할 수 있다. 절연층(606(a))을 형성할 때의 기판 온도는 실온 이상 300℃ 이하인 것이 바람직하다.
절연층(606(a))의 형성 전에 N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 수행하여도 좋고, 이로써 반도체층(603(a))의 노출된 표면에 흡수된 물 등을 제거한다. 플라즈마 처리를 수행하는 경우, 플라즈마 처리 후에 대기에 노출되지 않도록 절연층(606(a))을 형성하는 것이 바람직하다.
또한, 도 6의 (A)의 트랜지스터를 제작하는 방법의 예에서는, 예를 들어 600℃ 이상 750℃ 이하, 또는 600℃ 이상 기판 변형점 미만으로 가열 처리를 수행한다. 예를 들어, 산화물 반도체막을 형성한 후, 산화물 반도체막의 일부를 에칭한 후, 제 2 도전막을 형성한 후, 제 2 도전막의 일부를 에칭한 후, 또는 절연층(606(a))을 형성한 후에 상기 가열 처리를 수행한다. 상기 가열 처리는 감압 분위기, 불활성 분위기 또는 산화성 분위기에서 수행한다. 특히, 산화물 반도체막이 노출된 상태에서 가열 처리를 수행하면, 산화물 반도체막의 불순물 농도를 저감할 수 있다.
감압 분위기 또는 불활성 분위기에서 가열 처리를 수행한 후, 온도를 유지하면서 이 분위기를 산화성 분위기로 전환하고 가열 처리를 더 수행하는 방법으로 상기 가열 처리를 수행하는 것이 바람직하다. 감압 분위기 또는 불활성 분위기에서 가열 처리를 수행하면, 산화물 반도체막의 불순물 농도를 저감할 수 있지만, 동시에 산소 결손이 생긴다. 생긴 산소 결손은 산화성 분위기에서의 가열 처리에 의하여 저감할 수 있다.
성막 시의 기판 가열에 더하여 산화물 반도체막에 가열 처리를 수행함으로써, 막 중의 불순물 준위를 대폭적으로 저감할 수 있다. 따라서, 트랜지스터의 전계 효과 이동도를 후술하는 이상적인 전계 효과 이동도 가까이까지 높일 수 있다.
또한, 가열 처리를 수행하는 가열 처리 장치는 전기로, 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여 대상을 가열하는 장치일 수 있다. 예를 들어 GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여 대상을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 수행하는 장치이다. 고온 가스로서는 희가스, 또는 가열 처리에 의하여 대상과 반응하지 않는 불활성 가스(예를 들어 질소)를 사용할 수 있다.
상기 가열 처리 후에, 상기 가열 처리에 사용된 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(-40℃ 이하, 바람직하게는 -60℃ 이하의 이슬점을 가짐)를 도입하여도 좋다. 산소 가스 또는 N2O 가스는 물, 수소 등을 함유하지 않는 것이 바람직하다. 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도는 바람직하게는 6N 이상, 더 바람직하게는 7N 이상, 즉 산소 가스 또는 N2O 가스의 불순물 농도가 바람직하게는 1ppm 이하, 더 바람직하게는 0.1ppm 이하이다. 산소 가스 또는 N2O 가스의 작용에 의하여, 반도체층(603(a))에 산소가 공급되고, 반도체층(603(a))의 산소 결핍으로 인한 결함을 저감할 수 있다. 또한, 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 에어는 가열 처리 시에 도입하여도 좋다.
또한, 절연층(602(a)) 형성 후, 산화물 반도체막 형성 후, 소스 전극 또는 드레인 전극으로서 기능하는 도전층 형성 후, 소스 전극 또는 드레인 전극으로서 기능하는 도전층 위의 절연층 형성 후, 또는 가열 처리 후에, 산소 플라즈마를 사용한 산소 도핑 처리를 수행하여도 좋다. 예를 들어, 2.45GHz의 고밀도 플라즈마를 사용한 산소 도핑 처리를 수행하여도 좋다. 또는, 이온 주입에 의하여 산소 도핑 처리를 수행하여도 좋다. 산소 도핑 처리는 제작되는 트랜지스터의 전기 특성의 변동을 저감할 수 있다. 예를 들어, 산소 도핑 처리는 절연층(602(a)) 및 절연층(606(a)) 중 한쪽 또는 양쪽이 화학양론적 조성보다 높은 비율로 산소를 함유하게 하기 위하여 수행한다.
반도체층(603(a))에 접하는 절연층이 산소를 과잉으로 함유하는 경우, 반도체층(603(a))에 산소가 용이하게 공급된다. 이에 의하여 반도체층(603(a)) 중, 또는 절연층(602(a)) 및 절연층(606(a)) 중 한쪽 또는 양쪽과 반도체층(603(a))과의 계면에 있어서의 산소 결함을 저감할 수 있고, 이로써 반도체층(603(a))의 캐리어 농도를 저감한다. 본 발명의 일 형태는 이에 한정되지 않는다. 제조 공정에서 반도체층(603(a))이 산소를 과잉으로 함유하게 되더라도, 반도체층(603(a))에 접하는 상기 절연층은 반도체층(603(a))으로부터의 산소의 탈리를 억제할 수 있다.
예를 들어, 절연층(602(a)) 및 절연층(606(a)) 중 한쪽 또는 양쪽으로서, 산화 갈륨을 함유한 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여 산화 갈륨의 조성을 Ga2Ox로 할 수 있다.
절연층(602(a)) 및 절연층(606(a)) 중 한쪽 또는 양쪽으로서, 산화 알루미늄을 함유한 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여 산화 알루미늄의 조성을 Al2Ox로 할 수 있다.
또한, 절연층(602(a)) 및 절연층(606(a)) 중 한쪽 또는 양쪽으로서, 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨을 함유한 절연층을 형성하는 경우, 상기 절연층에 산소를 공급하여 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨의 조성을 GaxAl2-xO3+α로 할 수 있다.
상술한 공정을 거쳐 반도체층(603(a))으로부터 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 제거하고 반도체층(603(a))에 산소를 공급함으로써 산화물 반도체층을 고순도화할 수 있다.
또한, 상기 가열 처리에 더하여, 절연층(606(a))을 형성한 후에, 불활성 가스 분위기 또는 산소 가스 분위기에서 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 수행하여도 좋다.
도 7의 (E)에 도시된 바와 같이, 절연층(606(a)) 위에 제 3 도전막을 형성하고 부분적으로 에칭함으로써 도전층(608(a))을 형성한다.
예를 들어, 도전층(608(a))에 사용할 수 있는 재료의 막을 스퍼터링에 의하여 형성함으로써 제 3 도전막을 형성할 수 있다. 또는, 제 3 도전막에 사용할 수 있는 재료의 막의 적층을 사용하여 제 3 도전막을 형성할 수 있다.
또한, 도 6의 (A)에 도시된 트랜지스터를 제작하는 방법의 예에 대하여 설명하였지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어, 도 6의 (A)의 구성 요소와 같은 명칭을 갖고 또한 기능이 도 6의 (A)의 구성 요소와 적어도 부분적으로 같은 도 6의 (B) 내지 (D)의 구성 요소에 관해서는, 도 6의 (A)에 도시된 트랜지스터를 제작하는 방법의 예에 대한 설명을 적절히 참조할 수 있다.
도 6의 (C) 및 (D)에 도시된 바와 같이, 영역(604a(c)) 및 영역(604a(d)), 및 영역(604b(c)) 및 영역(604b(d))을 형성하는 경우에는, 게이트로서 기능하는 도전층이 형성되는 측으로부터 반도체층에 도펀트를 첨가함으로써 게이트 절연층으로서 기능하는 절연층을 통하여 자기 정합적으로 영역(604a(c)) 및 영역(604a(d)), 및 영역(604b(c)) 및 영역(604b(d))을 형성한다.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 도펀트를 첨가할 수 있다.
도 6의 (A) 내지 (D) 및 도 7의 (A) 내지 (E)를 참조하여 설명한 바와 같이, 본 실시형태의 트랜지스터의 일례는 게이트로서 기능하는 도전층, 게이트 절연층으로서 기능하는 절연층, 게이트 절연층으로서 기능하는 절연층을 개재하여 게이트로서 기능하는 도전층과 중첩되고 채널을 갖는 산화물 반도체층, 산화물 반도체층에 전기적으로 접속되고 소스 및 드레인 중 한쪽으로서 기능하는 도전층, 및 산화물 반도체층에 전기적으로 접속되고 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층을 포함한다.
산화물 반도체막 형성 후에, 산화물 반도체막으로부터 수소 또는 수분을 제거기 위하여 탈수화 처리(탈수소화 처리)를 수행함으로써, 불순물을 가능한 한 적게 포함하도록 산화물 반도체막을 고순도화하고, 동시에 감소된 산소를 산화물 반도체에 첨가하거나, 또는 가산화 처리로 과잉의 산소를 공급하여 산화물 반도체막의 산소 결손을 보전하는 것이 바람직하다. 본 명세서 등에서 산화물 반도체막에 산소를 공급하는 것은 산소 첨가 처리 또는 산소 공급 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막으로부터 탈수화 처리(탈수소화 처리)에 의하여 수소 또는 수분을 제거하고, 가산소화 처리에 의하여 산소 결손을 보전함으로써 산화물 반도체막을 전기적으로 i형(진성) 또는 실질적으로 i형의 산화물 반도체막으로 할 수 있다.
상기 채널이 형성되는 산화물 반도체층은, 정제(精製)에 의하여 i형 또는 실질적으로 i형이 된 산화물 반도체층이다. 산화물 반도체층의 정제에 의하여, 산화물 반도체층의 캐리어 농도를 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만으로 할 수 있다.
수소 농도가 충분히 저감되어 고순도화되고, 산소가 충분히 공급됨으로써 산소 결손에 기인하는 에너지 간격 내의 결함 준위가 저감된 산화물 반도체층을 포함한 트랜지스터는 우수한 오프 전류 특성을 실현할 수 있다. 예를 들어, 실온(25℃)에서 채널 폭 1μm당 오프 전류가 10aA/μm(1×10-17A/μm) 이하, 1aA/μm(1×10-18A/μm) 이하, 10zA/μm(1×10-20A/μm) 이하, 1zA/μm(1×10-21A/μm) 이하, 100yA/μm(1×10-22A/μm) 이하가 될 수 있다. 트랜지스터의 오프 전류는 가능한 한 낮은 것이 바람직하다. 본 실시형태의 트랜지스터의 오프 전류의 하한값은 약 10-30A/μm이라고 추산된다.
상술한 실시형태의 메모리 셀 내의 트랜지스터로서, 본 실시형태에 따른 산화물 반도체층을 포함한 트랜지스터가 사용된 경우, 예를 들어 트랜지스터의 오프 상태의 누설 전류가 매우 작아져 데이터 유지 기간이 매우 길어질 수 있다.
본 실시형태는 본 명세서에 개시되는 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태의 메모리 셀의 구성예에 대하여 설명한다.
본 실시형태의 메모리 셀은, 채널이 형성되고 주기율표 제 14족의 반도체(실리콘 등)가 함유된 반도체층을 포함한 트랜지스터와, 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터를 포함한다. 이 경우, 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터는, 주기율표 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터 위에 적층될 수 있다. 주기율표 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터는, 예를 들어, 도 4의 트랜지스터(271), 및 인버터(273)에 포함되는 트랜지스터에 적용될 수 있다.
주기율표 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 포함한 트랜지스터 위에, 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터를 적층하는 예를 도 8에 도시하였다. 또한, 도 8에 도시된 일부의 구성 요소의 크기는 실제의 크기와 상이하다.
도 8에서는 주기율표의 제 14족의 반도체(실리콘 등)를 함유한 반도체층을 각각 포함한 p채널 트랜지스터 및 n채널 트랜지스터(예를 들어, 도 4에 도시된 인버터(273)에 포함된 트랜지스터)와 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터(예를 들어, 도 4의 트랜지스터(261))는, 반도체층(780)과, 절연층(784a)과, 절연층(784b)과, 도전층(785a)과, 도전층(785b)과, 절연층(786a)과, 절연층(786b)과, 절연층(786c)과, 절연층(786d)과, 절연층(788)과, 반도체층(753)과, 도전층(754a)과, 도전층(754b)과, 절연층(755)과, 도전층(756)과, 절연층(757a)과, 절연층(757b)과, 절연층(758)과, 절연층(759)과, 도전층(760a)과, 도전층(760b)을 사용하여 형성된다.
또한, 반도체층(780)은 영역(782a), 영역(782b), 영역(782c), 및 영역(782d)을 포함한다. 반도체층(780)에는 절연 영역(781a) 내지 절연 영역(781c)이 제공되고, 이에 의하여 트랜지스터들은 전기적으로 서로 분리된다.
반도체층(780)으로서는 예를 들어, 반도체 기판을 사용할 수 있다. 또는, 다른 기판 위에 제공된 반도체층을 반도체층(780)으로서 사용할 수 있다.
영역(782a) 및 영역(782b)은 서로 분리되고, p형 도전형을 부여하는 도펀트가 첨가된 영역이다. 영역(782a) 및 영역(782b)은 상기 p채널 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다. 예를 들어, 영역(782a) 및 영역(782b) 각각은 추가적으로 제공된 도전층에 전기적으로 접속되어도 좋다.
영역(782c) 및 영역(782d)은 서로 분리되고, n형 도전형을 부여하는 도펀트가 첨가된 영역이다. 영역(782c) 및 영역(782d)은 상기 n채널 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다. 예를 들어, 영역(782c) 및 영역(782d) 각각은 추가적으로 제공된 도전층에 전기적으로 접속되어도 좋다.
또한, 영역(782a) 내지 영역(782d) 각각에 부분적으로 저농도 영역이 제공되어도 좋다. 이 경우, 저농도 영역은 영역(782a) 내지 영역(782d)의 나머지 영역보다 얕아도 좋지만, 본 실시형태는 이에 한정되지 않는다.
절연층(784a)은 절연 영역(781a)과 절연 영역(781b) 사이에 있는 반도체층(780)의 영역 위에 제공된다. 절연층(784a)은 상기 p채널 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(784b)은 절연 영역(781b)과 절연 영역(781c) 사이에 있는 반도체층(780)의 영역 위에 제공된다. 절연층(784b)은 상기 n채널 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(784a) 및 절연층(784b) 각각은 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 또는 유기 절연 재료(예를 들어, 폴리이미드 또는 아크릴) 등의 재료의 층일 수 있다. 또는, 절연층(784a) 및 절연층(784b)에 사용할 수 있는 재료의 적층을 사용하여 절연층(784a) 및 절연층(784b) 각각을 형성할 수 있다.
도전층(785a)은 절연층(784a)을 개재하여 반도체층(780)과 중첩된다. 도전층(785a)과 중첩된 반도체층(780)의 영역은 상기 p채널 트랜지스터의 채널 형성 영역이다. 도전층(785a)은 상기 p채널 트랜지스터의 게이트로서 기능한다.
도전층(785b)은 절연층(784b)을 개재하여 반도체층(780)과 중첩된다. 도전층(785b)과 중첩된 반도체층(780)의 영역은 상기 n채널 트랜지스터의 채널 형성 영역이다. 도전층(785b)은 상기 n채널 트랜지스터의 게이트로서 기능한다.
도전층(785a) 및 도전층(785b) 각각은 예를 들어, 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료, 또는 이들 재료 중 어느 것을 주성분으로 함유한 합금 재료의 층일 수 있다. 또는, 도전층(785a) 및 도전층(785b)에 사용할 수 있는 재료의 적층을 사용하여 도전층(785a) 및 도전층(785b) 각각을 형성할 수 있다.
절연층(786a)은 절연층(784a) 위에 제공되고, 도전층(785a)의 서로 대향하는 한 쌍의 측면 중 하나에 접한다.
절연층(786b)은 절연층(784a) 위에 제공되고, 도전층(785a)의 서로 대향하는 상기 한 쌍의 측면 중 다른 하나에 접한다.
절연층(786c)은 절연층(784b) 위에 제공되고, 도전층(785b)의 서로 대향하는 한 쌍의 측면 중 하나에 접한다.
절연층(786d)은 절연층(784b) 위에 제공되고, 도전층(785b)의 서로 대향하는 상기 한 쌍의 측면 중 다른 하나에 접한다.
절연층(788)은 절연층(786a), 절연층(786b), 절연층(786c), 및 절연층(786d) 위에 제공된다.
절연층(786a) 내지 절연층(786d) 및 절연층(788) 각각은, 절연층(784a) 및 절연층(784b)에 사용할 수 있는 재료의 층으로 할 수 있고, 절연층(784a) 및 절연층(784b)에 사용한 것과 같은 재료의 층이라도 좋고 다른 재료의 층이라도 좋다. 또는, 절연층(786a) 내지 절연층(786d) 및 절연층(788)에 사용할 수 있는 재료의 적층을 사용하여 절연층(786a) 내지 절연층(786d) 및 절연층(788) 각각을 형성할 수 있다.
반도체층(753)은 절연층(788) 위에 제공된다. 반도체층(753)은 영역(752a) 및 영역(752b)을 포함한다. 영역(752a) 및 영역(752b)은 도펀트가 첨가된 영역이며, 소스 영역 및 드레인 영역으로서 기능한다. 도펀트로서는, 상술한 실시형태에서의 산화물 반도체층을 포함한 트랜지스터에 사용할 수 있는 도펀트 중 어느 것을 적절히 사용할 수 있다. 또한, 영역(752a) 및 영역(752b)은 반드시 제공할 필요는 없다.
반도체층(753)은, 예를 들어 도 6의 (A)에 도시된 반도체층(603(a))에 사용할 수 있는 재료의 층일 수 있다.
절연층(755)은 반도체층(753) 위에 제공된다. 절연층(755)은 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(755)은, 예를 들어 도 6의 (A)에 도시된 절연층(602(a))에 사용할 수 있는 재료의 층일 수 있다. 또는, 절연층(755)에 사용할 수 있는 재료의 적층을 사용하여 절연층(755)을 형성하여도 좋다.
도전층(756)은 절연층(755)을 개재하여 반도체층(753)과 중첩된다. 도전층(756)은 트랜지스터의 게이트로서 기능한다.
도전층(756)은, 예를 들어 도 6의 (A)에 도시된 도전층(601(a))에 사용할 수 있는 재료의 층일 수 있다. 또는, 도전층(756)에 사용할 수 있는 재료의 적층을 사용하여 도전층(756)을 형성하여도 좋다.
절연층(757a) 및 절연층(757b)은 절연층(755) 위에 제공되며 도전층(756)의 측면에 접한다. 또한, 절연층(757a) 및 절연층(757b)은 반드시 제공할 필요는 없다.
도전층(754a)은 반도체층(753)에 접하여 전기적으로 접속된다. 도전층(754a)은 도전층(785a)에 전기적으로 접속된다. 도전층(754a)은 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서 기능한다.
도전층(754b)은 반도체층(753)에 접하여 전기적으로 접속된다. 도전층(754b)은 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서 기능한다.
도전층(754a) 및 도전층(754b) 각각은 예를 들어, 도 6의 (A)에 도시된 도전층(605a(a)) 및 도전층(605b(a))에 사용할 수 있는 재료의 층일 수 있다. 또는, 도전층(754a) 및 도전층(754b)에 사용할 수 있는 재료의 층의 적층을 사용하여 도전층(754a) 및 도전층(754b) 각각을 형성하여도 좋다.
절연층(758)은 도전층(756), 절연층(757a), 절연층(757b), 도전층(754a), 및 도전층(754b) 위에 제공된다.
절연층(758)은 예를 들어 도 6의 (A)에 도시된 절연층(602(a))에 사용할 수 있는 재료의 층일 수 있다. 또는, 절연층(758)에 사용할 수 있는 재료의 적층을 사용하여 절연층(758)을 형성하여도 좋다. 절연층(758)은 불순물의 침입을 억제하는 보호층으로서 기능한다.
절연층(759)은 절연층(758) 위에 제공된다.
절연층(759)은 예를 들어 도 6의 (A)에 도시된 절연층(602(a))에 사용할 수 있는 재료의 층일 수 있다. 또는, 절연층(759)에 사용할 수 있는 재료의 적층을 사용하여 절연층(759)을 형성할 수 있다.
도전층(760a)은 절연층(758) 및 절연층(759)에 형성된 개구를 통하여 도전층(754a)에 전기적으로 접속된다. 도전층(760a)은 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서 기능한다.
도전층(760b)은 절연층(758) 및 절연층(759)에 형성된 개구를 통하여 도전층(754b)에 전기적으로 접속된다. 도전층(760b)은 산화물 반도체층을 포함한 트랜지스터의 소스 또는 드레인으로서 기능한다.
도전층(760a) 및 도전층(760b) 각각은 예를 들어, 도 6의 (A)에 도시된 도전층(605a(a)) 및 도전층(605b(a))에 사용할 수 있는 재료의 층일 수 있다. 또는, 도전층(760a) 및 도전층(760b)에 사용할 수 있는 재료의 적층을 사용하여 도전층(760a) 및 도전층(760b) 각각을 형성하여도 좋다.
또한, 여기서 간략화를 위하여 용량 소자(281) 및 용량 소자(291)를 도시하지 않았지만, n채널 트랜지스터, p채널 트랜지스터, 및 산화물 반도체층을 포함한 트랜지스터에 포함되는, 도전층들 및 도펀트가 첨가된 산화물 반도체층들 중 어느 2개와, 이 2개의 층에 개재된 절연층을 사용하여 형성할 수 있다. 또는, 용량 소자(281) 및 용량 소자(291)는 산화물 반도체층을 포함한 트랜지스터 위에 제공되어도 좋다.
이상이 도 8에 도시된 메모리 셀의 구조예의 설명이다.
도 8을 참조하여 설명한 바와 같이, 본 실시형태의 메모리 셀의 구조예에서는 서로 다른 재료를 사용하여 형성된 반도체층을 포함한 복수의 트랜지스터를 적층시켜 메모리 셀을 형성함으로써, 회로 면적을 저감할 수 있다.
본 실시형태는 본 명세서에 개시되는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, a-b면, 표면, 또는 계면의 방향으로부터 보면 삼각형 또는 육각형의 원자 배열을 갖는 c축 배향의 결정을 포함한 산화물 반도체에 대하여 설명한다. 상기 결정에서, c축을 따라 금속 원자가 층상으로 배열되거나 또는 금속 원자 및 산소 원자가 층상으로 배열되고, a축 또는 b축의 방향이 a-b면에서 상이하다(결정이 c축을 중심으로 회전된다). 이러한 산화물 반도체는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)라고도 한다.
넓은 의미에서, CAAC-OS는, a-b면에 수직인 방향으로부터 보면 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고 또한 c축 방향에 수직인 방향으로부터 보면 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함한 비단결정 산화물을 뜻한다.
CAAC-OS는 단결정 산화물이 아니지만, 이것은 CAAC-OS가 비정질 성분만으로 이루어진다는 것을 뜻하는 것도 아니다. CAAC-OS막은 비정질상에 결정부가 포함되는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 투과형 전자 현미경(TEM: transmission electron microscope)에 의하여 얻어진 관찰상으로부터, CAAC-OS막에서의 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM로는 CAAC-OS막에 입계(grain boundary)가 확인되지 않는다. 그래서, CAAC-OS막에서 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 각 결정부에서는, c축이 CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향으로 정렬되고, a-b면에 수직인 방향으로부터 보면 삼각형 또는 육각형의 원자 배열이 형성되고, c축에 수직인 방향으로부터 보면 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열된다. 또한, 결정부에서, 하나의 결정부의 a축 및 b축의 방향은 다른 결정부와 달라도 좋다. 본 명세서에서 단순히 "수직"이라고 기재된 경우에는 85° 이상 95° 이하의 범위가 포함된다. 또한, 단순히 "평행"이라고 기재된 경우에는 -5° 이상 5° 이하의 범위가 포함된다.
CAAC-OS막에서 결정부의 분포가 균일할 필요는 없다. 예를 들어, CAAC-OS막의 형성 과정에 있어서 산화물 반도체막의 표면 측에서 결정 성장이 발생하는 경우, 산화물 반도체막의 표면 근방에서의 결정부의 비율은 산화물 반도체막이 형성되는 표면 근방의 것보다 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하면 상기 불순물이 첨가된 영역의 결정부가 비정질화되는 경우가 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향으로 정렬되고, CAAC-OS막의 형상(CAAC-OS막이 형성되는 표면의 단면 형상 또는 CAAC-OS막 표면의 단면 형상)에 따라서는 c축의 방향이 서로 다를 수 있다. 또한, CAAC-OS막이 형성되는 경우, 결정부의 c축 방향은 CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막 표면의 법선 벡터에 평행한 방향이다. 결정부는 성막에 의하여, 또는 성막한 후에 가열 처리 등의 결정화 처리를 수행함으로써 형성된다.
CAAC-OS에 포함되는 산소의 일부는 질소로 치환되어도 좋다. CAAC-OS에 포함되는 결정 부분의 c축은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판 면 또는 CAAC-OS의 표면에 수직인 방향)으로 정렬되어도 좋다. CAAC-OS에 포함되는 결정 부분의 a-b면의 법선은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판 면 또는 CAAC-OS의 표면에 수직인 방향)으로 정렬되어도 좋다.
CAAC-OS는 그 조성 등에 따라 도체, 반도체, 또는 절연체가 된다. CAAC-OS는 그 조성 등에 따라 가시광을 투과시키거나 또는 투과시키지 않는다.
이러한 CAAC-OS의 예로서, 막상으로 형성되고, 막 표면 또는 막이 형성되는 기판 면에 수직인 방향에서 관찰하면 삼각형의 원자 배열 또는 육각형의 원자 배열을 갖고, 그 막 단면을 관찰하면 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자(또는 질소 원자)가 층상으로 배열되는 산화물을 들 수 있다.
도 9의 (A) 내지 (E), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 도 12의 (A) 및 (B)를 참조하여 CAAC-OS의 결정 구조의 예에 대하여 자세히 설명한다. 도 9의 (A) 내지 (E), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 도 12의 (A) 및 (B)에서는, 특정되지 않는 한 수직 방향은 c축 방향에 상당하고, c축 방향에 수직인 면은 a-b면에 상당한다. 또한, 단순히 "상반부" 및 "하반부"라는 표현이 사용되는 경우, 이들은 a-b면 위의 상반부 및 a-b면 아래의 하반부(a-b면에 대하여 상반부 및 하반부)를 가리킨다. 또한, 도 9의 (A) 내지 (E)에서 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미는 3배위의 O를 나타낸다.
하나의 6배위의 In원자와, In원자에 근접한 6개의 4배위의 산소(이하 4배위의 O라고 함) 원자를 포함한 구조를 도 9의 (A)에 도시하였다. 여기서는, 하나의 금속 원자와 이에 근접하는 산소 원자를 포함한 구조를 소 그룹이라고 부른다. 도 9의 (A)의 구조는 팔면체 구조이지만, 간략화를 위하여 평면 구조로 도시하였다. 또한, 도 9의 (A)에서는 상반부 및 하반부 각각에 3개의 4배위의 O원자가 존재한다. 도 9의 (A)에 도시된 소 그룹에서는 전하가 0이다.
하나의 5배위의 Ga원자와, Ga원자에 근접한 3개의 3배위의 산소(이하 3배위의 O라고 함) 원자와, Ga원자에 근접한 2개의 4배위의 O원자를 포함한 구조를 도 9의 (B)에 도시하였다. 3배위의 O원자는 모두 a-b면에 존재한다. 도 9의 (B)에서는 상반부 및 하반부 각각에 하나의 4배위의 O원자가 존재한다. In원자는 5배위를 가질 수 있기 때문에 In원자는 도 9의 (B)에 도시된 구조도 가질 수 있다. 도 9의 (B)에 도시된 소 그룹에서는 전하가 0이다.
하나의 4배위의 Zn원자와, Zn원자에 근접한 4개의 4배위의 O원자를 포함한 구조를 도 9의 (C)에 도시하였다. 도 9의 (C)에서, 상반부에 하나의 4배위의 O원자가 존재하고 하반부에는 3개의 4배위의 O원자가 존재한다. 또는, 도 9의 (C)에서, 상반부에 3개의 4배위의 O원자가 존재하고 하반부에는 하나의 4배위의 O원자가 존재하여도 좋다. 도 9의 (C)에 도시된 소 그룹에서는 전하가 0이다.
하나의 6배위의 Sn원자와, Sn원자에 근접한 6개의 4배위의 O원자를 포함한 구조를 도 9의 (D)에 도시하였다. 도 9의 (D)에서 상반부 및 하반부 각각에 3개의 4배위의 O원자가 존재한다. 도 9의 (D)에 도시된 소 그룹에서는 전하가 ＋1이다.
2개의 Zn원자를 포함한 소 그룹을 도 9의 (E)에 도시하였다. 도 9의 (E)에서는, 상반부 및 하반부 각각에 하나의 4배위의 O원자가 존재한다. 도 9 (E)에 도시된 소 그룹에서는 전하가 -1이다.
여기서, 복수의 소 그룹은 중 그룹을 형성하고, 복수의 중 그룹은 대 그룹(유닛 셀이라고도 함)을 형성한다.
여기서, 소 그룹간의 결합 규칙에 대하여 기재한다. 도 9의 (A)에 도시된 6배위의 In원자의 상반부의 3개의 O원자는 아래 방향에 3개의 근접한 In원자를 갖고, 하반부의 3개의 O원자는 위 방향에 3개의 근접한 In원자를 갖는다. 도 9의 (B)에 도시된 5배위의 Ga원자의 상반부의 하나의 O원자는 아래 방향에 하나의 근접한 Ga원자를 갖고, 하반부의 하나의 O원자는 위 방향에 하나의 근접한 Ga원자를 갖는다. 도 9의 (C)에 도시된 4배위의 Zn원자의 상반부의 하나의 O원자는 아래 방향에 하나의 근접한 Zn원자를 갖고, 하반부의 3개의 O원자 각각은 위 방향에 3개의 근접한 Zn원자를 갖는다. 이와 같이, 금속 원자 위의 4배위의 O원자의 개수는 그 4배위의 O원자 각각의 아래에 있는 근접한 금속 원자의 개수와 같다. 마찬가지로, 금속 원자 아래의 4배위의 O원자의 개수는 그 4배위의 O원자 각각의 위에 있는 근접한 금속 원자의 개수와 같다. 4배위의 O원자의 배위수는 4이기 때문에, O원자 아래에 있는 근접한 금속 원자의 개수와, O원자 위에 있는 근접한 금속 원자의 개수의 합은 4이다. 따라서, 금속 원자 위에 있는 4배위의 O원자의 개수와, 다른 금속 원자 아래에 있는 4배위의 O원자의 개수의 합은 4일 때, 금속 원자를 포함한 2종의 소 그룹은 결합될 수 있다. 예를 들어, 6배위의 금속(In 또는 Sn) 원자가 하반부의 3개의 4배위의 O원자를 통하여 결합되는 경우에는, 5배위의 금속(Ga 또는 In) 원자 또는 상기 4배위의 금속(Zn) 원자와 결합된다.
배위수가 4, 5, 또는 6인 금속 원자는 c축 방향에서 4배위의 O원자를 통하여 다른 금속 원자에 결합된다. 상술한 것 외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소 그룹이 결합됨으로써 중 그룹이 형성될 수 있다.
도 10의 (A)는 In-Sn-Zn-O계 재료의 층 구조에 포함되는 중 그룹의 모델을 도시한 것이다. 도 10의 (B)는 3개의 중 그룹을 포함한 대 그룹을 도시한 것이다. 또한, 도 10의 (C)는, 도 10의 (B)에서의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한 것이다.
도 10의 (A)에서, 간략화를 위하여 3배위의 O원자는 생략하고, 4배위의 O원자를 동그라미로 도시하였다. 또한, 동그라미 내의 숫자는 4배위의 O원자의 개수를 나타낸다. 예를 들어, Sn원자의 상반부 및 하반부 각각에 존재하는 3개의 4배위의 O원자는 동그라미 3으로 나타내어진다. 마찬가지로, 도 10의 (A)에서는 In원자의 상반부 및 하반부 각각에 존재하는 하나의 4배위의 O원자는 동그라미 1로 나타내어진다. 도 10의 (A)는, 하반부에서 하나의 4배위의 O원자에 근접하고 상반부에서 3개의 4배위의 O원자에 근접한 Zn원자와, 상반부에서 하나의 4배위의 O원자에 근접하고 하반부에서 3개의 4배위의 O원자에 근접한 Zn원자를 도시한 것이다.
도 10의 (A)에 도시된 In-Sn-Zn-O계 재료의 층 구조에 포함되는 중 그룹에 있어서, 위로부터 순차적으로, 상반부 및 하반부 각각에서 3개의 4배위의 O원자에 근접한 Sn원자가 상반부 및 하반부 각각에서 하나의 4배위의 O원자에 근접한 In원자와 결합되고, 그 In원자가 상반부에서 3개의 4배위의 O원자에 근접한 Zn원자와 결합되고, 그 Zn원자가, 그 Zn원자의 하반부의 하나의 4배위의 O원자를 통하여, 상반부 및 하반부 각각에서 3개의 4배위의 O원자에 근접한 In원자와 결합되고, 그 In원자가, 2개의 Zn원자를 포함하며 상반부에서 하나의 4배위의 O원자에 근접한 소 그룹과 결합되고, 그 소 그룹이, 그 소 그룹의 하반부의 하나의 4배위의 O원자를 통하여, 상반부 및 하반부 각각에서 3개의 4배위의 O원자에 근접한 Sn원자와 결합된다. 이와 같은 복수의 중 그룹이 결합되어 대 그룹이 형성된다.
여기서, 3배위의 O원자의 결합 하나의 전하 및 4배위의 결합 하나의 전하는 각각 -0.667 및 -0.5라고 추측될 수 있다. 예를 들어, In원자(6배위 또는 5배위)의 전하, Zn원자(4배위)의 전하, 및 Sn원자(5배위 또는 6배위)의 전하는 각각 +3, +2, 및 +4이다. 따라서, Sn원자를 포함한 소 그룹의 전하는 +1이다. 따라서, Sn원자를 포함한 층 구조를 형성하기 위해서는 +1을 상쇄하는 -1의 전하가 필요하다. -1의 전하를 갖는 구조로서, 도 9의 (E)에 도시된 것과 같은 2개의 Zn원자를 포함한 소 그룹을 들 수 있다. 예를 들어, 2개의 Zn원자를 포함한 하나의 소 그룹으로 Sn원자를 포함한 하나의 소 그룹의 전하가 상쇄될 수 있기 때문에, 층 구조의 전하의 합계는 0이 될 수 있다.
도 10의 (B)에 도시된 대 그룹이 반복될 때, In-Sn-Zn-O계 결정(In2SnZn3O8)이 얻어질 수 있다. 또한, 얻어진 In-Sn-Zn-O계 결정의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수임)의 조성식으로 나타내어질 수 있다.
상술한 규칙은, In-Sn-Ga-Zn-O계 산화물 등의 4원계 금속의 산화물, In-Ga-Zn-O계 산화물(IGZO라고도 함), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, 또는 In-Lu-Zn-O계 산화물 등의 3원계 금속의 산화물, In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물, In-Ga-O계 산화물 등의 2원계 금속의 산화물 등에도 적용된다.
도 11의 (A)는 In-Ga-Zn-O계 재료의 층 구조에 포함되는 중 그룹의 모델을 예로서 도시한 것이다.
도 11의 (A)에 도시된 In-Ga-Zn-O계 재료의 층 구조에 포함되는 중 그룹에 있어서, 위로부터 순차적으로, 상반부 및 하반부 각각에서 3개의 4배위의 O원자에 근접한 In원자가 상반부에서 하나의 4배위의 O원자에 근접한 Zn원자와 결합되고, 그 Zn원자는, 그 Zn원자의 하반부의 3개의 4배위의 O원자를 통하여, 상반부 및 하반부 각각에서 하나의 4배위의 O원자에 근접한 Ga원자와 결합되고, 그 Ga원자는, 그 Ga원자의 하반부의 하나의 4배위의 O원자를 통하여, 상반부 및 하반부 각각에서 3개의 4배위의 O원자에 근접한 In원자와 결합된다. 이와 같은 복수의 중 그룹이 결합되어 대 그룹이 형성된다.
도 11의 (B)는 3개의 중 그룹을 포함한 대 그룹을 도시한 것이다. 또한, 도 11의 (C)는, 도 11의 (B)에서의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In원자(6배위 또는 5배위)의 전하, Zn원자(4배위)의 전하, 및 Ga(5배위)의 전하는 각각 +3, +2, 및 +3이기 때문에, In원자, Zn원자, 및 Ga원자 중 어느 것을 포함한 소 그룹의 전하는 0이다. 이 때문에, 이와 같은 소 그룹의 조합을 갖는 중 그룹의 전하의 합계는 항상 0이다.
In-Ga-Zn-O계 재료의 층 구조를 형성하기 위해서는, 대 그룹은 도 11의 (A)에 도시된 중 그룹뿐만 아니라, In원자, Ga원자, 및 Zn원자의 배열이 도 11의 (A)와 다른 중 그룹을 사용하여 형성될 수도 있다.
도 11의 (B)에 도시된 대 그룹이 반복될 때, In-Ga-Zn-O계 결정이 얻어질 수 있다. 또한, 얻어진 In-Ga-Zn-O계 결정의 층 구조는 InGaO3(ZnO)n(n은 자연수임)의 조성식으로 나타내어질 수 있다.
n=1(InGaZnO4)의 경우에는, 예를 들어 도 12의 (A)에 도시된 결정 구조가 얻어질 수 있다. 또한, 도 12의 (A)에 도시된 결정 구조에서는, 도 9의 (B)를 사용하여 설명한 바와 같이 Ga원자 및 In원자가 각각 5개의 배위자를 가질 수 있기 때문에, Ga가 In로 치환된 구조가 얻어질 수 있다.
n=2(InGaZn2O5)의 경우에는, 예를 들어 도 12의 (B)에 도시된 결정 구조가 얻어질 수 있다. 또한, 도 12의 (B)에 도시된 결정 구조에서는, 도 9의 (B)를 사용하여 설명한 바와 같이 Ga원자 및 In원자가 각각 5개의 배위자를 가질 수 있기 때문에, Ga가 In로 치환된 구조가 얻어질 수 있다.
본 실시형태는 본 명세서에 개시되는 다른 실시형태 중 어느 것과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태 중 어느 것에 따른 캐시 메모리가 각각 제공된 전자 기기의 예에 대하여 설명한다.
본 실시형태에 따른 전자 기기의 구성예에 대하여 도 13의 (A) 내지 (D)를 참조하여 설명한다.
도 13의 (A)의 전자 기기는 휴대 정보 단말의 예이다. 도 13의 (A)의 휴대 정보 단말은 하우징(1001a), 및 하우징(1001a)에 제공된 표시부(1002a)를 포함한다.
또한, 외부 기기에 휴대 정보 단말을 접속시키기 위한 접속 단자, 및/또는 도 13의 (A)에 도시한 휴대 정보 단말을 조작하기 위하여 사용되는 버튼을 하우징(1001a)의 측면(1003a)에 제공하여도 좋다.
도 13의 (A)에 도시된 휴대 정보 단말의 하우징(1001a)에는, CPU, 기억 회로, 외부 기기와 CPU 및 기억 회로 각각 사이의 신호의 송수신을 하기 위한 인터페이스, 및 외부 기기와의 신호의 송수신을 하기 위한 안테나가 제공된다.
도 13의 (A)에 도시된 휴대 정보 단말은 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 이상의 기능을 갖는다.
도 13의 (B)의 전자 기기는 폴더형 휴대 정보 단말의 예이다. 도 13의 (B)의 휴대 정보 단말은, 하우징(1001b), 하우징(1001b)에 제공된 표시부(1002b), 하우징(1004), 하우징(1004)에 제공된 표시부(1005), 및 하우징(1001b)과 하우징(1004)을 접속시키는 힌지(1006)를 포함한다.
도 13의 (B)의 휴대 정보 단말에서는, 힌지(1006)에 의하여 하우징(1001b) 또는 하우징(1004)을 움직임으로써 하우징(1001b)을 하우징(1004)과 중첩시킬 수 있다.
또한, 하우징(1001b)의 측면(1003b) 또는 하우징(1004)의 측면(1007)에는 휴대 정보 단말을 외부 기기에 접속시키기 위한 접속 단자, 및/또는 도 13의 (B)의 휴대 정보 단말을 조작하기 위하여 사용되는 버튼이 제공되어도 좋다.
표시부(1002b) 및 표시부(1005)는 서로 다른 화상을 표시하여도 좋고, 또는 하나의 화상을 표시하여도 좋다. 또한, 표시부(1005)는 반드시 제공할 필요는 없으며 표시부(1005) 대신에 입력 장치인 키보드를 제공하여도 좋다.
도 13의 (B)에 도시된 휴대 정보 단말의 하우징(1001b) 또는 하우징(1004)에는, CPU, 기억 회로, 및 외부 기기와 CPU 및 기억 회로 각각 사이의 신호의 송수신을 수행하기 위한 인터페이스가 제공된다. 또한, 도 13의 (B)의 휴대 정보 단말에 외부 기기와 신호의 송수신을 수행하기 위한 안테나가 제공되어도 좋다.
도 13의 (B)에 도시된 휴대 정보 단말은 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 이상의 기능을 갖는다.
도 13의 (C)의 전자 기기는 설치형(stationary) 정보 단말의 예이다. 도 13의 (C)의 설치형 정보 단말은 하우징(1001c), 및 하우징(1001c)에 제공된 표시부(1002c)를 포함한다.
또한, 표시부(1002c)는 하우징(1001c)의 갑판부(1008)(deck portion)에 제공될 수도 있다.
도 13의 (C)에 도시된 설치형 정보 단말의 하우징(1001c)에는 CPU, 기억 회로, 및 외부 기기와 CPU 및 기억 회로 각각 사이에서의 신호 송수신을 위한 인터페이스가 제공된다. 또한, 도 13의 (C)의 설치형 정보 단말에 외부 기기와의 신호의 송수신을 수행하기 위한 안테나가 더 제공되어도 좋다.
또한, 도 13의 (C)의 설치형 정보 단말의 하우징(1001c)의 측면(1003c)에 티켓 등을 출력하는 티켓 출력부(ticket ejection portion), 동전 투입부 및 지폐 삽입부로부터 선택된 하나 이상의 부분이 제공되어도 좋다.
도 13의 (C)의 설치형 정보 단말은 예를 들어, 현금 자동 입출금기, 티켓 등을 구하기 위한 정보 통신 단말(멀티 미디어 스테이션이라고도 함), 또는 게임기로서 기능한다.
도 13의 (D)는 설치형 정보 단말의 예를 도시한 것이다. 도 13의 (D)에 도시된 설치형 정보 단말은 하우징(1001d), 및 하우징(1001d)에 제공된 표시부(1002d)를 포함한다. 또한, 하우징(1001d)을 지지하는 지지대가 제공되어도 좋다.
또한, 하우징(1001d)의 측면(1003d)에는 설치형 정보 단말을 외부 기기에 접속시키기 위한 접속 단자, 및/또는 도 13의 (D)의 설치형 정보 단말을 조작하기 위하여 사용되는 버튼이 제공되어도 좋다.
도 13의 (D)에 도시된 설치형 정보 단말의 하우징(1001d)에는, CPU, 기억 회로, 및 외부 기기와 CPU 및 기억 회로 각각 사이의 신호의 송수신을 수행하기 위한 인터페이스가 제공된다. 또한, 도 13의 (D)의 설치형 정보 단말에 외부 기기와 신호의 송수신을 수행하기 위한 안테나가 제공되어도 좋다.
도 13의 (D)의 설치형 정보 단말은 예를 들어 디지털 포토 프레임, 모니터, 또는 텔레비전 장치로서 기능한다.
상술한 실시형태에 따른 캐시 메모리는 도 13의 (A) 내지 (D)에 도시된 전자 기기의 각 CPU에 접속된다.
도 13의 (A) 내지 (D)를 참조하여 설명한 바와 같이, 본 실시형태에 따른 전자 기기의 예는 각각 캐시 메모리로서 상술한 실시형태에 따른 캐시 메모리를 포함한다.
이러한 구성에 의하여, 적은 소비 전력이 실현되고 캐시 히트율이 향상되고, 이에 의하여 전자 기기의 CPU의 동작 속도가 향상될 수 있다.
본 실시형태는 본 명세서에 개시된 다른 실시형태 중 어느 것과 조합할 수 있다.
100: 캐시 메모리, 101: 제어부, 103: 비교 회로, 110: 메모리 세트, 111: 메모리 어레이, 113: 라인, 115: 태그 필드, 117: 데이터 필드, 119: 구동 회로, 150: 메모리 셀, 151: 제 1 저장부, 153: 제 2 저장부, 155: 데이터 이송부, 160: CPU, 161: 제어부, 162: 연산부, 170: 메인 메모리, 251: 제 1 게이트선, 252: 제 2 게이트선, 253: 제 3 게이트선, 254: 제 4 게이트선, 255: 제 1 비트선, 256: 제 2 비트선, 261: 트랜지스터, 262: 트랜지스터, 263: 트랜지스터, 265: 노드, 266: 노드, 267: 노드, 268: 노드, 271: 트랜지스터, 272: 트랜지스터, 273: 인버터, 274: 인버터, 281: 용량 소자, 291: 용량 소자, 292: 인버터, 600: 소자 형성층, 601: 도전층, 602: 절연층, 603: 반도체층, 604a: 영역, 604b: 영역, 605a: 도전층, 605b: 도전층, 606: 절연층, 608: 도전층, 752a: 영역, 752b: 영역, 753: 반도체층, 754a: 도전층, 754b: 도전층, 755: 절연층, 756: 도전층, 757a: 절연층, 757b: 절연층, 758: 절연층, 759: 절연층, 760a: 도전층, 760b: 도전층, 780: 반도체층, 781a: 절연 영역, 781b: 절연 영역, 781c: 절연 영역, 782a: 영역, 782b: 영역, 782c: 영역, 782d: 영역, 784a: 절연층, 784b: 절연층, 785a: 도전층, 785b: 도전층, 786a: 절연층, 786b: 절연층, 786c: 절연층, 786d: 절연층, 788: 절연층, 1001a: 하우징, 1001b: 하우징, 1001c: 하우징, 1001d: 하우징, 1002a: 표시부, 1002b: 표시부, 1002c: 표시부, 1002d: 표시부, 1003a: 측면, 1003b: 측면, 1003c: 측면, 1003d: 측면, 1004: 하우징, 1005: 표시부, 1006: 힌지, 1007: 측면, 1008: 갑판부
본 출원은 2011년 6월 9일에 일본 특허청에 출원된 일련 번호 2011-128769의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (37)

  1. 반도체 장치에 있어서,
    복수의 메모리 셀을 포함하는 메모리 세트와;
    상기 메모리 세트에 전기적으로 접속되는 비교 회로와;
    상기 메모리 세트에 전기적으로 접속되는 제어부를 포함하고,
    상기 복수의 메모리 셀 각각은 제 1 저장부, 제 2 저장부, 및 데이터 이송부를 포함하고,
    상기 제 1 저장부는 상기 제어부로부터 입력되는 1비트 데이터를 저장하고,
    상기 제 1 저장부는 상기 비교 회로에 상기 1비트 데이터를 출력하고,
    상기 제 1 저장부는 상기 데이터 이송부에 상기 1비트 데이터를 출력하고,
    상기 데이터 이송부는 상기 제 2 저장부에 상기 1비트 데이터를 이송하고,
    상기 제 2 저장부는 상기 1비트 데이터를 저장하고, 상기 제 1 저장부에 상기 1비트 데이터를 이송하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀은 라인을 형성하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    복수의 메모리 셀을 각각 포함하는 복수의 라인들을 포함하는 메모리 세트와;
    상기 메모리 세트에 전기적으로 접속되는 비교 회로와;
    상기 메모리 세트에 전기적으로 접속되는 제어부를 포함하고,
    상기 메모리 세트는 상기 복수의 라인들 중 상기 제어부에 의하여 특정된 하나를 선택하고,
    상기 복수의 메모리 셀 각각은 제 1 저장부, 제 2 저장부, 및 데이터 이송부를 포함하고,
    상기 제 1 저장부는 상기 제어부로부터 입력되는 1비트 데이터를 저장하고,
    상기 제 1 저장부는 상기 비교 회로에 상기 1비트 데이터를 출력하고,
    상기 제 1 저장부는 상기 데이터 이송부에 상기 1비트 데이터를 출력하고,
    상기 데이터 이송부는 상기 제 2 저장부에 상기 1비트 데이터를 이송하고,
    상기 제 2 저장부는 상기 1비트 데이터를 저장하고, 상기 제 1 저장부에 상기 1비트 데이터를 이송하는, 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 비교 회로는 상기 1비트 데이터에 포함되는 제 1 어드레스 데이터가 CPU로부터 입력되는 제 2 어드레스 데이터와 일치되는지를 판정하고,
    상기 제 1 어드레스 데이터와 상기 제 2 어드레스 데이터가 일치되지 않는 경우, 상기 제 2 저장부는 상기 제 1 저장부에 상기 1비트 데이터를 이송하고, 상기 메모리 세트는 상기 비교 회로에 상기 1비트 데이터를 출력하는, 반도체 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 저장부는 제 1 트랜지스터를 통하여 상기 데이터 이송부에 전기적으로 접속되고,
    상기 데이터 이송부는 제 2 트랜지스터를 통하여 상기 제 2 저장부에 전기적으로 접속되고,
    상기 제 2 저장부는 제 3 트랜지스터를 통하여 상기 제 1 저장부에 전기적으로 접속되는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터가 온일 때 상기 제 1 저장부는 상기 데이터 이송부에 상기 1비트 데이터를 이송하고, 상기 제 1 트랜지스터가 오프일 때 상기 데이터 이송부는 상기 1비트 데이터를 저장하고,
    상기 제 2 트랜지스터가 온일 때 상기 데이터 이송부는 상기 제 2 저장부에 상기 1비트 데이터를 이송하고, 상기 제 2 트랜지스터가 오프일 때 상기 제 2 저장부는 상기 1비트 데이터를 저장하고,
    상기 제 3 트랜지스터가 온일 때 상기 제 2 저장부는 상기 제 1 저장부에 상기 1비트 데이터를 이송하는, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 저장부는, 환을 이루도록 서로 접속되는 2개의 인버터를 포함하고,
    상기 데이터 이송부는 한쪽의 전극이 접지된 한 쌍의 전극을 갖는 제 1 용량 소자를 포함하고,
    상기 제 2 저장부는 한쪽의 전극이 접지된 한 쌍의 전극을 갖는 제 2 용량 소자를 포함하고,
    상기 제 1 저장부는 상기 제 1 트랜지스터를 통하여 상기 제 1 용량 소자의 다른 쪽 전극에 접속되고,
    상기 제 1 용량 소자의 상기 다른 쪽 전극과 상기 제 2 용량 소자의 다른 쪽 전극은 상기 제 2 트랜지스터를 통하여 서로 접속되고,
    상기 제 2 용량 소자의 상기 다른 쪽 전극은 인버터 및 상기 제 3 트랜지스터를 통하여 상기 제 1 저장부에 접속되는, 반도체 장치.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 비교 회로는 복수의 태그 비교 회로와, 데이터 비교 회로를 포함하는, 반도체 장치.
  9. 제 5 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 한쪽의 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-18A 이하인, 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 한쪽은 산화물 반도체를 포함하는, 반도체 장치.
  11. 캐시 메모리에 있어서,
    제 1 항 또는 제 3 항에 따른 반도체 장치를 포함하는, 캐시 메모리.
  12. 전자 기기에 있어서,
    제 11 항에 따른 캐시 메모리를 포함하는, 전자 기기.
  13. 반도체 장치의 구동 방법에 있어서,
    상기 반도체 장치는, 복수의 라인들과 제어부와 비교 회로를 포함한 메모리 세트를 포함하고,
    상기 복수의 라인들 각각은 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은 제 1 저장부, 제 2 저장부, 및 데이터 이송부를 포함하고,
    상기 방법은,
    상기 복수의 라인들 중 상기 제어부에 의하여 특정된 하나를 선택하는 단계와,
    상기 복수의 라인들 중 상기 하나에 포함되는 상기 복수의 메모리 셀의 상기 제 1 저장부로부터 출력되는 제 1 데이터군을 상기 비교 회로에 출력하는 단계와,
    상기 비교 회로에 의하여, 상기 제 1 데이터군에 포함되는 제 1 어드레스 데이터를 CPU로부터 입력되는 제 2 어드레스 데이터와 비교하는 단계와,
    상기 제 1 어드레스 데이터가 상기 제 2 어드레스 데이터와 일치되는지를 판정하는 단계를 포함하는,
    반도체 장치의 구동 방법.
  14. 반도체 장치의 구동 방법에 있어서,
    상기 반도체 장치는, 복수의 라인들과 제어부와 비교 회로를 포함한 메모리 세트를 포함하고,
    상기 복수의 라인들 각각은 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀 각각은 제 1 저장부, 제 2 저장부, 및 데이터 이송부를 포함하고,
    상기 방법은,
    상기 복수의 라인들 중 상기 제어부에 의하여 특정된 하나를 선택하는 단계와,
    상기 복수의 라인들 중 상기 하나에 포함되는 상기 복수의 메모리 셀의 상기 제 1 저장부로부터 출력되는 제 1 데이터군을 상기 비교 회로에 출력하는 단계와,
    상기 비교 회로에 의하여, 상기 제 1 데이터군에 포함되는 제 1 어드레스 데이터를 CPU로부터 입력되는 제 2 어드레스 데이터와 비교함으로써, 상기 제 1 어드레스 데이터가 상기 제 2 어드레스 데이터와 일치되는지를 판정하는 단계와,
    상기 제 1 어드레스 데이터가 상기 제 2 어드레스 데이터와 일치되는 경우, 캐시 히트 신호 및 상기 제 1 데이터군에 포함되는 메인 데이터를 상기 비교 회로로부터 상기 CPU에 출력하는 단계와,
    상기 제 1 어드레스 데이터가 상기 제 2 어드레스 데이터와 일치되지 않는 경우, 상기 제 2 저장부의 데이터를 상기 제 1 저장부에 출력하고, 상기 복수의 메모리 셀의 상기 제 1 저장부로부터 출력되는 제 2 데이터군을 상기 메모리 세트로부터 상기 비교 회로에 출력하는 단계를 포함하는,
    반도체 장치의 구동 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 저장부는 제 1 트랜지스터를 통하여 상기 데이터 이송부에 전기적으로 접속되고,
    상기 데이터 이송부는 제 2 트랜지스터를 통하여 상기 제 2 저장부에 전기적으로 접속되고,
    상기 제 2 저장부는 제 3 트랜지스터를 통하여 상기 제 1 저장부에 전기적으로 접속되는, 반도체 장치의 구동 방법.
  16. 제 15 항에 있어서,
    상기 제 1 트랜지스터가 온일 때 상기 제 1 저장부는 상기 데이터 이송부에 1비트 데이터를 이송하고, 상기 제 1 트랜지스터가 오프일 때 상기 데이터 이송부는 상기 1비트 데이터를 저장하고,
    상기 제 2 트랜지스터가 온일 때 상기 데이터 이송부는 상기 제 2 저장부에 상기 1비트 데이터를 이송하고, 상기 제 2 트랜지스터가 오프일 때 상기 제 2 저장부는 상기 1비트 데이터를 저장하고,
    상기 제 3 트랜지스터가 온일 때 상기 제 2 저장부는 상기 제 1 저장부에 상기 1비트 데이터를 출력하는, 반도체 장치의 구동 방법.
  17. 제 15 항에 있어서,
    상기 제 1 저장부는, 환을 이루도록 서로 접속되는 2개의 인버터를 포함하고,
    상기 데이터 이송부는 한쪽의 전극이 접지된 한 쌍의 전극을 갖는 제 1 용량 소자를 포함하고,
    상기 제 2 저장부는 한쪽의 전극이 접지된 한 쌍의 전극을 갖는 제 2 용량 소자를 포함하고,
    상기 제 1 저장부는 상기 제 1 트랜지스터를 통하여 상기 제 1 용량 소자의 다른 쪽 전극에 접속되고,
    상기 제 1 용량 소자의 상기 다른 쪽 전극과 상기 제 2 용량 소자의 다른 쪽 전극은 상기 제 2 트랜지스터를 통하여 서로 접속되고,
    상기 제 2 용량 소자의 상기 다른 쪽 전극은 인버터 및 상기 제 3 트랜지스터를 통하여 상기 제 1 저장부에 접속되는, 반도체 장치의 구동 방법.
  18. 제 13 항 또는 제 14 항에 있어서,
    상기 비교 회로는 복수의 태그 비교 회로와, 데이터 비교 회로를 포함하는, 반도체 장치의 구동 방법.
  19. 제 15 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 한쪽의 오프 상태에서의 누설 전류가 채널 폭 1μm당 1×10-18A 이하인, 반도체 장치의 구동 방법.
  20. 제 15 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 적어도 한쪽은 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
KR1020147000261A 2011-06-09 2012-05-28 캐시 메모리 및 캐시 메모리의 구동 방법 KR101933741B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011128769 2011-06-09
JPJP-P-2011-128769 2011-06-09
PCT/JP2012/003476 WO2012169142A1 (en) 2011-06-09 2012-05-28 Cache memory and method for driving the same

Publications (2)

Publication Number Publication Date
KR20140040204A KR20140040204A (ko) 2014-04-02
KR101933741B1 true KR101933741B1 (ko) 2018-12-28

Family

ID=47293101

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147000261A KR101933741B1 (ko) 2011-06-09 2012-05-28 캐시 메모리 및 캐시 메모리의 구동 방법

Country Status (6)

Country Link
US (1) US8908406B2 (ko)
JP (1) JP5919096B2 (ko)
KR (1) KR101933741B1 (ko)
CN (1) CN103597545B (ko)
TW (1) TWI539278B (ko)
WO (1) WO2012169142A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8711633B2 (en) 2011-05-12 2014-04-29 Micron Technology, Inc. Dynamic data caches, decoders and decoding methods
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
US10877669B1 (en) * 2011-06-30 2020-12-29 Amazon Technologies, Inc. System and method for providing a committed throughput level in a data store
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
JP6097101B2 (ja) 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
JP6190150B2 (ja) 2012-05-02 2017-08-30 株式会社半導体エネルギー研究所 記憶装置
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP2014199709A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置
CN104104710B (zh) * 2013-04-15 2017-05-24 同济大学 一种移动云计算环境中基于低能耗的数据缓存方法
TWI514145B (zh) 2013-10-21 2015-12-21 Univ Nat Sun Yat Sen 可儲存除錯資料的處理器、其快取及控制方法
JP6306466B2 (ja) * 2014-07-31 2018-04-04 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
JP6218971B2 (ja) 2014-12-14 2017-10-25 ヴィア アライアンス セミコンダクター カンパニー リミテッド アドレス・タグ・ビットに基づく動的キャッシュ置換ウェイ選択
WO2016097810A1 (en) * 2014-12-14 2016-06-23 Via Alliance Semiconductor Co., Ltd. Multi-mode set associative cache memory dynamically configurable to selectively select one or a plurality of its sets depending upon mode
JP6209689B2 (ja) 2014-12-14 2017-10-04 ヴィア アライアンス セミコンダクター カンパニー リミテッド モードに応じてウェイの全部又はサブセットに選択的に割り当てるように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ
US10305460B2 (en) 2016-02-23 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Data comparison circuit and semiconductor device
JP6940974B2 (ja) * 2016-05-10 2021-09-29 株式会社半導体エネルギー研究所 移動体
CN106297861B (zh) 2016-07-28 2019-02-22 盛科网络（苏州）有限公司 可扩展的多端口存储器的数据处理方法及数据处理系统
CN110534146A (zh) * 2019-08-02 2019-12-03 北京大学 阻变式存储器的操作电路及操作方法
TWI766764B (zh) * 2021-07-20 2022-06-01 群聯電子股份有限公司 記憶體緩衝區管理方法、記憶體控制電路單元與記憶體儲存裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030161194A1 (en) 2000-05-01 2003-08-28 Ma Stanley Jeh-Chun Matchline sense circuit and method
US20040114411A1 (en) 2002-12-13 2004-06-17 Renesas Technology Corp. Content addressable memory capable of stably storing ternary data
US20050146947A1 (en) 2004-01-05 2005-07-07 Hitachi, Ltd. Semiconductor device
JP2008269751A (ja) 2007-04-25 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び当該半導体記憶装置を具備する電子機器

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01233537A (ja) 1988-03-15 1989-09-19 Toshiba Corp キャッシュメモリを備えた情報処理装置
JPH01290051A (ja) 1988-05-18 1989-11-21 Nec Corp キヤツシユメモリ付きデータ処理装置
JPH08241240A (ja) 1995-03-03 1996-09-17 Toshiba Corp コンピュータシステム
JPH08263370A (ja) 1995-03-27 1996-10-11 Toshiba Microelectron Corp キャッシュメモリシステム
JPH0950401A (ja) 1995-08-09 1997-02-18 Toshiba Corp キャッシュメモリ及びそれを備えた情報処理装置
US5870616A (en) 1996-10-04 1999-02-09 International Business Machines Corporation System and method for reducing power consumption in an electronic circuit
JP3522140B2 (ja) 1999-01-26 2004-04-26 日本電気株式会社 Ｗａｙ別ｈｉｔ／ｍｉｓｓカウンタおよびそのカウント方法
US6684298B1 (en) 2000-11-09 2004-01-27 University Of Rochester Dynamic reconfigurable memory hierarchy
JP3768504B2 (ja) 2002-04-10 2006-04-19 松下電器産業株式会社 不揮発性フリップフロップ
JP4062095B2 (ja) 2002-10-08 2008-03-19 独立行政法人科学技術振興機構 キャッシュメモリ
JP3806131B2 (ja) 2003-05-21 2006-08-09 富士通株式会社 アドレス変換バッファの電力制御方法及びその装置
US7069388B1 (en) 2003-07-10 2006-06-27 Analog Devices, Inc. Cache memory data replacement strategy
CN1879092B (zh) 2003-11-12 2010-05-12 松下电器产业株式会社 高速缓冲存储器及其控制方法
JP4744074B2 (ja) * 2003-12-01 2011-08-10 ルネサスエレクトロニクス株式会社 表示メモリ回路および表示コントローラ
JP3760470B2 (ja) 2004-01-06 2006-03-29 セイコーエプソン株式会社 記憶回路、半導体装置、及び電子機器
JP3834323B2 (ja) 2004-04-30 2006-10-18 日本電気株式会社 キャッシュメモリおよびキャッシュ制御方法
US7257678B2 (en) 2004-10-01 2007-08-14 Advanced Micro Devices, Inc. Dynamic reconfiguration of cache memory
US7818502B2 (en) 2005-03-31 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Selectively powering down tag or data memories in a cache based on overall cache hit rate and per set tag hit rate
US7295487B2 (en) * 2005-05-19 2007-11-13 Freescale Semiconductor, Inc. Storage circuit and method therefor
EP1750276B1 (en) 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
US7882379B2 (en) 2006-09-22 2011-02-01 Sony Computer Entertainment Inc. Power consumption reduction in a multiprocessor system
US7606976B2 (en) 2006-10-27 2009-10-20 Advanced Micro Devices, Inc. Dynamically scalable cache architecture
CN101681885B (zh) 2007-06-25 2013-09-25 株式会社半导体能源研究所 半导体器件
US7929332B2 (en) 2007-06-29 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
JP5142868B2 (ja) * 2008-07-17 2013-02-13 株式会社東芝 キャッシュメモリ制御回路及びプロセッサ
KR20240042253A (ko) 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20190124813A (ko) 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101803254B1 (ko) 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011070905A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
WO2011074408A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
EP2519972B1 (en) 2009-12-28 2019-06-12 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101861991B1 (ko) 2010-01-20 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2011145468A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
CN103081092B (zh) 2010-08-27 2016-11-09 株式会社半导体能源研究所 存储器件及半导体器件
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030161194A1 (en) 2000-05-01 2003-08-28 Ma Stanley Jeh-Chun Matchline sense circuit and method
US20040114411A1 (en) 2002-12-13 2004-06-17 Renesas Technology Corp. Content addressable memory capable of stably storing ternary data
US20050146947A1 (en) 2004-01-05 2005-07-07 Hitachi, Ltd. Semiconductor device
JP2008269751A (ja) 2007-04-25 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び当該半導体記憶装置を具備する電子機器

Also Published As

Publication number Publication date
CN103597545B (zh) 2016-10-19
CN103597545A (zh) 2014-02-19
US8908406B2 (en) 2014-12-09
KR20140040204A (ko) 2014-04-02
WO2012169142A9 (en) 2013-03-07
US20120314512A1 (en) 2012-12-13
TW201308075A (zh) 2013-02-16
TWI539278B (zh) 2016-06-21
WO2012169142A1 (en) 2012-12-13
JP2013016157A (ja) 2013-01-24
JP5919096B2 (ja) 2016-05-18

Similar Documents

Publication Publication Date Title
KR101933741B1 (ko) 캐시 메모리 및 캐시 메모리의 구동 방법
US10505547B2 (en) Semiconductor device
JP5905679B2 (ja) 半導体装置の作製方法
KR101943650B1 (ko) 기억 장치, 메모리 모듈, 및 전자 기기
KR101777624B1 (ko) 반도체 장치
JP5781865B2 (ja) 半導体装置
US8675394B2 (en) Semiconductor memory device with oxide semiconductor transistor
JP6235093B2 (ja) 半導体装置
JP2020145457A (ja) 半導体装置
US9105313B2 (en) Memory device
US9444457B2 (en) Circuit and method of driving the same
US8779798B2 (en) Arithmetic circuit and method of driving the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right