JP2011147121A - 不揮発性のラッチ回路及び論理回路及びそれを用いた半導体装置 - Google Patents
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Abstract
【解決手段】第1の素子の出力は第2の素子の入力に電気的に接続され、第2の素子の出力は第2のトランジスタを介して第1の素子の入力に電気的に接続されるループ構造を有するラッチ回路であって、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、ラッチ回路のデータを保持することができる。これにより不揮発性のラッチ回路を構成することができる。
【選択図】図1
Description
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作、不揮発性のラッチ回路が有する素子の構成、作製方法等について、図1、図2、図3乃至図6、図7乃至図10を参照して説明する。
図1は、不揮発性のラッチ回路400の構成を示している。図1に示す不揮発性のラッチ回路400は、第1の素子(D1)412の出力が第2の素子(D2)413の入力に電気的に接続され、第2の素子(D2)413の出力が第2のトランジスタ432を介して第1の素子(D1)412の入力に電気的に接続されるループ構造を有している。
不揮発性のラッチ回路400が有する素子のうち、酸化物半導体を用いた第1のトランジスタ431と第2のトランジスタ432以外の素子は、半導体材料として酸化物半導体以外の材料を用いることができる。酸化物半導体以外の材料としては、単結晶シリコン、結晶性シリコンなどを用いることができる。例えば、第1のトランジスタ431と第2のトランジスタ432以外の素子は、半導体材料を含む基板に設けることができる。半導体材料を含む基板としては、シリコンウェハ、SOI(Silicon on Insulator)基板、絶縁表面上のシリコン膜などを用いることができる。酸化物半導体以外の材料を用いることにより、高速動作が可能となる。
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下では、はじめにトランジスタ421の作製方法について図4を参照して説明し、その後、トランジスタ402の作製方法について図5または図6を参照して説明する。以下に示す作製方法により、上記不揮発性のラッチ回路が有する素子を作製することができる。なお、図4では、図3(A)におけるA1−A2に相当する断面のみを示す。また、図5または図6では、図3(A)におけるA1−A2およびB1−B2に相当する断面を示す。
まず、半導体材料を含む基板100を用意する(図4(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。
次に、図5および図6を用いて、層間絶縁層128上にトランジスタ402を作製する工程について説明する。なお、図5および図6は、層間絶縁層128上の各種電極や、トランジスタ402などの作製工程を示すものであるから、トランジスタ402の下部に存在するトランジスタ421等については省略している。
酸化物半導体を用いたトランジスタの電導機構につき、図7乃至図10を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図11(A)、図11(B)、図12を参照して説明する。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の動作について、図13(A)、図13(B)を参照して説明する。不揮発性のラッチ回路の構成は図11と同じであり、タイミングチャートが図12とは異なる例を示している。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、図1とは異なる例を図14を参照して説明する。図14は、不揮発性のラッチ回路400の構成を示している。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、図11とは異なる例を図15を参照して説明する。図15は、不揮発性のラッチ回路400の構成を示している。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路を複数有する論理回路の構成について、図16を参照して説明する。
次に、先の実施の形態(実施の形態1、実施の形態2など)におけるトランジスタ402として用いることができる、酸化物半導体を用いたトランジスタの作製方法の別の一例について、図17を参照して説明する。本実施の形態では、高純度化された酸化物半導体(特に非晶質構造)を用いる場合について、詳細に説明する。なお、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必要はない。
次に、先の実施の形態(実施の形態1、実施の形態2など)におけるトランジスタ402として用いることが可能な、酸化物半導体を用いたトランジスタの作製方法の別の一例について、図18を参照して説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第1の酸化物半導体層と、第1の酸化物半導体層の結晶領域から結晶成長させた第2の酸化物半導体層を用いる場合について、詳細に説明する。なお、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必要はない。
本実施の形態では、先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器の例について図19を用いて説明する。先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器は、従来にない優れた特性を有するものである。このため、当該不揮発性のラッチ回路を用いた半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
102 保護層
104 半導体領域
106 素子分離絶縁層
108a ゲート絶縁層
110a ゲート電極
112 絶縁層
114 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120 高濃度不純物領域
122 金属層
124 金属化合物領域
126 層間絶縁層
128 層間絶縁層
130a ソース電極又はドレイン電極
130b ソース電極又はドレイン電極
130c 電極
132 絶縁層
134 導電層
136a 電極
136b 電極
136c 電極
136d ゲート電極
138 ゲート絶縁層
140 酸化物半導体層
142a ソース電極又はドレイン電極
142b ソース電極又はドレイン電極
144 保護絶縁層
146 層間絶縁層
148 導電層
150a 電極
150b 電極
150c 電極
150d 電極
150e 電極
152 絶縁層
154a 電極
154b 電極
154c 電極
154d 電極
200 下層基板
202 絶縁層
206 酸化物半導体層
206a 酸化物半導体層
208a ソース電極又はドレイン電極
208b ソース電極又はドレイン電極
212 ゲート絶縁層
214 ゲート電極
216 層間絶縁層
218 層間絶縁層
250 トランジスタ
300 下層基板
302 絶縁層
304 酸化物半導体層
304a 酸化物半導体層
305 酸化物半導体層
306 酸化物半導体層
306a 酸化物半導体層
308a ソース電極又はドレイン電極
308b ソース電極又はドレイン電極
312 ゲート絶縁層
314 ゲート電極
316 層間絶縁層
318 層間絶縁層
350 トランジスタ
400 ラッチ回路
402 トランジスタ
404 容量
412 第1の素子
413 第2の素子
414 配線
415 配線
421 第3のトランジスタ
431 第1のトランジスタ
432 第2のトランジスタ
441 トランジスタ
442 トランジスタ
443 トランジスタ
444 トランジスタ
1301 本体
1302 筐体
1303 表示部
1304 キーボード
1311 本体
1312 スタイラス
1313 表示部
1314 操作ボタン
1315 外部インターフェイス
1320 電子書籍
1321 筐体
1323 筐体
1325 表示部
1327 表示部
1331 電源スイッチ
1333 操作キー
1335 スピーカー
1337 軸部
1340 筐体
1341 筐体
1342 表示パネル
1343 スピーカー
1344 マイクロフォン
1345 操作キー
1346 ポインティングデバイス
1347 カメラ用レンズ
1348 外部接続端子
1349 太陽電池セル
1350 外部メモリスロット
1361 本体
1363 接眼部
1364 操作スイッチ
1365 表示部(B)
1366 バッテリー
1367 表示部(A)
1370 テレビジョン装置
1371 筐体
1373 表示部
1375 スタンド
1377 表示部
1379 操作キー
1380 リモコン操作機
Claims (11)
- 第1の素子と、第2の素子と、第1のトランジスタと、第2のトランジスタと、容量とを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第2のトランジスタを介して前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、前記第1のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記第1のトランジスタと前記第2のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記第1のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第1の素子が有する第3のトランジスタのゲートに電気的に接続され、前記第1のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
前記第2のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第1の素子が有する前記第3のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース電極及びドレイン電極の他方は、前記第2の素子の出力に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - 第1のインバータと、第2のインバータと、第1のトランジスタと、第2のトランジスタと、容量とを有し、
前記第1のインバータの出力は前記第2のインバータの入力に電気的に接続され、前記第2のインバータの出力は、前記第2のトランジスタを介して前記第1のインバータの入力に電気的に接続され、
前記第1のインバータの入力は、前記第1のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第1のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記第1のトランジスタと前記第2のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記第1のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第1のインバータが有する第3のトランジスタのゲートに電気的に接続され、前記第1のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
前記第2のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第1のインバータが有する前記第3のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース電極及びドレイン電極の他方は、前記第2のインバータの出力に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - 第1の素子と、第2の素子と、第1のトランジスタと、第2のトランジスタとを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第2のトランジスタを介して前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、前記第1のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記第1のトランジスタと前記第2のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記第1のトランジスタのソース電極及びドレイン電極の一方は、前記第1の素子が有する第3のトランジスタのゲートに電気的に接続され、前記第1のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
前記第2のトランジスタのソース電極及びドレイン電極の一方は、前記第1の素子が有する第3のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース電極及びドレイン電極の他方は、前記第2の素子の出力に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - 第1のインバータと、第2のインバータと、第1のトランジスタと、第2のトランジスタとを有し、
前記第1のインバータの出力は前記第2のインバータの入力に電気的に接続され、前記第2のインバータの出力は、前記第2のトランジスタを介して前記第1のインバータの入力に電気的に接続され、
前記第1のインバータの入力は、前記第1のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第1のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記第1のトランジスタと前記第2のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記第1のトランジスタのソース電極及びドレイン電極の一方は、前記第1のインバータが有する第3のトランジスタのゲートに電気的に接続され、前記第1のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
前記第2のトランジスタのソース電極及びドレイン電極の一方は、前記第1のインバータが有する前記第3のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース電極及びドレイン電極の他方は、前記第2のインバータの出力に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - 第1の素子と、第2の素子と、第1のトランジスタと、第2のトランジスタと、容量とを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第2のトランジスタを介して前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、前記第1のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記第1のトランジスタと前記第2のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記第1のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第1の素子が有する第3のトランジスタのゲートに電気的に接続され、前記第1のトランジスタのソース電極及びドレイン電極の他方は、入力信号が与えられる配線に電気的に接続され、
前記第2のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第1の素子が有する前記第3のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース電極及びドレイン電極の他方は、前記第2の素子の出力に電気的に接続され、
前記第1の素子はNANDであり、前記第2の素子はクロックドインバータである
ことを特徴とする不揮発性のラッチ回路。 - 第1の素子と、第2の素子と、第1のトランジスタと、第2のトランジスタとを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第2のトランジスタを介して前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、前記第1のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記第1のトランジスタと前記第2のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記第1のトランジスタのソース電極及びドレイン電極の一方は、前記第1の素子が有する第3のトランジスタのゲートに電気的に接続され、前記第1のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
前記第2のトランジスタのソース電極及びドレイン電極の一方は、前記第1の素子が有する前記第3のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース電極及びドレイン電極の他方は、前記第2の素子の出力に電気的に接続され、
前記第1の素子はNANDであり、前記第2の素子はクロックドインバータである
ことを特徴とする不揮発性のラッチ回路。 - 請求項1乃至6のいずれか一において、前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする不揮発性のラッチ回路。
- 請求項1、2又は5のいずれか一において、前記第1のトランジスタ及び前記第2のトランジスタは、前記容量及び前記第3のトランジスタのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
- 請求項3、4又は6のいずれか一において、前記第1のトランジスタ及び前記第2のトランジスタは、前記第3のトランジスタのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
- 請求項1乃至9のいずれか一における不揮発性のラッチ回路を複数有することを特徴とする論理回路。
- 請求項1乃至9のいずれか一における不揮発性のラッチ回路を用いたことを特徴とする半導体装置。
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