JP2014207667A - 記憶装置 - Google Patents

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Abstract

【課題】レジスタファイルに適した新規構成の記憶装置を提供する。
【解決手段】記憶装置は、第１の記憶回路と第２の記憶回路を有する。第１の記憶回路は、論理反転させる機能を有する第１の論理素子と、論理反転させる機能を有する第２の論理素子と、選択回路と、第１のスイッチ乃至第３のスイッチを有する。第２の記憶回路は、チャネル形成領域が酸化物半導体膜に設けられた第１のトランジスタと、第２のトランジスタと、第１のトランジスタを介して電位が供給される容量素子とを含む。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、またはマニュファクチャに関する。特に、本発明は、例えば、半導体装置、記憶装置、表示装置、発光装置、蓄電装置、電子機器、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、集積度を向上させるために半導体素子の微細化や回路規模の縮小化が進められており、チャネル長が３０ｎｍ程度のトランジスタが製造されるに至っている。一方で、ＣＰＵは、半導体素子が微細化されることにより、トランジスタのリーク電流に起因する消費電力（リーク電力）が増加している。具体的に、従来では、ＣＰＵにおける消費電力のほとんどが演算時の消費電力（動作電力）であったが、近年ではＣＰＵにおける消費電力の１割以上をリーク電力が占めるようになった。
特に携帯電話や携帯情報端末などの携帯端末向けのＣＰＵでは、レジスタやキャッシュなどの緩衝記憶装置がＣＰＵのチップ面積やトランジスタ数の半分以上を占めているため、緩衝記憶装置におけるリーク電力低減の要求が高い。
そこで、パワーゲーティングと不揮発性メモリを利用して、プロセッサの処理と処理との間の短い時間に電源の供給を遮断して電力の削減を可能とするノーマリーオフコンピューティングという技術が注目されている（非特許文献１）。
ノーマリーオフコンピューティングでは、パワーゲーティング前の状態を不揮発性メモリに保持することによって、プロセッサは継続した処理を実行することができる。
このような不揮発性メモリとしては磁気素子や強誘電体素子を用いることができるが、これらの素子を用いると半導体装置の製造工程が複雑になってしまう。
またＣＰＵは、緩衝記憶装置としてレジスタファイルを有している。レジスタファイルは、メインメモリから読み出されたデータ、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）の演算処理の途中で得られたデータ、またはＡＬＵの演算処理の結果得られたデータなどを記憶することができる回路である。
レジスタファイルは、複数のレジスタを有しており、一般に複数のラッチが接続された構成を有している（特許文献１）。
例えば、特許文献１では、レジスタファイルの記憶部に、論理和回路の出力をラッチするマスタラッチと、該マスタラッチに後続するスレーブラッチとを有する同期型のＤ型フリップフロップを使用することが記載されている。
特許文献１のラッチ部の構成では素子数が多くレイアウト面積が大きくなってしまうという問題がある。さらに、リーク電流を抑制するために不揮発性メモリを追加するとより一層回路規模が大きくなってしまう。
レジスタファイルは複数のレジスタを有するため、各レジスタを構成する素子数が増えるとレジスタファイル全体としてレイアウト面積が大きくなってしまう。
特開２００４−１０２７９９号公報
安藤功兒、「不揮発性磁気メモリ」、２００２年３月１４日、ＦＥＤ Ｒｅｖｉｅｗ、 ｖｏｌ．１， Ｎｏ．１４
上述したような技術的背景のもと、本発明の一態様は、比較的小さな回路規模となる新規構成の記憶装置を提供することを課題の一とする。
あるいは、本発明の一態様は、素子数を低減した新規構成の記憶装置を提供することを課題の一とする。
あるいは、本発明の一態様は、レイアウト面積を縮小することができる新規構成の記憶装置を提供することを課題の一とする。
あるいは、本発明の一態様は、消費電力を低減することができる新規構成の記憶装置を提供することを課題の一とする。
あるいは、本発明の一態様は、新規な半導体装置などの提供を課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することは可能である。
本発明の一態様に係る記憶装置は、第１の記憶回路と、第２の記憶回路を有する。第１の記憶回路は、第１の論理素子と、第２の論理素子と、選択回路と、第１のスイッチと、第２のスイッチと、第３のスイッチを有する。第２の記憶回路は、チャネル形成領域が酸化物半導体膜に設けられた第１のトランジスタと、第１のトランジスタを介して電位が供給される容量素子とを含む。
あるいは本発明の一態様に係る記憶装置は、第１の論理素子と、第２の論理素子と、第１のスイッチ乃至第３のスイッチと、選択回路と、記憶回路を有する。第１の論理素子の出力端子は、第１のスイッチの一方の端子と、第２の論理素子の入力端子と、記憶回路の第１の端子に電気的に接続される。第２の論理素子の出力端子は、選択回路の第１入力端子に電気的に接続され、選択回路の第２入力端子は、記憶回路の第２の端子に電気的に接続され、選択回路の出力端子は、第２のスイッチの一方の端子と、第３のスイッチの一方の端子と、第２の論理素子の入力端子に電気的に接続される。第１の論理素子は、論理反転することができる機能を有し、第２の論理素子は、論理反転することができる機能を有する。記憶回路は、チャネル形成領域が酸化物半導体膜に設けられる第１のトランジスタと、当該第１のトランジスタを介して電位が供給される容量素子と、を有する。
また本発明の一態様に係る記憶装置は、上記構成に加えて、記憶回路が第２のトランジスタを有する。第１のトランジスタのソース又はドレインの一方は、第２の論理素子の入力端子に電気的に接続され、第１のトランジスタのソース又はドレインの他方は、容量素子の一方の電極と、第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソース又はドレインの一方は、選択回路の第２入力端子に電気的に接続される。
また本発明の一態様に係る記憶装置は、上記構成において、第１の論理素子は、インバータ、クロックドインバータ等を用いることができる。また、第２の論理素子は、インバータ、クロックドインバータ等を用いることができる。また、第２の論理素子は、第２の入力端子に信号が入力される機能を有するＮＡＮＤ等を用いることができる。
上記において、酸化物半導体を用いたトランジスタ以外には、例えば、シリコンを含む半導体を用いたトランジスタを用いることができる。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
本発明の一態様により、比較的小さな回路規模の記憶装置を提供することができる。あるいは、本発明の一態様により、素子数を低減した記憶装置を提供することができる。あるいは、本発明の一態様により、消費電力を低減した記憶装置を提供することができる。
本発明の一態様により、レジスタファイルに適した記憶装置を提供することができる。
本発明の一態様により、新規構成の記憶装置を用いた半導体装置などを提供することができる。
記憶装置の一例を示す図。 記憶装置の一例を示す図。 記憶装置の一例を示す図。 記憶装置の一例を示す図。 記憶装置の一例を示す図。 記憶装置の一例を示す図。 記憶装置の一例を示す図。 記憶装置のタイミングチャートの一例を示す図。 記憶装置の一例を示す図。 半導体装置の一例を示す図。 半導体装置の一例を示す断面図。 トランジスタの一例を示す断面図。 電子機器の一例を示す図。
本発明の実施の形態の一例について、図面を用いて詳細に説明する。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、表示装置等に用いることができる半導体装置を、その範疇に含む。表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路または制御回路に有しているその他の表示装置が、その範疇に含まれる。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る記憶装置の構成について説明する。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
図１に記憶装置の構成の一例を示す。記憶装置１０は、記憶回路１１と記憶回路１２を有する。記憶回路１１の第１端子は、記憶回路１２の第１端子に接続され、記憶回路１１の第２端子は記憶回路１２の第２端子に接続される。
記憶回路１１は、論理素子１０４、論理素子１０５、選択回路１０６、スイッチ１０１、スイッチ１０２、スイッチ１０３を有する。なお、論理素子１０５を第１の論理素子、論理素子１０４を第２の論理素子と呼んでもよい。なお、記憶回路１１は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していてもよい。
記憶回路１１は、記憶装置１０に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、記憶回路１１は、記憶装置１０の動作目的に応じて、データを含む信号Ｑ１とデータを含む信号Ｑ２の双方あるいはいずれか一方を出力することができる。
選択回路１０６は、出力するデータを選択する信号ＳＥＬに応じて記憶回路１１に保持されたデータ又は記憶回路１２に保持されたデータのいずれかを出力する機能を有する。
論理素子１０４は、論理素子１０４の入力端子に供給された電位に応じた信号を論理反転させた信号を選択回路１０６の第１入力端子に供給する機能を有する。論理素子１０４としてインバータ、クロックドインバータ、ＮＡＮＤなどを用いることができる。
論理素子１０５は、論理素子１０５の入力端子に供給された電位に応じた信号を論理反転させた信号を論理素子１０４の入力端子に供給する機能を有する。論理素子１０５としてインバータ、クロックドインバータなどを用いることができる。
記憶回路１１は具体的には、論理素子１０４の出力端子は、選択回路１０６の第１入力端子に接続され、選択回路１０６の第２入力端子は、記憶回路１２の第２端子と接続され、選択回路１０６の出力端子は論理素子１０５の入力端子に接続され、論理素子１０５の出力端子は論理素子１０４の入力端子と、記憶回路１２の第１端子に接続されている。
記憶回路１２は、記憶装置１０に電源電圧が供給されている期間において、記憶回路１１に保持されているデータを読み込むことで、当該データを退避させる機能を有する。記憶回路１２は少なくとも容量素子１１１と、容量素子１１１における電荷の供給、保持、放出を制御するトランジスタ１１０を有する。そして、記憶回路１１に保持されているデータに対応した電位にしたがって、導通状態にあるトランジスタ１１０を介して容量素子１１１に電荷が供給されることで、記憶回路１１に保持されているデータは記憶回路１２に退避することができる。
記憶回路１２は、容量素子１１１に保持されたデータを読み出すためのトランジスタ１１２を有していてもよい。なお、記憶回路１２は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していてもよい。
また記憶回路１２は、記憶装置１０に電源電圧が供給されていない期間において、退避させた上記データを保持する機能を有する。具体的には、トランジスタ１１０を非導通状態にし、容量素子における電荷が保持されることで、上記データが保持される。
そして、記憶装置１０に電源電圧が再度供給される期間において、選択回路１０６への信号ＳＥＬに基づいて、記憶回路１２に退避され、保持されていたデータが記憶回路１１に読み出される。
記憶回路１２が有するトランジスタ１１０には、オフ電流が著しく小さいトランジスタを用いる。例えば、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル領域が形成されるトランジスタは、オフ電流が著しく小さいので、トランジスタ１１０に用いるのに好適である。このような半導体として、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタを記憶回路１２に用いることで、記憶回路１２において、容量素子１１１に保持されている電荷がリークするのを防ぐことができる。よって、記憶回路１２は、長い間退避させたデータを保持することができる。
記憶回路１２は具体的には、トランジスタ１１０のソース又はドレインの一方は論理素子１０４の入力端子に接続され、トランジスタ１１０のソース又はドレインの他方は容量素子１１１の一方の電極と、トランジスタ１１２のゲートに接続され、容量素子１１１の他方の電極は配線１２０に接続され、トランジスタ１１２のソース又はドレインの一方は選択回路１０６の第２入力端子に接続され、トランジスタ１１２のソース又はドレインの他方は配線１２１に接続されている。トランジスタ１１０のゲートにはトランジスタ１１０の導通、非導通を制御する信号ＯＳ＿Ｇが供給される。なお、論理素子１０５の出力端子とトランジスタ１１０のソース又はドレインの一方との接続を、図１において図示していないが、記憶回路１１の第１端子と記憶回路１２の第１端子の接続ということができる。また、選択回路１０６の第２入力端子とトランジスタ１１２のソース又はドレインの一方との接続を、図１において図示していないが、記憶回路１１の第２端子と記憶回路１２の第２端子の接続ということができる。
トランジスタ１１２として、例えばチャネルがシリコンに形成されるトランジスタを用いることができる。当該シリコンの結晶性は、非晶質、多結晶、または単結晶であってもよいが、特に単結晶シリコンにチャネルが形成されるトランジスタは、駆動周波数が高く好適である。
またトランジスタ１１２として、チャネルが酸化物半導体に形成されるトランジスタを用いることもできる。トランジスタの微細化が進むことにより、ゲートリーク電流の問題が生じうる。よって、トランジスタ１１２として、チャネルが酸化物半導体に形成されるトランジスタを用いることで、記憶回路１２は、シリコンを用いたときよりもさらに長い間退避させたデータを保持することができる。
次いで、図２に図１に示した記憶装置１０のより具体的な一例を示す。
記憶装置１０は、記憶回路１１と、記憶回路１２を有する。なお、記憶回路１１、記憶回路１２は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していてもよい。また、一部の素子を省略しあるいはその他の回路素子に置き換えてもよい。
記憶回路１１は、トランスミッションゲート２０１と、トランスミッションゲート２０２と、トランスミッションゲート２０３と、インバータ２０４と、クロックドインバータ２０５と、選択回路１０６と、を有する。また、記憶回路１２は、トランジスタ１１０と、トランジスタ１１２と、容量素子１１１を有する。
トランスミッションゲート２０１は、信号ＷＥに従って、信号の出力の有無が選択される。具体的には、トランスミッションゲート２０１は、信号ＷＥの電位がハイレベルのときに、データを含む信号Ｄをインバータ２０４の入力端子に供給する機能を有する。また、トランスミッションゲート２０１は、信号ＷＥの電位がローレベルのときにハイインピーダンスとなり、インバータ２０４の入力端子への信号Ｄの供給を停止する機能を有する。
インバータ２０４は、インバータ２０４の入力端子に供給された電位に応じた信号を論理反転させた信号を選択回路１０６の第１入力端子に供給する機能を有する。
クロックドインバータ２０５は、信号ＷＥに従って、信号の出力の有無が選択される。具体的には、クロックドインバータ２０５は、信号ＷＥの電位がローレベルのときに、クロックドインバータ２０５の入力端子に供給された電位に応じた信号を論理反転させた信号をインバータ２０４の出力端子に供給する機能を有する。また、クロックドインバータ２０５は、信号ＷＥの電位がハイレベルのときにハイインピーダンスとなり、インバータ２０４の入力端子への信号の供給を停止する機能を有する。
選択回路１０６は、信号ＳＥＬに従って選択回路１０６の第１入力端子に供給された信号又は選択回路１０６の第２入力端子に供給された信号のいずれかをクロックドインバータ２０５の入力端子に供給する機能を有する。選択回路１０６の第２入力端子には、記憶回路１２に保持されているデータに基づく信号が供給される。具体的には、選択回路１０６の第２入力端子は、トランジスタ１１２のソース又はドレインの一方に接続されており、トランジスタ１１２がオン状態のときにトランジスタ１１２のソース又はドレインの他方に接続される配線１２１に供給されるローレベルの電位が選択回路１０６の第２入力端子に供給される。
また、選択回路１０６は、具体的には、信号ＳＥＬの電位がローレベルのときに、選択回路１０６の第１入力端子に供給される信号を出力し、信号ＳＥＬの電位がハイレベルのときに、選択回路１０６の第２入力端子に供給される信号を出力することができる。
トランスミッションゲート２０２は、信号ＲＥ１に従って、信号の出力の有無が選択されるスイッチである。具体的には、トランスミッションゲート２０２は、信号ＲＥ１の電位がハイレベルのときに、選択回路１０６の出力端子からの信号を記憶装置１０の出力端子Ｑ１に出力する機能を有する。また、トランスミッションゲート２０２は、信号ＲＥ１の電位がローレベルのときにハイインピーダンスとなり、選択回路１０６の出力端子からの信号の出力を停止する機能を有する。
トランスミッションゲート２０３は、信号ＲＥ２に従って、信号の出力の有無が選択されるスイッチである。具体的には、トランスミッションゲート２０３は、信号ＲＥ２の電位がハイレベルのときに、選択回路１０６の出力端子からの信号を記憶装置１０の出力端子Ｑ２に出力する機能を有する。また、トランスミッションゲート２０３は、信号ＲＥ２の電位がローレベルのときにハイインピーダンスとなり、選択回路１０６の出力端子からの信号の出力を停止する機能を有する。
選択回路１０６から出力される信号を記憶装置１０の出力端子Ｑ１と出力端子Ｑ２から同時に出力したい場合には、トランスミッションゲート２０２とトランスミッションゲート２０３はともにオン状態となる。また、トランスミッションゲート２０２とトランスミッションゲート２０３のいずれか一方をオン状態とし、他方をオフ状態とすることで、オン状態が選択されたトランスミッションゲートを介して選択回路１０６の出力端子から出力される信号が記憶装置１０の出力端子（Ｑ１、Ｑ２）に出力される。
記憶回路１２は、ｎチャネル型のトランジスタ１１０と、ｎチャネル型のトランジスタ１１２と、容量素子１１１を有する。具体的には、トランジスタ１１０のソース又はドレインの一方は、インバータ２０４の入力端子とクロックドインバータ２０５の出力端子に接続されている。トランジスタ１１０のソース又はドレインの他方は、容量素子１１１の一方の電極と、トランジスタ１１２のゲートに接続されている。トランジスタ１１０のゲートには信号ＯＳ＿Ｇが供給される。
容量素子１１１の他方の電極には、配線１２０が接続されている。
トランジスタ１１２のソース又はドレインの一方は、選択回路１０６の第２入力端子に接続され、トランジスタ１１２のソース又はドレインの他方は、配線１２１に接続されている。
なお、配線１２０と配線１２１とは、接続されていてもよい。配線１２０と配線１２１には、ローレベルの電位が供給される。
本発明の一態様では、トランジスタ１１０のオフ電流が小さいことで、容量素子１１１からリークする電荷の量を小さく抑えることができる。よって、記憶回路１２においてデータが保持される期間を長く確保することができる。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル領域を有するトランジスタは、シリコン又はゲルマニウムなどの半導体膜にチャネル領域を有するトランジスタよりもオフ電流が著しく小さいため、トランジスタ１１０に用いるのに適している。
特に、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
図３に、図２とは異なる構成の記憶装置の一例を示す。なお、図２の記憶装置と図３の記憶装置とで共通する素子については説明を省略する。
図３に示す記憶回路１１は、図２に示したインバータ２０４の代わりにＮＡＮＤ２０６を有する。ＮＡＮＤ２０６は２入力のＮＡＮＤであり、ＮＡＮＤ２０６の第１入力端子にクロックドインバータ２０５から出力された信号が入力され、ＮＡＮＤ２０６の第２入力端子には信号ＲＥＳＥＴが入力される。ＮＡＮＤ２０６は信号ＲＥＳＥＴに従って、ＮＡＮＤ２０６から出力される信号の電位を制御することができる。
本発明の一態様は、電荷保持特性に優れていながら、マスタースレーブ型フリップフロップと比べて記憶回路１１の素子数を低減できるため、回路規模を比較的小さくすることができる。
次に図４に、図１乃至図３に示す記憶装置１０をＣＰＵなどに用いられるレジスタファイルに適用した一例をブロック図で示す。
レジスタファイル３００は、記憶部３０１と、書き込み制御部３０２と、第１読み出し制御部３０３と、第２読み出し制御部３０４と、データ出力部３０５を有する。また、レジスタファイル３００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がハイレベル、電位Ｖ２がローレベルの場合を例に挙げて説明する。
記憶部３０１は、複数のレジスタを有する回路である。図１乃至３に示した記憶装置は記憶部３０１が有する複数のレジスタの各々に用いることができる。
書き込み制御部３０２は、信号ＷＲに従って動作を開始し、信号ＷＡに基づいて、書き込みアドレスに対応するレジスタを選択する信号ＷＥを生成する機能を有する。書き込み制御部３０２は、例えば、記憶部３０１が第１のレジスタと第２のレジスタを有する場合において、計算結果を第１のレジスタに格納する場合は、第１のレジスタを選択する信号ＷＥを記憶部３０１に出力することができる。
第１読み出し制御部３０３は、信号ＲＡ１に基づいて、読み出しアドレスに対応するレジスタを選択する信号ＲＥ１を生成する機能を有し、第２読み出し制御部３０４は、信号ＲＡ２に基づいて、読み出しアドレスに対応するレジスタを選択する信号ＲＥ２を生成する機能を有する。第１の読み出し制御部３０３は、例えば、記憶部３０１が第１のレジスタと第２のレジスタを有する場合において、計算する第１項目を第１のレジスタから代入する場合、第１のレジスタを選択する信号ＲＥ１の電位をハイレベルにする。また、計算する第２項目を第２のレジスタから代入する場合、第２のレジスタを選択する信号ＲＥ２の電位をハイレベルにする。
データ出力部３０５は、記憶部３０１からの信号（ＰＲＥ＿Ｑ１及び／又はＰＲＥ＿Ｑ２）が入力され、当該信号をバッファリングし、あるいは反転して信号（Ｑ１及び／又はＱ２）を出力する機能を有する。
図５に、図４に示す書き込み制御部３０２の具体的構成の一例を示す。ここではレジスタファイル３００が３ビットのレジスタを８個有する例を示す。
書き込み制御部３０２は、論理回路５００乃至論理回路５０２を有する。信号ＷＡは論理回路５００と論理回路５０１に入力され、信号ＷＲは論理回路５０２に入力される。具体的には、例えば、記憶部３０１への書き込みを行う期間においては、信号ＷＲの電位をハイレベルにする。また、記憶部３０１への書き込みを行わない期間においては、信号ＷＲの電位をローレベルとする。ここでは信号ＷＡとして３ビットの信号が供給され、記憶部３０１が有する８つのレジスタのいずれかのアドレスを指定するために用いられる。信号ＷＡが供給されている期間において、信号ＷＲの電位がハイレベルになると、信号ＷＡに応じた信号ＷＥが出力される。
図６に、図４に示す第１読み出し制御部３０３の具体的構成の一例を示す。ここではレジスタファイル３００が３ビットのレジスタを８個有する例を示す。
第１読み出し制御部３０３は、論理回路５０３乃至論理回路５０５を有する。信号ＲＡ１は論理回路５０３と論理回路５０４に入力され、信号ＲＥＳＥＴは論理回路５０５に入力される。具体的には、例えば、記憶部３０１からの読み出しを行う期間においては、信号ＲＥＳＥＴの電位はハイレベルにする。また、記憶部３０１からの読み出しを行わない期間においては、信号ＲＥＳＥＴの電位はローレベルとする。ここでは信号ＲＡ１として３ビットの信号が供給され、記憶部３０１が有する８つのレジスタのいずれかのアドレスを指定するために用いられる。信号ＲＡ１が供給されている期間において、信号ＲＥＳＥＴの電位がハイレベルの場合、信号ＲＡ１に応じた信号ＲＥ１が出力される。
図６では、第１読み出し制御部３０３について説明したが、第２読み出し制御部３０４も第１の読み出し制御部３０３と同様の構成を有する。
図７に、図４に示すデータ出力部３０５の回路の具体的構成の一例を示す。
データ出力部３０５は、ｐチャネル型のトランジスタ７０１、ｐチャネル型のトランジスタ７０２、インバータ７０３、インバータ７０４を有する。なお、データ出力部３０５は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していてもよい。
トランジスタ７０１のゲートは、トランジスタ７０２のゲートに接続され、トランジスタ７０１のソース又はドレインの一方は、トランジスタ７０２のソース又はドレインの一方に接続され、トランジスタ７０１のソース又はドレインの他方はインバータ７０３の入力端子に接続されている。トランジスタ７０２のソース又はドレインの他方は、インバータ７０４の入力端子に接続されている。トランジスタ７０１のソース又はドレインの一方とトランジスタ７０２のソース又はドレインの一方は配線７０５に接続されている。配線７０５には、ハイレベルの電位Ｖ１を供給することができる。
インバータ７０３は、入力端子に供給された電位に応じた信号を論理反転させた信号を出力端子から出力する機能を有する。また、インバータ７０４は、入力端子に供給された電位に応じた信号を論理反転させた信号を出力端子から供給する機能を有する。
選択回路１０６の出力信号を制御する信号ＲＥＳＥＴは、データ出力部３０５のトランジスタ７０１のゲート及びトランジスタ７０２のゲートに供給される。信号ＲＥＳＥＴは、記憶部３０１から出力された信号（ＰＲＥ＿Ｑ１及び／又はＰＲＥ＿Ｑ２）をリセットする機能を有する。具体的には、信号ＲＥＳＥＴの電位がローレベルのときに、配線７０５に供給されるハイレベルの電位がインバータ７０３の入力端子及びインバータ７０４の入力端子に供給され、インバータ７０３及びインバータ７０４によって論理反転されたローレベルの信号が出力される。
次に、図４に示す記憶装置であるレジスタファイル３００の具体的な動作の一例を、図８に示すタイミングチャートを用いて説明する。ここでは、図４の記憶部３０１は図３の回路構成を有するものとして説明する。
まず、期間Ｔ１乃至期間Ｔ６において、記憶装置であるレジスタファイル３００にハイレベルの電位Ｖ１とローレベルの電位Ｖ２との電位差が、電源電圧（Ｐｏｗｅｒ Ｓｕｐｐｌｙ）として供給されている。
そして、期間Ｔ１では、信号ＲＥＳＥＴの電位がハイレベルとなり、ハイレベルの信号ＲＥＳＥＴが記憶部３０１、第１読み出し制御部３０３、第２読み出し制御部３０４、及びデータ出力部３０５に供給される。具体的には、記憶部３０１のＮＡＮＤの第２入力端子にハイレベルの信号が入力され、第１読み出し制御部３０３及び第２読み出し制御部３０４はアクティブとなり、データ出力部３０５のトランジスタ７０１とトランジスタ７０２は非導通状態となる。
また、期間Ｔ１では、第１読み出し制御部３０３には記憶部３０１内のレジスタのいずれかを選択する信号ＲＥ１を生成する信号ＲＡ１（図８中、ｒａ１と表記）が供給され、第２読み出し制御部３０４には記憶部３０１内のレジスタのいずれかを選択する信号ＲＥ２を生成する信号ＲＡ２（図８中、ｒａ２と表記）が供給される。
その後、期間Ｔ１では、データを含む信号（図８中、ｄａｔａと表記）が記憶部３０１に供給され、書き込みアドレスを選択する信号ＷＥを生成する信号ＷＡ（図８中、ｗａと表記）が書き込み制御部３０２に供給される。
次いで、期間Ｔ２では、信号ＷＲの電位がローレベルからハイレベルに変化する。これにより、書き込み制御部３０２がアクティブとなり、信号ＷＡにより選択されたレジスタに、データを含む信号Ｄが供給される。具体的には、信号ＷＡにより選択されたレジスタである記憶装置１０のトランスミッションゲート２０１にハイレベルの電位が供給されてトランスミッションゲート２０１は導通状態となり、クロックドインバータ２０５にローレベルの電位が供給されてクロックドインバータ２０５はハイインピーダンスとなる。
次いで、期間Ｔ３では、信号ＷＲの電位がハイレベルからローレベルに変化する。具体的には、トランスミッションゲート２０１はハイインピーダンスとなり、クロックドインバータ２０５は導通状態となる。その後、遅れて、データを含む信号Ｄ、信号ＷＡの供給が停止される。これにより、記憶装置１０の記憶回路１１には、期間Ｔ２で書き込まれたデータが保持される。
次いで、期間Ｔ４は記憶回路１２にデータを書き込む期間である。期間Ｔ４では、信号ＯＳ＿Ｇの電位がローレベルからハイレベルに変化する。期間Ｔ４では、トランジスタ１１０が導通状態となり、ノード（Ｎｏｄｅ１）には、記憶回路１１に書き込まれたデータに対応した電位が与えられる。そして、Ｎｏｄｅ１に与えられた、データに対応した電位は、容量素子１１１に保持される。
次いで、期間Ｔ５では、信号ＯＳ＿Ｇの電位がハイレベルからローレベルに変化し、トランジスタ１１０は非導通状態になる。そのため、期間Ｔ５では、期間Ｔ４と同様に、Ｎｏｄｅ１において、データに対応した電位が保持される。
次いで、期間Ｔ６では、信号ＲＥＳＥＴの電位がハイレベルからローレベルに変化する。
次いで、期間Ｔ７では、記憶装置１０への電源電圧の供給が停止される。そして、トランジスタ１１０のゲートに入力される信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＲＥＳＥＴ及び信号ＳＥＬの電位もローレベルを維持する。期間Ｔ７において、期間Ｔ７の長さにかかわらず、Ｎｏｄｅ１は記憶回路１１から退避させたデータに対応した電位を維持する。トランジスタ１１０はチャネルに酸化物半導体を用いているため、シリコンを用いたトランジスタと比べてリーク電流が極めて小さいため、容量素子１１１に保持された電位を長期間保つことができる。よって、記憶装置１０は電源電圧の供給が停止された後においても、記憶回路１２に退避させたデータを長期間保持することができる。
次いで、期間Ｔ８乃至Ｔ１０では、電源電圧の供給が再開される。
期間Ｔ８において、トランジスタ１１０のゲートに入力される信号ＯＳ＿Ｇの電位はローレベルを維持する。また、信号ＲＥＳＥＴ及び信号ＳＥＬの電位もローレベルを維持し、ローレベルの信号ＲＥＳＥＴが記憶部３０１、第１読み出し制御部３０３、第２読み出し制御部３０４、及びデータ出力部３０５に供給される。具体的には、記憶部３０１のＮＡＮＤ２０６の第２入力端子にローレベルの信号が供給され、ＮＡＮＤ２０６は、ＮＡＮＤ２０６の第１入力端子に入力される信号の電位によらずにハイレベルの電位を出力する。また、第１読み出し制御部３０３及び第２読み出し制御部３０４はノンアクティブとなる。また、データ出力部３０５のトランジスタ７０１とトランジスタ７０２はともに導通状態となり、配線７０５に供給される電位に応じた信号Ｑ１、信号Ｑ２として出力する。配線７０５には例えばハイレベルの電位が供給されており、信号Ｑ１、信号Ｑ２はローレベルの電位にリセットされる。
次いで、期間Ｔ９では、信号ＳＥＬの電位がローレベルからハイレベルに変化する。信号ＳＥＬの電位がローレベルからハイレベルに変化すると、選択回路１０６の出力端子への接続は、選択回路１０６の第１入力端子から選択回路１０６の第２入力端子に切り替わる。期間Ｔ９において、例えば、Ｎｏｄｅ１にハイレベルの電位が保持されている場合、トランジスタ１１２は導通状態となり、配線１２１に供給されるローレベルの電位が選択回路１０６の第２入力端子に供給される。よって、Ｎｏｄｅ２の電位はローレベルとなり、クロックドインバータ２０５の出力端子と接続されるＮｏｄｅ３の電位はハイレベルとなる。また、例えば、Ｎｏｄｅ１にローレベルの電位が保持されている場合、トランジスタ１１２は非導通状態であり、Ｎｏｄｅ２の電位はハイレベルのままである。
次いで、期間Ｔ１０では、信号ＲＥＳＥＴの電位がローレベルからハイレベルに変化する。ＮＡＮＤ２０６の第２入力端子には、ハイレベルの電位が供給されるため、ＮＡＮＤ２０６は、ＮＡＮＤ２０６の第１入力端子に供給される電位に応じた信号を論理反転させた信号を出力するようになる。例えば、Ｎｏｄｅ１にハイレベルの電位が保持されている場合、Ｎｏｄｅ２の電位はローレベルであり、Ｎｏｄｅ３の電位はハイレベルとなる。よって、ＮＡＮＤ２０６の出力端子の電位はローレベルとなり、ハイレベルに対応したデータが保持された状態となる。また、例えば、Ｎｏｄｅ１にローレベルの電位が保持されている場合、Ｎｏｄｅ２の電位はハイレベルであり、Ｎｏｄｅ３の電位はローレベルとなる。よって、ＮＡＮＤ２０６の出力端子の電位はハイレベルとなり、ローレベルに対応したデータが保持された状態となる。よって、期間Ｔ８乃至期間Ｔ１０では、記憶装置１０への電源電圧の供給が停止されたときに記憶回路１２に退避させていたデータを記憶回路１１に復帰させることができる。
上述した記憶装置１０は、半導体装置が有するレジスタやキャッシュメモリなどに用いることができる。特に、半導体装置が有するレジスタファイルに好適である。半導体装置に本実施形態に係る記憶装置１０を用いることで、電源電圧の供給停止によるデータの消失を防ぐことができる。また、マスタースレーブ型フリップフロップ回路と比較して選択回路を用いて記憶回路１１と記憶回路１２との出力を選択する本実施の形態に係る記憶装置１０の構成とすることで、データ保持特性に優れ、かつ、回路規模を縮小した半導体装置を提供することができる。
なお、図８を参照して、図３に示す記憶装置１０がレジスタに用いられるレジスタファイルを例に、その動作の説明を行ったが、ＮＡＮＤ２０６の代わりにインバータ２０４を有する図２の記憶装置１０を用いても、同様の動作を実現することは可能である。インバータ２０４を用いる場合、信号ＲＥＳＥＴに対応する信号を、データを含む信号Ｄが入力される配線に入力する。図２の構成とすることで、図３に示す記憶装置１０よりも、さらに回路規模を縮小することができる。一方、別途、信号ＲＥＳＥＴを入力する配線を用いる図３の構成とすることで、図２に示す記憶装置１０よりも、記憶装置１０の動作を速くすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
図９に、実施の形態１とは異なる構成の記憶装置の一例を示す。
記憶装置１０は、記憶回路１１と記憶回路１２と、記憶回路１３を有する。
記憶回路１１は、トランスミッションゲート２０１乃至トランスミッションゲート２０３と、クロックドインバータ２０５と、ＮＡＮＤ２０６と、選択回路１０６を有する。
記憶回路１２は、ｎチャネル型のトランジスタ１１０と、ｎチャネル型のトランジスタ１１２と、ｎチャネル型のトランジスタ９０１と、容量素子１１１を有する。トランジスタ１１０は、オフ電流が著しく小さいことが望ましい。例えば、トランジスタ１１０のチャネル領域は酸化物半導体で形成されていることが望ましい。また、例えば、トランジスタ１１２のチャネル領域はシリコンを用いて形成されていることが望ましい。なお、トランジスタ１１２のチャネル領域は酸化物半導体を用いて形成することもできる。
記憶回路１３は、ｎチャネル型のトランジスタ９０２と、ｎチャネル型のトランジスタ９０３と、ｐチャネル型のトランジスタ９０４と、容量素子９０５を有する。トランジスタ９０２は、高速動作が可能であることが望ましい。例えば、トランジスタ９０２のチャネル領域はシリコンを用いて形成されていることが望ましい。
なお、各記憶回路が上記素子を有するとして説明しているが、これらは形式的に切り分けたものである。実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。よって、例えば、記憶回路１１は、少なくともインバータ２０４と、選択回路１０６と、クロックドインバータ２０５を有する構成、または、少なくともＮＡＮＤ２０６と、選択回路１０６と、クロックドインバータ２０５を有する構成と捉えることもできる。また、例えば、記憶回路１２は、少なくともトランジスタ１１０と容量素子１１１を有する構成と捉えることもできる。また、例えば、記憶回路１３は、少なくともトランジスタ９０２と容量素子９０５を有する構成と捉えることもできる。また、例えば、記憶装置１０は、電源電圧の供給が停止されている期間において、記憶回路１２又は記憶回路１３に退避させたデータを記憶回路１１に読み出すために、少なくともトランジスタ９０４とトランジスタ１１２を有する読み出し回路を有している構成と捉えることもできる。
トランジスタ９０１のソース又はドレインの一方は、配線９０６と、トランジスタ９０３のソース又はドレインの一方と、トランジスタ９０１のゲートに接続され、トランジスタ９０１のソース又はドレインの他方は、トランジスタ１１０のソース又はドレインの一方と、トランジスタ９０３のソース又はドレインの他方に接続されている。配線９０６は、記憶装置１０に電源電圧が供給されている期間において、ハイレベルの電位を供給する。また、配線９０６は、記憶装置１０に電源電圧が供給されていない期間において、ローレベルの電位（グラウンド電位ＧＮＤ）を供給する。
トランジスタ９０２のソース又はドレインの一方は選択回路１０６の出力端子に接続され、トランジスタ９０２のソース又はドレインの他方は、トランジスタ９０３のゲートと、トランジスタ９０４のゲートと、容量素子９０５の一方の電極に接続され、トランジスタ９０２のゲートは、ＮＡＮＤ２０６の第２入力端子に接続されている。
トランジスタ９０４のソース又はドレインの一方は、選択回路１０６の第２入力端子に接続され、トランジスタ９０４のソース又はドレインの他方は、トランジスタ１１２のソース又はドレインの一方に接続されている。
容量素子９０５の他方の電極は、配線９０７に接続されている。なお、配線１２０と配線１２１と配線９０７は、接続されていてもよい。配線１２０と配線１２１と配線９０７には、ローレベルの電位Ｖ２が供給される。
記憶回路１１は、記憶装置１０に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。
記憶回路１３は、記憶装置１０に電源電圧が供給されている期間において、記憶回路１１に保持されているデータを読み込むことで、当該データを退避させる機能を有する。そして、記憶回路１３は、記憶装置１０に電源電圧が供給されていない期間において、退避させたデータを保持する機能を有する。具体的には、記憶回路１３は、少なくともトランジスタ９０２と容量素子９０５を有することで、記憶回路１１に保持されているデータに対応する電荷を容量素子９０５に保持させることができる。
記憶回路１２は、記憶装置１０に電源電圧が供給されていない期間において、記憶回路１３に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的には、記憶回路１２は、少なくともトランジスタ１１０と容量素子１１１を有することで、記憶回路１３に保持されているデータに対応する電荷を容量素子１１１に保持させることができる。
次いで、図９に示す記憶装置１０の具体的な動作の一例について説明する。
信号ＲＥＳＥＴの電位がハイレベルになると、トランジスタ９０２は導通状態となる。そして、データを含む信号Ｄを反転させた信号に対応した電位が、ＮＡＮＤ２０６の出力端子から選択回路１０６及びトランジスタ９０２を介して容量素子９０５の一方の電極に供給される。信号ＲＥＳＥＴの電位がハイレベルからローレベルに変化すると、トランジスタ９０２は非導通状態となり、容量素子９０５に記憶回路１１に保持されているデータに対応したデータを保持させることができる。
トランジスタ１１０のゲートに信号ＯＳ＿Ｇとしてハイレベルの電位が供給されるとトランジスタ１１０は導通状態となる。配線９０６には、記憶装置１０に電源電圧が供給されている期間において、ハイレベルの電位Ｖ１が供給され、記憶装置１０に電源電圧が供給されていない期間において、ローレベルの電位Ｖ２が供給される。記憶装置１０に電源電圧が供給されている期間において、配線９０６に供給されるハイレベルの電位が、ダイオード接続されたトランジスタ９０１のソース及びドレイン間を介してＮｏｄｅ１に供給される。Ｎｏｄｅ１の電位がハイレベルであるとき、トランジスタ１１２は導通状態となる。
記憶回路１３の容量素子９０５がローレベルの電位を保持している場合、トランジスタ９０４は導通状態となり、配線１２１に供給されるローレベルの電位がトランジスタ１１２及び９０４を介して選択回路１０６の第２入力端子に入力される。信号ＳＥＬの電位がローレベルからハイレベルに変化することで、選択回路１０６の第２入力端子に供給されるローレベルの電位が選択回路１０６の出力端子から出力される。その後、信号ＲＥＳＥＴの電位がローレベルからハイレベルに変化することでＮＡＮＤ２０６の出力端子の電位はローレベルとなる。その後、信号ＳＥＬの電位がハイレベルからローレベルに変化することで、記憶回路１１はデータが保持された状態となる。よって、記憶回路１１に、記憶回路１３に退避させていたデータを読み出すことができる。
記憶回路１３の容量素子９０５がハイレベルの電位を保持している場合、トランジスタ９０４は非導通状態となる。信号ＲＥＳＥＴの電位がローレベルであり、信号ＳＥＬの電位がローレベルのとき（図８の期間Ｔ８に対応）、ＮＡＮＤ２０６の出力端子の電位と選択回路１０６の出力端子の電位はハイレベルとなる。また、ＮＡＮＤ２０６の第１入力端子の電位はローレベルとなる。信号ＳＥＬの電位がローレベルからハイレベルに変化すると、選択回路１０６の出力端子は、選択回路１０６の第２入力端子と導通状態となる。トランジスタ９０４は非導通状態であるので、選択回路１０６の出力端子の電位はハイレベルのままとなる。その後、信号ＲＥＳＥＴの電位がローレベルからハイレベルに変化する。ＮＡＮＤ２０６の第１入力端子にはローレベルの電位が供給されているのであるから、ＮＡＮＤ２０６の出力端子の電位はハイレベルのままとなる。次いで、信号ＳＥＬの電位がハイレベルからローレベルに変化することで、選択回路１０６の第１入力端子と選択回路１０６の出力端子が導通状態となり、記憶回路１１はデータが保持された状態となる。よって、記憶回路１１に、記憶回路１３に退避させていたデータを読み出すことができる。
記憶回路１２は、Ｎｏｄｅ１にハイレベルの電位が供給された状態で、信号ＯＳ＿Ｇの電位がハイレベルからローレベルに変化することで、Ｎｏｄｅ１にはハイレベルの電位が保持されている。その後、配線９０６の電位がハイレベルからローレベルに変化することでトランジスタ９０１は非導通状態となる。このとき、トランジスタ９０３のゲートに保持されている電位に応じてトランジスタ９０３は導通状態又は非導通状態となる。トランジスタ９０３が導通状態である場合に、トランジスタ１１０は導通状態となることでＮｏｄｅ１に保持されたハイレベルの電位に応じた電流はトランジスタ１１０及びトランジスタ９０３を介して配線９０６に流れ、Ｎｏｄｅ１の電位はローレベルとなる。一方、トランジスタ９０３のゲートの電位がローレベルである場合、トランジスタ９０３は非導通状態となり、トランジスタ１１０の導通状態及び非導通状態に関わらず、Ｎｏｄｅ１の電位はハイレベルのままとなる。よって、記憶回路１２には、記憶回路１３のデータに対応したデータが保持されることとなる。
図９に示した記憶装置１０では、容量素子１１１又はトランジスタ１１２のゲート容量によって保持された電位にしたがって、トランジスタ１１２の動作状態（導通状態または非導通状態）が選択され、その動作状態によって記憶回路１２から記憶回路１１にデータが読み出される。そのため、容量素子１１１又はトランジスタ１１２のゲート容量に保持された電位が多少変動していても元のデータを正確に読み出すことが可能である。
本発明の一態様では、トランジスタ１１０のオフ電流が小さいことで、容量素子１１１からリークする電荷の量を小さく抑えることができるので記憶回路１２においてデータが保持される期間を長く確保することができる。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル形成領域を有するトランジスタは、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有するトランジスタよりもオフ電流が著しく小さいため、トランジスタ１１０に用いるのに適している。
特に、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
また、記憶回路１２が有する容量素子１１１は、記憶回路１３が有する容量素子９０５に比べて、その容量値は大きいことが望ましい。
記憶回路１２が有する容量素子１１１の容量値を、記憶回路１３が有する容量素子９０５の容量値よりも大きくすることで、記憶装置１０に電源電圧が供給されていない期間において、記憶回路１２は記憶回路１３よりも、退避させたデータを長く保持することができる。
また、容量素子９０５は容量素子１１１と比較してその容量値が小さいため、記憶回路１３からの読み出し時間を短くすることができる。トランジスタ９０２はチャネル領域をシリコンに設けたトランジスタとすることにより、トランジスタのオンオフの動作を速いものとすることができる。なお、トランジスタ９０２は、シリコンを有するトランジスタとすることでリーク電流が生じうるが、短時間の電源電圧の供給の停止であれば、記憶回路１３で保持されるデータに特に問題は生じない。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の半導体装置の一形態に相当するＣＰＵの、具体的な一形態について説明する。
図１０にＣＰＵの構成をブロック図で一例として示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
ＣＰＵ６００は、制御装置６０１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）６０２と、データキャッシュ６０３と、命令キャッシュ６０４と、プログラムカウンタ６０５と、命令レジスタ６０６と、主記憶装置６０７と、レジスタファイル６０８とを有する。
制御装置６０１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ６０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。
データキャッシュ６０３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。
命令キャッシュ６０４は、制御装置６０１に送られる命令（プログラム）のうち、使用頻度の高い命令を一時的に記憶しておく緩衝記憶装置である。
プログラムカウンタ６０５は、次に実行する命令のアドレスを記憶するレジスタである。
命令レジスタ６０６は、次に実行する命令を記憶するレジスタである。
主記憶装置６０７には、ＡＬＵ６０２における演算処理に用いられるデータや、制御装置６０１において実行される命令が記憶されている。
レジスタファイル６０８は、複数のレジスタを有しており、主記憶装置６０７から読み出されたデータ、ＡＬＵ６０２の演算処理の途中で得られたデータ、或いはＡＬＵ６０２の演算処理の結果得られたデータ、などを記憶することができる。
レジスタファイル６０８に本明細書で開示する記憶装置を用いることができる。なお、適用可能であれば、本明細書で開示する記憶装置をレジスタファイル６０８以外のレジスタやキャッシュなどに用いることもできる。
次いで、ＣＰＵ６００の動作について説明する。
制御装置６０１は、プログラムカウンタ６０５に記憶されている、次に実行する命令のアドレスに従い、命令キャッシュ６０４の対応するアドレスから命令を読み出し、命令レジスタ６０６に上記命令を記憶させる。命令キャッシュ６０４の対応するアドレスに、該当する命令が記憶されていない場合は、主記憶装置６０７の対応するアドレスにアクセスし、主記憶装置６０７から命令を読み出し、命令レジスタ６０６に記憶させる。この場合、上記命令を命令キャッシュ６０４にも記憶させておく。
制御装置６０１は、命令レジスタ６０６に記憶されている命令をデコードし、命令を実行する。具体的には、上記命令に従ってＡＬＵ６０２の動作を制御するための各種信号を生成する。
実行すべき命令が演算命令の場合は、レジスタファイル６０８に記憶されているデータを用いてＡＬＵ６０２に演算処理を行わせ、その演算処理の結果をレジスタファイル６０８に格納する。
実行すべき命令がロード命令の場合は、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中にあるか否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ６０３の対応するアドレスからレジスタファイル６０８にコピーする。該当するデータがない場合は、上記データを主記憶装置６０７の対応するアドレスからデータキャッシュ６０３の対応するアドレスにコピーした後、データキャッシュ６０３の対応するアドレスからレジスタファイル６０８に上記データをコピーする。なお、該当するデータがない場合は、上述のように低速な主記憶装置６０７にアクセスする必要があるため、データキャッシュ６０３などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しかし、上記データのコピーに加えて、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、主記憶装置６０７における当該データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高速に行うことができる。
実行すべき命令がストア命令の場合は、レジスタファイル６０８のデータを、データキャッシュ６０３の対応するアドレスに記憶させる。このとき、制御装置６０１は、まずデータキャッシュ６０３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ６０３中に格納できるか否かを確認する。格納できる場合は、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。格納できない場合は、データキャッシュ６０３の一部領域に新たに対応するアドレスを割り振り、上記データをレジスタファイル６０８からデータキャッシュ６０３の対応するアドレスにコピーする。なお、データキャッシュ６０３にデータをコピーしたら直ちに、主記憶装置６０７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャッシュ６０３にコピーした後、それらのデータをまとめて主記憶装置６０７にコピーする構成も可能である。
そして、制御装置６０１は、命令の実行が終了すると、プログラムカウンタ６０５に再度アクセスし、命令レジスタ６０６から読み出した命令をデコード、実行するという上記動作を繰り返す。
本実施の形態では、レジスタファイル６０８として、実施の形態１及び実施の形態２で説明した記憶装置を用いることで、素子数を抑制し、レイアウト面積が縮小された半導体装置を得ることができる。また、低消費電力の半導体装置を得ることができる。また、記憶装置内に不揮発性の記憶回路を用いることで、レジスタファイル内のデータの消失を防ぐことができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
実施の形態１乃至３のトランジスタのチャネルに適用できる酸化物半導体について説明する。
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
（実施の形態５）
実施の形態１乃至４に示した記憶装置又は半導体装置の一例について説明する。図１１に、図１乃至３、図９に示した記憶装置１０が有する、トランジスタ１１０、トランジスタ１１２、及び容量素子１１１の断面構造を、一例として示す。
トランジスタ１１０のチャネルは酸化物半導体層を有している。トランジスタ１１０、容量素子１１１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１１２上に形成されている場合を例示している。
なお、トランジスタ１１２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１１２は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１１０はトランジスタ１１２上に積層されていなくとも良く、トランジスタ１１０とトランジスタ１１２とは、同一の層に形成されていても良い。
薄膜のシリコンを用いてトランジスタ１１２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザー光を照射して結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ１１２が形成される半導体基板１４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１１では、ｐ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ１１２は、素子分離用絶縁膜１４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜１４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
具体的に、トランジスタ１１２は、半導体基板１４００に形成された、ソース領域またはドレイン領域として機能する不純物領域１４０２及び不純物領域１４０３と、ゲート電極１４０４と、半導体基板１４００とゲート電極１４０４の間に設けられたゲート絶縁膜１４０５とを有する。ゲート電極１４０４は、ゲート絶縁膜１４０５を間に挟んで、不純物領域１４０２と不純物領域１４０３の間に形成されるチャネル形成領域と重なる。
トランジスタ１１２上には、絶縁膜１４０９が設けられている。絶縁膜１４０９には開口部が形成されている。そして、上記開口部には、不純物領域１４０２、不純物領域１４０３にそれぞれ接する配線１４１０、配線１４１１と、ゲート電極１４０４に電気的に接続されている配線１４１２とが、形成されている。なお、配線１４１０乃至配線１４１２はプラグともいう。
そして、配線１４１０は、絶縁膜１４０９上に形成された配線１４１５に電気的に接続されており、配線１４１１は、絶縁膜１４０９上に形成された配線１４１６に電気的に接続されており、配線１４１２は、絶縁膜１４０９上に形成された配線１４１７に電気的に接続されている。
配線１４１５乃至配線１４１７上には、絶縁膜１４２０及び絶縁膜１４４０が順に積層するように形成されている。絶縁膜１４２０及び絶縁膜１４４０には開口部が形成されており、上記開口部に、配線１４１７に電気的に接続された配線１４２１が形成されている。トランジスタ１１０のソース電極又はドレイン電極の一方は、配線１４２１、配線１４１７及び配線１４１２を介してトランジスタ１１２のゲート電極１４０４に電気的に接続されている。
そして、図１１では、絶縁膜１４４０上にトランジスタ１１０及び容量素子１１１が形成されている。
トランジスタ１１０は、絶縁膜１４４０上に、酸化物半導体を含む半導体膜１４３０と、半導体膜１４３０上の、ソース電極またはドレイン電極として機能する導電膜１４３２及び導電膜１４３３と、半導体膜１４３０、導電膜１４３２及び導電膜１４３３上のゲート絶縁膜１４３１と、ゲート絶縁膜１４３１上に位置し、導電膜１４３２と導電膜１４３３の間において半導体膜１４３０と重なっているゲート電極１４３４と、を有する。なお、導電膜１４３３は、配線１４２１に電気的に接続されている。
また、ゲート絶縁膜１４３１上において導電膜１４３３と重なる位置に、導電膜１４３５が設けられている。ゲート絶縁膜１４３１を間に挟んで導電膜１４３３及び導電膜１４３５が重なっている部分が、容量素子１１１として機能する。
なお、図１１では、容量素子１１１がトランジスタ１１０と共に絶縁膜１４４０の上に設けられている場合を例示しているが、容量素子１１１は、トランジスタ１１２と共に、絶縁膜１４４０の下に設けられていても良い。
そして、トランジスタ１１０、容量素子１１１上に、絶縁膜１４４１及び絶縁膜１４４２が順に積層するように設けられている。絶縁膜１４４１及び絶縁膜１４４２には開口部が設けられており、上記開口部においてゲート電極１４３４に接する導電膜１４４３が、絶縁膜１４４２上に設けられている。
なお、図１１において、トランジスタ１１０は、ゲート電極１４３４を半導体膜１４３０の片側において少なくとも有していれば良いが、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１１０が、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ大きさの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１１０のしきい値電圧を制御することができる。
また、図１１では、トランジスタ１１０が、一のゲート電極１４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１１０は、電気的に接続された複数のゲート電極を有することで、一の半導体膜１４３０にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、半導体膜１４３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜１４３０が、３層に積層されて構成されている場合のトランジスタ１１１０Ａの構成例を、図１２（Ａ）に示す。
図１２（Ａ）に示すトランジスタ１１１０Ａは、絶縁膜８２０などの上に設けられた半導体膜１４３０と、半導体膜１４３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜１４３０と重畳するように設けられたゲート電極８３４と、を有する。
そして、トランジスタ１１１０Ａでは、半導体膜１４３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。
そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
なお酸化物半導体層８３０ｃは、図１２（Ｂ）に示すように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１３に示す。
図１３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１３（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１３（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１３（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１３（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
図１３（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
図１３（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１０ 記憶装置
１１ 記憶回路
１２ 記憶回路
１３ 記憶回路
１０１ スイッチ
１０２ スイッチ
１０３ スイッチ
１０４ 論理素子
１０５ 論理素子
１０６ 選択回路
１１０ トランジスタ
１１１ 容量素子
１１２ トランジスタ
１２０ 配線
１２１ 配線
２０１ トランスミッションゲート
２０２ トランスミッションゲート
２０３ トランスミッションゲート
２０４ インバータ
２０５ クロックドインバータ
２０６ ＮＡＮＤ
３００ レジスタファイル
３０１ 記憶部
３０２ 書き込み制御部
３０３ 読み出し制御部
３０４ 読み出し制御部
３０５ データ出力部
５００ 論理回路
５０１ 論理回路
５０２ 論理回路
５０３ 論理回路
５０４ 論理回路
５０５ 論理回路
６００ ＣＰＵ
６０１ 制御装置
６０２ ＡＬＵ
６０３ データキャッシュ
６０４ 命令キャッシュ
６０５ プログラムカウンタ
６０６ 命令レジスタ
６０７ 主記憶装置
６０８ レジスタファイル
７０１ トランジスタ
７０２ トランジスタ
７０３ インバータ
７０４ インバータ
７０５ 配線
８２０ 絶縁膜
８３２ 導電膜
８３３ 導電膜
８３１ ゲート絶縁膜
８３４ ゲート電極
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
９０１ トランジスタ
９０２ トランジスタ
９０３ トランジスタ
９０４ トランジスタ
９０５ 容量素子
９０６ 配線
９０７ 配線
１１１０Ａ トランジスタ
１４００ 半導体基板
１４０１ 素子分離用絶縁膜
１４０２ 不純物領域
１４０３ 不純物領域
１４０４ ゲート電極
１４０５ ゲート絶縁膜
１４０９ 絶縁膜
１４１０ 配線
１４１１ 配線
１４１２ 配線
１４１５ 配線
１４１６ 配線
１４１７ 配線
１４２０ 絶縁膜
１４２１ 配線
１４３０ 半導体膜
１４３１ ゲート絶縁膜
１４３２ 導電膜
１４３３ 導電膜
１４３４ ゲート電極
１４３５ 導電膜
１４４０ 絶縁膜
１４４１ 絶縁膜
１４４２ 絶縁膜
１４４３ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロフォン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

  1. 第１及び第２の論理素子と、第１乃至第３のスイッチと、選択回路と、記憶回路と、を有し、
    前記第１の論理素子の出力端子は、前記第１のスイッチの一方の端子と、前記第２の論理素子の入力端子と、前記記憶回路の第１の端子に電気的に接続され、
    前記選択回路は、第１の入力端子が前記第２の論理素子の出力端子に電気的に接続され、第２の入力端子が、前記記憶回路の第２の端子に電気的に接続され、出力端子が、前記第２のスイッチの一方の端子と、前記第３のスイッチの一方の端子と、前記第２の論理素子の入力端子に電気的に接続され、
    前記第１の論理素子は、論理反転することができる機能を有し、
    前記第２の論理素子は、論理反転することができる機能を有し、
    前記記憶回路は、チャネル形成領域が酸化物半導体膜に設けられる第１のトランジスタと、前記第１のトランジスタを介して電位が供給される容量素子と、を有することを特徴とする記憶装置。
  2. 請求項１において、前記記憶回路は、前記第１のトランジスタと、第２のトランジスタと、前記容量素子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２の論理素子の入力端子に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の一方の電極と、前記第２のトランジスタのゲートに電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記選択回路の第２の入力端子に電気的に接続されていることを特徴とする記憶装置。
  3. 請求項１または請求項２において、
    前記第１の論理素子は、クロックドインバータであり、
    前記第２の論理素子は、第２の入力端子に信号が入力される機能を有するＮＡＮＤであることを特徴とする記憶装置。
  4. 請求項１乃至３のいずれか一において、前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含むことを特徴とする記憶装置。
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