JP2014207667A5 - 半導体装置 - Google Patents

Claims (4)

1. 第１の論理素子と、第２の論理素子と、第１乃至第３のスイッチと、選択回路と、記憶回路と、を有し、
   前記第１の論理素子の入力端子は、前記第１のスイッチの一方の端子と電気的に接続され、
   前記第１の論理素子の入力端子は、前記第２の論理素子の出力端子と電気的に接続され、
   前記第１の論理素子の入力端子は、前記記憶回路の第１の端子と電気的に接続され、
   前記選択回路の第１の入力端子は、前記第１の論理素子の出力端子と電気的に接続され、
   前記選択回路の第２の入力端子は、前記記憶回路の第２の端子と電気的に接続され、
   前記選択回路の出力端子は、前記第２のスイッチの一方の端子と電気的に接続され、
   前記選択回路の出力端子は、前記第３のスイッチの一方の端子と電気的に接続され、
   前記選択回路の出力端子は、前記第２の論理素子の入力端子と電気的に接続され、
   前記第１の論理素子は、論理反転することができる機能を有し、
   前記第２の論理素子は、論理反転することができる機能を有し、
   前記記憶回路は、チャネル形成領域が酸化物半導体膜を有する第１のトランジスタと、前記第１のトランジスタを介して電位が供給される容量素子と、を有することを特徴とする半導体装置。
2. 請求項１において、
   前記記憶回路は、前記第１のトランジスタと、第２のトランジスタと、前記容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第２の論理素子の出力端子に電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の一方の電極と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記選択回路の第２の入力端子と電気的に接続されていることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１の論理素子は、第２の入力端子に信号が入力される機能を有するＮＡＮＤであり、
   前記第２の論理素子は、クロックドインバータであることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含むことを特徴とする半導体装置。