JP2014209714A5 - 半導体装置 - Google Patents

Claims (3)

1. 第１の記憶回路と、第２の記憶回路と、第３の記憶回路と、読み出し回路と、を有し、
   前記第２の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
   前記第３の記憶回路は、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
   前記読み出し回路は、第５のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の記憶回路と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第２の容量素子と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記第１の記憶回路と電気的に接続され、
   前記第４のトランジスタは、チャネルが酸化物半導体に形成されることを特徴とする半導体装置。
2. 記憶回路と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記記憶回路と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第２の容量素子と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
   前記第５のトランジスタのソース又はドレインの一方は、前記記憶回路と電気的に接続され、
   前記第４のトランジスタは、チャネルが酸化物半導体に形成されることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第１の容量素子の容量値は、前記第２の容量素子の容量値よりも小さいことを特徴とする半導体装置。