JP2015207760A5 - 半導体装置 - Google Patents

Claims (4)

1. ＳＲＡＭと、
   データ記憶部と、を有する半導体装置であって、
   前記ＳＲＡＭは、第１のトランジスタと、配線と、を有し、
   前記第１のトランジスタは、シリコンをチャネル形成領域に有し、
   前記配線は、前記第１のトランジスタに電気的に接続され、
   前記データ記憶部は、第２のトランジスタと、容量素子と、を有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインに電気的に接続され、
   前記容量素子は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第１のトランジスタのソース又はドレインと、前記配線とは、互いに重なる領域を有し、
   前記配線と、前記第２のトランジスタのソース又はドレインとは、互いに重なる領域を有し、
   前記第２のトランジスタのソース又はドレインと、前記容量素子の電極とは、互いに重なる領域を有することを特徴とする半導体装置。
2. ＳＲＡＭと、
   データ記憶部と、を有する半導体装置であって、
   前記ＳＲＡＭは、第１のトランジスタと、配線と、を有し、
   前記第１のトランジスタは、シリコンをチャネル形成領域に有し、
   前記配線は、前記第１のトランジスタに電気的に接続され、
   前記データ記憶部は、第２のトランジスタと、第３のトランジスタと、容量素子と、を有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有し、
   前記第３のトランジスタは、シリコンをチャネル形成領域に有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインに電気的に接続され、
   前記容量素子は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続され、
   前記第３のトランジスタのソース又はドレインは、前記第１のトランジスタのソース又はドレインに電気的に接続され、
   前記第１のトランジスタのソース又はドレインと、前記配線とは、互いに重なる領域を有し、
   前記配線と、前記第２のトランジスタのソース又はドレインとは、互いに重なる領域を有し、
   前記第２のトランジスタのソース又はドレインと、前記容量素子の電極とは、互いに重なる領域を有することを特徴とする半導体装置。
3. 請求項２において、
   前記第３のトランジスタは、インバータを構成するｎチャネル型トランジスタ又はｐチャネル型トランジスタであることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記ＳＲＡＭは、マルチポートであることを特徴とする半導体装置。