WO2024038676A1 - 記憶装置 - Google Patents

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WO2024038676A1
WO2024038676A1 PCT/JP2023/023217 JP2023023217W WO2024038676A1 WO 2024038676 A1 WO2024038676 A1 WO 2024038676A1 JP 2023023217 W JP2023023217 W JP 2023023217W WO 2024038676 A1 WO2024038676 A1 WO 2024038676A1
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transistor
storage node
store
volatile storage
line
Prior art date
Application number
PCT/JP2023/023217
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English (en)
French (fr)
Inventor
健太 鈴木
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

Definitions

  • the present technology relates to a storage device. Specifically, the present technology relates to a storage device in which a nonvolatile storage section is provided in a volatile storage section.
  • NV (Non Volatile) SRAM is an SRAM (Static Random Access Memory) that does not lose data even if a power abnormality or power outage occurs.
  • SRAM Static Random Access Memory
  • a technology has been proposed in which an N-channel transistor and a variable resistance element are inserted in series between an SRAM node and a bit line (see, for example, Patent Document 1).
  • an N-channel transistor and a variable resistance element are inserted in series with the bit line of the SRAM. Therefore, when data is stored in the variable resistance element, a current flows to the variable resistance element via the transistor of the SRAM, which may lead to an increase in the size of the transistor of the SRAM.
  • This technology was created in view of this situation, and its purpose is to enable data held in the volatile memory to be stored in variable resistance elements without intervening transistors in the volatile memory. shall be.
  • the present technology has been developed to solve the above-mentioned problems, and its first aspect is that a volatile storage node that holds data in a complementary manner and a connection between the volatile storage node and a bit line.
  • a volatile storage section including an access transistor connected to the storage line, a nonvolatile storage node that holds the data in a complementary manner, and a first switch connected between the nonvolatile storage node and the store line; , and a nonvolatile storage unit provided with a second switch connected between the nonvolatile storage node and the volatile storage node.
  • the first switch includes a store transistor that stores data held in the volatile storage node to the nonvolatile storage node via the store line
  • the second switch includes , a restore transistor may be provided for restoring data held in the non-volatile storage node to the volatile storage node.
  • the volatile storage section may be an SRAM (Static Random Access Memory), and the nonvolatile storage section may be a resistance change memory. This brings about the effect that a nonvolatile memory function is added to the SRAM.
  • SRAM Static Random Access Memory
  • the volatile storage section includes a flip-flop provided with the volatile storage node, and the nonvolatile storage section includes a resistance change element whose resistance changes based on voltage application.
  • one end of the store transistor and one end of the restore transistor may be connected to one end of the variable resistance element.
  • the flip-flop includes a pair of inverters whose outputs are connected to each other, and a connection point between the output and the input of the pair of inverters is used as the volatile storage node.
  • a connection point between the variable resistance element, the store transistor, and the restore transistor may be used as the nonvolatile storage node.
  • the data held in the volatile storage node may be stored in the nonvolatile storage node via the store line and the store transistor in sequence. This brings about the effect that data held in the volatile storage node is stored in the nonvolatile storage node without intervening bit lines.
  • the data held in the nonvolatile storage node may be restored to the volatile storage node via the restore transistor. This brings about the effect that data held in the nonvolatile storage node is restored to the volatile storage node without intervening bit lines and store lines.
  • a word line that opens and closes the access transistor may further include a non-volatile control line. This brings about the effect that the volatile storage node and the nonvolatile storage node are separated during a store, and the volatile storage node and the nonvolatile storage node are connected during a restore.
  • a sense amplifier detects data read from the volatile storage section, and a potential of the store line and a potential of the NV control line are determined based on the data detected by the sense amplifier.
  • the storage device may further include an NV control unit that controls and stores the data held in the volatile storage node in the nonvolatile storage node via the store transistor. This brings about the effect that data held in the volatile storage section is stored in the nonvolatile storage section while the volatile storage node and the nonvolatile storage node are separated.
  • the NV control unit when storing the data held in the volatile storage node in the nonvolatile storage node, controls the storage line according to the data detected by the sense amplifier.
  • the potentials may be set complementary and the potential of the control line may be transitioned between a high level and a low level. This brings about the effect that data is stored in the nonvolatile storage node in a complementary manner to each other based on the currents flowing in the resistance change elements in mutually opposite directions.
  • the NV control section may drive the nonvolatile storage section based on a voltage higher than a driving voltage of the volatile storage section. This brings about the effect that it is possible to support high voltage driving of the nonvolatile storage part while supporting low voltage driving of the volatile storage part.
  • the inverter may further include a power gating transistor that performs power gating of the inverter. This brings about the effect that data held in the nonvolatile storage node is restored to the volatile storage node.
  • the driving force of the store transistor may be greater than the driving force of a transistor used in the inverter, the driving force of the access transistor, and the driving force of the restore transistor. This brings about the effect that a nonvolatile storage function is added to the volatile storage section without increasing the size of the volatile storage section.
  • a memory cell may be provided in which the volatile storage section and the nonvolatile storage section are provided, and the memory cells may be arranged in a matrix in a row direction and a column direction. This brings about the effect that a non-volatile memory function is added to each memory cell provided with a volatile memory section.
  • the word line, the restore select line, and the store select line are each extended along the row direction, and the bit line, the store line, and the NV control line are each extended in the column. It may be stretched along the direction. This brings about the effect that memory cells to be read, written, stored, and restored are selected based on the address specifying the memory cell.
  • the volatile storage section may be a dual port SRAM. This brings about the effect that in a memory cell to which a nonvolatile storage function is added, it is possible to read or write two SRAMs in parallel in one cycle without changing the configuration of the dual port SRAM.
  • the volatile storage section may be a 2-port SRAM. This brings about the effect that in a memory cell with a nonvolatile storage function, it is possible to read and write to the SRAM in one cycle without changing the configuration of the 2-port SRAM.
  • the device may further include a peripheral restore circuit that reads data held in the nonvolatile storage node to the outside of the volatile storage section. This brings about the effect that the data held in the non-volatile storage section can be read without intervening the volatile storage section.
  • the data held in the nonvolatile storage node may be restored to the peripheral restore circuit via the store transistor and the store line sequentially. This brings about the effect that the data held in the non-volatile storage section is restored to the peripheral restore circuit without intervening the volatile storage section.
  • FIG. 3 is a diagram illustrating a configuration example of a memory cell and a peripheral circuit of the memory device according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a configuration example of a cell array of the memory device according to the first embodiment.
  • FIG. 3 is a diagram showing an example of voltage waveforms at various parts of a memory cell during a read operation according to the first embodiment.
  • FIG. 3 is a diagram showing an example of voltage waveforms at various parts of a memory cell during a write operation according to the first embodiment.
  • FIG. 3 is a diagram showing an example of voltage waveforms at various parts of a memory cell during a store operation according to the first embodiment.
  • FIG. 1 is a diagram illustrating a configuration example of a memory cell and a peripheral circuit of the memory device according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a configuration example of a cell array of the memory device according to the first embodiment.
  • FIG. 3 is a diagram showing an example of voltage waveform
  • FIG. 3 is a diagram showing an example of voltage waveforms at various parts of a memory cell during a restore operation according to the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of a memory cell according to a comparative example.
  • FIG. 3 is a diagram illustrating the size of a memory cell according to a first embodiment in comparison with a comparative example.
  • FIG. 3 is a cross-sectional view showing an example of the wiring layout of the memory cell array according to the first embodiment.
  • FIG. 1 is a block diagram showing the overall configuration of a storage device according to a first embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of a memory cell of a memory device according to a second embodiment.
  • FIG. 7 is a diagram illustrating a configuration example of a memory cell of a memory device according to a third embodiment.
  • FIG. 7 is a diagram showing an example of the configuration of a memory cell of a memory device according to a fourth embodiment.
  • FIG. 7 is a diagram showing an example of the configuration of a memory cell of a memory device according to a fifth embodiment.
  • FIG. 7 is a block diagram showing an example of the configuration of a cell array of a memory device according to a fifth embodiment.
  • FIG. 7 is a diagram showing an example of the configuration of a memory cell of a memory device according to a sixth embodiment.
  • FIG. 12 is a diagram showing an example of voltage waveforms at various parts of a memory cell during a peripheral restore operation according to a sixth embodiment.
  • FIG. 11 is a diagram showing an example of a configuration of a memory cell and peripheral circuit of a storage device according to a seventh embodiment.
  • First Embodiment A store transistor that stores data held in a volatile storage node to a nonvolatile storage node, and a restore transistor that restores data stored in the nonvolatile storage node to a volatile storage node
  • Example provided in a cell 2.
  • Second embodiment (example where dual port SRAM is provided in memory cells) 3.
  • Third embodiment (example in which a 2-port SRAM is provided in a memory cell) 4.
  • Fourth embodiment (example with footer type power gating configuration) 5.
  • Fifth embodiment (example where a power gating transistor is shared by multiple memory cells) 6.
  • Sixth embodiment (example of reading data held in a non-volatile storage unit to the outside) 7.
  • Seventh embodiment (example of driving a non-volatile memory section with a voltage higher than the voltage that drives a volatile memory section)
  • FIG. 1 is a diagram showing a configuration example of a memory cell and a peripheral circuit of a storage device according to a first embodiment.
  • a memory device 100 includes a memory cell 101 and a column processing section 102.
  • the memory cells 101 can be arranged in a matrix in the row and column directions.
  • the memory cell 101 includes a volatile storage section that holds data in a volatile manner and a nonvolatile storage section that holds data in a nonvolatile manner. At this time, the nonvolatile storage section can nonvolatilely hold the data that is volatilely held in the volatile storage section. Further, the nonvolatile storage section can write back data held in the nonvolatile storage section to the volatile storage section.
  • volatile means that power is required to hold data.
  • non-volatile means that no power is required to hold data.
  • writing data to the volatile storage section is referred to as write, and reading data from the volatile storage section is referred to as read.
  • the process of causing data held in the volatile storage unit to be held in the nonvolatile storage unit is called store, and the process of writing data held in the nonvolatile storage unit back to the volatile storage unit is called restore.
  • the memory cell 101 includes an SRAM 111 and a variable resistance memory 131.
  • SRAM 111 includes a flip-flop 121 and access transistors 133 and 143.
  • Flip-flop 121 includes inverters 113 and 123.
  • the SRAM 111 includes volatile storage nodes N and NB that hold data in a complementary manner. Each volatile storage node N and NB holds data in a volatile manner. Note that complementary here means that when data '0' is held in volatile storage node N, data '1' is held in volatile storage node NB, and data '1' is held in volatile storage node N. is held, it means that data '0' is held in the volatile storage node NB.
  • Each inverter 113 and 123 can be configured with a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • CMOS Complementary Metal Oxide Semiconductor
  • each inverter 113 and 123 may be configured by connecting a PMOS transistor and an NMOS transistor in series.
  • the input of the inverter 113 is connected to the output of the inverter 123, and the input of the inverter 123 is connected to the output of the inverter 113.
  • a volatile storage node N can be provided at the connection point between the input of inverter 113 and the output of inverter 123
  • a volatile storage node NB can be provided at the connection point between the input of inverter 123 and the output of inverter 113.
  • An access transistor 133 is connected between volatile storage node N and bit line BL[X].
  • Access transistor 143 is connected between volatile storage node NB and bit line BLB[X]. Opening and closing of each access transistor 133 and 143 is controlled via word line WL[Y].
  • Each access transistor 133 and 143 may be an NMOS transistor. At this time, word line WL[Y] can be connected to the gates of each access transistor 133 and 143.
  • the power gating transistor 141 performs power gating of each inverter 113 and 123. At this time, power gating transistor 141 can extract the charges accumulated in each volatile storage node N and NB to the power supply potential. Opening and closing of the power gating transistor 141 is controlled via the power gating line PG[Y]. Power gating transistor 141 may be a PMOS transistor. At this time, the power gating line PG[Y] can be connected to the gate of the power gating transistor 141.
  • the resistance change type memory 131 includes nonvolatile storage nodes M and MB that hold data in a complementary manner. Each nonvolatile storage node M and MB holds data in a nonvolatile manner. Note that complementary here means that when data '0' is held in nonvolatile storage node M, data '1' is held in nonvolatile storage node MB, and data '1' is held in nonvolatile storage node M. is held, it means that data '0' is held in the nonvolatile storage node MB.
  • variable resistance memory 131 includes variable resistance elements 135 and 145, store transistors 115 and 125, and restore transistors 114 and 124.
  • Each resistance change element 135 and 145 changes its resistance based on voltage application, and maintains its resistance state even if voltage application is interrupted. At this time, the low resistance state of each resistance change element 135 and 145 can be made to correspond to data '0', and the high resistance state of each resistance change element 135 and 145 can be made to correspond to data '1'.
  • the resistance change element 135 is connected between the nonvolatile storage node M and the NV control line CTL[X].
  • Resistance change element 145 is connected between nonvolatile storage node MB and NV control line CTL[X].
  • Each store transistor 115 and 125 stores the data held in each volatile storage node N and NB to each nonvolatile storage node M and MB via store lines SL[X] and SLB[X], respectively.
  • Store transistor 115 is connected between nonvolatile storage node M and store line SL[X].
  • Store transistor 125 is connected between nonvolatile storage node MB and store line SLB[X]. Opening and closing of each store transistor 115 and 125 is controlled via store select line ST[Y].
  • Each store transistor 115 and 125 may be an NMOS transistor. At this time, store select line ST[Y] can be connected to the gates of each store transistors 115 and 125.
  • Each restore transistor 114 and 124 restores the data held in each nonvolatile storage node M and MB to each volatile storage node N and NB.
  • Restore transistor 114 is connected between volatile storage node N and nonvolatile storage node M.
  • Restore transistor 124 is connected between volatile storage node NB and nonvolatile storage node MB. Opening and closing of each restore transistor 114 and 124 is controlled via restore select line SR[Y].
  • Each restore transistor 114 and 124 may be an NMOS transistor. At this time, restore select line SR[Y] can be connected to the gates of each restore transistor 114 and 124.
  • each store transistor 115 and 125 may be greater than the driving power of each transistor of each inverter 113 and 123, each access transistor 133 and 143, and each restore transistor 114 and 124. At this time, the driving force of each store transistor 115 and 125 can be set based on the current required to change the state of each resistance change element 135 and 145.
  • the resistance change memory 131 may be MRAM (Magnetoresistive Random Access Memory), PRAM (Phase change Random Access Memory), or ReRAM (Resistance Random Access Memory).
  • MRAM Magneticoresistive Random Access Memory
  • PRAM Phase change Random Access Memory
  • ReRAM Resistance Random Access Memory
  • the column processing unit 102 can be arranged for each column.
  • the column processing section 102 includes an NV (Non Volatile) control section 112, a precharge circuit 122, a write driver 132, and a sense amplifier 142.
  • NV Non Volatile
  • the NV control unit 112 controls the store and restore of the variable resistance memory 131 based on the store control signal SP and the NV control signal CTRL.
  • the NV control unit 112 controls the potential of each store line SL[X] and SLB[X] and the potential of the NV control line CTL[X] based on the data detected by the sense amplifier 142, and Store the storage nodes M and MB.
  • the NV control unit 112 complementarily sets the potentials of each store line SL[X] and SLB[X] according to the data detected by the sense amplifier 142, and sets the potential of the NV control line CTL[X] in a complementary manner. can be transitioned between high and low levels.
  • the precharge circuit 122 precharges each bit line BL[X] and BLB[X] based on the precharge enable signal PRE.
  • the write driver 132 sets the potentials of each bit line BL[X] and BLB[X] complementary to each other based on the write enable signal WE. At this time, the write driver 132 can determine the potential of each bit line BL[X] and BLB[X] based on the write data D[X]. For example, when the write data D[X] is 0, the potential of the bit line BL[X] can be set to a low level and the potential of BLB[X] can be set to a high level. When the write data D[X] is 1, the potential of the bit line BL[X] can be set to high level, and the potential of BLB[X] can be set to low level.
  • the sense amplifier 142 detects data read from the SRAM 111 based on the sense enable signal SAE. At this time, when reading data from the SRAM 111, the potentials of the bit lines BL[X] and BLB[X] are set complementary to each other according to the data stored in the SRAM 111. Then, the sense amplifier 142 can determine the data stored in the SRAM 111 based on the potential of each bit line BL[X] and BLB[X]. The sense amplifier 142 outputs read data Q[X] from the SRAM 111 to the outside and inputs it to the NV control unit 112.
  • the NV control unit 112 controls the potential of each store line SL[X] and SLB[X] according to the read data Q[X] from the SRAM 111, and transfers the data held in the SRAM 111 to a resistance variable type. It can be stored in memory 131.
  • Bit lines BL[X] and BLB[X], store lines SL[X] and SLB[X], and NV control line CTL[X] are extended in the column direction.
  • X (X is an integer greater than or equal to 0) can indicate a column position. Column positions can be specified based on column addresses.
  • the word line WL[Y], the restore select line SR[Y], the store select line ST[Y], and the power gating line PG[Y] extend in the row direction.
  • Y (Y is an integer greater than or equal to 0) can indicate a row position. A row position can be specified based on a row address.
  • the SRAM 111 is an example of a volatile storage unit described in the claims.
  • the resistance change memory 131 is an example of a nonvolatile storage unit described in the claims.
  • Each store transistor 115 and 125 is an example of a first switch described in the claims.
  • Each restore transistor 114 and 124 is an example of a second switch described in the claims.
  • FIG. 2 is a block diagram illustrating a configuration example of a cell array of a memory device according to the first embodiment.
  • a memory device 100 is provided with a memory cell array 110 and a peripheral circuit 120.
  • memory cells 101 are arranged in a matrix in the row direction and the column direction.
  • a column processing unit 102 is arranged for each column. Note that in the memory cell 101, MC[X][Y] indicates that the column position is X and the row position is Y. In the column processing unit 102, PC[X] indicates that the column position is X.
  • Bit lines BL[X] and BLB[X], store lines SL[X] and SLB[X], and NV control line CTL[X] can be provided for each column.
  • Word line WL[Y], store select line ST[Y], restore select line SR[Y], and power gating line PG[Y] can be provided for each row.
  • Write data D[X] can be input column by column, and read data Q[X] can be output column by column.
  • FIG. 3 is a diagram showing an example of voltage waveforms at various parts of the memory cell during a read operation according to the first embodiment.
  • each restore transistor 114 and 124 when reading from the SRAM 111, each restore transistor 114 and 124 is turned off via the restore select line SR[Y], and the SRAM 111 and the variable resistance memory 131 are separated. Furthermore, each store line SL[X] and SLB[X] is set to a floating state (from time t1 to t4).
  • the precharge circuit 122 precharges each bit line BL[X] and BLB[X].
  • each access transistor 133 and 143 is turned on via word line WL[Y], and each volatile storage node N and NB is connected to bit line BL[X] and BLB[X], respectively.
  • the potential of each bit line BL[X] and BLB[X] changes depending on the data held in each volatile storage node N and NB. For example, when volatile storage node N holds 1 and volatile storage node NB holds 0, the potential of bit line BLB[X] is lower than the potential of bit line BL[X].
  • the sense amplifier 142 stores the data held in the SRAM 111 based on the potential of each bit line BL[X] and BLB[X]. Determine. Then, the sense amplifier 142 outputs read data Q[X] according to the determination result.
  • each access transistor 133 and 143 When reading from the SRAM 111 is completed, each access transistor 133 and 143 is turned off via the word line WL[Y], and the sense enable signal SAE transitions from high level to low level (time t4).
  • FIG. 4 is a diagram showing an example of voltage waveforms at various parts of the memory cell during a write operation according to the first embodiment.
  • each restore transistor 114 and 124 when writing to the SRAM 111, each restore transistor 114 and 124 is turned off via the restore select line SR[Y], and the SRAM 111 and the variable resistance memory 131 are separated. Furthermore, each store line SL[X] and SLB[X] is set to a floating state (from time t11 to t13).
  • the precharge circuit 122 precharges each bit line BL[X] and BLB[X].
  • the precharge circuit 122 finishes precharging each bit line BL[X] and BLB[X]. Furthermore, when the write enable signal WE transitions from a low level to a high level, the write driver 132 sets the potentials of each bit line BL[X] and BLB[X] complementary to each other based on the write data D[X]. . For example, when writing 1 to volatile storage node N and volatile storage node NB, write data D[X] is set to high level (from time t11 to t14). When the write data D[X] is set to a high level, the write driver 132 sets the bit line BL[X] to a high level and sets the bit line BLB[X] to a low level.
  • each access transistor 133 and 143 is turned on via word line WL[Y], and each volatile storage node N and NB is connected to bit line BL[X] and BLB[X], respectively (time t13 ).
  • each volatile storage node N and NB is connected to bit line BL[X] and BLB[X], respectively, each volatile storage node N
  • the potentials of N and NB are set, and data corresponding to the potentials is held in each volatile storage node N and NB.
  • each access transistor 133 and 143 is turned off via the word line WL[Y], and the write enable signal WE transitions from high level to low level (time t14).
  • FIG. 5 is a diagram showing an example of voltage waveforms at various parts of the memory cell during a store operation according to the first embodiment.
  • each restore transistor 114 and 124 when storing to the resistance variable memory 131, each restore transistor 114 and 124 is turned off via the restore select line SR[Y], and the SRAM 111 and the resistance variable memory 131 are separated (from time t21). t25).
  • the precharge circuit 122 precharges each bit line BL[X] and BLB[X].
  • the precharge circuit 122 finishes precharging each bit line BL[X] and BLB[X]. Further, each access transistor 133 and 143 is turned on via word line WL[Y], and each volatile storage node N and NB is connected to bit line BL[X] and BLB[X], respectively. At this time, the potential of each bit line BL[X] and BLB[X] changes depending on the data held in each volatile storage node N and NB. For example, when volatile storage node N holds 1 and volatile storage node NB holds 0, the potential of bit line BLB[X] is lower than the potential of bit line BL[X].
  • the sense amplifier 142 outputs the data held in the SRAM 111 based on the potential of each bit line BL[X] and BLB[X]. Determine. Then, the sense amplifier 142 outputs read data Q[X] to the NV control unit 112 according to the determination result.
  • each store transistor 115 and 125 is turned on via store select line ST[Y], and each nonvolatile storage node M and MB is connected to store line SL[X] and SLB[X], respectively (time t24).
  • NV control unit 112 transitions the potential of NV control line CTL[X] from the floating state to high level. Further, the NV control unit 112 complementarily sets the potentials of each store line SL[X] and SLB[X] according to the read data Q[X] detected by the sense amplifier 142. For example, if 1 is held in the volatile storage node N and 0 is held in the volatile storage node NB, the NV control unit 112 sets the potential of the store line SL[X] to a high level and the potential of SLB[X] to a low level. Set to .
  • variable resistance element 145 connected between the NV control line CTL[X] and the store line SLB[X] via the store transistor 125 , no current flows.
  • the NV control unit 112 transitions the potential of the NV control line CTL[X] from the high level to the low level (time t25).
  • the potential of the store line SL[X] is high level and the potential of SLB[X] is low level, so the NV control line CTL[X] and the store line SL[X] are connected via the store transistor 115.
  • variable resistance element 145 is set to a low resistance state, and data '0' is stored in the nonvolatile storage node MB.
  • each store transistor 115 and 125 is turned off via the store select line ST[Y] (time t26). Furthermore, the sense enable signal SAE, store control signal SP, and NV control signal CTRL transition from high level to low level.
  • FIG. 6 is a diagram showing an example of voltage waveforms at various parts of the memory cell during the restore operation according to the first embodiment.
  • each store transistor 115 and 125 when restoring to the SRAM 111, each store transistor 115 and 125 is turned off via the store select line ST[Y], and the resistance change type memory 131 and the store lines SL[X] and SLB[X] be separated. Further, each bit line BL[X] and BLB[X] and each store line SL[X] and SLB[X] are set to a floating state (from time t31 to t33).
  • each restore transistor 114 and 124 is turned on via the restore select line SR[Y], and the SRAM 111 and the variable resistance memory 131 are connected (time t31). Further, the power gating transistor 141 is turned off via the power gating line PG[Y]. Further, when the NV control signal CTRL transitions from low level to high level, NV control unit 112 transitions the potential of NV control line CTL[X] from high level to low level.
  • the power gating transistor 141 is turned on via the power gating line PG[Y]. At this time, data is held in a complementary manner in each volatile storage node N and NB, and data '1' is restored in volatile storage node N (time t32).
  • each restore transistor 114 and 124 is turned off via the restore select line SR[Y], and the NV control signal CTRL transitions from high level to low level (time t33).
  • FIG. 7 is a diagram showing a configuration example of a memory cell according to a comparative example.
  • a memory cell 901 includes an SRAM 911 and a variable resistance memory 931.
  • SRAM 911 includes NMOS transistors 973 and 983, PMOS transistors 953 and 963, and access transistors 933 and 943.
  • the SRAM 911 is supplied with a high power supply voltage VDD and a low power supply voltage VSS.
  • Word line WL is connected to the gate of each access transistor 933 and 943.
  • Bit line BL is connected to volatile node N of SRAM 911 via access transistor 933.
  • Bit line BLB is connected to volatile node NB of SRAM 911 via access transistor 943.
  • the resistance change memory 931 includes resistance change elements 935 and 945 and resistance drive transistors 915 and 925.
  • Resistance drive transistor 915 is connected in series to resistance change element 935.
  • Resistance drive transistor 925 is connected in series to resistance change element 945.
  • the resistance drive transistor 915 is connected to the volatile node N of the SRAM 911.
  • Resistance drive transistor 925 is connected to volatile node NB of SRAM 911.
  • the variable resistance element 935 is connected to the bit line BL, and the variable resistance element 945 is connected to the bit line BLB.
  • Each resistance drive transistor 915 and 925 serves both for storing to the resistance change type memory 931 and for restoring to the SRAM 911.
  • Store/restore line WRE is connected to the gate of each resistance drive transistor 915 and 925.
  • FIG. 8 is a diagram showing the size of the memory cell according to the first embodiment in comparison with a comparative example. Note that a in FIG. 8 indicates the size of the transistor used in the memory cell 101 of the first embodiment. b in FIG. 8 indicates the size of the transistor used in the memory cell 901 of the comparative example in FIG.
  • the SRAM 111 of the first embodiment is provided with two NMOS transistors and two PMOS transistors used in the flip-flop 121, and two access transistors 133 and 143. Also, one power gating transistor 141 is added.
  • the resistance change memory 131 uses two store transistors 115 and 125 and two restore transistors 114 and 124. Here, store transistors 115 and 125 are used to drive resistance change elements 135 and 145, and therefore are set to have larger gate widths than other transistors.
  • the SRAM 911 in FIG. 7 is provided with two NMOS transistors 973 and 983, two PMOS transistors 953 and 963, and two access transistors 933 and 943.
  • Resistance change memory 931 is provided with two resistance drive transistors 915 and 925.
  • the resistance drive transistors 915 and 925 are used to drive the resistance change elements 935 and 945, and therefore are set to have a larger gate width than the other transistors.
  • the gate width of each resistance drive transistor 915 and 925 can be made equal to the gate width of store transistors 115 and 125.
  • each transistor of SRAM 911 requires the same driving force as each resistance drive transistor 915 and 925. Therefore, the gate width of each transistor in the SRAM is expanded in accordance with the gate width of each resistance drive transistor 915 and 925.
  • the memory cell 101 of the first embodiment can have a smaller cell size than the memory cell 911 of FIG. 7.
  • the resistance drive transistor 915 is connected to the bit line BL via a resistance change element 935, and the resistance drive transistor 925 is connected to the bit line BLB via a resistance change element 945. . Therefore, the junction capacitance of each resistance drive transistor 915 and 925 is added to bit line BL and BLB, respectively, and the off-leak current of each resistance drive transistor 915 and 925 flows to bit line BL and BLB, respectively. At this time, the junction capacitance added to the bit line BL is (capacitance of access transistor 933+capacitance of resistance drive transistor 915) ⁇ number of word lines.
  • the junction capacitance added to the bit line BLB is (capacitance of access transistor 943+capacitance of resistance drive transistor 925) ⁇ number of word lines.
  • the off-leakage current flowing to the bit line BL is (off-leakage current of access transistor 933+off-leakage current of resistance drive transistor 915) ⁇ number of word lines.
  • the off-leakage current flowing to the bit line BLB is (off-leakage current of the access transistor 943+off-leakage current of the resistance drive transistor 925) ⁇ number of word lines.
  • the store transistors 115 and 125 and the restore transistors 114 and 124 are not connected to any of the bit lines BL and BLB. Therefore, the junction capacitance of each store transistor 115 and 125 and the junction capacitance of each restore transistor 114 and 124 are not added to either bit line BL or BLB. Further, the off-leak current of each store transistor 115 and 125 and the off-leak current of each restore transistor 114 and 124 do not flow to either bit line BL or BLB. At this time, the junction capacitance added to the bit line BL is equal to the capacitance of the store transistor 115 ⁇ the number of word lines.
  • junction capacitance added to the bit line BLB is equal to the capacitance of the store transistor 125 ⁇ the number of word lines.
  • the off-leakage current flowing to the bit line BL is the off-leakage current of the store transistor 115 ⁇ the number of word lines.
  • the off-leakage current flowing to the bit line BLB is the off-leakage current of the store transistor 125 ⁇ the number of word lines.
  • the memory cell 101 of the first embodiment can achieve lower power consumption than the memory cell 901 of FIG. 7, and can improve read and write performance of the SRAM 111. can.
  • FIG. 9 is a cross-sectional view showing an example of the wiring layout of the memory cell array according to the first embodiment. Note that a in FIG. 9 shows a first example of the wiring layout of the memory cell array, b in FIG. 9 shows a second example of the wiring layout of the memory cell array, and c in FIG. FIG. 7 is a diagram showing a third example of the wiring layout of the memory cell array. Further, FIG. 9 shows an example of four-layer wiring.
  • a gate electrode/via layer 116, a wiring layer 126, a via layer 136, a wiring layer 146, a via layer 156, a wiring layer 166, a via layer 176, and a wiring layer 186 are sequentially stacked on the semiconductor substrate 106.
  • An element isolation layer, an impurity diffusion layer, and a well layer may be formed in the semiconductor substrate 106.
  • the material of the semiconductor substrate 106 is, for example, Si, GaAs, SiC, or GaN.
  • a gate electrode and a contact via are formed in the gate electrode/via layer 116. Wiring is formed in each wiring layer 126, 146, 166, and 186.
  • a via is formed in each via layer 136, 156 and 176.
  • the material of the wiring and vias is, for example, Al or Cu.
  • Bit lines BL[X] and BLB[X], store lines SL[X] and SLB[X], and NV control line CTL[X] are formed in the wiring layer 146.
  • This wiring method is effective when the memory cells 101 are long in the row direction. At this time, the wiring layer 186 can be effectively used for other wiring. Note that signal lines can be wired in the wiring layer 166 in the row direction.
  • bit lines BL[X] and BLB[X] and an NV control line CTL[X] are formed in the wiring layer 146.
  • store lines SL[X] and SLB[X] are formed in the wiring layer 186.
  • the wiring layer 146 for bit lines BL[X] and BLB[X] and the wiring layer 186 for store lines SL[X] and SLB[X] can be separated from each other. With this wiring method, the size of the memory cell 101 in the row direction can be reduced. This wiring method is effective when there is sufficient wiring area in the column direction of the wiring layer 166.
  • bit lines BL[X] and BLB[X] and an NV control line CTL[X] are formed in the wiring layer 146.
  • store lines SL[X] and SLB[X] are formed.
  • store lines SL[X] and SLB[X] are arranged so as to overlap bit lines BL[X] and BLB[X].
  • FIG. 10 is a block diagram showing the overall configuration of the storage device according to the first embodiment.
  • the storage device 100 includes a memory cell array 110 and a column processing section 102, as well as a row address decoder 151, a row logic circuit 152, a row driver 153, a column address decoder 154, a memory control section 155, and a power supply control circuit 156.
  • the column processing section 102 includes a latch circuit 161 and a column selector 162 in addition to an NV control section 112, a precharge circuit 122, a write driver 132, and a sense amplifier 142.
  • a row logic circuit 152 and a row driver 153 are provided for each row.
  • the row address decoder 151 selects a row based on the row address ADR and activates the row logic circuit 152 corresponding to the selected row.
  • Row logic circuit 152 activates row driver 153 based on a command from row address decoder 151.
  • Row driver 153 drives memory cell array 110 row by row. At this time, the row driver 153 can drive the power gating line PG[Y], the word line WL[Y], the restore select line SR[Y], and the store select line ST[Y] for each row.
  • the column address decoder 154 selects a column based on the column address ADC, and activates the column processing unit 102 corresponding to the selected column.
  • the latch circuit 161 latches write data D[X] and outputs it to the write driver 132.
  • Column selector 162 selects a column of memory cell array 110. At this time, the column selector 162 can connect the store lines SL[X] and SLB[X] of the selected column and the NV control line CTL[X] to the NV control unit 112. Further, the column selector 162 can connect the bit lines BL[X] and BLB[X] of the selected column to the precharge circuit 122, the write driver 132, and the sense amplifier 142.
  • the memory control unit 155 controls the row logic circuit 152 and the column processing unit 102 based on the control signal MCS.
  • the power supply control circuit 156 controls the power supply of the row driver 153 and the column processing section 102. At this time, the power supply control circuit 156 may control the power supplies of the row driver 153 and the column processing section 102 so that the resistance change memory 131 is driven based on a voltage higher than the drive voltage of the SRAM 111.
  • the memory cell 101 is provided with store transistors 115 and 125 that store data held in the SRAM 111 in the resistance change memory 131. Further, restore transistors 114 and 124 are provided in the memory cell 101 to restore data stored in the resistance change memory 131 to the SRAM 111. Thereby, the data held in the SRAM 111 can be stored in the variable resistance memory 131 via each store transistor 115 and 125. Further, data held in resistance change memory 131 can be restored to SRAM 111 via each restore transistor 114 and 124. Therefore, the path through which the data held in the SRAM 111 is stored in the resistance change memory 131 and the path through which the data held in the resistance change memory 131 are restored into the SRAM 111 can be separated.
  • the data held in the SRAM 111 can be stored in the variable resistance memory 131 without the intervention of the SRAM 111, and there is no need to drive the variable resistance memory 131 via the SRAM 111 when storing data. Therefore, there is no need to increase the size of the SRAM 111 in order to store data in the resistance change memory 131, and it is possible to add a nonvolatile storage function to the SRAM 111 while suppressing an increase in the size of the memory cell 101. becomes.
  • store lines SL[X] and SLB[X] are provided separately from bit lines BL[X] and BLB[X] in order to cause current to flow through resistance change elements 135 and 145 when storing data. Then, the store transistor 115 is connected between the store line SL[X] and the variable resistance element 135, and the store transistor 125 is connected between the store line SLB[X] and the variable resistance element 145. This makes it possible to prevent the junction capacitance of each store transistor 115 and 125 from being added to each bit line BL[X] and BLB[X]. This can prevent an increase in parasitic capacitance.
  • variable resistance elements 135 and 145 it is possible to prevent instantaneous current from flowing through the variable resistance elements 135 and 145 when the bit lines BL[X] and BLB[X] are in amplitude, thereby preventing an increase in noise during reading and writing of the SRAM 111. be able to.
  • the SRAM 111 is provided in the memory cell 101 as a volatile storage section.
  • a dual port SRAM is provided in the memory cell as a volatile storage section.
  • FIG. 11 is a diagram illustrating a configuration example of a memory cell of a memory device according to the second embodiment.
  • a memory device 200 includes a memory cell 201 instead of the memory cell 101 of the first embodiment described above. Furthermore, the memory device 200 includes word lines WL1 and WL2 as the word line WL[Y] of the first embodiment described above. Furthermore, the storage device 200 includes bit lines BL1, BLB1, BL2, and BLB2 as the bit lines BL[X] and BLB[X] of the first embodiment described above.
  • the other configuration of the storage device 200 of the second embodiment is similar to the configuration of the storage device 100 of the first embodiment described above.
  • the memory cell 201 includes an SRAM 211 instead of the SRAM 111 of the first embodiment described above.
  • the other configuration of the memory cell 201 is the same as the configuration of the memory cell 101 of the first embodiment described above.
  • the SRAM 211 has access transistors 233 and 243 added to the SRAM 111 of the first embodiment described above.
  • the other configuration of the SRAM 211 is the same as the configuration of the SRAM 111 of the first embodiment described above.
  • Access transistor 133 is connected between volatile storage node N and bit line BL1.
  • Access transistor 143 is connected between volatile storage node NB and bit line BLB1. Opening and closing of each access transistor 133 and 143 is controlled via word line WL1. At this time, word line WL1 can be connected to the gates of each access transistor 133 and 143.
  • Access transistor 233 is connected between volatile storage node N and bit line BL2.
  • Access transistor 243 is connected between volatile storage node NB and bit line BLB2. Opening and closing of each access transistor 233 and 243 is controlled via word line WL2.
  • Each access transistor 233 and 243 may be an NMOS transistor. At this time, word line WL2 can be connected to the gates of each access transistor 233 and 243.
  • the dual port SRAM 211 is provided in the memory cell 201 as a volatile storage section. This makes it possible to read or write two SRAMs in parallel in one cycle without changing the configuration of the dual port SRAM 211, and to add a nonvolatile storage function.
  • the dual port SRAM 211 is provided in the memory cell 201 as a volatile storage section.
  • a 2-port SRAM is provided in the memory cell as a volatile storage section.
  • FIG. 12 is a diagram illustrating a configuration example of a memory cell of a memory device according to the third embodiment.
  • a memory device 300 includes a memory cell 301 instead of the memory cell 101 of the first embodiment described above. Furthermore, the memory device 300 includes word lines RWL and WWL as the word line WL[Y] of the first embodiment described above. Furthermore, the storage device 300 includes bit lines XWBL, XWBLB, and RBL as the bit lines BL[X] and BLB[X] of the first embodiment described above.
  • the other configuration of the storage device 300 of the third embodiment is similar to the configuration of the storage device 100 of the first embodiment described above.
  • the memory cell 301 includes an SRAM 311 instead of the SRAM 111 of the first embodiment described above.
  • the other configuration of the memory cell 301 is the same as the configuration of the memory cell 101 of the first embodiment described above.
  • the SRAM 311 has a read transistor 313, write transistors 333 and 343, and an access transistor 323 added to the SRAM 111 of the first embodiment described above.
  • the other configuration of the SRAM 311 is the same as the configuration of the SRAM 111 of the first embodiment described above.
  • the read transistor 313 and the access transistor 323 are connected in series. Furthermore, the access transistor 323 is connected to the bit line RBL, and the read transistor 313 is connected to ground. Further, the gate of the access transistor 323 is connected to the word line RWL, and the gate of the read transistor 313 is connected to the volatile storage node NB.
  • the write transistor 333 and the access transistor 133 are connected in series. Further, the access transistor 133 is connected to the volatile storage node N, and the write transistor 333 is connected to the ground. Further, the gate of the access transistor 133 is connected to the word line WWL, and the gate of the write transistor 333 is connected to the bit line XWBL.
  • the write transistor 343 and the access transistor 143 are connected in series. Furthermore, the access transistor 143 is connected to the volatile storage node NB, and the write transistor 343 is connected to ground. Further, the gate of the access transistor 143 is connected to the word line WWL, and the gate of the write transistor 343 is connected to the bit line XWBLB.
  • the 2-port SRAM 311 is provided in the memory cell 301 as a volatile storage section. This makes it possible to read and write to the SRAM in one cycle without changing the configuration of the 2-port SRAM 311, and it is also possible to add a nonvolatile storage function.
  • the power gating transistor 141 that performs header type power gating is connected to each inverter 113 and 123.
  • a power gating transistor that performs footer type power gating is connected to each inverter 113 and 123.
  • FIG. 13 is a diagram illustrating a configuration example of a memory cell of a memory device according to the fourth embodiment.
  • a memory device 400 includes a power gating transistor 414 in place of the power gating transistor 141 of the first embodiment described above.
  • the other configuration of the storage device 400 of the fourth embodiment is the same as the configuration of the storage device 100 of the first embodiment described above.
  • the power gating transistor 414 performs power gating of each inverter 113 and 123. At this time, power gating transistor 414 can extract the charges accumulated in each volatile storage node N and NB to ground. The gate of power gating transistor 414 is connected to power gating line PG.
  • the power gating transistor 414 is connected to each inverter 113 and 123, resulting in a footer type power gating configuration.
  • the charges accumulated in each nonvolatile storage node N and NB can be extracted, and the data held in the resistance change memory 131 can be restored to the SRAM 111 via each restore transistor 114 and 124. can.
  • the power gating transistor 141 is provided for each memory cell 101.
  • one power gating transistor is shared by a plurality of memory cells arranged in a memory cell array.
  • FIG. 14 is a diagram illustrating a configuration example of a memory cell of a memory device according to the fifth embodiment.
  • a memory device 500 includes a memory cell 501 in place of the memory cell 101 of the first embodiment described above.
  • the other configuration of the storage device 500 of the fifth embodiment is similar to the configuration of the storage device 100 of the first embodiment described above.
  • the power gating transistor 141 of the first embodiment described above is omitted.
  • the other configuration of the memory cell 501 is the same as the configuration of the memory cell 101 of the first embodiment described above.
  • FIG. 15 is a block diagram showing a configuration example of a cell array of a memory device according to the fifth embodiment.
  • a memory device 500 includes a memory cell array 510 in place of the memory cell array 110 of the first embodiment described above. Furthermore, the memory device 500 has a power gating transistor 541 added to the memory device 100 of the first embodiment described above.
  • the other configuration of the storage device 500 of the fifth embodiment is similar to the configuration of the storage device 100 of the first embodiment described above.
  • memory cells 501 are arranged in a matrix in the row direction and column direction.
  • Power gating transistor 541 is shared by a plurality of memory cells 501 arranged in memory cell array 510.
  • the power gating transistor 541 performs power gating of each inverter 113 and 123 of the plurality of memory cells 501 arranged in the memory cell array 510. At this time, the power gating transistor 541 can extract the charges accumulated in each volatile storage node N and NB of the plurality of memory cells 501 arranged in the memory cell array 510 to the ground.
  • the gate of power gating transistor 541 is connected to power gating line PG.
  • one power gating transistor 541 is shared by the plurality of memory cells 501 arranged in the memory cell array 500. This eliminates the need to provide the power gating transistor 541 for each memory cell 501, and the size of the memory cell 501 can be reduced.
  • power gating may be performed not only on a memory cell basis but also on a memory cell array basis, word line basis, bit line basis, or power domain basis. At this time, header type power gating or footer type power gating may be performed.
  • FIG. 16 is a diagram illustrating a configuration example of a memory cell of a memory device according to the sixth embodiment.
  • a memory device 600 includes a memory cell 601 in place of the memory cell 101 of the first embodiment described above.
  • the rest of the configuration of the storage device 600 of the sixth embodiment is similar to the configuration of the storage device 100 of the first embodiment described above.
  • the memory cell 601 has a peripheral restore circuit 611 added to the memory cell 101 of the first embodiment described above.
  • the other configuration of the memory cell 601 is the same as the configuration of the memory cell 101 of the first embodiment described above.
  • the peripheral restore circuit 611 includes volatile storage nodes P and PB that hold data in a complementary manner.
  • the peripheral restore circuit 611 volatilely stores the data held in the nonvolatile storage nodes M and MB of the resistance change memory 131 in the volatile storage nodes P and PB, and stores the data through the volatile storage node PB. Output to the outside of the memory cell 601.
  • Peripheral restore circuit 611 includes a flip-flop 621, power gating transistors 641 and 642, and inverters 633 and 643.
  • Flip-flop 621 includes inverters 613 and 623.
  • the input of the inverter 613 is connected to the output of the inverter 623, and the input of the inverter 623 is connected to the output of the inverter 613.
  • a volatile storage node P can be provided at the connection point between the input of inverter 613 and the output of inverter 623
  • a volatile storage node PB can be provided at the connection point between the input of inverter 623 and the output of inverter 613.
  • Volatile storage node P is connected to store line SL[X]
  • volatile storage node PB is connected to store line SLB[X].
  • Each power gating transistor 641 and 642 performs power gating of each inverter 613 and 623. At this time, power gating transistor 641 can extract the charges accumulated in each volatile storage node P and PB to the power supply potential. Power gating transistor 642 can pull the charges accumulated in each volatile storage node P and PB to ground. The gate of power gating transistor 641 is connected to power gating line PGP[Y]. The gate of power gating transistor 642 is connected to power gating line PGP[Y] via inverter 633. The data held in the volatile storage node PB is output as restore data NVQ[X] via the inverter 643.
  • FIG. 17 is a diagram showing an example of voltage waveforms at various parts of a memory cell during a peripheral restore operation according to the sixth embodiment.
  • each restore transistor 114 and 124 is turned off via the restore select line SR[Y], and the SRAM 111 and the variable resistance memory 131 are separated. Furthermore, each bit line BL[X] and BLB[X] is set to a floating state (from time t41 to t43).
  • each store transistor 115 and 125 is turned on via the store select line ST[Y], and the store lines SL[X] and SLB[X] are connected to the resistance change type memory 131 (time t41). Furthermore, when the NV control signal CTRL transitions from a low level to a high level, the NV control unit 112 transitions the potential of the NV control line CTL[X] from a high level to a low level.
  • each power gating transistor 641 and 642 is turned on via the power gating line PGP[Y] (time t42). At this time, data is held complementary to each other in the volatile storage nodes P and PB, and data '1' is restored in the volatile storage node P.
  • each store transistor 115 and 125 is turned off via the store select line ST[Y], and the NV control signal CTRL transitions from high level to low level (time t43). .
  • the data held in the resistance change memory 131 is restored to the peripheral restore circuit 611 via each store line SL[X] and SLB[X], and Restore data NVQ[X] is read from the restore circuit 611.
  • the SRAM 111 there is no need to operate the SRAM 111 in order to read data held in the resistance change memory 131, and power consumption can be reduced.
  • FIG. 18 is a diagram illustrating a configuration example of memory cells and peripheral circuits of a memory device according to the seventh embodiment.
  • a storage device 700 includes an NV control/level shift section 712 in place of the NV control section 112 of the first embodiment described above.
  • the rest of the configuration of the storage device 700 of the seventh embodiment is similar to the configuration of the storage device 100 of the first embodiment described above.
  • the NV control/level shift unit 712 controls the store and restore of the variable resistance memory 131 based on the store control signal SP and the NV control signal CTRL.
  • the NV control/level shift section 712 is supplied with the power supply voltage VDDH.
  • the power supply voltage VDDH is higher than the power supply voltage used to drive the SRAM 111.
  • the NV control/level shift unit 712 controls the potential of each store line SL[X] and SLB[X] and the potential of the NV control line CTL[X] based on the data detected by the sense amplifier 142. and stores nonvolatile storage nodes M and MB.
  • the NV control/level shift unit 712 level-shifts the drive voltage of each store line SL[X] and SLB[X] and the NV control line CTL[X] based on the power supply voltage VDDH, and can be made higher than the driving voltage of
  • each resistance change element 135 and 145 depending on the characteristics of each resistance change element 135 and 145, only the voltage applied via the store select line ST[Y] may be increased.
  • the power supply voltage VDDH, store control signal SP, and NV control signal CTRL may be raised to a high voltage. It's okay. These voltage increases may be implemented by the power supply control circuit 156 in FIG.
  • variable resistance memory 131 is driven based on a voltage higher than the driving voltage of the SRAM 111. This makes it possible to support high voltage driving of the resistance change memory 131 while supporting low voltage driving of the SRAM 111.
  • a volatile storage section including a volatile storage node that holds data in a complementary manner and an access transistor connected between the volatile storage node and a bit line; a nonvolatile storage node that holds the data in a complementary manner; a first switch connected between the nonvolatile storage node and the store line; and a first switch connected between the nonvolatile storage node and the volatile storage node. and a nonvolatile storage unit provided with a second switch.
  • the first switch includes a store transistor that stores data held in the volatile storage node to the nonvolatile storage node via the store line;
  • the volatile storage unit is SRAM (Static Random Access Memory),
  • the volatile storage section is a flip-flop provided with the volatile storage node;
  • the non-volatile storage section is Equipped with a variable resistance element whose resistance changes based on applied voltage,
  • the flip-flop includes a pair of inverters whose outputs are connected to the inputs, A connection point between the output and input of the pair of inverters is used as the volatile storage node,
  • the storage device according to claim 5 wherein the data held in the volatile storage node is stored in the nonvolatile storage node via the store line and the store transistor in sequence.
  • a word line that opens and closes the access transistor; a restore select line that opens and closes the restore transistor; a store select line that opens and closes the store transistor;
  • the storage device according to (5) further comprising an NV (Non Volatile) control line connected to the resistance change element.
  • NV Non Volatile
  • a sense amplifier that detects data read from the volatile storage section; Based on the data detected by the sense amplifier, the potential of the store line and the potential of the NV control line are controlled, and the data held in the volatile storage node is transferred to the nonvolatile storage via the store transistor.
  • the NV control unit When storing the data held in the volatile storage node in the nonvolatile storage node, the NV control unit complementarily adjusts the potential of the store line according to the data detected by the sense amplifier.
  • the NV control section drives the nonvolatile storage section based on a voltage higher than a driving voltage of the volatile storage section.
  • the drive power of the store transistor is greater than the drive power of a transistor used in the inverter, the drive power of the access transistor, and the drive power of the restore transistor.
  • storage device. (14) comprising a memory cell provided with the volatile storage section and the nonvolatile storage section, The memory device according to (8), wherein the memory cells are arranged in a matrix in a row direction and a column direction.
  • the word line, the restore select line, and the store select line each extend along the row direction,
  • the storage device according to (14), wherein the bit line, the store line, and the NV control line each extend along the column direction.

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

揮発性記憶部のトランジスタを介在させることなく、揮発性記憶部に保持されたデータを抵抗変化素子にストア可能とする。　記憶装置は、データを相補的に保持する揮発性記憶ノードと、揮発性記憶ノードとビット線との間に接続されたアクセストランジスタとが設けられた揮発性記憶部と、データを相補的に保持する不揮発性記憶ノードと、不揮発性記憶ノードとストア線との間に接続された第1スイッチと、不揮発性記憶ノードと揮発性記憶ノードとの間に接続された第２スイッチとが設けられた不揮発性記憶部とを備える。第1スイッチは、揮発性記憶ノードに保持されたデータを、ストア線を介して不揮発性記憶ノードにストアするストアトランジスタを備え、第２スイッチは、不揮発性記憶ノードに保持されたデータを揮発性記憶ノードにリストアするリストアトランジスタを備えてもよい。

Description

記憶装置
　本技術は、記憶装置に関する。詳しくは、本技術は、不揮発性記憶部が揮発性記憶部に設けられた記憶装置に関する。
　電源異常や電源断が発生してもデータが消失しないＳＲＡＭ（Static Random Access Memory）としてＮＶ（Non Volatile）ＳＲＡＭがある。このようなＮＶＳＲＡＭとして、例えば、ＳＲＡＭのノードとビット線との間にＮチャネルトランジスタおよび抵抗変化素子を直列に介挿した技術が提案されている（例えば、特許文献１参照）。
特開２０１３－１２５５６７号公報
　しかしながら、上述の従来技術では、Ｎチャネルトランジスタおよび抵抗変化素子がＳＲＡＭのビット線に直列に介挿される。このため、抵抗変化素子にデータをストアする場合、ＳＲＡＭのトランジスタを介して抵抗変化素子に電流が流れ、ＳＲＡＭのトランジスタのサイズの増大を招くおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、揮発性記憶部のトランジスタを介在させることなく、揮発性記憶部に保持されたデータを抵抗変化素子にストア可能とすることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、データを相補的に保持する揮発性記憶ノードと、前記揮発性記憶ノードとビット線との間に接続されたアクセストランジスタとが設けられた揮発性記憶部と、上記データを相補的に保持する不揮発性記憶ノードと、上記不揮発性記憶ノードとストア線との間に接続された第1スイッチと、上記不揮発性記憶ノードと上記揮発性記憶ノードとの間に接続された第２スイッチとが設けられた不揮発性記憶部とを具備する記憶装置である。これにより、揮発性記憶ノードに保持されたデータが不揮発性記憶ノードにストアされる経路と、不揮発性記憶ノードに保持されたデータが揮発性記憶ノードにリストアされる経路とが分離されるという作用をもたらす。
　また、第１の側面において、上記第1スイッチは、上記揮発性記憶ノードに保持されたデータを、上記ストア線を介して上記不揮発性記憶ノードにストアするストアトランジスタを備え、上記第２スイッチは、上記不揮発性記憶ノードに保持されたデータを上記揮発性記憶ノードにリストアするリストアトランジスタを備えてもよい。これにより、揮発性記憶ノードに保持されたデータが第1スイッチを介して不揮発性記憶ノードにストアされ、不揮発性記憶ノードに保持されたデータが第２スイッチを介して揮発性記憶ノードにリストアされるという作用をもたらす。
　また、第１の側面において、上記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）であり、上記不揮発性記憶部は抵抗変化型メモリでもよい。これにより、不揮発性記憶機能がＳＲＡＭに付加されるという作用をもたらす。
　また、第１の側面において、上記揮発性記憶部は、上記揮発性記憶ノードが設けられたフリップフロップを備え、上記不揮発性記憶部は、電圧印加に基づいて抵抗が変化する抵抗変化素子を備え、上記ストアトランジスタの一端と上記リストアトランジスタの一端とは、上記抵抗変化素子の一端に接続されてもよい。これにより、ビット線を介して揮発性記憶ノードのライトおよびリードが実施され、ストア線を介して揮発性記憶ノードのストアが実施され、ビット線およびストア線を介在させることなく揮発性記憶ノードのリストアが実施されるという作用をもたらす。
　また、第１の側面において、上記フリップフロップは、出力が入力に互いに接続された１対のインバータを備え、上記１対のインバータの出力と入力との接続点が上記揮発性記憶ノードとして用いられ、上記抵抗変化素子と上記ストアトランジスタと上記リストアトランジスタとの接続点が上記不揮発性記憶ノードとして用いられてもよい。これにより、揮発性記憶ノードに保持されたデータが不揮発性記憶ノードにストアされ、不揮発性記憶ノードにストアされたデータが揮発性記憶ノードにリストアされるという作用をもたらす。
　また、第１の側面において、上記揮発性記憶ノードに保持されたデータは、上記ストア線および上記ストアトランジスタを順次介して上記不揮発性記憶ノードにストアされてもよい。これにより、ビット線を介在させることなく揮発性記憶ノードに保持されたデータが不揮発性記憶ノードにストアされるという作用をもたらす。
　また、第１の側面において、上記不揮発性記憶ノードに保持されたデータは、上記リストアトランジスタを介して上記揮発性記憶ノードにリストアされてもよい。これにより、ビット線およびストア線を介在させることなく不揮発性記憶ノードに保持されたデータが揮発性記憶ノードにリストアされるという作用をもたらす。
　また、第１の側面において、上記アクセストランジスタを開閉するワード線と、上記リストアトランジスタを開閉するリストアセレクト線と、上記ストアトランジスタを開閉するストアセレクト線と、上記抵抗変化素子に接続されたＮＶ（Non Volatile）制御線とをさらに具備してもよい。これにより、ストア時に揮発性記憶ノードと不揮発性記憶ノードとが分離され、リストア時に揮発性記憶ノードと不揮発性記憶ノードとが接続されるという作用をもたらす。
　また、第１の側面において、上記揮発性記憶部からリードされたデータを検出するセンスアンプと、上記センスアンプで検出されたデータに基づいて、上記ストア線の電位および上記ＮＶ制御線の電位を制御し、上記揮発性記憶ノードに保持されたデータを、上記ストアトランジスタを介して上記不揮発性記憶ノードにストアするＮＶ制御部とをさらに具備してもよい。これにより、揮発性記憶ノードと不揮発性記憶ノードとが分離されている状態で、揮発性記憶部に保持されているデータが不揮発性記憶部にストアされるという作用をもたらす。
　また、第１の側面において、上記ＮＶ制御部は、上記揮発性記憶ノードに保持されたデータを上記不揮発性記憶ノードにストアする場合、上記センスアンプで検出されたデータに応じて上記ストア線の電位を相補的に設定し、上記制御線の電位をハイレベルとロウレベルとの間で遷移させてもよい。これにより、抵抗変化素子に互いに逆方向に流れる電流に基づいて、不揮発性記憶ノードに互いに相補的にデータがストアされるという作用をもたらす。
　また、第１の側面において、上記ＮＶ制御部は、上記揮発性記憶部の駆動電圧よりも高い電圧に基づいて上記不揮発性記憶部を駆動してもよい。これにより、揮発性記憶部の低電圧駆動に対応しつつ、不揮発性記憶部の高電圧駆動に対応可能になるという作用をもたらす。
　また、第１の側面において、上記インバータのパワーゲーティングを実施するパワーゲーティングトランジスタをさらに具備してもよい。これにより、不揮発性記憶ノードに保持されているデータが揮発性記憶ノードにリストアされるという作用をもたらす。
　また、第１の側面において、上記ストアトランジスタの駆動力は、上記インバータに用いられるトランジスタの駆動力、上記アクセストランジスタの駆動力および上記リストアトランジスタの駆動力よりも大きくてもよい。これにより、揮発性記憶部のサイズを増大させることなく、不揮発性記憶機能が揮発性記憶部に付加されるという作用をもたらす。
　また、第１の側面において、上記揮発性記憶部と上記不揮発性記憶部とが設けられたメモリセルを備え、上記メモリセルは、ロウ方向およびカラム方向にマトリックス状に配置されてもよい。これにより、揮発性記憶部が設けられたメモリセルごとに不揮発性記憶機能が付加されるという作用をもたらす。
　また、第１の側面において、上記ワード線と上記リストアセレクト線と上記ストアセレクト線とはそれぞれ上記ロウ方向に沿って延伸され、上記ビット線と上記ストア線と上記ＮＶ制御線とはそれぞれ上記カラム方向に沿って延伸されてもよい。これにより、メモリセルを指定するアドレスに基づいて、リード、ライト、ストアおよびリストアをそれぞれ実施するメモリセルが選択されるという作用をもたらす。
　また、第１の側面において、上記揮発性記憶部はデュアルポートＳＲＡＭでもよい。これにより、不揮発性記憶機能が付加されたメモリセルにおいて、デュアルポートＳＲＡＭの構成を変更することなく、１サイクルでＳＲＡＭの２並列リードまたはライトが可能となるという作用をもたらす。
　また、第１の側面において、上記揮発性記憶部は２ポートＳＲＡＭでもよい。これにより、不揮発性記憶機能が付加されたメモリセルにおいて、２ポートＳＲＡＭの構成を変更することなく、１サイクルでＳＲＡＭのリードとライトが可能となるという作用をもたらす。
　また、第１の側面において、上記不揮発性記憶ノードに保持されたデータを上記揮発性記憶部の外部に読出す周辺リストア回路をさらに具備してもよい。これにより、不揮発性記憶部に保持されたデータが揮発性記憶部を介在させることなくリードされるという作用をもたらす。
　また、第１の側面において、上記不揮発性記憶ノードに保持されたデータは、上記ストアトランジスタおよび上記ストア線を順次介して上記周辺リストア回路にリストアされてもよい。これにより、不揮発性記憶部に保持されたデータが揮発性記憶部を介在させることなく周辺リストア回路にリストアされるという作用をもたらす。
第１の実施の形態に係る記憶装置のメモリセルおよび周辺回路の構成例を示す図である。 第１の実施の形態に係る記憶装置のセルアレイの構成例を示すブロック図である。 第１の実施の形態に係るリード動作時のメモリセルの各部の電圧波形の一例を示す図である。 第１の実施の形態に係るライト動作時のメモリセルの各部の電圧波形の一例を示す図である。 第１の実施の形態に係るストア動作時のメモリセルの各部の電圧波形の一例を示す図である。 第１の実施の形態に係るリストア動作時のメモリセルの各部の電圧波形の一例を示す図である。 比較例に係るメモリセルの構成例を示す図である。 第１の実施の形態に係るメモリセルのサイズを比較例と比較して示す図である。 第１の実施の形態に係るメモリセルアレイの配線のレイアウト例を示す断面図である。 第１の実施の形態に係る記憶装置の全体的な構成を示すブロック図である。 第２の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。 第３の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。 第４の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。 第５の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。 第５の実施の形態に係る記憶装置のセルアレイの構成例を示すブロック図である。 第６の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。 第６の実施の形態に係る周辺リストア動作時のメモリセルの各部の電圧波形の一例を示す図である。 第７の実施の形態に係る記憶装置のメモリセルおよび周辺回路の構成例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（揮発性記憶ノードに保持されたデータを不揮発性記憶ノードにストアするストアトランジスタと、不揮発性記憶ノードにストアされたデータを揮発性記憶ノードにリストアするリストアトランジスタとをメモリセルに設けた例）
　２．第２の実施の形態（デュアルポートＳＲＡＭをメモリセルに設けた例）
　３．第３の実施の形態（２ポートＳＲＡＭをメモリセルに設けた例）
　４．第４の実施の形態（フッタ型パワーゲーティング構成とした例）
　５．第５の実施の形態（パワーゲーティングトランジスタを複数のメモリセルで共有した例）
　６．第６の実施の形態（不揮発性記憶部に保持されたデータを外部に読出す例）
　７．第７の実施の形態（揮発性記憶部を駆動する電圧よりも高い電圧で不揮発性記憶部を駆動する例）
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係る記憶装置のメモリセルおよび周辺回路の構成例を示す図である。
　同図において、記憶装置１００は、メモリセル１０１およびカラム処理部１０２を備える。メモリセル１０１は、ロウ方向およびカラム方向にマトリックス状に配置することができる。
　メモリセル１０１は、データを揮発的に保持する揮発性記憶部と、データを不揮発的に保持する不揮発性記憶部とを備える。このとき、不揮発性記憶部は、揮発性記憶部に揮発的に保持されているデータを不揮発的に保持することができる。また、不揮発性記憶部は、不揮発性記憶部が不揮発的に保持しているデータを揮発性記憶部に書き戻すことができる。なお、ここで言う揮発的は、データの保持に電力を要することを言う。また、ここで言う不揮発的は、データの保持に電力を要しないことを言う。
　なお、本明細書では、揮発性記憶部へのデータの書込みをライト、揮発性記憶部からのデータの読出しをリードと言う。また、揮発性記憶部に保持されているデータを不揮発性記憶部に保持させる処理をストア、不揮発性記憶部に保持されているデータを揮発性記憶部に書き戻す処理をリストアと言う。
　メモリセル１０１は、ＳＲＡＭ１１１および抵抗変化型メモリ１３１を備える。ＳＲＡＭ１１１は、フリップフロップ１２１とアクセストランジスタ１３３および１４３とを備える。フリップフロップ１２１は、インバータ１１３および１２３を備える。
　ＳＲＡＭ１１１は、データを相補的に保持する揮発性記憶ノードＮおよびＮＢを備える。各揮発性記憶ノードＮおよびＮＢは、データを揮発的に保持する。なお、ここで言う相補的は、揮発性記憶ノードＮにデータ'０'が保持されるときは、揮発性記憶ノードＮＢにデータ'１'が保持され、揮発性記憶ノードＮにデータ'１'が保持されるときは、揮発性記憶ノードＮＢにデータ'０'が保持される関係を言う。
　各インバータ１１３および１２３は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタで構成することができる。例えば、各インバータ１１３および１２３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの直列接続にて構成してもよい。
　インバータ１１３の入力はインバータ１２３の出力に接続され、インバータ１２３の入力はインバータ１１３の出力に接続される。このとき、インバータ１１３の入力とインバータ１２３の出力との接続点に揮発性記憶ノードＮを設け、インバータ１２３の入力とインバータ１１３の出力との接続点に揮発性記憶ノードＮＢを設けることができる。
　揮発性記憶ノードＮとビット線ＢＬ［Ｘ］との間には、アクセストランジスタ１３３が接続される。揮発性記憶ノードＮＢとビット線ＢＬＢ［Ｘ］との間には、アクセストランジスタ１４３が接続される。各アクセストランジスタ１３３および１４３の開閉は、ワード線ＷＬ［Ｙ］を介して制御される。各アクセストランジスタ１３３および１４３は、ＮＭＯＳトランジスタでもよい。このとき、ワード線ＷＬ［Ｙ］は、各アクセストランジスタ１３３および１４３のゲートに接続することができる。
　パワーゲーティングトランジスタ１４１は、各インバータ１１３および１２３のパワーゲーティングを実施する。このとき、パワーゲーティングトランジスタ１４１は、各揮発性記憶ノードＮおよびＮＢに蓄積された電荷を電源電位に引き抜くことができる。パワーゲーティングトランジスタ１４１の開閉は、パワーゲーティング線ＰＧ［Ｙ］を介して制御される。パワーゲーティングトランジスタ１４１は、ＰＭＯＳトランジスタでもよい。このとき、パワーゲーティング線ＰＧ［Ｙ］は、パワーゲーティングトランジスタ１４１のゲートに接続することができる。
　抵抗変化型メモリ１３１は、データを相補的に保持する不揮発性記憶ノードＭおよびＭＢを備える。各不揮発性記憶ノードＭおよびＭＢは、データを不揮発的に保持する。なお、ここで言う相補的は、不揮発性記憶ノードＭにデータ'０'が保持されるときは、不揮発性記憶ノードＭＢにデータ'１'が保持され、不揮発性記憶ノードＭにデータ'１'が保持されるときは、不揮発性記憶ノードＭＢにデータ'０'が保持される関係を言う。
　抵抗変化型メモリ１３１は、抵抗変化素子１３５および１４５と、ストアトランジスタ１１５および１２５と、リストアトランジスタ１１４および１２４とを備える。
　各抵抗変化素子１３５および１４５は、電圧印加に基づいて抵抗が変化し、電圧印加が遮断されても、その抵抗状態を維持する。このとき、各抵抗変化素子１３５および１４５の低抵抗状態をデータ'０'に対応させ、各抵抗変化素子１３５および１４５の高抵抗状態をデータ'１'に対応させることができる。抵抗変化素子１３５は、不揮発性記憶ノードＭとＮＶ制御線ＣＴＬ［Ｘ］との間に接続される。抵抗変化素子１４５は、不揮発性記憶ノードＭＢとＮＶ制御線ＣＴＬ［Ｘ］との間に接続される。
　各ストアトランジスタ１１５および１２５は、各揮発性記憶ノードＮおよびＮＢに保持されたデータを、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］をそれぞれ介して各不揮発性記憶ノードＭおよびＭＢにストアする。ストアトランジスタ１１５は、不揮発性記憶ノードＭとストア線ＳＬ［Ｘ］との間に接続される。ストアトランジスタ１２５は、不揮発性記憶ノードＭＢとストア線ＳＬＢ［Ｘ］との間に接続される。各ストアトランジスタ１１５および１２５の開閉は、ストアセレクト線ＳＴ［Ｙ］を介して制御される。各ストアトランジスタ１１５および１２５は、ＮＭＯＳトランジスタでもよい。このとき、ストアセレクト線ＳＴ［Ｙ］は、各ストアトランジスタ１１５および１２５のゲートに接続することができる。
　各リストアトランジスタ１１４および１２４は、各不揮発性記憶ノードＭおよびＭＢに保持されたデータを各揮発性記憶ノードＮおよびＮＢにリストアする。リストアトランジスタ１１４は、揮発性記憶ノードＮと不揮発性記憶ノードＭとの間に接続される。リストアトランジスタ１２４は、揮発性記憶ノードＮＢと不揮発性記憶ノードＭＢとの間に接続される。各リストアトランジスタ１１４および１２４の開閉は、リストアセレクト線ＳＲ［Ｙ］を介して制御される。各リストアトランジスタ１１４および１２４は、ＮＭＯＳトランジスタでもよい。このとき、リストアセレクト線ＳＲ［Ｙ］は、各リストアトランジスタ１１４および１２４のゲートに接続することができる。
　各ストアトランジスタ１１５および１２５の駆動力は、各インバータ１１３および１２３のトランジスタと、各アクセストランジスタ１３３および１４３と、各リストアトランジスタ１１４および１２４とのそれぞれの駆動力より大きくてもよい。このとき、各ストアトランジスタ１１５および１２５の駆動力は、各抵抗変化素子１３５および１４５の状態を変化させるために必要な電流に基づいて設定することができる。
　抵抗変化型メモリ１３１は、ＭＲＡＭ（Magnetoresistive Random Access Memory）でもよいし、ＰＲＡＭ（Phase change Random Access Memory）でもよいし、ＲｅＲＡＭ（Resistance Random Access Memory）でもよい。
　カラム処理部１０２は、カラムごとに配置することができる。カラム処理部１０２は、ＮＶ（Non Volatile）制御部１１２、プリチャージ回路１２２、ライトドライバ１３２およびセンスアンプ１４２を備える。
　ＮＶ制御部１１２は、ストア制御信号ＳＰおよびＮＶ制御信号ＣＴＲＬに基づいて、抵抗変化型メモリ１３１のストアおよびリストアを制御する。ここで、ＮＶ制御部１１２は、センスアンプ１４２で検出されたデータに基づいて、各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］の電位とＮＶ制御線ＣＴＬ［Ｘ］の電位を制御し、不揮発性記憶ノードＭおよびＭＢのストアを実施する。このとき、ＮＶ制御部１１２は、センスアンプ１４２で検出されたデータに応じて各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］の電位を相補的に設定し、ＮＶ制御線ＣＴＬ［Ｘ］の電位をハイレベルとロウレベルとの間で遷移させることができる。
　プリチャージ回路１２２は、プリチャージイネーブル信号ＰＲＥに基づいて、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］をプリチャージする。
　ライトドライバ１３２は、ライトイネーブル信号ＷＥに基づいて、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位を相補的に設定する。このとき、ライトドライバ１３２は、ライトデータＤ［Ｘ］に基づいて、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位を決定することができる。例えば、ライトデータＤ［Ｘ］が０のときは、ビット線ＢＬ［Ｘ］の電位をロウレベル、ＢＬＢ［Ｘ］の電位をハイレベルとすることができる。ライトデータＤ［Ｘ］が１のときは、ビット線ＢＬ［Ｘ］の電位をハイレベル、ＢＬＢ［Ｘ］の電位をロウレベルとすることができる。
　センスアンプ１４２は、センスイネーブル信号ＳＡＥに基づいて、ＳＲＡＭ１１１からリードされたデータを検出する。このとき、ＳＲＡＭ１１１からのデータのリード時には、ＳＲＡＭ１１１に記憶されているデータに応じて各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位が相補的に設定される。そして、センスアンプ１４２は、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位に基づいて、ＳＲＡＭ１１１に記憶されているデータを判別することができる。センスアンプ１４２は、ＳＲＡＭ１１１からのリードデータＱ［Ｘ］を外部に出力するとともに、ＮＶ制御部１１２に入力する。このとき、ＮＶ制御部１１２は、ＳＲＡＭ１１１からのリードデータＱ［Ｘ］に応じて各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］の電位を制御し、ＳＲＡＭ１１１に保持されているデータを抵抗変化型メモリ１３１にストアすることができる。
　ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］と、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］と、ＮＶ制御線ＣＴＬ［Ｘ］とは、カラム方向に延伸される。Ｘ（Ｘは０以上の整数）は、カラム位置を示すことができる。カラム位置は、カラムアドレスに基づいて指定することができる。ワード線ＷＬ［Ｙ］と、リストアセレクト線ＳＲ［Ｙ］と、ストアセレクト線ＳＴ［Ｙ］と、パワーゲーティング線ＰＧ［Ｙ］とは、ロウ方向に延伸される。Ｙ（Ｙは０以上の整数）は、ロウ位置を示すことができる。ロウ位置は、ロウアドレスに基づいて指定することができる。
　なお、ＳＲＡＭ１１１は、特許請求の範囲に記載の揮発性記憶部の一例である。抵抗変化型メモリ１３１は、特許請求の範囲に記載の不揮発性記憶部の一例である。各ストアトランジスタ１１５および１２５は、特許請求の範囲に記載の第１スイッチの一例である。各リストアトランジスタ１１４および１２４は、特許請求の範囲に記載の第２スイッチの一例である。
　図２は、第１の実施の形態に係る記憶装置のセルアレイの構成例を示すブロック図である。
　同図において、記憶装置１００には、メモリセルアレイ１１０および周辺回路１２０が設けられる。メモリセルアレイ１１０には、メモリセル１０１がロウ方向およびカラム方向にマトリックス状に配置される。周辺回路１２０には、カラム処理部１０２がカラムごとに配置される。なお、メモリセル１０１において、ＭＣ［Ｘ］［Ｙ］は、カラム位置がＸ、ロウ位置がＹであることを示す。カラム処理部１０２において、ＰＣ［Ｘ］は、カラム位置がＸであることを示す。
　ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］と、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］と、ＮＶ制御線ＣＴＬ［Ｘ］とはカラムごとに設けることができる。ワード線ＷＬ［Ｙ］、ストアセレクト線ＳＴ［Ｙ］、リストアセレクト線ＳＲ［Ｙ］およびパワーゲーティング線ＰＧ［Ｙ］はロウごとに設けることができる。ライトデータＤ［Ｘ］はカラムごとに入力し、リードデータＱ［Ｘ］はカラムごとに出力することができる。
　図３は、第１の実施の形態に係るリード動作時のメモリセルの各部の電圧波形の一例を示す図である。
　同図において、ＳＲＡＭ１１１からのリード時では、リストアセレクト線ＳＲ［Ｙ］を介して各リストアトランジスタ１１４および１２４はオフされ、ＳＲＡＭ１１１と抵抗変化型メモリ１３１とは切り離される。また、各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］は、フローティング状態に設定される（時刻ｔ１からｔ４）。
　そして、プリチャージ回路１２２は、プリチャージイネーブル信号ＰＲＥがハイレベルからロウレベルに遷移すると（時刻ｔ１）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］をプリチャージする。
　次に、プリチャージ回路１２２は、プリチャージイネーブル信号ＰＲＥがロウレベルからハイレベルに遷移すると（時刻ｔ２）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］のプリチャージを終了する。また、ワード線ＷＬ［Ｙ］を介して各アクセストランジスタ１３３および１４３がオンされ、各揮発性記憶ノードＮおよびＮＢがビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］にそれぞれ接続される。このとき、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位は、各揮発性記憶ノードＮおよびＮＢに保持されているデータに応じて変化する。例えば、揮発性記憶ノードＮに１、揮発性記憶ノードＮＢに０が保持されている場合、ビット線ＢＬＢ［Ｘ］の電位はビット線ＢＬ［Ｘ］の電位に比べて低下する。
　次に、センスアンプ１４２は、センスイネーブル信号ＳＡＥがロウレベルからハイレベルに遷移すると（時刻ｔ３）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位に基づいて、ＳＲＡＭ１１１に保持されているデータを判別する。そして、センスアンプ１４２は、その判別結果に応じたリードデータＱ［Ｘ］を出力する。
　ＳＲＡＭ１１１からのリードが終了すると、ワード線ＷＬ［Ｙ］を介して各アクセストランジスタ１３３および１４３がオフされるとともに、センスイネーブル信号ＳＡＥがハイレベルからロウレベルに遷移する（時刻ｔ４）。
　図４は、第１の実施の形態に係るライト動作時のメモリセルの各部の電圧波形の一例を示す図である。
　同図において、ＳＲＡＭ１１１へのライト時では、リストアセレクト線ＳＲ［Ｙ］を介して各リストアトランジスタ１１４および１２４はオフされ、ＳＲＡＭ１１１と抵抗変化型メモリ１３１とは切り離される。また、各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］は、フローティング状態に設定される（時刻ｔ１１からｔ１３）。
　そして、プリチャージ回路１２２は、プリチャージイネーブル信号ＰＲＥがハイレベルからロウレベルに遷移すると（時刻ｔ１１）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］をプリチャージする。
　次に、プリチャージ回路１２２は、プリチャージイネーブル信号ＰＲＥがロウレベルからハイレベルに遷移すると（時刻ｔ１２）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］のプリチャージを終了する。また、ライトドライバ１３２は、ライトイネーブル信号ＷＥがロウレベルからハイレベルに遷移すると、ライトデータＤ［Ｘ］に基づいて、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位を相補的に設定する。例えば、揮発性記憶ノードＮに１、揮発性記憶ノードＮＢをライトする場合、ライトデータＤ［Ｘ］はハイレベルに設定される（時刻ｔ１１からｔ１４）。そして、ライトドライバ１３２は、ライトデータＤ［Ｘ］がハイレベルに設定されている場合、ビット線ＢＬ［Ｘ］をハイレベル、ＢＬＢ［Ｘ］をロウレベルに設定する。
　次に、ワード線ＷＬ［Ｙ］を介して各アクセストランジスタ１３３および１４３がオンされ、各揮発性記憶ノードＮおよびＮＢがビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］にそれぞれ接続される（時刻ｔ１３）。各揮発性記憶ノードＮおよびＮＢがビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］にそれぞれ接続されると、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位に応じて各揮発性記憶ノードＮおよびＮＢの電位が設定され、その電位に応じたデータが各揮発性記憶ノードＮおよびＮＢに保持される。
　ＳＲＡＭ１１１へのライトが終了すると、ワード線ＷＬ［Ｙ］を介して各アクセストランジスタ１３３および１４３がオフされるとともに、ライトイネーブル信号ＷＥがハイレベルからロウレベルに遷移する（時刻ｔ１４）。
　図５は、第１の実施の形態に係るストア動作時のメモリセルの各部の電圧波形の一例を示す図である。
　同図において、抵抗変化型メモリ１３１へのストア時では、リストアセレクト線ＳＲ［Ｙ］を介して各リストアトランジスタ１１４および１２４はオフされ、ＳＲＡＭ１１１と抵抗変化型メモリ１３１とは切り離される（時刻ｔ２１からｔ２５）。
　そして、プリチャージ回路１２２は、プリチャージイネーブル信号ＰＲＥがハイレベルからロウレベルに遷移すると（時刻ｔ２１）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］をプリチャージする。
　次に、プリチャージ回路１２２は、プリチャージイネーブル信号ＰＲＥがロウレベルからハイレベルに遷移すると（時刻ｔ２２）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］のプリチャージを終了する。また、ワード線ＷＬ［Ｙ］を介して各アクセストランジスタ１３３および１４３がオンされ、各揮発性記憶ノードＮおよびＮＢがビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］にそれぞれ接続される。このとき、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位は、各揮発性記憶ノードＮおよびＮＢに保持されているデータに応じて変化する。例えば、揮発性記憶ノードＮに１、揮発性記憶ノードＮＢに０が保持されている場合、ビット線ＢＬＢ［Ｘ］の電位はビット線ＢＬ［Ｘ］の電位に比べて低下する。
　次に、センスアンプ１４２は、センスイネーブル信号ＳＡＥがロウレベルからハイレベルに遷移すると（時刻ｔ２３）、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電位に基づいて、ＳＲＡＭ１１１に保持されているデータを判別する。そして、センスアンプ１４２は、その判別結果に応じたリードデータＱ［Ｘ］をＮＶ制御部１１２に出力する。
　次に、ストアセレクト線ＳＴ［Ｙ］を介して各ストアトランジスタ１１５および１２５がオンされ、各不揮発性記憶ノードＭおよびＭＢがストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］にそれぞれ接続される（時刻ｔ２４）。
　また、ＮＶ制御部１１２は、ストア制御信号ＳＰがロウレベルからハイレベルに遷移すると、ＮＶ制御線ＣＴＬ［Ｘ］の電位をフローティング状態からハイレベルに遷移させる。さらに、ＮＶ制御部１１２は、センスアンプ１４２で検出されたリードデータＱ［Ｘ］に応じて各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］の電位を相補的に設定する。例えば、ＮＶ制御部１１２は、揮発性記憶ノードＮに１、揮発性記憶ノードＮＢに０が保持されている場合、ストア線ＳＬ［Ｘ］の電位をハイレベル、ＳＬＢ［Ｘ］の電位をロウレベルに設定する。このとき、ＮＶ制御線ＣＴＬ［Ｘ］の電位はハイレベルなので、ＮＶ制御線ＣＴＬ［Ｘ］とストア線ＳＬＢ［Ｘ］との間にストアトランジスタ１２５を介して接続された抵抗変化素子１４５には、電流は流れない。一方、ＮＶ制御線ＣＴＬ［Ｘ］とストア線ＳＬ［Ｘ］との間にストアトランジスタ１１５を介して接続された抵抗変化素子１３５には、電流が流れる。このため、抵抗変化素子１３５は高抵抗状態に設定され、データ'１'が不揮発性記憶ノードＭにストアされる。
　次に、ＮＶ制御部１１２は、ＮＶ制御信号ＣＴＲＬがロウレベルからハイレベルに遷移すると、ＮＶ制御線ＣＴＬ［Ｘ］の電位をハイレベルからロウレベルに遷移させる（時刻ｔ２５）。このとき、ストア線ＳＬ［Ｘ］の電位はハイレベル、ＳＬＢ［Ｘ］の電位はロウレベルなので、ＮＶ制御線ＣＴＬ［Ｘ］とストア線ＳＬ［Ｘ］との間にストアトランジスタ１１５を介して接続された抵抗変化素子１３５には、電流は流れない。一方、ＮＶ制御線ＣＴＬ［Ｘ］とストア線ＳＬＢ［Ｘ］との間にストアトランジスタ１２５を介して接続された抵抗変化素子１４５には、電流が流れる。このとき、ＮＶ制御信号ＣＴＲＬの電位がロウレベルの場合に抵抗変化素子１４５に電流が流れる方向は、ＮＶ制御信号ＣＴＲＬの電位がハイレベルの場合に抵抗変化素子１３５に電流が流れる方向と逆になる。このため、抵抗変化素子１４５は低抵抗状態に設定され、データ'０'が不揮発性記憶ノードＭＢにストアされる。
　抵抗変化型メモリ１３１へのストアが終了すると、ストアセレクト線ＳＴ［Ｙ］を介して各ストアトランジスタ１１５および１２５がオフされる（時刻ｔ２６）。また、センスイネーブル信号ＳＡＥ、ストア制御信号ＳＰおよびＮＶ制御信号ＣＴＲＬがハイレベルからロウレベルに遷移する。
　図６は、第１の実施の形態に係るリストア動作時のメモリセルの各部の電圧波形の一例を示す図である。
　同図において、ＳＲＡＭ１１１へのリストア時では、ストアセレクト線ＳＴ［Ｙ］を介して各ストアトランジスタ１１５および１２５はオフされ、抵抗変化型メモリ１３１とストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］とは切り離される。また、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］と、各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］とは、フローティング状態に設定される（時刻ｔ３１からｔ３３）。
　そして、リストアセレクト線ＳＲ［Ｙ］を介して各リストアトランジスタ１１４および１２４はオンされ、ＳＲＡＭ１１１と抵抗変化型メモリ１３１とは接続される（時刻ｔ３１）。また、パワーゲーティング線ＰＧ［Ｙ］を介してパワーゲーティングトランジスタ１４１はオフされる。さらに、ＮＶ制御部１１２は、ＮＶ制御信号ＣＴＲＬがロウレベルからハイレベルに遷移すると、ＮＶ制御線ＣＴＬ［Ｘ］の電位をハイレベルからロウレベルに遷移させる。
　ここで、不揮発性記憶ノードＭにデータ'１'、不揮発性記憶ノードＭＢにデータ'０'が保持され、抵抗変化素子１３５は高抵抗状態、抵抗変化素子１４５は低抵抗状態にあるものとする。このとき、揮発性記憶ノードＮＢには、抵抗変化素子１４５を介してＮＶ制御線ＣＴＬ［Ｘ］からロウレベルの電圧が印加され、データ'０'がリストアされる。
　次に、パワーゲーティング線ＰＧ［Ｙ］を介してパワーゲーティングトランジスタ１４１はオンされる。このとき、各揮発性記憶ノードＮおよびＮＢには、データが相補的に保持され、揮発性記憶ノードＮにデータ'１'がリストアされる（時刻ｔ３２）。
　ＳＲＡＭ１１１へのリストアが終了すると、リストアセレクト線ＳＲ［Ｙ］を介して各リストアトランジスタ１１４および１２４はオフされるとともに、ＮＶ制御信号ＣＴＲＬがハイレベルからロウレベルに遷移する（時刻ｔ３３）。
　図７は、比較例に係るメモリセルの構成例を示す図である。
　同図において、メモリセル９０１は、ＳＲＡＭ９１１および抵抗変化型メモリ９３１を備える。ＳＲＡＭ９１１は、ＮＭＯＳトランジスタ９７３および９８３と、ＰＭＯＳトランジスタ９５３および９６３と、アクセストランジスタ９３３および９４３とを備える。ＳＲＡＭ９１１には、高電源電圧ＶＤＤおよび低電源電圧ＶＳＳが供給される。ワード線ＷＬは、各アクセストランジスタ９３３および９４３のゲートに接続される。ビット線ＢＬは、アクセストランジスタ９３３を介してＳＲＡＭ９１１の揮発性ノードＮに接続される。ビット線ＢＬＢは、アクセストランジスタ９４３を介してＳＲＡＭ９１１の揮発性ノードＮＢに接続される。
　抵抗変化型メモリ９３１は、抵抗変化素子９３５および９４５と、抵抗駆動トランジスタ９１５および９２５とを備える。抵抗駆動トランジスタ９１５は、抵抗変化素子９３５に直列に接続される。抵抗駆動トランジスタ９２５は、抵抗変化素子９４５に直列に接続される。また、抵抗駆動トランジスタ９１５は、ＳＲＡＭ９１１の揮発性ノードＮに接続される。抵抗駆動トランジスタ９２５は、ＳＲＡＭ９１１の揮発性ノードＮＢに接続される。また、抵抗変化素子９３５は、ビット線ＢＬに接続され、抵抗変化素子９４５は、ビット線ＢＬＢに接続される。各抵抗駆動トランジスタ９１５および９２５は、抵抗変化型メモリ９３１へのストアおよびＳＲＡＭ９１１へのリストアを兼用する。ストア／リストア線ＷＲＥは、各抵抗駆動トランジスタ９１５および９２５のゲートに接続される。
　図８は、第１の実施の形態に係るメモリセルのサイズを比較例と比較して示す図である。なお、図８におけるａは、第１の実施の形態のメモリセル１０１に用いられるトランジスタのサイズを示す。図８におけるｂは、図７の比較例のメモリセル９０１に用いられるトランジスタのサイズを示す。
　図８におけるａにおいて、第１の実施の形態のＳＲＡＭ１１１には、フリップフロップ１２１に用いられる２個のＮＭＯＳトランジスタおよび２個のＰＭＯＳトランジスタと、２個のアクセストランジスタ１３３および１４３とが設けられる。また、１個のパワーゲーティングトランジスタ１４１が追加される。抵抗変化型メモリ１３１には、２個のストアトランジスタ１１５および１２５と、２個のリストアトランジスタ１１４および１２４とが用いられる。ここで、ストアトランジスタ１１５および１２５は、抵抗変化素子１３５および１４５の駆動に用いられるため、それ以外のトランジスタよりも大きなゲート幅に設定される。
　図８におけるｂにおいて、図７のＳＲＡＭ９１１には、２個のＮＭＯＳトランジスタ９７３および９８３と、２個のＰＭＯＳトランジスタ９５３および９６３と、２個のアクセストランジスタ９３３および９４３とが設けられる。抵抗変化型メモリ９３１には、２個の抵抗駆動トランジスタ９１５および９２５が設けられる。ここで、抵抗駆動トランジスタ９１５および９２５は、抵抗変化素子９３５および９４５の駆動に用いられるため、それ以外のトランジスタよりも大きなゲート幅に設定される。このとき、各抵抗駆動トランジスタ９１５および９２５のゲート幅は、ストアトランジスタ１１５および１２５のゲート幅と等しくすることができる。また、各抵抗変化素子９３５および９４５の駆動時の電流経路には、ＳＲＡＭ９１１のトランジスタが含まれるため、ＳＲＡＭ９１１の各トランジスタには、各抵抗駆動トランジスタ９１５および９２５と同等の駆動力が必要となる。このため、各抵抗駆動トランジスタ９１５および９２５のゲート幅に合わせて、ＳＲＡＭの各トランジスタのゲート幅が拡大される。
　この結果、第１の実施の形態のメモリセル１０１の素子数は、図７のメモリセル９１１の素子数より多いが、第１の実施の形態のメモリセル１０１のゲート幅の合計は、図７のメモリセル９１１のゲート幅の合計より小さくなる。このため、第１の実施の形態のメモリセル１０１では、図７のメモリセル９１１に比べて、セルサイズを小さくすることができる。
　また、図７のメモリセル９０１において、抵抗駆動トランジスタ９１５は、抵抗変化素子９３５を介してビット線ＢＬに接続され、抵抗駆動トランジスタ９２５は、抵抗変化素子９４５を介してビット線ＢＬＢに接続される。このため、各抵抗駆動トランジスタ９１５および９２５の接合容量がビット線ＢＬおよびＢＬＢにそれぞれ付加されるとともに、各抵抗駆動トランジスタ９１５および９２５のオフリーク電流がビット線ＢＬおよびＢＬＢにそれぞれ流れる。このとき、ビット線ＢＬに付加される接合容量は、（アクセストランジスタ９３３の容量＋抵抗駆動トランジスタ９１５の容量）×ワード線数となる。また、ビット線ＢＬＢに付加される接合容量は、（アクセストランジスタ９４３の容量＋抵抗駆動トランジスタ９２５の容量）×ワード線数となる。ビット線ＢＬに流れるオフリーク電流は、（アクセストランジスタ９３３のオフリーク電流＋抵抗駆動トランジスタ９１５のオフリーク電流）×ワード線数となる。また、ビット線ＢＬＢに流れるオフリーク電流は、（アクセストランジスタ９４３のオフリーク電流＋抵抗駆動トランジスタ９２５のオフリーク電流）×ワード線数となる。
　一方、第１の実施の形態のメモリセル１０１では、ストアトランジスタ１１５および１２５と、リストアトランジスタ１１４および１２４とは、ビット線ＢＬおよびＢＬＢのいずれにも接続されない。このため、各ストアトランジスタ１１５および１２５の接合容量と、各リストアトランジスタ１１４および１２４の接合容量とは、ビット線ＢＬおよびＢＬＢのいずれにも付加されない。また、各ストアトランジスタ１１５および１２５のオフリーク電流と、各リストアトランジスタ１１４および１２４のオフリーク電流とは、ビット線ＢＬおよびＢＬＢのいずれにも流れない。このとき、ビット線ＢＬに付加される接合容量は、ストアトランジスタ１１５の容量×ワード線数となる。また、ビット線ＢＬＢに付加される接合容量は、ストアトランジスタ１２５の容量×ワード線数となる。ビット線ＢＬに流れるオフリーク電流は、ストアトランジスタ１１５のオフリーク電流×ワード線数となる。また、ビット線ＢＬＢに流れるオフリーク電流は、ストアトランジスタ１２５のオフリーク電流×ワード線数となる。
　この結果、第１の実施の形態のメモリセル１０１では、図７のメモリセル９０１に比べて、低消費電力化を図ることが可能となるとともに、ＳＲＡＭ１１１のリードおよびライトのパフォーマンスを向上させることができる。
　図９は、第１の実施の形態に係るメモリセルアレイの配線のレイアウト例を示す断面図である。なお、図９におけるａは、メモリセルアレイの配線のレイアウトの第１の例を示す図、図９におけるｂは、メモリセルアレイの配線のレイアウトの第２の例を示す図、図９におけるｃは、メモリセルアレイの配線のレイアウトの第３の例を示す図である。また、図９では、４層配線の例を示した。
　同図におけるａにおいて、半導体基板１０６上には、ゲート電極／ビア層１１６、配線層１２６、ビア層１３６、配線層１４６、ビア層１５６、配線層１６６、ビア層１７６および配線層１８６が順次積層されている。半導体基板１０６には、素子分離層、不純物拡散層およびウェル層が形成されてもよい。半導体基板１０６の材料は、例えば、Ｓｉ、ＧａＡｓ、ＳｉＣまたはＧａＮである。ゲート電極／ビア層１１６には、ゲート電極およびコンタクト用のビアが形成される。各配線層１２６、１４６、１６６および１８６には、配線が形成される。各ビア層１３６、１５６および１７６には、ビアが形成される。配線およびビアの材料は、例えば、ＡｌまたはＣｕである。
　配線層１４６には、ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］と、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］と、ＮＶ制御線ＣＴＬ［Ｘ］とが形成される。この配線方法は、メモリセル１０１がロウ方向に長いレイアウトの場合に有効である。このとき、配線層１８６を他の配線に有効活用することができる。なお、配線層１６６には、ロウ方向に信号線を配線することができる。
　同図におけるｂにおいて、配線層１４６には、ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］と、ＮＶ制御線ＣＴＬ［Ｘ］とが形成される。配線層１８６には、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］が形成される。このとき、ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の配線層１４６と、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］の配線層１８６とを互いに分離することができる。この配線方法により、メモリセル１０１のロウ方向のサイズを縮小することができる。この配線方法は、配線層１６６のカラム方向の配線面積に余裕がある場合に有効である。
　同図におけるｃにおいて、配線層１４６には、ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］と、ＮＶ制御線ＣＴＬ［Ｘ］とが形成される。配線層１８６には、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］が形成される。このとき、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］は、ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］上に重なるように配置される。この配線方法により、メモリセル１０１のロウ方向のサイズを縮小することができる。この配線方法は、配線層１６６のカラム方向の配線面積に余裕がある場合に有効である。
　図１０は、第１の実施の形態に係る記憶装置の全体的な構成を示すブロック図である。
　同図において、記憶装置１００は、メモリセルアレイ１１０およびカラム処理部１０２の他、ロウアドレスデコーダ１５１、ロウロジック回路１５２、ロウドライバ１５３、カラムアドレスデコーダ１５４、メモリ制御部１５５および電源制御回路１５６を備える。カラム処理部１０２は、ＮＶ制御部１１２、プリチャージ回路１２２、ライトドライバ１３２およびセンスアンプ１４２の他、ラッチ回路１６１およびカラムセレクタ１６２を備える。ロウロジック回路１５２およびロウドライバ１５３は、ロウごとに設けられる。
　ロウアドレスデコーダ１５１は、ロウアドレスＡＤＲに基づいてロウを選択し、その選択ロウに対応したロウロジック回路１５２を活性化する。ロウロジック回路１５２は、ロウアドレスデコーダ１５１からの指令に基づいて、ロウドライバ１５３を活性化する。ロウドライバ１５３は、メモリセルアレイ１１０をロウごとに駆動する。このとき、ロウドライバ１５３は、パワーゲーティング線ＰＧ［Ｙ］、ワード線ＷＬ［Ｙ］、リストアセレクト線ＳＲ［Ｙ］およびストアセレクト線ＳＴ［Ｙ］をロウごとに駆動することができる。
　カラムアドレスデコーダ１５４は、カラムアドレスＡＤＣに基づいてカラムを選択し、その選択カラムに対応したカラム処理部１０２を活性化する。ラッチ回路１６１は、ライトデータＤ［Ｘ］をラッチし、ライトドライバ１３２に出力する。カラムセレクタ１６２は、メモリセルアレイ１１０のカラムを選択する。このとき、カラムセレクタ１６２は、選択カラムのストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］と、ＮＶ制御線ＣＴＬ［Ｘ］とをＮＶ制御部１１２に接続することができる。また、カラムセレクタ１６２は、選択カラムのビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］をプリチャージ回路１２２、ライトドライバ１３２およびセンスアンプ１４２に接続することができる。
　メモリ制御部１５５は、制御信号ＭＣＳに基づいて、ロウロジック回路１５２およびカラム処理部１０２を制御する。電源制御回路１５６は、ロウドライバ１５３およびカラム処理部１０２の電源を制御する。このとき、電源制御回路１５６は、ＳＲＡＭ１１１の駆動電圧よりも高い電圧に基づいて抵抗変化型メモリ１３１が駆動されるように、ロウドライバ１５３およびカラム処理部１０２の電源を制御してもよい。
　このように、上述の第１の実施の形態では、ＳＲＡＭ１１１に保持されたデータを抵抗変化型メモリ１３１にストアするストアトランジスタ１１５および１２５をメモリセル１０１に設ける。さらに、抵抗変化型メモリ１３１にストアされたデータをＳＲＡＭ１１１にリストアするリストアトランジスタ１１４および１２４をメモリセル１０１に設ける。これにより、ＳＲＡＭ１１１に保持されたデータを各ストアトランジスタ１１５および１２５を介して抵抗変化型メモリ１３１にストアすることができる。また、抵抗変化型メモリ１３１に保持されたデータを各リストアトランジスタ１１４および１２４を介してＳＲＡＭ１１１にリストアすることができる。このため、ＳＲＡＭ１１１に保持されたデータが抵抗変化型メモリ１３１にストアされる経路と、抵抗変化型メモリ１３１に保持されたデータがＳＲＡＭ１１１にリストアされる経路とを分離することができる。この結果、ＳＲＡＭ１１１を介在させることなく、ＳＲＡＭ１１１に保持されたデータを抵抗変化型メモリ１３１にストアすることができ、データのストア時にＳＲＡＭ１１１を介して抵抗変化型メモリ１３１を駆動する必要がなくなる。このため、抵抗変化型メモリ１３１にデータをストアするために、ＳＲＡＭ１１１のサイズを増大させる必要がなくなり、メモリセル１０１のサイズの増大を抑制しつつ、不揮発性記憶機能をＳＲＡＭ１１１に付加することが可能となる。
　また、データのストア時に抵抗変化素子１３５および１４５に電流を流すために、ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］とは別個にストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］を設ける。そして、ストアトランジスタ１１５をストア線ＳＬ［Ｘ］と抵抗変化素子１３５との間に接続し、ストアトランジスタ１２５をストア線ＳＬＢ［Ｘ］と抵抗変化素子１４５との間に接続する。これにより、各ストアトランジスタ１１５および１２５の接合容量が各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］に付加されるのを防止することが可能となり、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の寄生容量の増大を防止することができる。このため、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の放電時間が増加を防止することができ、ＳＲＡＭ１１１のライト時間およびリード時間の増大を防止することが可能となる。また、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の電荷の充放電量の増大を防止することが可能となり、ＳＲＡＭ１１１の消費電力の増大を防止することができる。
　さらに、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］の振幅時に抵抗変化素子１３５および１４５に瞬時電流が流れるのを防止することが可能となり、ＳＲＡＭ１１１のリードおよびライト時のノイズの増大を防止することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、揮発性記憶部としてＳＲＡＭ１１１をメモリセル１０１に設けた。この第２の実施の形態では、揮発性記憶部としてデュアルポートＳＲＡＭをメモリセルに設ける。
　図１１は、第２の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。
　同図において、記憶装置２００は、上述の第１の実施の形態のメモリセル１０１に代えて、メモリセル２０１を備える。また、記憶装置２００は、上述の第１の実施の形態のワード線ＷＬ［Ｙ］として、ワード線ＷＬ１およびＷＬ２を備える。また、記憶装置２００は、上述の第１の実施の形態のビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］として、ビット線ＢＬ１、ＢＬＢ１、ＢＬ２およびＢＬＢ２を備える。第２の実施の形態の記憶装置２００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
　メモリセル２０１は、上述の第１の実施の形態のＳＲＡＭ１１１に代えて、ＳＲＡＭ２１１を備える。メモリセル２０１のそれ以外の構成は、上述の第１の実施の形態のメモリセル１０１の構成と同様である。
　ＳＲＡＭ２１１は、上述の第１の実施の形態のＳＲＡＭ１１１にアクセストランジスタ２３３および２４３が追加されている。ＳＲＡＭ２１１のそれ以外の構成は、上述の第１の実施の形態のＳＲＡＭ１１１の構成と同様である。
　アクセストランジスタ１３３は、揮発性記憶ノードＮとビット線ＢＬ１との間に接続される。アクセストランジスタ１４３は、揮発性記憶ノードＮＢとビット線ＢＬＢ１との間に接続される。各アクセストランジスタ１３３および１４３の開閉は、ワード線ＷＬ１を介して制御される。このとき、ワード線ＷＬ１は、各アクセストランジスタ１３３および１４３のゲートに接続することができる。
　アクセストランジスタ２３３は、揮発性記憶ノードＮとビット線ＢＬ２との間に接続される。アクセストランジスタ２４３は、揮発性記憶ノードＮＢとビット線ＢＬＢ２との間に接続される。各アクセストランジスタ２３３および２４３の開閉は、ワード線ＷＬ２を介して制御される。各アクセストランジスタ２３３および２４３は、ＮＭＯＳトランジスタでもよい。このとき、ワード線ＷＬ２は、各アクセストランジスタ２３３および２４３のゲートに接続することができる。
　このように、上述の第２の実施の形態では、揮発性記憶部としてデュアルポートＳＲＡＭ２１１をメモリセル２０１に設ける。これにより、デュアルポートＳＲＡＭ２１１の構成を変更することなく、１サイクルでＳＲＡＭの２並列リードまたはライトが可能となるとともに、不揮発性記憶機能を付加することができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、揮発性記憶部としてデュアルポートＳＲＡＭ２１１をメモリセル２０１に設けた。この第３の実施の形態では、揮発性記憶部として２ポートＳＲＡＭをメモリセルに設ける。
　図１２は、第３の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。
　同図において、記憶装置３００は、上述の第１の実施の形態のメモリセル１０１に代えて、メモリセル３０１を備える。また、記憶装置３００は、上述の第１の実施の形態のワード線ＷＬ［Ｙ］として、ワード線ＲＷＬおよびＷＷＬを備える。また、記憶装置３００は、上述の第１の実施の形態のビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］として、ビット線ＸＷＢＬ、ＸＷＢＬＢおよびＲＢＬを備える。第３の実施の形態の記憶装置３００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
　メモリセル３０１は、上述の第１の実施の形態のＳＲＡＭ１１１に代えて、ＳＲＡＭ３１１を備える。メモリセル３０１のそれ以外の構成は、上述の第１の実施の形態のメモリセル１０１の構成と同様である。
　ＳＲＡＭ３１１は、上述の第１の実施の形態のＳＲＡＭ１１１にリードトランジスタ３１３と、ライトトランジスタ３３３および３４３と、アクセストランジスタ３２３とが追加されている。ＳＲＡＭ３１１のそれ以外の構成は、上述の第１の実施の形態のＳＲＡＭ１１１の構成と同様である。
　リードトランジスタ３１３とアクセストランジスタ３２３とは直列に接続される。また、アクセストランジスタ３２３はビット線ＲＢＬに接続され、リードトランジスタ３１３はグランドに接続される。また、アクセストランジスタ３２３のゲートは、ワード線ＲＷＬに接続され、リードトランジスタ３１３のゲートは、揮発性記憶ノードＮＢに接続される。
　ライトトランジスタ３３３とアクセストランジスタ１３３とは直列に接続される。また、アクセストランジスタ１３３は揮発性記憶ノードＮに接続され、ライトトランジスタ３３３はグランドに接続される。また、アクセストランジスタ１３３のゲートは、ワード線ＷＷＬに接続され、ライトトランジスタ３３３のゲートは、ビット線ＸＷＢＬに接続される。
　ライトトランジスタ３４３とアクセストランジスタ１４３とは直列に接続される。また、アクセストランジスタ１４３は揮発性記憶ノードＮＢに接続され、ライトトランジスタ３４３はグランドに接続される。また、アクセストランジスタ１４３のゲートは、ワード線ＷＷＬに接続され、ライトトランジスタ３４３のゲートは、ビット線ＸＷＢＬＢに接続される。
　このように、上述の第３の実施の形態では、揮発性記憶部として２ポートＳＲＡＭ３１１をメモリセル３０１に設ける。これにより、２ポートＳＲＡＭ３１１の構成を変更することなく、１サイクルでＳＲＡＭのリードとライトが可能となるとともに、不揮発性記憶機能を付加することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、ヘッダ型パワーゲーティングを実施するパワーゲーティングトランジスタ１４１を各インバータ１１３および１２３に接続した。この第４の実施の形態では、フッタ型パワーゲーティングを実施するパワーゲーティングトランジスタを各インバータ１１３および１２３に接続する。
　図１３は、第４の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。
　同図において、記憶装置４００は、上述の第１の実施の形態のパワーゲーティングトランジスタ１４１に代えて、パワーゲーティングトランジスタ４１４を備える。第４の実施の形態の記憶装置４００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
　パワーゲーティングトランジスタ４１４は、各インバータ１１３および１２３のパワーゲーティングを実施する。このとき、パワーゲーティングトランジスタ４１４は、各揮発性記憶ノードＮおよびＮＢに蓄積された電荷をグランドに引き抜くことができる。パワーゲーティングトランジスタ４１４のゲートは、パワーゲーティング線ＰＧに接続される。
　このように、上述の第４の実施の形態では、各インバータ１１３および１２３にパワーゲーティングトランジスタ４１４を接続し、フッタ型パワーゲーティング構成とした。これにより、各不揮発性記憶ノードＮおよびＮＢに蓄積された電荷の引き抜くことができ、抵抗変化型メモリ１３１に保持されているデータを、各リストアトランジスタ１１４および１２４を介してＳＲＡＭ１１１にリストアすることができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、パワーゲーティングトランジスタ１４１をメモリセル１０１ごとに設けた。この第５の実施の形態では、メモリセルアレイに配置された複数のメモリセルで１つのパワーゲーティングトランジスタを共有する。
　図１４は、第５の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。
　同図において、記憶装置５００は、上述の第１の実施の形態のメモリセル１０１に代えて、メモリセル５０１を備える。第５の実施の形態の記憶装置５００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
　メモリセル５０１は、上述の第１の実施の形態のパワーゲーティングトランジスタ１４１が省略されている。メモリセル５０１のそれ以外の構成は、上述の第１の実施の形態のメモリセル１０１の構成と同様である。
　図１５は、第５の実施の形態に係る記憶装置のセルアレイの構成例を示すブロック図である。
　同図において、記憶装置５００は、上述の第１の実施の形態のメモリセルアレイ１１０に代えて、メモリセルアレイ５１０を備える。また、記憶装置５００は、上述の第１の実施の形態の記憶装置１００にパワーゲーティングトランジスタ５４１が追加されている。第５の実施の形態の記憶装置５００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
　メモリセルアレイ５１０には、メモリセル５０１がロウ方向およびカラム方向にマトリックス状に配置される。パワーゲーティングトランジスタ５４１は、メモリセルアレイ５１０に配置された複数のメモリセル５０１で共用される。
　パワーゲーティングトランジスタ５４１は、メモリセルアレイ５１０に配置された複数のメモリセル５０１の各インバータ１１３および１２３のパワーゲーティングを実施する。このとき、パワーゲーティングトランジスタ５４１は、メモリセルアレイ５１０に配置された複数のメモリセル５０１の各揮発性記憶ノードＮおよびＮＢに蓄積された電荷をグランドに引き抜くことができる。パワーゲーティングトランジスタ５４１のゲートは、パワーゲーティング線ＰＧに接続される。
　このように、上述の第５の実施の形態では、メモリセルアレイ５００に配置された複数のメモリセル５０１で１つのパワーゲーティングトランジスタ５４１を共有する。これにより、パワーゲーティングトランジスタ５４１をメモリセル５０１ごとに設ける必要がなくなり、メモリセル５０１のサイズを減少させることができる。
　なお、パワーゲーティングは、メモリセル単位の他、メモリセルアレイ単位、ワード線単位、ビット線単位またはパワードメイン単位で実施してもよい。このとき、ヘッダ型パワーゲーティングを実施してもよいし、フッタ型パワーゲーティングを実施してもよい。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、抵抗変化型メモリ１３１に保持されたデータを読出す場合、抵抗変化型メモリ１３１に保持されたデータをＳＲＡＭ１１１にリストアし、ＳＲＡＭ１１１からデータを読出した。この第６の実施の形態では、抵抗変化型メモリ１３１に保持されたデータを読出す場合、抵抗変化型メモリ１３１に保持されたデータをＳＲＡＭ１１１にリストアすることなく、抵抗変化型メモリ１３１からデータを直接読出す。
　図１６は、第６の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。
　同図において、記憶装置６００は、上述の第１の実施の形態のメモリセル１０１に代えて、メモリセル６０１を備える。第６の実施の形態の記憶装置６００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
　メモリセル６０１は、上述の第１の実施の形態のメモリセル１０１に周辺リストア回路６１１が追加されている。メモリセル６０１のそれ以外の構成は、上述の第１の実施の形態のメモリセル１０１の構成と同様である。
　周辺リストア回路６１１は、データを相補的に保持する揮発性記憶ノードＰおよびＰＢを備える。周辺リストア回路６１１は、抵抗変化型メモリ１３１の不揮発性記憶ノードＭおよびＭＢに不揮発的に保持されたデータを揮発性記憶ノードＰおよびＰＢに揮発的に保持し、揮発性記憶ノードＰＢを介してメモリセル６０１の外部に出力する。
　周辺リストア回路６１１は、フリップフロップ６２１と、パワーゲーティングトランジスタ６４１および６４２と、インバータ６３３および６４３とを備える。フリップフロップ６２１は、インバータ６１３および６２３を備える。
　インバータ６１３の入力はインバータ６２３の出力に接続され、インバータ６２３の入力はインバータ６１３の出力に接続される。このとき、インバータ６１３の入力とインバータ６２３の出力との接続点に揮発性記憶ノードＰを設け、インバータ６２３の入力とインバータ６１３の出力との接続点に揮発性記憶ノードＰＢを設けることができる。揮発性記憶ノードＰは、ストア線ＳＬ［Ｘ］に接続され、揮発性記憶ノードＰＢは、ストア線ＳＬＢ［Ｘ］に接続されている。
　各パワーゲーティングトランジスタ６４１および６４２は、各インバータ６１３および６２３のパワーゲーティングを実施する。このとき、パワーゲーティングトランジスタ６４１は、各揮発性記憶ノードＰおよびＰＢに蓄積された電荷を電源電位に引き抜くことができる。パワーゲーティングトランジスタ６４２は、各揮発性記憶ノードＰおよびＰＢに蓄積された電荷をグランドに引き抜くことができる。パワーゲーティングトランジスタ６４１のゲートは、パワーゲーティング線ＰＧＰ［Ｙ］に接続される。パワーゲーティングトランジスタ６４２のゲートは、インバータ６３３を介してパワーゲーティング線ＰＧＰ［Ｙ］に接続される。揮発性記憶ノードＰＢに保持されたデータは、インバータ６４３を介してリストアデータＮＶＱ［Ｘ］として出力される。
　図１７は、第６の実施の形態に係る周辺リストア動作時のメモリセルの各部の電圧波形の一例を示す図である。
　同図において、周辺リストア回路６１１への周辺リストア時では、リストアセレクト線ＳＲ［Ｙ］を介して各リストアトランジスタ１１４および１２４はオフされ、ＳＲＡＭ１１１と抵抗変化型メモリ１３１とは切り離される。また、各ビット線ＢＬ［Ｘ］およびＢＬＢ［Ｘ］は、フローティング状態に設定される（時刻ｔ４１からｔ４３）。
　そして、ストアセレクト線ＳＴ［Ｙ］を介して各ストアトランジスタ１１５および１２５はオンされ、ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］と抵抗変化型メモリ１３１とは接続される（時刻ｔ４１）。また、ＮＶ制御部１１２は、ＮＶ制御信号ＣＴＲＬがロウレベルからハイレベルに遷移すると、ＮＶ制御線ＣＴＬ［Ｘ］の電位をハイレベルからロウレベルに遷移させる。
　ここで、不揮発性記憶ノードＭにデータ'１'、不揮発性記憶ノードＭＢにデータ'０'が保持され、抵抗変化素子１３５は高抵抗状態、抵抗変化素子１４５は低抵抗状態にあるものとする。このとき、揮発性記憶ノードＰＢには、抵抗変化素子１４５、ストアトランジスタ１２５およびストア線ＳＬＢ［Ｘ］を順次介してＮＶ制御線ＣＴＬ［Ｘ］からロウレベルの電圧が印加され、データ'０'がリストアされる。
　次に、パワーゲーティング線ＰＧＰ［Ｙ］を介して各パワーゲーティングトランジスタ６４１および６４２はオンされる（時刻ｔ４２）。このとき、各揮発性記憶ノードＰおよびＰＢには、データが相補的に保持され、揮発性記憶ノードＰにデータ'１'がリストアされる。
　周辺リストア回路６１１への周辺リストアが終了すると、ストアセレクト線ＳＴ［Ｙ］を介して各ストアトランジスタ１１５および１２５はオフされるとともに、ＮＶ制御信号ＣＴＲＬがハイレベルからロウレベルに遷移する（時刻ｔ４３）。
　このように、上述の第６の実施の形態では、抵抗変化型メモリ１３１に保持されたデータを、各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］を介して周辺リストア回路６１１にリストアし、周辺リストア回路６１１からリストアデータＮＶＱ［Ｘ］を読出す。これにより、抵抗変化型メモリ１３１に保持されたデータを読出すために、ＳＲＡＭ１１１を動作させる必要がなくなり、低消費電力化を図ることができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、ＳＲＡＭ１１１の駆動電圧と抵抗変化型メモリ１３１の駆動電圧とで制限を設けなかった。この第７の実施の形態では、ＳＲＡＭ１１１の駆動電圧よりも高い電圧に基づいて抵抗変化型メモリ１３１を駆動する。
　図１８は、第７の実施の形態に係る記憶装置のメモリセルおよび周辺回路の構成例を示す図である。
　同図において、記憶装置７００は、上述の第１の実施の形態のＮＶ制御部１１２に代えて、ＮＶ制御／レベルシフト部７１２を備える。第７の実施の形態の記憶装置７００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
　ＮＶ制御／レベルシフト部７１２は、ストア制御信号ＳＰおよびＮＶ制御信号ＣＴＲＬに基づいて、抵抗変化型メモリ１３１のストアおよびリストアを制御する。ＮＶ制御／レベルシフト部７１２には、電源電圧ＶＤＤＨが供給される。電源電圧ＶＤＤＨは、ＳＲＡＭ１１１の駆動に用いられる電源電圧より高い電圧である。ここで、ＮＶ制御／レベルシフト部７１２は、センスアンプ１４２で検出されたデータに基づいて、各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］の電位とＮＶ制御線ＣＴＬ［Ｘ］の電位を制御し、不揮発性記憶ノードＭおよびＭＢのストアを実施する。このとき、ＮＶ制御／レベルシフト部７１２は、電源電圧ＶＤＤＨに基づいて、各ストア線ＳＬ［Ｘ］およびＳＬＢ［Ｘ］と、ＮＶ制御線ＣＴＬ［Ｘ］との駆動電圧をレベルシフトし、ＳＲＡＭ１１１の駆動電圧より高くすることができる。
　また、各抵抗変化素子１３５および１４５の特性に合わせて、ストアセレクト線ＳＴ［Ｙ］を介して印加される電圧のみを高電圧化してもよい。あるいは、各抵抗変化素子１３５および１４５の特性に合わせて、ストアセレクト線ＳＴ［Ｙ］を介して印加される電圧だけでなく、電源電圧ＶＤＤＨ、ストア制御信号ＳＰおよびＮＶ制御信号ＣＴＲＬを高電圧化してもよい。これらの高電圧化は、図１０の電源制御回路１５６が実施してもよい。
　このように、上述の第７の実施の形態では、ＳＲＡＭ１１１の駆動電圧よりも高い電圧に基づいて抵抗変化型メモリ１３１を駆動する。これにより、ＳＲＡＭ１１１の低電圧駆動に対応しつつ、抵抗変化型メモリ１３１の高電圧駆動に対応することが可能となる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）データを相補的に保持する揮発性記憶ノードと、前記揮発性記憶ノードとビット線との間に接続されたアクセストランジスタとが設けられた揮発性記憶部と、
　前記データを相補的に保持する不揮発性記憶ノードと、前記不揮発性記憶ノードとストア線との間に接続された第1スイッチと、前記不揮発性記憶ノードと前記揮発性記憶ノードとの間に接続された第２スイッチとが設けられた不揮発性記憶部と
を具備する記憶装置。
（２）前記第1スイッチは、前記揮発性記憶ノードに保持されたデータを、前記ストア線を介して前記不揮発性記憶ノードにストアするストアトランジスタを備え、
　前記第２スイッチは、前記不揮発性記憶ノードに保持されたデータを前記揮発性記憶ノードにリストアするリストアトランジスタを備える
前記（１）記載の記憶装置。
（３）前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）であり、
　前記不揮発性記憶部は抵抗変化型メモリである
前記（１）または（２）に記載の記憶装置。
（４）前記揮発性記憶部は、
　前記揮発性記憶ノードが設けられたフリップフロップとを備え、
　前記不揮発性記憶部は、
　電圧印加に基づいて抵抗が変化する抵抗変化素子を備え、
　前記ストアトランジスタの一端と前記リストアトランジスタの一端とは、前記抵抗変化素子の一端に接続されている前記（２）記載の記憶装置。
（５）前記フリップフロップは、出力が入力に互いに接続された１対のインバータを備え、
　前記１対のインバータの出力と入力との接続点が前記揮発性記憶ノードとして用いられ、
　前記抵抗変化素子と前記ストアトランジスタと前記リストアトランジスタとの接続点が前記不揮発性記憶ノードとして用いられる
前記（４）記載の記憶装置。
（６）前記揮発性記憶ノードに保持されたデータは、前記ストア線および前記ストアトランジスタを順次介して前記不揮発性記憶ノードにストアされる請求項５記載の記憶装置。
（７）前記不揮発性記憶ノードに保持されたデータは、前記リストアトランジスタを介して前記揮発性記憶ノードにリストアされる前記（５）記載の記憶装置。
（８）前記アクセストランジスタを開閉するワード線と、
　前記リストアトランジスタを開閉するリストアセレクト線と、
　前記ストアトランジスタを開閉するストアセレクト線と、
　前記抵抗変化素子に接続されたＮＶ（Non Volatile）制御線と
をさらに具備する前記（５）記載の記憶装置。
（９）前記揮発性記憶部からリードされたデータを検出するセンスアンプと、
　前記センスアンプで検出されたデータに基づいて、前記ストア線の電位および前記ＮＶ制御線の電位を制御し、前記揮発性記憶ノードに保持されたデータを、前記ストアトランジスタを介して前記不揮発性記憶ノードにストアするＮＶ制御部と
をさらに具備する前記（８）記載の記憶装置。
（１０）前記ＮＶ制御部は、前記揮発性記憶ノードに保持されたデータを前記不揮発性記憶ノードにストアする場合、前記センスアンプで検出されたデータに応じて前記ストア線の電位を相補的に設定し、前記ＮＶ制御線の電位をハイレベルとロウレベルとの間で遷移させる
前記（９）記載の記憶装置。
（１１）前記ＮＶ制御部は、前記揮発性記憶部の駆動電圧よりも高い電圧に基づいて前記不揮発性記憶部を駆動する
前記（１０）記載の記憶装置。
（１２）前記インバータのパワーゲーティングを実施するパワーゲーティングトランジスタ
ををさらに具備する前記（５）から（１０）のいずれかに記載の記憶装置。
（１３）前記ストアトランジスタの駆動力は、前記インバータに用いられるトランジスタの駆動力、前記アクセストランジスタの駆動力および前記リストアトランジスタの駆動力よりも大きい
前記（５）から（１０）のいずれかに記載の記憶装置。
（１４）前記揮発性記憶部と前記不揮発性記憶部とが設けられたメモリセルを備え、
　前記メモリセルは、ロウ方向およびカラム方向にマトリックス状に配置されている
前記（８）記載の記憶装置。
（１５）前記ワード線と前記リストアセレクト線と前記ストアセレクト線とはそれぞれ前記ロウ方向に沿って延伸され、
　前記ビット線と前記ストア線と前記ＮＶ制御線とはそれぞれ前記カラム方向に沿って延伸される
前記（１４）記載の記憶装置。
（１６）前記揮発性記憶部はデュアルポートＳＲＡＭである
前記（１）から（１５）のいずれかに記載の記憶装置。
（１７）前記揮発性記憶部は２ポートＳＲＡＭである
前記（１）から（１５）のいずれかに記載の記憶装置。
（１８）前記不揮発性記憶ノードに保持されたデータを前記揮発性記憶部の外部に読出す周辺リストア回路
をさらに具備する前記（１）から（１７）のいずれかに記載の記憶装置。
（１９）前記不揮発性記憶ノードに保持されたデータは、前記ストアトランジスタおよび前記ストア線を順次介して前記周辺リストア回路にリストアされる
前記（１８）記載の記憶装置。
　１００から７００　記憶装置
　１０１　メモリセル
　１０２　カラム処理部
　１１１　ＳＲＡＭ
　１２１　フリップフロップ
　１３１　抵抗変化型メモリ
　１１２　ＮＶ制御部
　１２２　プリチャージ回路
　１３２　ライトドライバ
　１４２　センスアンプ
　１１３、１２３　インバータ
　１３３、１４３　アクセストランジスタ
　１１４　１２４　リストアトランジスタ
　１１５、１２５　ストアトランジスタ
　１３５、１４５　抵抗変化素子
　１４１　パワーゲーティングトランジスタ
　ＢＬ、ＢＬＢ　ビット線
　ＷＬ　ワード線
　ＳＬ、ＳＬＢ　ストア線
　ＣＴＬ　ＮＶ制御線
　ＳＲ　リストアセレクト線
　ＳＴ　ストアセレクト線
　ＰＧ　パワーゲーティング線
　ＳＰ　ストア制御信号
　ＣＴＲＬ　ＮＶ制御信号
　ＰＲＥ　プリチャージイネーブル信号
　ＷＥ　ライトイネーブル信号
　ＳＡＥ　センスイネーブル信号

Claims (19)

  1. 　データを相補的に保持する揮発性記憶ノードと、前記揮発性記憶ノードとビット線との間に接続されたアクセストランジスタとが設けられた揮発性記憶部と、
    　前記データを相補的に保持する不揮発性記憶ノードと、前記不揮発性記憶ノードとストア線との間に接続された第1スイッチと、前記不揮発性記憶ノードと前記揮発性記憶ノードとの間に接続された第２スイッチとが設けられた不揮発性記憶部と
    を具備する記憶装置。
  2. 　前記第1スイッチは、前記揮発性記憶ノードに保持されたデータを、前記ストア線を介して前記不揮発性記憶ノードにストアするストアトランジスタを備え、
    　前記第２スイッチは、前記不揮発性記憶ノードに保持されたデータを前記揮発性記憶ノードにリストアするリストアトランジスタを備える
    請求項１記載の記憶装置。
  3. 　前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）であり、
    　前記不揮発性記憶部は抵抗変化型メモリである
    請求項１記載の記憶装置。
  4. 　前記揮発性記憶部は、前記揮発性記憶ノードが設けられたフリップフロップを備え、
    　前記不揮発性記憶部は、
    　電圧印加に基づいて抵抗が変化する抵抗変化素子を備え、
    　前記ストアトランジスタの一端と前記リストアトランジスタの一端とは、前記抵抗変化素子の一端に接続されている
    請求項２記載の記憶装置。
  5. 　前記フリップフロップは、出力が入力に互いに接続された１対のインバータを備え、
    　前記１対のインバータの出力と入力との接続点が前記揮発性記憶ノードとして用いられ、
    　前記抵抗変化素子と前記ストアトランジスタと前記リストアトランジスタとの接続点が前記不揮発性記憶ノードとして用いられる
    請求項４記載の記憶装置。
  6. 　前記揮発性記憶ノードに保持されたデータは、前記ストア線および前記ストアトランジスタを順次介して前記不揮発性記憶ノードにストアされる請求項５記載の記憶装置。
  7. 　前記不揮発性記憶ノードに保持されたデータは、前記リストアトランジスタを介して前記揮発性記憶ノードにリストアされる請求項５記載の記憶装置。
  8. 　前記アクセストランジスタを開閉するワード線と、
    　前記リストアトランジスタを開閉するリストアセレクト線と、
    　前記ストアトランジスタを開閉するストアセレクト線と、
    　前記抵抗変化素子に接続されたＮＶ（Non Volatile）制御線と
    をさらに具備する請求項５記載の記憶装置。
  9. 　前記揮発性記憶部からリードされたデータを検出するセンスアンプと、
    　前記センスアンプで検出されたデータに基づいて、前記ストア線の電位および前記ＮＶ制御線の電位を制御し、前記揮発性記憶ノードに保持されたデータを、前記ストアトランジスタを介して前記不揮発性記憶ノードにストアするＮＶ制御部と
    をさらに具備する請求項８記載の記憶装置。
  10. 　前記ＮＶ制御部は、前記揮発性記憶ノードに保持されたデータを前記不揮発性記憶ノードにストアする場合、前記センスアンプで検出されたデータに応じて前記ストア線の電位を相補的に設定し、前記ＮＶ制御線の電位をハイレベルとロウレベルとの間で遷移させる
    請求項９記載の記憶装置。
  11. 　前記ＮＶ制御部は、前記揮発性記憶部の駆動電圧よりも高い電圧に基づいて前記不揮発性記憶部を駆動する
    請求項１０記載の記憶装置。
  12. 　前記インバータのパワーゲーティングを実施するパワーゲーティングトランジスタ
    をさらに具備する請求項５記載の記憶装置。
  13. 　前記ストアトランジスタの駆動力は、前記インバータに用いられるトランジスタの駆動力、前記アクセストランジスタの駆動力および前記リストアトランジスタの駆動力よりも大きい
    請求項５記載の記憶装置。
  14. 　前記揮発性記憶部と前記不揮発性記憶部とが設けられたメモリセルを備え、
    　前記メモリセルは、ロウ方向およびカラム方向にマトリックス状に配置されている
    請求項８記載の記憶装置。
  15. 　前記ワード線と前記リストアセレクト線と前記ストアセレクト線とはそれぞれ前記ロウ方向に沿って延伸され、
    　前記ビット線と前記ストア線と前記ＮＶ制御線とはそれぞれ前記カラム方向に沿って延伸される
    請求項１４記載の記憶装置。
  16. 　前記揮発性記憶部はデュアルポートＳＲＡＭである
    請求項１記載の記憶装置。
  17. 　前記揮発性記憶部は２ポートＳＲＡＭである
    請求項１記載の記憶装置。
  18. 　前記不揮発性記憶ノードに保持されたデータを前記揮発性記憶部の外部に読出す周辺リストア回路
    をさらに具備する請求項１記載の記憶装置。
  19. 　前記不揮発性記憶ノードに保持されたデータは、前記ストアトランジスタおよび前記ストア線を順次介して前記周辺リストア回路にリストアされる
    請求項１８記載の記憶装置。
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