JP2023040898A - 半導体装置及びメモリセル回路 - Google Patents

Abstract

【課題】メモリセルと不揮発性記憶部とを備えた半導体装置において消費電力を抑制することができる。【解決手段】半導体装置は、１ビットのデータを保持するメモリセルと、前記メモリセルにデータを書き込む、または読み出すための一対のビット線と、前記メモリセルが保持するデータを記憶する不揮発性記憶部と、前記メモリセルが現在保持しているデータを第１格納部に格納させ、前記不揮発性記憶部が現在記憶しているデータを第２格納部に格納させ、前記第１格納部が格納するデータと前記第２格納部が格納するデータとが異なる場合、前記第１格納部が格納するデータを前記一対のビット線を介して前記不揮発性記憶部に書き込ませ、かつ前記第１格納部が格納するデータと前記第２格納部が格納するデータとが同一の場合、前記第１格納部が格納するデータを前記不揮発性記憶部に書き込ませない書込制御部とを備える。【選択図】図３

Description

本開示は、半導体装置及びメモリセル回路に関する。

揮発性のメモリに、不揮発性の記憶部を用いることにより、高速、かつ不揮発性を有する不揮発性メモリ回路となる半導体装置が知られている。例えば、非特許文献１、２には、磁気抵抗素子であるＭＴJ（Magnetic Tunnel Junction：磁気トンネル接合）素子を用いた、ＮＶ－ＳＲＡＭ（Non-Volatile Static Random Access Memory）のメモリセル回路に関する技術が記載されている。

非特許文献１、２に記載された技術では、半導体装置のスリープ時には、パワーゲーティングにより電源遮断を行う前に、ＳＲＡＭのメモリセルに保持されているデータをＭＴＪ素子にストアし、メモリセルに保持されていたデータを記憶させる。また、スリープから復帰して電源の供給が開始されると、ＭＴＪ素子に記憶されているデータを、メモリセルにリストアし書き込む。これにより、非特許文献１、２に記載された技術では、低消費電力化が実現できる。

Y. Shuto, S. Yamamoto, S. Sugahara, Comparative study of power-gating architectures for nonvolatile SRAM cells based on spintronics technology", 2014 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), 17-20 Nov. 2014. Y. Gong, N. Gong, L. Hou, J. Wang, MTJ Based Data Restoration in Non-Volatile SRAM", 2016 13th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), 25-28 Oct. 2016.

しかしながら、上記非特許文献１、２に記載の技術では、ＳＲＡＭのメモリセルに記憶されているデータをＭＴＪ素子に書き込む際に、無駄な電力を消費する場合があり、消費電力を十分には抑制できない場合があった。

本開示は上記問題点を解決するためになされたものであり、メモリセルと不揮発性記憶部とを備えた半導体装置において消費電力を抑制することができることを目的とする。

本開示の技術の第１の態様は、半導体装置であって、１ビットのデータを保持するメモリセルと、前記メモリセルにデータを書き込む、または読み出すための一対のビット線と、前記メモリセルが保持するデータを記憶する不揮発性記憶部と、前記メモリセルが現在保持しているデータを第１格納部に格納させ、前記不揮発性記憶部が現在記憶しているデータを第２格納部に格納させ、前記第１格納部が格納するデータと前記第２格納部が格納するデータとが異なる場合、前記第１格納部が格納するデータを前記一対のビット線を介して前記不揮発性記憶部に書き込ませ、かつ前記第１格納部が格納するデータと前記第２格納部が格納するデータとが同一の場合、前記第１格納部が格納するデータを前記不揮発性記憶部に書き込ませない書込制御部と、を備える。

また、本開示の技術の第２の態様は、上記第１の態様の半導体装置において、前記第２格納部は、前記一対のビット線間の電位差を検出し、前記電位差に基づいて、前記メモリセルから読み出したデータの論理値を判定した判定結果を前記第１格納部に出力する。

また、本開示の技術の第３の態様は、上記第１の態様または第２の態様の半導体装置において、前記書込制御部は、前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオン状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオフ状態とされる前記不揮発性記憶部と前記第２格納部とを接続する第１のスイッチと、前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオフ状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオン状態とされる前記不揮発性記憶部と前記メモリセルとを接続する第２のスイッチと、を含む。

また、本開示の技術の第４の態様は、上記第１の態様から第３の態様のいずれか１態様の半導体装置において、前記メモリセルから読み出されたデータは、第２格納部を介して、第１格納部に格納される。

また、本開示の技術の第５の態様は、上記第１の態様から第４の態様のいずれか１態様の半導体装置において、前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させるストア時間を第１の時間、及び前記第１の時間よりも短い第２の時間のいずれかとする制御を行うストア時間制御部をさらに備える。

また、本開示の技術の第６の態様は、上記第５の態様の半導体装置において、前記ストア時間制御部は、前記第１の時間と前記第２の時間とで異なる論理値が設定される設定部を備え、前記設定部に備えられた前記論理値と、前記第１の時間及び前記第２の時間を制御するストア時間制御信号の論理値と、に応じて前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる。

また、本開示の技術の第７の態様は、上記第５の態様または第６の態様の半導体装置において、前記ストア時間制御部は、前記メモリセルが保持するデータが、複数ビットのデータのうちの予め定められた上位ビットである場合は前記第１の時間とする制御を行い、前記複数ビットのデータのうちの予め定められた下位ビットである場合は、前記第２の時間とする制御を行う。

また、本開示の技術の第８の態様は、上記第１の態様から第７の態様のいずれか１態様の半導体装置において、前記不揮発性記憶部は、磁気トンネル接合素子である。

また、本開示の技術の第９の態様は、メモリセル回路であって、１ビットのデータを保持するメモリセルと、前記メモリセルにデータを書き込む、または読み出すための一対のビット線と、前記メモリセルが保持するデータを記憶する不揮発性記憶部と、前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオン状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオフ状態とされる前記不揮発性記憶部と前記ビット線とを接続する第１のスイッチと、前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオフ状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオン状態とされる前記不揮発性記憶部と前記メモリセルとを接続する第２のスイッチと、を含む。

本開示によれば、メモリセルと不揮発性記憶部とを備えた半導体装置において消費電力を抑制することができることを。

実施形態の半導体集積回路の一例を示すブロック図である。 実施形態の不揮発性メモリ回路群の一例を示すブロック図である。 実施形態のパワースイッチの一例の回路図である。 第１実施形態の不揮発性メモリ回路の一例の回路図である。 実施形態のトライステートドライバの一例の回路図である。 実施形態のセンスアンプの一例の回路図である。 第１実施形態のメモリセル回路の読み出し動作におけるタイミングチャートである。 第１実施形態のメモリセル回路の書き込み動作におけるタイミングチャートである。 第１実施形態のＭＴＪ素子の初期化動作におけるタイミングチャートである。 第１実施形態のメモリセル回路のストア動作におけるタイミングチャートである。 第１実施形態のメモリセル回路のリストア動作におけるタイミングチャートである。 第２実施形態の不揮発性メモリ回路の一例の回路図である。 第２実施形態のメモリセル回路のストア動作におけるタイミングチャートである。

以下、図面を参照して本発明に係る実施形態の例を説明する。なお、各図面において同一機能を有する部分には同一符号が付されており、重複する説明は適宜、省略する。

［第１実施形態］
まず、本実施形態の半導体集積回路の構成について説明する。図１Ａは、本実施形態の半導体集積回路１０の一例を示すブロック図である。

本実施形態の半導体集積回路１０は、制御回路１２、パワースイッチ１４、不揮発性メモリ回路群１５、及び内部回路１８を備えている。

図１Ｂに示すように、一例として本実施形態の不揮発性メモリ回路群１５は、いずれも詳細を後述する、ｍ×ｎ個のメモリセル回路２２（２２_１１～２２_ｍｎ）と、ｎ個の周辺回路２４（２４_１～２４_ｎ）と、ｎ対のビット線ｂｉｔ，ｂｉｔ＿ｂとを含む。１対のビット線ｂｉｔ，ｂｉｔ＿ｂ毎に、不揮発性メモリ回路１６（１６_１～１６_ｎ）が設けられている。すなわち、図１Ｂに示すように、各不揮発性メモリ回路１６は、ｍ個のメモリセル回路２２と、１個の周辺回路２４とを含む。なお、本実施形態では、ｍ×ｎ個のメモリセル回路２２を総称する場合、個々を示す符号「ｍ」、「ｎ」を付与せず単に「メモリセル回路２２」という。また、本実施形態では、ｎ個の周辺回路２４を総称する場合、個々を示す符号「ｎ」を付与せず単に「周辺回路２４」という。図３には、不揮発性メモリ回路１６として、ｍ個のメモリセル回路２２のうちの１つのメモリセル回路２２と、周辺回路２４との回路構成を表す回路図が示されている。図３に示した本実施形態の不揮発性メモリ回路１６が本開示の半導体装置の一例である。

制御回路１２は、不揮発性メモリ回路群１５に詳細を後述する各種信号を供給する機能を有する。また、制御回路１２は、アドレスデコーダ２０を有し、アドレスデコーダ２０と不揮発性メモリ回路群１５とは、グローバルワード線Ｇｌｂ＿ＷＬ_ｍで接続されている。グローバルワード線Ｇｌｂ＿ＷＬ_ｍには、不揮発性メモリ回路群１５に含まれる複数のメモリセル回路２２のメモリセル２１にデータの書き込みまたは読み出しを指示するための指示信号が流れる。また、本実施形態の制御回路１２は、電源電圧の供給を制御するための制御信号Ｖ_ＰＧをパワースイッチ１４へ出力する。

図２に示した一例のように、本実施形態のパワースイッチ１４は、ＰＭＯＳトランジスタＰ４を用いている。ＰＭＯＳトランジスタＰ４の制御端子には制御回路１２から出力される制御信号Ｖ_ＰＧが入力され、制御信号Ｖ_ＰＧに応じて、いわゆるパワーゲーティングが行われる。

ＰＭＯＳトランジスタＰ４の一方の端子は正規の電源であるＶＤＤ電圧を供給する電源線に接続され、他方の端子は仮想的な電源であるＶＶＤＤ電圧を供給する電源線に接続されている。パワースイッチ１４は、制御信号Ｖ_ＰＧが「０」の場合、ＰＭＯＳトランジスタＰ４がオン状態となり、ＶＤＤ電圧により得られたＶＶＤＤ電圧を不揮発性メモリ回路群１５に出力する。一方、パワースイッチ１４は、制御信号Ｖ_ＰＧが「１」の場合、ＰＭＯＳトランジスタＰ４がオフ状態となる。これにより、不揮発性メモリ回路群１５へのＶＶＤＤ電圧の供給が遮断される。このように、不揮発性メモリ回路群１５、具体的には、不揮発性メモリ回路１６のメモリセル回路２２及び周辺回路２４へのＶＶＤＤ電圧の供給が遮断されることで、リーク電流による電力消費が削減される。なお、以下では、各素子等において、ＶＶＤＤ電圧を供給する電源線に接続されていることを、「ＶＶＤＤ電圧に接続」と表現する場合がある。

内部回路１８は、不揮発性メモリ回路群１５の各不揮発性メモリ回路１６に保持されているデータ（出力Ｑ）を処理する機能を有し、半導体集積回路１０内に配置された回路である。内部回路１８は特に限定されるものではなく、ユーザ等の要求に応じた機能を有する回路であればよい。例えば、不揮発性メモリ回路群１５が画像データを保持する場合、内部回路１８としては画像処理回路が挙げられる。なお、内部回路１８は、複数の機能（回路）を含んでいてもよい。

不揮発性メモリ回路１６は、入力信号Ｄを保持（ラッチ）して、入力信号Ｄに応じた（同じ論理値（レベル）の）出力Ｑを出力する機能を有する。本実施形態の不揮発性メモリ回路１６は、ＳＲＡＭ（Static Random Access Memory）である。

図３を参照して、本実施形態の不揮発性メモリ回路１６について詳細に説明する。上述したように、図３には、不揮発性メモリ回路１６に含まれるｍ個のメモリセル回路２２のうちの１つのメモリセル回路２２と、周辺回路２４との回路構成を表す回路図が示されている。なお、図３には、本実施形態の不揮発性メモリ回路１６と共に、不揮発性メモリ回路１６の動作に関わる制御回路１２内の一部の回路の一例を表す回路図も示されている。

不揮発性メモリ回路１６のメモリセル回路２２の前段には、制御回路１２のＡＮＤ回路ＡＮＤ１～４、ＯＲ回路ＯＲ１，ＯＲ２、及びＮＯＲ回路ＮＯＲ１が接続されている。

不揮発性メモリ回路群１５は、データを読み書きする不揮発性のメモリセル２１に対応するメモリセル回路２２を選択するためのｍ本のグローバルワード線Ｇｌｂ＿ＷＬを備えている。図３に示すように、アドレスデコーダ２０に接続されたワードｍに対するグローバルワード線Ｇｌｂ＿ＷＬ_ｍは、ＡＮＤ回路ＡＮＤ１，ＡＮＤ４、及びＯＲ回路ＯＲ１，ＯＲ２の入力端子に接続されている。また、ＡＮＤ回路ＡＮＤ１には、制御回路１２からＲＷ＿ＥＮ信号が入力される。ＡＮＤ回路ＡＮＤ１からは、ＲＷ＿ＥＮ信号と、グローバルワード線Ｇｌｂ＿ＷＬ_ｍを流れる信号との論理積が出力としてワードｍに対応するワード線Ｌｏｃａｌ＿ＷＬ_ｍに出力される。

ＯＲ回路ＯＲ１には、制御回路１２から詳細を後述するリストア動作を制御するためのＲｅｓｔｏｒｅ＿Ａｌｌ信号が入力される。ＡＮＤ回路ＡＮＤ２からは、グローバルワード線Ｇｌｂ＿ＷＬ_ｍを流れる信号と、Ｒｅｓｔｏｒｅ＿Ａｌｌ信号との論理和がＡＮＤ回路ＡＮＤ２に入力される。ＡＮＤ回路ＡＮＤ２には、さらに制御回路１２からＧｌＢ＿ＬＰＧ信号が入力される。ＡＮＤ回路ＡＮＤ２からは、ＯＲ回路ＯＲ１の論理和と、ＧｌＢ＿ＬＰＧ信号との論理積が出力として信号線Ｌｏｃａｌ＿ＬＰＧに出力される。

また、ＯＲ回路ＯＲ２には、制御回路１２からＲｅｓｔｏｒｅ＿Ａｌｌ信号が入力される。ＡＮＤ回路ＡＮＤ３からは、グローバルワード線Ｇｌｂ＿ＷＬ_ｍを流れる信号と、Ｒｅｓｔｏｒｅ＿Ａｌｌ信号との論理和がＡＮＤ回路ＡＮＤ３に入力される。ＡＮＤ回路ＡＮＤ３には、さらに制御回路１２からＧｌＢ＿ＳＲ１信号が入力される。ＡＮＤ回路ＡＮＤ３からは、ＯＲ回路ＯＲ２の論理和と、ＧｌＢ＿ＳＲ１信号との論理積が出力として信号線Ｌｏｃａｌ＿ＳＲ１に出力される。

また、ＡＮＤ回路ＡＮＤ４には、制御回路１２からＧｌｂ＿ＳＲ２信号が入力される。ＡＮＤ回路ＡＮＤ４からは、グローバルワード線Ｇｌｂ＿ＷＬ_ｍを流れる信号と、Ｇｌｂ＿ＳＲ２信号との論理積がＮＯＲ回路ＮＯＲ１に入力される。ＮＯＲ回路ＮＯＲ１には、さらに制御回路１２から詳細を後述するストア動作を制御するためのＳｔｒ＿Ｂｕｒｓｔ信号が入力される。ＮＯＲ回路ＮＯＲ１からは、ＡＮＤ回路ＡＮＤ４の論理積と、Ｓｔｒ＿Ｂｕｒｓｔ信号との否定論理和が出力として信号線Ｌｏｃａｌ＿ＳＲ２に出力される。

一方、図３に示すように、不揮発性メモリ回路１６の一対のビット線ｂｉｔ，ｂｉｔ＿ｂのうち、ビット線ｂｉｔには、ＰＭＯＳトランジスタＰ１が接続されている。ＰＭＯＳトランジスタＰ１は、一方の端子がＶＶＤＤ電圧に接続され、他方の端子がビット線ｂｉｔに接続されている。また、一対のビット線ｂｉｔ，ｂｉｔ＿ｂのうち、ビット線ｂｉｔ＿ｂには、ＰＭＯＳトランジスタＰ２が接続されている。ＰＭＯＳトランジスタＰ２は、一方の端子がＶＶＤＤ電圧に接続され、他方の端子がビット線ｂｉｔ＿ｂに接続されている。ＰＭＯＳトランジスタＰ１，Ｐ２各々の制御端子は、制御回路１２によりＰＲＥ信号が供給される信号線に接続されている。また、ＰＲＥ信号が供給される信号線には、ＰＭＯＳトランジスタＰ３の制御端子が接続されている。ＰＭＯＳトランジスタＰ３は、一方の端子がビット線ｂｉｔに接続され、他方の端子がビット線ｂｉｔ＿ｂに接続されている。

不揮発性メモリ回路１６のメモリセル回路２２は、インバータＩＮＶ１，ＩＮＶ２を含む。インバータＩＮＶ１，ＩＮＶ２は、１ビットのデータを保持するインバータループによるメモリセル２１として機能する。

インバータＩＮＶ１は、入力端子が記憶ノードｄ＿ｂに接続され、かつ出力端子が記憶ノードｄに接続されている。また、インバータＩＮＶ１には、ＰＭＯＳトランジスタＰ４を介してＶＶＤＤ電圧が電源として供給される。ＰＭＯＳトランジスタＰ４の制御端子は、信号線Ｌｏｃａｌ＿ＬＰＧに接続されている。一方、インバータＩＮＶ２は、入力端子が記憶ノードｄに接続され、かつ出力端子が記憶ノードｄ＿ｂに接続されている。また、インバータＩＮＶ２には、ＰＭＯＳトランジスタＰ５を介してＶＶＤＤ電圧が電源として供給される。ＰＭＯＳトランジスタＰ５の制御端子は、信号線Ｌｏｃａｌ＿ＬＰＧに接続されている。

また、メモリセル回路２２は、メモリセル２１にデータを読み書きするために制御されるトランジスタＴＲ１，ＴＲ２を含む。トランジスタＴＲ１は、一方の端子がビット線ｂｉｔに接続されており、他方の端子が記憶ノードｄに接続されている。また、トランジスタＴＲ２は、一方の端子がビット線ｂｉｔ＿ｂに接続されており、他方の端子が記憶ノードｄ＿ｂに接続されている。トランジスタＴＲ１，ＴＲ２各々の制御端子は、ワード線Ｌｏｃａｌ＿ＷＬ_ｍに接続されており、ワード線Ｌｏｃａｌ＿ＷＬ_ｍを流れる信号により、オン、オフが制御される。

また、メモリセル回路２２は、詳細を後述するリストアを行う際に制御されるＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２を含む。本実施形態のＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２が、本開示の第２のスイッチの一例である。ＮＭＯＳトランジスタＲｓｔｒＴＲ１は、一方の端子が記憶ノードｄに接続されており、他方の端子がＭＴＪ素子ＭＴＪ１に接続されている。また、ＮＭＯＳトランジスタＲｓｔｒＴＲ１は、制御端子が信号線Ｌｏｃａｌ＿ＳＲ１に接続されている。一方、ＮＭＯＳトランジスタＲｓｔｒＴＲ２は、一方の端子が記憶ノードｄ＿ｂに接続されており、他方の端子がＭＴＪ素子ＭＴＪ２に接続されている。また、ＮＭＯＳトランジスタＲｓｔｒＴＲ２は、制御端子が信号線Ｌｏｃａｌ＿ＳＲ１に接続されている。ＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２は、信号線Ｌｏｃａｌ＿ＳＲ１を流れる信号により、オン、オフが制御される。具体的には、ＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２は、リストアを行う際に、オン状態とされ、ストアを行う際にオフ状態とされる。

また、メモリセル回路２２は、詳細を後述するストアを行う際に制御されるＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２を含む。本実施形態のＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２が、本開示の第１のスイッチの一例である。ＰＭＯＳトランジスタＳｔｒＴＲ１は、一方の端子がビット線ｂｉｔに接続されており、他方の端子がＮＭＯＳトランジスタＲｓｔｒＴＲ１の他方の端子及びＭＴＪ素子ＭＴＪ１に接続されている。また、ＰＭＯＳトランジスタＳｔｒＴＲ１は、制御端子が信号線Ｌｏｃａｌ＿ＳＲ２に接続されている。また、ＰＭＯＳトランジスタＳｔｒＴＲ２は、一方の端子がビット線ｂｉｔ＿ｂに接続されており、他方の端子がＮＭＯＳトランジスタＲｓｔｒＴＲ２の他方の端子及びＭＴＪ素子ＭＴＪ２に接続されている。また、ＰＭＯＳトランジスタＳｔｒＴＲ２は、制御端子が信号線Ｌｏｃａｌ＿ＳＲ２に接続されている。ＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２は、信号線Ｌｏｃａｌ＿ＳＲ２を流れる信号により、オン、オフが制御される。具体的には、ＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２は、ストアを行う際にオン状態とされ、リストアを行う際にオフ状態とされる。

さらに、図３に示すように本実施形態のメモリセル回路２２は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２を備える。本実施形態のＭＴＪ素子ＭＴＪ１，ＭＴＪ２が、本開示の不揮発性記憶部の一例である。ＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、印加される電圧の大きさに応じて抵抗値が変化する。自由層ｆからピン層ｐへ向かう方向に電流を流すと、自由層ｆの磁化方向がピン層ｐと同一になってＭＴＪ素子は低抵抗となり、論理値が「１」のデータを記憶した状態となる。一方、ピン層ｐから自由層ｆへ向かう方向に電流を流すと、自由層ｆの磁化方向がピン層ｐと反対になってＭＴＪ素子は高抵抗となり、論理値が「０」のデータを記憶した状態となる。

ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されたデータは、ＶＶＤＤ電圧給が停止した後も保持される。そのため本実施形態の不揮発性メモリ回路１６は、パワーゲーティングを行う場合、スリープ状態に移行する前に、メモリセル２１により保持されているデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込んで記憶させる。また、不揮発性メモリ回路１６は、スリープ状態から復帰する場合は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込まれているデータを記憶ノードｄ、ｄ＿ｂへ読み出してメモリセル２１にデータを復元する。

なお、本実施形態では、メモリセル２１（記憶ノードｄ、ｄ＿ｂ）が保持しているデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶させる動作を「ストア」という。また、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２からデータを読み出し記憶ノードｄ，ｄ＿ｂに復元させる動作を「リストア」という。

本実施形態のＭＴＪ素子ＭＴＪ１，ＭＴＪ２は、ピン層ｐ側がメモリセル２１に接続されている。ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の自由層ｆ側はＣＴＲＬ信号が流れる信号線に接続されている。

一方、周辺回路２４は、書き込みレジスタ（Ｗｒｉｔｅ＿ｒｅｇ）３０，トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２、センスアンプ３２、及び読み出しレジスタ（Ｒｅａｄ＿ｒｅｇ）３４を含む。

なお、本実施形態のトライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２、インバータＩＶ２、ＡＮＤ回路ＡＮＤ５，ＡＮＤ６、ＸＯＲ回路ＸＯＲ１、ＯＲ回路ＯＲ３、ＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２、及びＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２が、本開示の書込制御部の一例である。また、本実施形態のセンスアンプ３２が本開示の第２格納部の一例であり、本実施形態のＲｅａｄ＿ｒｅｇ３４が本開示の第１格納部の一例である。

Ｗｒｉｔｅ＿ｒｅｇ３０はメモリセル回路２２に書き込むデータＱが一時的に格納される。Ｗｒｉｔｅ＿ｒｅｇ３０は、インバータＩＶ１、ＮＭＯＳトランジスタＮ３，Ｎ４を介して、ビット線ｂｉｔに接続されている。

インバータＩＶ１は入力端子にはＷｒｉｔｅ＿ｒｅｇが接続され、出力端子にはＮＭＯＳトランジスタＮ３の制御端子が接続されている。ＮＭＯＳトランジスタＮ３の一方の端子はグランドに接続されており、他方の端子がＮＭＯＳトランジスタＮ４の一方の端子に接続されている。ＮＭＯＳトランジスタＮ４は、他方の端子がビット線ｂｉｔに接続されている。ＮＭＯＳトランジスタＮ４の制御端子は、制御回路１２により信号ＷＥが供給される信号線に接続されている。

また、Ｗｒｉｔｅ＿ｒｅｇ３０は、ＮＭＯＳトランジスタＮ５，Ｎ６を介して、ビット線ｂｉｔ＿ｂに接続されている。ＮＭＯＳトランジスタＮ５は、一方の端子がグランドに接続されており、他方の端子がＮＭＯＳトランジスタＮ６の一方の端子に接続されている。ＮＭＯＳトランジスタＮ６は、他方の端子がビット線ｂｉｔ＿ｂに接続されている。ＮＭＯＳトランジスタＮ６の制御端子は、信号ＷＥが供給される信号線に接続されている。

一方、トライステートドライバＴＳＤＲＶ１の出力端子と、トライステートドライバＴＳＤＲＶ２の出力端子とは、インバータＩＶ２を介して接続されている。具体的にはインバータＩＶ２の入力端子とトライステートドライバＴＳＤＲＶ１の入力端子とが接続されており、インバータＩＶ２の出力端子とトライステートドライバＴＳＤＲＶ２の入力端子とが接続されている。トライステートドライバＴＳＤＲＶ１の出力は、ビット線ｂｉｔに接続されており、トライステートドライバＴＳＤＲＶ２の出力は、ビット線ｂｉｔ＿ｂに接続されている。トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２の各々には、ＴＳＥＮ信号が入力される。トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２は、ＴＳＥＮ信号に応じて駆動する。

図４には、本実施形態のトライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２の一例を示した回路図が示されている。図４に示すように、トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２の各々は、ＮＡＮＤ回路ＮＡＮＤ１、インバータＩＶ３、ＮＯＲ回路ＮＯＲ２、ＰＭＯＳトランジスタＰ５、及びＮＭＯＳトランジスタＮ７を含む。

ＮＡＮＤ回路ＮＡＮＤ１には、ＴＳＥＮ信号及び信号Ａが入力される。ＮＡＮＤ回路ＮＡＮＤ１の否定論理積は、ＰＭＯＳトランジスタＰ５の制御端子に入力される。ＰＭＯＳトランジスタＰ５は、一方の端子がＶＶＤＤ電圧に接続され、他方の端子がＮＭＯＳトランジスタＮ７の一方の端子に接続されている。

ＮＯＲ回路ＮＯＲ２には、インバータＩＶ３の出力及び信号Ａが入力される。ＮＯＲ回路ＮＯＲ２の否定論理和は、ＮＭＯＳトランジスタＮ７の制御端子に入力される。ＮＭＯＳトランジスタＮ７の他方の端子はグランドに接続されている。ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ７との中間ノードが、出力ＹとしてトライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２から出力される。

具体的には、ＴＳＥＮ信号の論理値が「０」である場合、信号Ａの論理値に係わらず、ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ７がオフ状態となり、出力Ｙが不定となる。一方、ＴＳＥＮ信号の論理値が「０」である場合、信号Ａの論理値が「１」ならば、ＰＭＯＳトランジスタＰ５がオン状態に、ＮＭＯＳトランジスタＮ７がオフ状態となり、出力ＹがＶＶＤＤ電圧（論理値が「１」）となる。また、信号Ａの論理値が「０」ならば、ＰＭＯＳトランジスタＰ５がオフ状態に、ＮＭＯＳトランジスタＮ７がオン状態となり、出力Ｙがグランド電位（論理値が「０」）となる。

一方、センスアンプ３２は、メモリセル２１に記憶されているデータの読み出し時にビット線ｂｉｔ，ｂｉｔ＿ｂの電位を検出し、検出した電位差に基づいて、メモリセル２１から読み出したデータの論理値を判定する機能、及び読み出したデータを格納する機能を有する。具体的には、センスアンプ３２は、ビット線ｂｉｔ，ｂｉｔ＿ｂの電位差に基づいて、メモリセル２１から読み出したデータの論理値が「０」及び「１」の何れであるかを判定した判定結果を、センスアンプ出力ＳＡＯとして出力する。

センスアンプ３２には、ＮＭＯＳトランジスタＮ１を介してビット線ｂｉｔが接続されており、ＮＭＯＳトランジスタＮ２を介してビット線ｂｉｔ＿ｂが接続されている。ＮＭＯＳトランジスタＮ１，Ｎ２の各々の制御端子には、制御回路１２から出力されたＳＡ＿ＢＤ信号が流れる信号線が接続されている。また、センスアンプ３２には、制御回路１２から出力されたＧＬＢ＿ＰＲＥ信号、及びＳＡ＿ＥＮ信号が入力される。図５には、センスアンプ３２の一例を示した回路図が示されている。図５に示したセンスアンプ３２は、ＰＭＯＳトランジスタＰ６～Ｐ１４と、ＮＭＯＳトランジスタＮ８～Ｎ１１と、センスアンプ出力ＳＡＯを出力するＩＶ４とを含み、ＧＬＢ＿ＰＲＥ信号、ＧＢＬ信号、ＧＢＬＢ信号、及び信号ＳＡ＿ＥＮによって制御される。

センスアンプ３２の出力であるセンスアンプ出力ＳＡＯは、Ｒｅａｄ＿ｒｅｇ３４に入力される。また、Ｒｅａｄ＿ｒｅｇ３４には、制御回路１２から出力されたクロック信号ＣＬＫ及びＵｐｄａｔｅ＿ＥＮ１信号が入力される。

一方、ＡＮＤ回路ＡＮＤ５には、センスアンプ３２のセンスアンプ出力ＳＡＯ及びＧｌｂ＿ＳＲ２信号が入力され、センスアンプ出力ＳＡＯとＧＬＢ＿ＳＲ２信号との論理積を出力する。一方、ＡＮＤ回路ＡＮＤ６には、Ｒｅａｄ＿ｒｅｇ３４の出力である出力Ｑ及びＧｌｂ＿ＳＲ２信号が入力され、出力ＱとＧＬＢ＿ＳＲ２信号との論理積を出力する。

ＸＯＲ回路ＸＯＲ１には、ＡＮＤ回路ＡＮＤ５の出力及びＡＮＤ回路ＡＮＤ６の出力が入力される。ＯＲ回路ＯＲ３には、ＸＯＲ回路ＸＯＲ１の排他的論理和、及び制御回路１２から出力されたＳＦ（Store_Forcibly）信号が入力される。ＯＲ回路ＯＲ３の論理和が、ＴＳＥＮ信号として出力される。

次に、本実施形態の不揮発性メモリ回路１６の動作について説明する。
（通常動作モード）
まず、メモリセル回路２２がＳＲＡＭとして機能する通常動作について説明する。通常動作には、メモリセル回路２２にデータを書き込む動作と、メモリセル回路２２からデータを読み出す動作とがある。

メモリセル回路２２が通常動作を行う場合、データの読み書きにかかわらず、制御回路１２から出力される、ＧｌＢ＿ＳＲ２信号、Ｓｔｒ＿Ｂｕｒｓｔ信号、ＳＦ信号、ＧｌＢ＿ＳＲ１信号、及びＲｅｓｔｏｒｅ＿Ａｌｌ信号の論理値は「０」である。

ＧｌＢ＿ＳＲ２信号及びＳｔｒ＿Ｂｕｒｓｔ信号の論理値が「０」であるため、ＡＮＤ回路ＡＮＤ４の論理積が「０」、ＮＯＲ回路ＮＯＲ１の否定論理和が「１」になる。そのため、ＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２はオフ状態となる。

また、ＧｌＢ＿ＳＲ２信号及びＳＦの論理値が「０」であるため、ＡＮＤ回路ＡＮＤ５，ＡＮＤ６の論理積が「０」、ＸＯＲ回路ＸＯＲ１の排他的論理和が「０」、ＯＲ回路ＯＲ３の論理和が「０」となる。そのため、ＴＳＥＮ信号の電位が「０」となり、上述したようにトライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２では、ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ７がオフ状態となって出力Ｙが不定となる。

また、ＧｌＢ＿ＳＲ１信号及びＲｅｓｔｏｒｅ＿Ａｌｌ信号の論理値が「０」であるため、ＯＲ回路ＯＲ２の論理和がグローバルワード線Ｇｌｂ＿ＷＬ_ｍの論理値と等しくなり、ＡＮＤ回路ＡＮＤ３の論理積が「０」となる。そのため、ＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２はオフ状態となる。

（通常動作モード：読み出し動作）
まず、メモリセル回路２２からデータを読み出す動作（Ｒｅａｄ動作）について説明する。図６には、メモリセル回路２２の読み出し動作におけるタイミングチャートの一例が示されている。なお、読み出し動作の際は、ＷＥ信号の論理値を「０」とする。ＷＥ信号の論理値が「０」であるため、ＮＭＯＳトランジスタＮ４，Ｎ６はオフ状態となる。

クロック信号ＣＬＫの立ち上がりのタイミングｔ１１に同期して、ＲＷ＿ＥＮ信号の論理値を「０」にする。これにより、ＡＮＤ回路ＡＮＤ１の論理積が「０」となるため、ワード線Ｌｏｃａｌ＿ＷＬ_ｍの論理値が「０」となる。ワード線Ｌｏｃａｌ＿ＷＬ_ｍの論理値が「０」の状態でＰＲＥ信号の論理値を「０」とすることにより、ＰＭＯＳトランジスタＰ１，Ｐ２をオン状態にし、ビット線ｂｉｔ，ｂｉｔ＿ｂをプリチャージする。また、ＳＡ＿ＢＤ信号の論理値を「１」とし、ＮＭＯＳトランジスタＮ１、Ｎ２をオン状態にする。

さらに、アドレスデコーダ２０でのデコード動作もこのプリチャージ期間に行う。ここで、ワードｍに対するグローバルワード線Ｇｌｂ＿ＷＬ_ｍのみが選択されて、「１」となった場合を想定する。

続いて、クロック信号ＣＬＫの立ち下がりのタイミングｔ１２に同期して、プリチャージ動作を終了して、ＲＷ＿ＥＮ信号の論理値を「１」にする。これにより、グローバルワード線Ｇｌｂ＿ＷＬ_ｍの論理値と、ワード線Ｌｏｃａｌ＿ＷＬ_ｍの論理値が等しくなる。ここでは、グローバルワード線Ｇｌｂ＿ＷＬ_ｍの論理値が「１」であるため、ワード線Ｌｏｃａｌ＿ＷＬ_ｍの論理値が「１」となり、トランジスタＴＲ１，ＴＲ２がオン状態となる。これにより、ワードｍのデータ、具体的には、メモリセル２１により保持されたデータの読み出しを開始する。

読み出しが開始されると、記憶ノードｄのデータがビット線ｂｉｔに読み出され、また、記憶ノードｄ＿ｂのデータがビット線ｂｉｔ＿ｂに読み出され、センスアンプ３２を介してセンシングされる。記憶ノードｄのデータが「１」である場合は、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値が「１」になる。一方、記憶ノードｄのデータが「０」である場合は、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値が「０」になる。すなわち、センスアンプ３２は、メモリセル２１から読み出したデータの論理値を判定した判定結果として、読み出したデータの論理値と論理値が一致するセンスアンプ出力ＳＡＯを出力する。メモリセル２１とセンスアンプ３２のセンスアンプ出力ＳＡＯは、次のクロック信号ＣＬＫの立ち上がりのタイミングｔ１３でＲｅａｄ＿ｒｅｇ３４に格納され、（図６「ＶＡＬＩＤ」参照）読み出しが終了する。

（通常動作モード：書き込み動作）
次に、メモリセル回路２２にデータを書き込む動作（Ｗｒｉｔｅ動作）について説明する。図７には、メモリセル回路２２への書き込み動作におけるタイミングチャートの一例が示されている。なお、書き込み動作を行う場合、ＳＡ＿ＢＤ信号の論理値を「０」のままとし、ＮＭＯＳトランジスタＮ１，Ｎ２をオフ状態としている。

まず、メモリセル２１に書き込むべきデータを予めＷｒｉｔｅ＿ｒｅｇ３０にセットしておく（図７、タイミングｔ２１～ｔ２３参照）。

次のクロック信号ＣＬＫの立ち上がりのタイミングｔ２３により、ビット線ｂｉｔ，ｂｉｔ＿ｂのプリチャージ動作を行う。

続いて、クロック信号ＣＬＫの立ち下がりのタイミングｔ２４に同期して、プリチャージ動作を終了して、ＷＥ信号の論理値を「１」にし、ＮＭＯＳトランジスタＮ４，Ｎ６をオン状態にする。これにより、Ｗｒｉｔｅ＿ｒｅｇ３０にセットされているデータが、ビット線ｂｉｔ，ｂｉｔ＿ｂに伝達される。

さらに、図７に示すように、ＲＷ＿ＥＮ信号の論理値を「１」とし、かつ書き込みを行いたいワード（例えば、ワードｍ）のワード線Ｌｏｃａｌ＿ＷＬ_ｍの論理値を「１」とする。これにより、トランジスタＴＲ１，ＴＲ２がオン状態となり、ビット線ｂｉｔのデータが記憶ノードｄに伝達され、ビット線ｂｉｔ＿ｂのデータが記憶ノードｄ＿ｂに伝達されることで、メモリセル２１に論理値「１」のデータが書き込まれる。次のクロック信号ＣＬＫの立ち下がりタイミングｔ２５でＷＥ信号の論理値を「０」とし、ＮＭＯＳトランジスタＮ４，Ｎ６をオフ状態にする。また、ＲＷ＿ＥＮ信号の論理値を「０」とし、ＡＮＤ回路ＡＮＤ１の論理積を「０」とすることで、ワード線Ｌｏｃａｌ＿ＷＬ_ｍの論理値を「０」として、書き込み動作を終了する。

（ストア動作モード）
次に、メモリセル回路２２におけるストア動作モードについて説明する。ストア動作モードには、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の初期化動作と、通常のストア動作とが含まれる。

（ストア動作モード：ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の初期化動作）
まず、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の初期化動作について説明する。図８には、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の初期化動作におけるタイミングチャートの一例が示されている。なお、図８のタイミングｔ３３～ｔ３５は、ＣＴＬ信号の論理値が「０」である場合を示しており、タイミングｔ３５～ｔ３７は、ＣＴＬ信号の論理値が「１」である場合を示している。

まず、第１ステップとして、上述した書き込み動作を行い、メモリセル２１の書き込み動作（図７参照）を行い、メモリセル２１に、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２を初期化したい値（論理値）を書き込む。ＭＴＪ素子ＭＴＪ１，ＭＴＪ２を「０」で初期化したい場合、メモリセル２１に「０」を書き込む。また、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２を「１」で初期化したい場合、メモリセル２１に「１」を書き込む。

次に、第２ステップとして、メモリセル２１に書き込まれているデータの読み出しを行って、ワードｍに保持されたデータを読み出し、Ｒｅａｄ＿ｒｅｇ３４に格納する（図８のタイミングチャートのタイミングｔ３１～ｔ３３の期間参照）。なお、Ｒｅａｄ＿ｒｅｇ３４に直接データをセットする手段が別にある場合には、その手段でＲｅａｄ＿ｒｅｇ３４の値を設定してもよい。その場合、上記第１及び第２ステップは不要となる。

次に、第３ステップとして、Ｒｅａｄ＿ｒｅｇ３４に格納されているデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込む（ストアする）。図８のタイミングｔ３３～ｔ３７に示すように、ＲＷ＿ＥＮ信号、Ｇｌｂ＿ＳＲ１信号、Ｒｅｓｔｏｒｅ＿ａｌｌ信号、ＳＡ＿ＢＤ信号の論理値を「０」とする。

ＲＷ＿ＥＮ信号の論理値を「０」とすることにより、ＡＮＤ回路ＡＮＤ１の論理積が０となり、Ｌｏｃａｌ＿ＷＬ_ｍの論理値が「０」となる。また、Ｇｌｂ＿ＳＲ１信号の論理値を「０」とすることにより、ＡＮＤ回路ＡＮＤ３の論理積が０となり、信号線Ｌｏｃａｌ＿ＳＲ１の論理値が「０」となる。そのため、ＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２がオフ状態となる。Ｒｅｓｔｏｒｅ＿ａｌｌ信号の論理値を「０」とすることにより、ＯＲ回路ＯＲ１，ＯＲ２の論理和がグローバルワード線Ｇｌｂ＿ＷＬ_ｍと等しくなる。ＳＡ＿ＢＤ信号の論理値を「０」とすることにより、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態となる。

また、ＳＦ信号及びＳｔｒ＿Ｂｕｒｓｔ信号の論理値を「１」とする。ＳＦ信号の論理値を「１」とすることにより、ＯＲ回路ＯＲ３の論理和が「１」となり、ＴＳＥＮ信号の論理値が「１」となる。また、Ｓｔｒ＿Ｂｕｒｓｔ信号の論理を「１」とすることにより、ＮＯＲ回路ＮＯＲ１の否定論理和が「０」となり、信号線Ｌｏｃａｌ＿ＳＲ２の論理値が「０」となる。そのため、ＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２がオン状態となる。

これにより、トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２が活性化し、かつＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２がオン状態となるため、Ｒｅａｄ＿ｒｅｇ３４に格納されたデータが、ビット線ｂｉｔ，ｂｉｔ＿ｂ、及びＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２を介して、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込まれる（ストアされる）。

（ストア動作モード：通常のストア動作）
次に、通常のストア動作について説明する。本実施形態の不揮発性メモリ回路１６では、通常のストア動作は、１ワード毎に行う。Ｓｔｒ＿Ｂｕｒｓｔ信号の論理値は「０」とする。なお、ここでは、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２には何らかのデータが既にストアされている状態であり、また、上述した通常動作における書き込み動作（図７参照）を行ってメモリセル回路２２に何からかのデータが保持されている状態を想定する。メモリセル回路２２のメモリセル２１に保持されているデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアする動作について図９を参照して説明する。図９には、メモリセル回路２２のストア動作におけるタイミングチャートの一例が示されている。

まず、第１ステップとして、図９のタイミングｔ４１～ｔ４３に示すように、上述したメモリセル２１の読み出し動作（図６参照）を行って、ワードｍに保持されたデータを、センスアンプ３２を介して読み出して、Ｒｅａｄ＿ｒｅｇ３４に格納する。すなわち、メモリセル２１に保持されたデータをＲｅａｄ＿ｒｅｇ３４に退避させる。

次に、第２ステップとして、図９のタイミングｔ４３～ｔ４７に示すように、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータをメモリセル２１に読み出すリストア動作を行う。リストア動作では、トランジスタＴＲ１，ＴＲ２及びＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２をオフ状態にし、かつＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２をオン状態にする。具体的には、図９に示したように、クロック信号ＣＬＫの立ち上がりのタイミングｔ４３に同期して、ＧｌＢ＿ＳＲ１信号の論理値を「１」にする。また、グローバルワード線Ｇｌｂ＿ＷＬ_ｍの論理値を「１」にする。そのため、ＯＲ回路ＯＲ２の論理和が「１」となり、ＡＮＤ回路ＡＮＤ３の論理積が「１」となることで、ワードｍの信号線Ｌｏｃａｌ＿ＳＲ１の論理値が「１」となり、ＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２がオン状態となる。これにより、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータがメモリセル２１に読み出されるリストア動作が行われる。なお、リストア動作については、詳細を後述する。

リストア動作を行うことにより、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータがメモリセル２１に読み出され保持された状態となる。これにより、メモリセル２１にもともと保持されていたデータは壊れるが、上述したように、本実施形態では、第１ステップにおいてメモリセル２１にもともと保持されていたデータを退避させているので、メモリセル２１にもともと保持されていたデータが不明となることがない。

次に、第３ステップとして、図９のタイミングｔ４７～ｔ４９に示すように、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶させたデータを、センスアンプ３２に格納する。本動作では、トランジスタＴＲ１，ＴＲ２及びＮＭＯＳトランジスタＮ１，Ｎ２をオン状態にし、かつＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２及びＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２をオフ状態にする。具体的には、図９に示したように、クロック信号ＣＬＫの立ち上がりのタイミングｔ４７に同期して、ＲＷ＿ＥＮ信号及びグローバルワード線Ｇｌｂ＿ＷＬ_ｍの論理値を「１」にする。これにより、ＡＮＤ回路ＡＮＤ１の論理積が「１」となり、ワード線Ｌｏｃａｌ＿ＷＬ_ｍの論理値が「１」となり、トランジスタＴＲ１，ＴＲ２がオン状態となる。また、ＳＡ＿ＢＤ信号の論理値を「１」にすることにより、ＮＭＯＳトランジスタＮ１，Ｎ２がオン状態になる。また、信号線Ｌｏｃａｌ＿ＳＲ１の論理値を「０」とすることにより、ＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２がオフ状態になる。また、信号線Ｌｏｃａｌ＿ＳＲ２の論理値を「１」とすることにより、ＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２がオフ状態になる。

これにより、メモリセル２１に保持されているワードｍのＭＴＪ素子ＭＴＪ１，ＭＴＪ２のデータが、ビット線ｂｉｔ，ｂｉｔ＿ｂに読み出され、センスアンプ３２を介してセンシングされ、センスアンプ３２のセンスアンプ出力ＳＡＯとして出力される。換言すると、センスアンプ３２のセンスアンプ出力ＳＡＯの値が、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータの論理値と同等となる。センスアンプ出力ＳＡＯの値は、新たに、センスアンプ３２が活性化するまで保持される。なお、センスアンプ出力ＳＡＯの値は、Ｒｅａｄ＿ｒｅｇ３４には格納されない。一例として本実施形態では、Ｕｐｄａｔｅ＿ＥＮ１信号の論理値を「０」にしておくことで、Ｒｅａｄ＿ｒｅｇ３４にセンスアンプ出力ＳＡＯの値を格納しないようにしている。

次に、第４ステップとして、図９のタイミングｔ４９～ｔ４１３に示すように、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの論理値と、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値とを比較し、出力Ｑの論理値とセンスアンプ出力ＳＡＯの論理値とが一致しない場合は、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアする。一方、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの論理値と、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値とが一致する場合は、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアしない。以降、このストアの方式をData-Aware Storing（ＤＡＳ）と称する。

ここで、Ｒｅａｄ＿ｒｅｇ３４には、メモリセル２１が保持していたデータが格納されており、出力Ｑとされる。また、センスアンプ３２には、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータが格納されており、センスアンプ出力ＳＡＯとされる。従って、メモリセル２１が保持していたデータと、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータとが一致しない場合、メモリセル２１に保持されていたデータがＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアされる。一方、メモリセル２１が保持していたデータと、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータとが一致する場合、メモリセル２１に保持されていたデータがＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアされない。

以下、本動作について具体的に説明する。本動作では、トランジスタＴＲ１，ＴＲ２、ＮＭＯＳトランジスタＮ１，Ｎ２、及びＮＭＯＳトランジスタＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２をオフ状態にし、かつＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２をオン状態にする。

具体的には、図９に示したように、クロック信号ＣＬＫの立ち上がりのタイミングｔ４９に同期して、ＳＡ＿ＢＤ信号の論理値を「０」にし、ＮＭＯＳトランジスタＮ１，Ｎ２がオフ状態となる。また、Ｇｌｂ＿ＳＲ２信号の論理値を「１」にする。これにより、ＡＮＤ回路ＡＮＤ５の論理積は、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値となる。すなわち、ＡＮＤ回路ＡＮＤ５の論理積は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータの論理値となる。一方、ＡＮＤ回路ＡＮＤ６の論理積は、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの論理値となる。すなわち、ＡＮＤ回路ＡＮＤ６の論理積は、メモリセル２１に保持されていたデータの論理値となる。

ＸＯＲ回路ＸＯＲ１は、センスアンプ出力ＳＡＯの論理値と、出力Ｑの論理値とが同一であるかどうかを比較し、比較結果を出力する。すなわち、ＸＯＲ回路ＸＯＲ１は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータの論理値と、メモリセル２１に保持されていたデータの論理値とを比較し、比較結果を出力する。

センスアンプ出力ＳＡＯの論理値と出力Ｑの論理値とが異なる場合、すなわち、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータの論理値とメモリセル２１に保持されていたデータの論理値とが異なる場合、ＸＯＲ回路ＸＯＲ１の排他的論理和が「１」となる。これにより、ＯＲ回路ＯＲ３の論理和が「１」となりＴＳＥＮ信号の論理値が「１」となり、トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２が活性化される。また、トライステートドライバＴＳＤＲＶ１には、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑが入力される。また、トライステートドライバＴＳＤＲＶ２には、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの反転値ＱＢが入力される。一方、Ｇｌｂ＿ＳＲ２信号の論理値が「１」であるため、Ｓｔｒ＿Ｂｕｒｓｔ信号の論理値は「０」だが、ＮＯＲ回路ＮＯＲ１の否定論理積が「０」となり、信号線Ｌｏｃａｌ＿ＳＲ２の論理値が「０」となるため、ＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２がオン状態となる。これにより、ビット線ｂｉｔ，ｂｉｔ＿ｂを介して、ワードｍのＭＴＪ素子ＭＴＪ１，ＭＴＪ２に、メモリセル２１に保持されていたデータであるＲｅａｄ＿ｒｅｇ３４の出力Ｑがストアされる。

一方、センスアンプ出力ＳＡＯの論理値と出力Ｑの論理値とが同一の場合、すなわち、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータの論理値とメモリセル２１に保持されていたデータの論理値とが同一の場合、ＸＯＲ回路ＸＯＲ１の排他的論理和が「０」となる。このとき、ＳＦ信号の論理値は「０」である。これにより、ＯＲ回路ＯＲ３の論理和が「０」となりＴＳＥＮ信号の論理値が「０」となるため、トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２が活性化されない。よって、ビット線ｂｉｔ，ｂｉｔ＿ｂが駆動されず、ワードｍのＭＴＪ素子ＭＴＪ１，ＭＴＪ２に、メモリセル２１に保持されていたデータである、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑがストアされない。

なお、この場合、ビット線ｂｉｔ，ｂｉｔ＿ｂには、１つ前のステップ（第３ステップ）における電位（論理値）の状態が残ったままの状態で、ＰＭＯＳトランジスタＳｔｒＴＲ１，ＳｔｒＴＲ２がオン状態となるが、問題は生じない。これは、上述したように、第３ステップでは、メモリセル２１に保持されているワードｍのＭＴＪ素子ＭＴＪ１，ＭＴＪ２のデータが、ビット線ｂｉｔ，ｂｉｔ＿ｂに読み出されるためである。ビット線ｂｉｔ，ｂｉｔ＿ｂのデータと、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２のデータとが同一であるため、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２のデータは書き換わらない。

このように、本実施形態の不揮発性メモリ回路１６では、メモリセル２１に保持されているデータと、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータとが同一の場合、メモリセル２１に保持されているデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアするのを抑制することができる。

ストアを行うワード毎に、上記第１ステップ～第４ステップの動作を繰り返し行うことにより、上述したように、メモリセル２１に保持されているデータのＭＴＪ素子ＭＴＪ１，ＭＴＪ２へのストア動作が行われる。

（電源遮断モード）
電源遮断モードでは、上述したように制御信号Ｖ_ＰＧを「１」とし、パワースイッチ１４をオフ状態にして、メモリセル回路２２及び周辺回路２４へのＶＶＤＤ電圧の供給を遮断する。不揮発性メモリ回路１６では、これにより、リーク電流による電力消費が削減される。

（リストア動作モード）
次に、メモリセル回路２２におけるリストア動作モードについて説明する。図１０には、リストア動作におけるタイミングチャートの一例が示されている。なお、リストア動作を行う前に、パワースイッチ１４をオン状態にし、メモリセル回路２２及び周辺回路２４のＶＶＤＤ電圧の供給を開始しておく。

クロック信号ＣＬＫの立ち上がりのタイミングｔ５１に同期して、Ｒｅｓｔｏｒｅ＿Ａｌｌ信号の論理値を「１」にする。これにより、ＯＲ回路ＯＲ１，ＯＲ２の論理和が「１」になる。また、Ｇｌｂ＿ＬＰＧ信号の論理値を「１」にする。これにより、ＡＮＤ回路ＡＮＤ２の論理積が「１」となり、信号線Ｌｏｃａｌ＿ＬＰＧの論理値が「１」となって、ＰＭＯＳトランジスタＰ４，Ｐ５がオフ状態となる。

さらに、ＧｌＢ＿ＳＲ１信号の論理値を「１」とすることで、ＡＮＤ回路ＡＮＤ３の出力が「１」となり、信号線Ｌｏｃａｌ＿ＳＲ１の論理値が「１」となって、ＲｓｔｒＴＲ１，ＲｓｔｒＴＲ２がオン状態となる。ＣＴＲＬ信号の論理値が「０」であるため、記憶ノードｄ，ｄ＿ｂが「０」となる。

次に、クロック信号ＣＬＫの立ち上がりのタイミングｔ５３に同期して、Ｌｏｃａｌ＿ＬＰＧ信号の論理値を「０」にする。これにより、ＡＮＤ回路ＡＮＤ２の論理積が「０」となり、信号線Ｌｏｃａｌ＿ＬＰＧの論理値が「０」となって、ＰＭＯＳトランジスタＰ４，Ｐ５がオン状態となる。

ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との抵抗の違いにより、記憶ノードｄと記憶ノードｄ＿ｂとに僅かな電位差が生じる。この電位差が、インバータＩＮＶ１，ＩＮＶ２からなるインバータループにより増幅され、記憶ノードｄ，ｄ＿ｂの電位が確定する。この結果として、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されていたデータが、メモリセル２１に読み出される（リストアされる）。

なお、このリストア動作は、ビット線ｂｉｔ，ｂｉｔ＿ｂを介さずに、全てのワードの全てのビットにおいて同時に並列して行われるため、電源遮断モードからの復帰が高速に行われる。

以上説明したように、本実施形態の不揮発性メモリ回路１６は、メモリセル２１を含み、メモリセル２１を不揮発性メモリとして用いることを可能とさせるためのメモリセル回路２２を備える。詳細には、不揮発性メモリ回路１６は、１ビットのデータを保持するメモリセル２１と、メモリセル２１にデータを書き込む、または読み出すための一対のビット線ｂｉｔ，ｂｉｔ＿ｂと、メモリセル２１が保持するデータを記憶するＭＴＪ素子ＭＴＪ１，ＭＴＪ２と、を備える。また、不揮発性メモリ回路１６は、メモリセル２１が現在保持しているデータをＲｅａｄ＿ｒｅｇ３４に格納させ、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２が現在記憶しているデータをセンスアンプ３２に格納させ、Ｒｅａｄ＿ｒｅｇ３４が格納するデータとセンスアンプ３２が格納するデータとが異なる場合、Ｒｅａｄ＿ｒｅｇ３４が格納するデータを一対のビット線ｂｉｔ，ｂｉｔ＿ｂを介してＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込ませ、かつＲｅａｄ＿ｒｅｇ３４が格納するデータとセンスアンプ３２が格納するデータとが同一の場合、Ｒｅａｄ＿ｒｅｇ３４が格納するデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込ませない。

このように、本実施形態では、メモリセル２１に保持されているデータと、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータとが同一の場合、メモリセル２１に保持されているデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込むストアを行わない。そのため、本実施形態のメモリセル回路２２を用いた不揮発性メモリ回路１６によれば、メモリセル２１に保持されているデータのＭＴＪ素子ＭＴＪ１，ＭＴＪ２への書き込みに要する消費電力を抑制することができ、低消費電力化を実現することができる。

また、例えば、非特許文献１、２に記載の技術では、ＭＴＪ素子に記憶されているデータを読み出す場合、ＳＲＡＭのメモリセルにＭＴＪ素子に記憶されているデータが読み出される。そのため、非特許文献１、２に記載の技術では、ＳＲＡＭのメモリセルがもともと保持するデータが壊れてしまい、ＳＲＡＭのメモリセルに保持されているデータと、ＭＴＪ素子に記憶されているデータとの同一性を判定するのは困難であった。

これに対して、本実施形態の不揮発性メモリ回路１６は、メモリセル２１がもともと保持するデータをＲｅａｄ＿ｒｅｇ３４に退避させた後、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータをメモリセル２１に読み出す。ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータをメモリセル２１に読み出すことにより、メモリセル２１が保持するデータは、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータに上書きされてしまう。しかしながら、本実施形態の不揮発性メモリ回路１６では、Ｒｅａｄ＿ｒｅｇ３４に退避させたメモリセル２１にもともと保持されていたデータを用いることにより、メモリセル２１に保持されているデータと、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータとの同一性の判定を容易に行うことができる。

［第２実施形態］
本実施形態は、不揮発性メモリ回路１６の一部の構成及び動作が第１実施形態の不揮発性メモリ回路１６（図３参照）と異なるため、異なる構成及び動作について説明する。

不揮発性メモリを画像処理や機械学習といったアプリケーションで使用する場合、ストアするデータの上位ビットは十分に長い時間をかけてストア動作を行う一方、下位ビットは短い時間でストアを行う手法が提案され、有効性が示唆されている（非特許文献３，４参照）。
Y. Ono, K. Usami,"Energy Efficient Approximate Storing of Image Data for MTJ Based Non-volatile Memory", The 9th IEEE Non-Volatile Memory Systems and Applications Symposium (NVMSA 2020), Korea, Aug. 20, 2020. Y. Ono, K. Usami,"Energy Efficient Approximate Storing to MRAM for Deep Neural Network Tasks in Edge Computing", The 23rd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2021), Hirosaki, Japan, Mar. 29-30, 2021.

この手法はApproximate Computing（ＡＣ）の一つの発展形であり、データの下位ビットでは正確にストアできない状況が確率的に発生する。しかしながら、下位ビットは、データの重要度が上位ビットに比べて小さい。そのため、誤った値がストアされた場合でも、人間の眼には画像データの劣化が認識できない（非特許文献３参照）、あるいは、機械学習での精度がさほど劣化しない（非特許文献４参照）、という結果が報告されている。ストア時の消費エネルギーは消費電力とストア時間の積で決まる。そのため、下位ビットに対しては上位ビットに比べて短い時間でストアする制御を行うことにより、全てのビットを十分に長い時間でストアする場合に比べて、ストア時の消費エネルギーを低減することができる。

その一方で、長い時間でストアするビット幅と、短い時間でストアするビット幅をそれぞれ何ビットにすれば最適なのかが、アプリケーションによって異なることも非特許文献３、４に示唆されている。ストアする１ワードの中で、長い時間でストアするビット（上位ビット）と短い時間でストアするビット（下位ビット）の境目は、Bit Split Position（ＢＳＰ）と呼ばれる。実行するアプリケーションが動作中に切り替わる場合、ＢＳＰを動的に変更する必要があるが、非特許文献３、４には、その具体的な実現方法については全く示唆されていない。

そこで、本実施形態では、ＢＳＰを動的に変更することが可能な不揮発性メモリ回路１６について説明する。図１１には、本実施形態の不揮発性メモリ回路１６の一例の回路図を示す。図１１に示すように本実施形態の不揮発性メモリ回路１６は、周辺回路２４の構成が、第１実施形態の周辺回路２４（図３参照）と異なっている。本実施形態の周辺回路２４は、ＡＮＤ回路ＡＮＤ７、ＯＲ回路ＯＲ４、及びＡＣ（Approximate Computing）制御レジスタ（ＡＣ＿ｒｅｇ）３６をさらに備える。本実施形態のＡＮＤ回路ＡＮＤ７、ＯＲ回路ＯＲ４、及びＡＣ＿ｒｅｇ３６が本開示のストア時間制御部の一例であり、本実施形態のＡＣ＿ｒｅｇ３６が本開示の設定部の一例である。

ＡＣ＿ｒｅｇ３６には、制御回路１２からクロック信号ＣＬＫ及びＵｐｄａｔｅ＿ＥＮ２信号が入力される。また、不揮発性メモリ回路１６には、制御回路１２からＡＣ＿ＭＳＫ信号が入力される。ＯＲ回路ＯＲ４には、ＡＣ＿ｒｅｇ３６の出力Ｑと、ＡＣ＿ＭＳＫ信号が入力される。また、ＯＲ回路ＯＲ４の論理和と、ＸＯＲ１の排他的論理和とがＡＮＤ回路ＡＮＤ７に入力され、ＡＮＤ回路ＡＮＤ７の論理積がＯＲ回路ＯＲ３に入力される。

なお、一例として本実施形態では、ストア時間はクロックサイクル単位で切り替えることができるものと仮定し、短い時間でのストアは、Ｎ＿ｓｈｏｒｔサイクルで行い、長い時間でのストアはＮ＿ｌｏｎｇ（Ｎ＿ｓｈｏｒｔ＜Ｎ＿ｌｏｎｇ）サイクルで行うものとする。本実施形態のＮ＿ｓｈｏｒｔサイクルが本開示の第２の時間の一例であり、本実施形態のＮ＿ｌｏｎｇが本開示の第１の時間の一例である。

次に、本実施形態の不揮発性メモリ回路１６の動作について説明する。本実施形態の不揮発性メモリ回路１６の動作は、ストア動作モードにおける通常のストア動作の一部が、第１実施形態の不揮発性メモリ回路１６のストア動作モードにおける通常のストア動作（図９参照）と異なっている。そのため、ストア動作モードにおける通常のストア動作について説明する。

（ストア動作モード：通常のストア動作）
第１実施形態と同様に、ここでは、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２には何らかのデータが既にストアされている状態であり、また、上述した通常動作における書き込み動作（図７参照）を行ってメモリセル回路２２に何からかのデータが保持されている状態を想定する。図１２には、メモリセル回路２２のストア動作におけるタイミングチャートの一例が示されている。

まず、第１ステップとして、図１２のタイミングｔ６１～ｔ６３に示すように、Ｕｐｄａｔｅ＿ＥＮ２信号に応じて、ストア時間に応じた値をＡＣ＿ｒｅｇ３６に設定する。長い時間でストアするビットのメモリセル回路２２に対応する周辺回路２４のＡＣ＿ｒｅｇ３６には、「１」を設定する。また、短い時間でストアするビットのメモリセル回路２２に対応する周辺回路２４のＡＣ＿ｒｅｇ３６には、「０」を設定する。例えば、ストアするデータが１語、ｎビットであり、ｎビット中の下位のｋ（ｋ＜ｎ）ビットを短い時間でストアする場合、下位のｋビットに対応するメモリセル回路２２の周辺回路２４のＡＣ＿ｒｅｇ３６には、「０」を設定する。一方、上位のｎ－ｋビットは長い時間でストアするために、上位のｎ－ｋビットに対応するメモリセル回路２２の周辺回路２４のＡＣ＿ｒｅｇ３６には、「１」を設定する。

なお、短い時間でストアする下位のビット数ｎもしくは長い時間でストアする上位のビット数ｎ－ｋの定め方は限定されない。例えば、半導体集積回路１０の内部回路１８において処理するデータの種類や、所望とされるデータの精度に応じて自動で、またはユーザの所望により定められる形態としてもよい。本実施形態では、下位のビット数ｎまたは上位のビット数ｎ－ｋは、制御回路１２によって指示される。

次に、第２ステップとして、図１２のタイミングｔ６３～ｔ６５に示すように、メモリセル２１の読み出し動作を行って、ワードｍに保持されたデータを読み出して、Ｒｅａｄ＿ｒｅｇ３４に格納する。本動作は、第１実施形態の不揮発性メモリ回路１６のストア動作モードにおける通常のストア動作（図９参照）の第１ステップと同様の動作である。

次に、第３ステップとして、図１２のタイミングｔ６５～ｔ６９に示すように、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータをメモリセル２１に読み出すリストア動作を行う。本動作は、第１実施形態の不揮発性メモリ回路１６のストア動作モードにおける通常のストア動作（図９参照）の第２ステップと同様の動作である。

次に、第４ステップとして、図１２のタイミングｔ６９～ｔ６１１に示すように、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶させたデータを、センスアンプ３２に格納する。本動作は、第１実施形態の不揮発性メモリ回路１６のストア動作モードにおける通常のストア動作（図９参照）の第３ステップと同様の動作である。

次に、第５ステップとして、図１２のタイミングｔ６１１～ｔ６１９に示すように、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの論理値と、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値とを比較し、出力Ｑの論理値とセンスアンプ出力ＳＡＯの論理値とが一致しない場合は、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアする。一方、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの論理値と、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値とが一致する場合は、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアしない。

本動作は、第１実施形態の不揮発性メモリ回路１６のストア動作モードにおける通常のストア動作（図９参照）の第４ステップと同様にして、ＸＯＲ回路ＸＯＲ１により、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの論理値と、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値とを比較する。

Ｒｅａｄ＿ｒｅｇ３４の出力Ｑの論理値と、センスアンプ３２のセンスアンプ出力ＳＡＯの論理値とが異なる場合、Ｎ＿ｓｈｏｒｔサイクルの期間、ＡＣ＿ＭＳＫ信号の論理値を「１」として、上述したようにストア動作を行う。

まず、Ｎ＿ｓｈｏｒｔサイクルの期間、ＡＣ＿ＭＳＫ信号の論理値が「１」となる。図１２では、タイミングｔ６１１～ｔ６１３の期間、及びタイミングｔ６１５～６１７の期間が、Ｎ＿ｓｈｏｒｔサイクルの期間に対応する。ＡＣ＿ＭＳＫ信号の論理値が「１」であるため、ＯＲ回路ＯＲ４の論理和が「１」となる。ここで、上述したようにＸＯＲ回路ＸＯＲ１の排他的論理和が「１」であるため、ＡＮＤ回路ＡＮＤ７の論理積が「１」となる。そのため、トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２が活性化され、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアする。

Ｎ＿ｓｈｏｒｔサイクルの期間が終了すると、直ちに、ＡＣ＿ＭＳＫ信号の論理値が「０」となる。Ｎ＿ｌｏｎｇサイクルとＮ＿ｓｈｏｒｔサイクルとの差の期間（Ｎ＿ｌｏｎｇサイクル－Ｎ＿ｓｈｏｒｔサイクル）に応じたクロックサイクルの期間、引き続きストア動作を行う。

ここで、ＡＣ＿ｒｅｇ３６に「１」が設定されているビットの周辺回路２４では、上述したように、トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２が活性化され、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアする。

一方、ＡＣ＿ｒｅｇ３６に「０」が設定されているビットの周辺回路２４では、ＯＲ回路ＯＲ４の論理和が「０」となり、ＡＮＤ回路ＡＮＤ７の論理積が「０」となり、ＯＲ回路ＯＲ３の論理和が「０」となり、ＴＳＥＮ信号の論理値が「０」となる。そのため、トライステートドライバＴＳＤＲＶ１，ＴＳＤＲＶ２が活性化されず、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑが、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアされない。

従って、ＡＣ＿ｒｅｇ３６に「１」が設定されているビットでは、Ｎ＿ｌｏｎｇサイクルの期間、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアする。一方、ＡＣ＿ｒｅｇ３６に「０」が設定されているビットでは、Ｎ＿ｓｈｏｔサイクルの期間のみ、Ｒｅａｄ＿ｒｅｇ３４の出力Ｑを、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２にストアする。

なお、ＢＳＰの位置を変更する場合、換言すると、ストア時間を短い時間とするビットと、ストア時間を長い時間とするビットの設定を変更する場合、ＡＣ＿ｒｅｇ３６に設定する値を変更するだけでよい。例えば、８ビットのデータに対し、下位の５ビットのストア時間を短い時間とするには、ＡＣ＿ｒｅｇ３６に、「１１１０００００」を設定しておく。このように設定された後に、アプリケーションが代わる等により、下位の２ビットのストア時間を短い時間とするように変更する場合は、ＡＣ＿ｒｅｇ３６に「１１１１１１００」を設定するだけでよい。ＡＣ＿ｒｅｇ３６に設定する値の変更は、上述した第１ステップにより行えばよいため、実行中に動的にＢＳＰを変更することが容易にできる。

以上説明したように、本実施形態の不揮発性メモリ回路１６も、第１実施形態の不揮発性メモリ回路１６と同様に、メモリセル２１に保持されているデータと、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に記憶されているデータとが同一の場合、メモリセル２１に保持されているデータをＭＴＪ素子ＭＴＪ１，ＭＴＪ２に書き込むストアを行わない。そのため、本実施形態のメモリセル回路２２を用いた不揮発性メモリ回路１６においても、メモリセル２１に保持されているデータのＭＴＪ素子ＭＴＪ１，ＭＴＪ２への書き込みに要する消費電力を抑制することができ、低消費電力化を実現することができる。

また、本実施形態の不揮発性メモリ回路１６によれば、簡易な構成により、ＢＳＰの位置を設定、及び動作時に変更することができるため、より消費電力を低減することができる。

なお、上記各実施形態では、不揮発性記憶部の一例としてＭＴＪ素子ＭＴＪ１、ＭＴＪ２を用いた形態について説明したが本形態に限定されない。不揮発性記憶部としては、パワースイッチ１４によりＶＶＤＤ電圧の供給が遮断された後も、記憶しているデータが消えない（不揮発性）記憶部であれば特に限定されない。

また、上記各実施形態では、第１格納部の一例として、Ｒｅａｄ＿ｒｅｇ３４を用いた形態について説明したが、第１格納部は本形態に限定されない。第１格納部としては、レジスタや、半導体記憶回路であればよい。また、上記各形態では、第２格納部の一例として、センスアンプ３２を用いた形態について説明したが、第２格納部は本形態に限定されない。第２格納部としては、メモリセル２１に記憶されているデータの読み出し時にビット線ｂｉｔ，ｂｉｔ＿ｂの電位を検出し、検出した電位差に基づいて、メモリセル２１から読み出したデータの論理値を判定する機能、及び読み出したデータを格納する機能を有する半導体回路であればよい。

また、上記各形態では、不揮発性メモリ回路群１５の不揮発性メモリ回路１６に保持されているデータを内部回路１８に出力する形態について説明したが、本形態に限定されず、不揮発性メモリ回路群１５の不揮発性メモリ回路１６に保持されているデータを半導体集積回路１０の外部に出力する形態であってもよい。

また、上記各実施形態で説明した半導体集積回路１０、不揮発性メモリ回路１６等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。

１０ 半導体集積回路
１２ 制御回路
１４ パワースイッチ
１５ 不揮発性メモリ回路群
１６ 不揮発性メモリ回路
２０ アドレスデコーダ
２１ メモリセル
２２ メモリセル回路
２４ 周辺回路
３０ Ｗｒｉｔｅ＿ｒｅｇ
３２ センスアンプ
３４ Ｒｅａｄ＿ｒｅｇ
３６ ＡＣ制御レジスタ（ＡＣ＿ｒｅｇ）
ＡＮＤ１～ＡＮＤ７ ＡＮＤ回路
ｂｉｔ、ｂｉｔ＿ｂ ビット線
ｄ、ｄ＿ｂ 記憶ノード
Ｇｌｂ＿ＷＬ_ｍ グローバルワード線
ＩＮＶ１、ＩＮＶ２、ＩＶ１～ＩＶ４ インバータ
Ｌｏｃａｌ＿ＷＬ_ｍ ワード線
Ｌｏｃａｌ＿ＬＰＧ、Ｌｏｃａｌ＿ＳＲ１、Ｌｏｃａｌ＿ＳＲ２ 信号線
ＭＴＪ１、ＭＴＪ２ ＭＴＪ素子
ＮＯＲ１ ＮＯＲ回路
ＯＲ１～ＯＲ４ ＯＲ回路
ＲｓｔｒＴＲ１、ＲｓｔｒＴＲ２、ＴＲ１、ＴＲ２、Ｎ１～Ｎ１１ ＮＭＯＳトランジスタ
ＳｔｒＴＲ１、ＳｔｒＴＲ２、Ｐ１～Ｐ１４ ＰＭＯＳトランジスタ
ＴＳＤＲＶ１、ＴＳＤＲＶ２ トライステートドライバ
ＸＯＲ１ ＸＯＲ回路

Claims (9)

1. １ビットのデータを保持するメモリセルと、
   前記メモリセルにデータを書き込む、または読み出すための一対のビット線と、
   前記メモリセルが保持するデータを記憶する不揮発性記憶部と、
   前記メモリセルが現在保持しているデータを第１格納部に格納させ、前記不揮発性記憶部が現在記憶しているデータを第２格納部に格納させ、前記第１格納部が格納するデータと前記第２格納部が格納するデータとが異なる場合、前記第１格納部が格納するデータを前記一対のビット線を介して前記不揮発性記憶部に書き込ませ、かつ前記第１格納部が格納するデータと前記第２格納部が格納するデータとが同一の場合、前記第１格納部が格納するデータを前記不揮発性記憶部に書き込ませない書込制御部と、
   を備えた半導体装置。
2. 前記第２格納部は、前記一対のビット線間の電位差を検出し、前記電位差に基づいて、前記メモリセルから読み出したデータの論理値を判定した判定結果を前記第１格納部に出力する
   請求項１に記載の半導体装置。
3. 前記書込制御部は、
   前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオン状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオフ状態とされる前記不揮発性記憶部と前記第２格納部とを接続する第１のスイッチと、
   前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオフ状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオン状態とされる前記不揮発性記憶部と前記メモリセルとを接続する第２のスイッチと、を含む
   請求項１または請求項２に記載の半導体装置。
4. 前記メモリセルから読み出されたデータは、第２格納部を介して、第１格納部に格納される、
   請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させるストア時間を第１の時間、及び前記第１の時間よりも短い第２の時間のいずれかとする制御を行うストア時間制御部をさらに備えた、
   請求項１から請求項４のいずれか１項に記載の半導体装置。
6. 前記ストア時間制御部は、前記第１の時間と前記第２の時間とで異なる論理値が設定される設定部を備え、前記設定部に備えられた前記論理値と、前記第１の時間及び前記第２の時間を制御するストア時間制御信号の論理値と、に応じて前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる
   請求項５に記載の半導体装置。
7. 前記ストア時間制御部は、前記メモリセルが保持するデータが、複数ビットのデータのうちの予め定められた上位ビットである場合は前記第１の時間とする制御を行い、前記複数ビットのデータのうちの予め定められた下位ビットである場合は、前記第２の時間とする制御を行う
   請求項５または請求項６に記載の半導体装置。
8. 前記不揮発性記憶部は、磁気トンネル接合素子である、
   請求項１から請求項７のいずれか１項に記載の半導体装置。
9. １ビットのデータを保持するメモリセルと、
   前記メモリセルにデータを書き込む、または読み出すための一対のビット線と、
   前記メモリセルが保持するデータを記憶する不揮発性記憶部と、
   前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオン状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオフ状態とされる前記不揮発性記憶部と前記ビット線とを接続する第１のスイッチと、
   前記メモリセルに保持されているデータを前記不揮発性記憶部に記憶させる際にオフ状態とされ、かつ前記不揮発性記憶部に記憶されているデータを前記メモリセルに書き込む際にオン状態とされる前記不揮発性記憶部と前記メモリセルとを接続する第２のスイッチと、を含む
   メモリセル回路。

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