TWI489472B - 記憶體寫入錯誤修正電路 - Google Patents

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TWI489472B
TWI489472B TW100141729A TW100141729A TWI489472B TW I489472 B TWI489472 B TW I489472B TW 100141729 A TW100141729 A TW 100141729A TW 100141729 A TW100141729 A TW 100141729A TW I489472 B TWI489472 B TW I489472B
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Description

記憶體寫入錯誤修正電路 【相關申請案之交叉參考】
根據美國專利法第35 USC 119(e)條，本申請案主張於2010年11月18日提申，標題為「記憶體寫入錯誤修正系統」之臨時專利申請案第61/415,239號之權益，其整體內容以引用的方式併入本文。
本申請案與以下相關：於2010年7月12日提申，標題為「非揮發性靜態隨機存取記憶體單元電路及計時方法」之共同受讓申請案第61/363,576號；於2010年6月7日提申，標題為「多供應對稱式驅動電路及計時方法」之共同受讓申請案第61/352,306號；於2009年9月11日提申，標題為「差動讀取寫入結構」之共同受讓專利第12/558,451號；於2009年8月19日提申，標題為「動態多狀態記憶體寫入驅動器」之共同受讓專利第12/544,189號；以及於2010年10月12日提申，標題為「虛擬頁面模式記憶體結構及方法」之共同受讓專利第12/903,152號，以上所有內容以整體引用的方式併入本文。
【聯邦贊助研究或發展之發明權利聲明】
本發明在美國政府支持下完成，以DARPA授予之經費/合約編號第HR0011-09-C-0023號贊助。美國政府對本發明保留部份權利。
本發明是有關於記憶體積體電路，且特別有關於非揮發性靜態隨機存取記憶體。
半導體記憶裝置已被廣泛地運用在電子系統以儲存資料。半導體記憶體通常有兩種類型，包括非揮發性及揮發性記憶體。揮發性記憶裝置，如靜態隨機存取記憶體(Static Random Access Memory,SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)裝置，在供給電源關閉時會遺失本身的資料。相反地，非揮發性半導體記憶裝置，如快閃記憶體、可抹除可程式唯讀記憶體(Erasable Programmable Read Only Memory,EPROM)或磁性隨機存取記憶體(magnetic random access memory,MRAM)，即使在關閉對其施加的電源之後仍可保留電荷。因此，在無法接受因電力失效或終止而導致資料遺失的情況下，會使用非揮發性記憶體來儲存資料。
圖1A為磁穿隧接面(magnetic tunnel junction,MTJ)結構10的簡易剖視圖，磁穿隧接面結構10用於形成自旋轉移力矩(spin transfer torque,STT)磁性隨機存取記憶體單元。所示的磁穿隧接面結構10一部份包括了參考層12、穿隧層14以及自由層16。參考層12和自由層16為鐵磁性層。穿隧層14為非鐵磁性層。參考層12的磁化方向是固定且不變的。然而，自由層16的磁化方向可藉由使充分大的電流通過磁穿隧接面結構而改變。圖1A中，假定參考層12和自由層16的磁化方向相同，意即兩者呈平行狀態。圖1B中，假定參考層12及自由層16的磁化方向相反，意即兩者呈反平行狀態。圖1C中，假定參考層12和 自由層16的磁化方向相同且垂直於由自由層16及穿隧層14的界面定義的平面。圖1D中，假定參考層12和自由層16的磁化方向相反且垂直於由自由層16及穿隧層14的界面定義的平面。
為了由如圖1A所示之平行狀態轉變為如圖1B所示之反平行狀態，參考層12的電壓電位(voltage potential)相對於自由層16的電壓電位被增加。此電壓差造成自旋極化的電子從自由層16往參考層12流動，以改變其角動量，並將自由層16的磁化方向變為反平行狀態，如圖1B所示。為將自由層16的磁化方向由反平行狀態改為平行狀態，自由層16的電壓電位將相對於參考層12的電壓電位被增加。此電壓差造成自旋極化電子由參考層12流向自由層16以改變其角動量，並將自由層16的磁化作用方向變為平行狀態，如圖1A所示。
為從平行狀態轉為非平行狀態(或者反之)，施加於磁穿隧接面結構10的電壓及通過磁穿隧接面的對應電流必須較各自的臨界值大。為使轉換發生，電壓必須超過臨界電壓，此電壓也稱為轉換電壓Vc。同樣地，為使轉換發生，電流必須超過臨界電流，此電流稱為轉換電流Ic。就如眾所周知的，當自由層16與參考層12有相同的磁化方向(平行狀態)時，磁穿隧接面10具有相對較低的電阻。相反地，當自由層16與參考層12有相反的磁化方向(反平行狀態)時，磁穿隧接面10則具有相對較高的電阻。因為磁穿隧接面物理性質的緣故，將磁穿隧接面由平行狀 態轉為反平行狀態所需的臨界電流通常大於將磁穿隧接面由反平行狀態轉為平行狀態所需的臨界電流。
圖2A展示了磁穿隧接面結構10和相連的選擇電晶體20共同形成自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)單元30。電晶體20通常是NMOS電晶體，因為相對於PMOS電晶體，其本質上具有較高電流驅動性質、較低臨界電壓及較小的面積。如同以下進一步的敘述，在自旋轉移力矩磁性隨機存取記憶體單元30中寫入「1」所使用的電流和寫入「0」所使用的電流不同。電晶體20的閘源極電壓(gate-to-source voltage)中之不對稱會造成在上述兩種寫入條件下電流方向的不對稱。因此，適於傳送足夠電流以寫入「0」的寫入驅動器不一定可提供足夠寫入「1」的電流。同樣地，適於傳送足夠電流以寫入「1」的寫入驅動器，為了寫入「0」，可能傳送大於接受程度的電流。
在以下的敘述中，當與磁穿隧接面相連的自由層及參考層呈平行(P)狀態，意即磁穿隧接面表現出低電阻時，磁性隨機存取記憶體單元定義為邏輯「0」的狀態。這種低電阻的狀態有時也會表示為Rlow或Rp狀態。相反地，當與磁穿隧接面相連的自由層及參考層呈反平行(AP)狀態，意即磁穿隧接面表現出高電阻時，磁性隨機存取記憶體單元定義為邏輯「1」的狀態。這種高電阻的狀態有時也會表示為Rhigh或RAP狀態。此外，接下來將假設磁穿隧接面的參考層面對著與其相連的選擇電晶體，如圖2A所示。因 此，依照上述討論，沿著箭頭35(朝上方)方向流動的電流可造成以下兩者其中之一：(i)從P狀態轉換到AP狀態因而寫入「1」，或(ii)使相連的磁穿隧接面先前建立之AP狀態穩定。同樣地，沿著箭頭40(朝下方)方向流動的電流可造成下列兩者的其中之一：(i)從AP狀態轉換到P狀態因而寫入「0」，或者(ii)使相連磁穿隧接面先前建立之P狀態穩定。然而，應理解在其他實施例中此方向可為相反，以致於磁穿隧接面的自由層面對著與其相連的選擇電晶體。在這樣的實施例中(未圖示)，沿箭頭35流動的電流可造成下列兩者其中之一：(i)由AP狀態轉換為P狀態，或(ii)使相連的磁穿隧接面先前建立的P狀態穩定。同樣地，在這樣的實施例中，沿著箭頭40方向流動的電流可造成下列兩者其中之一：(i)由P狀態轉換為AP狀態，(ii)或使先前建立的AP狀態穩定。圖2B為圖2A之自旋轉移力矩磁性隨機存取記憶體單元30的示意代表圖，其中磁穿隧接面10呈現為儲存元件，且其電阻依據其所儲存的資料變化。(i)當電流沿著箭頭35流動時，磁穿隧接面的狀態由P改變為AP，且(ii)當電流沿著箭頭40流動時，磁穿隧接面的狀態由AP改變為P。
如上所述，使磁穿隧接面由AP狀態轉換為P狀態(或者反之)所需的電壓必須超過臨界值Vc。對應於此電壓的電流稱為臨界電流Ic。圖3代表在不同寫入循環期間磁穿隧接面狀態(或其電阻)的變化。施加正電壓Vc使P狀態(低電阻狀態)轉換為AP狀態(高電阻狀態)。一旦處 於AP狀態中，移除施加的電壓不會影響磁穿隧接面的狀態。同樣地，施加負電壓Vc使AP狀態轉換為P狀態。一旦處於P狀態中，移除施加的電壓不會影響磁穿隧接面的狀態。當磁穿隧接面在AP狀態且不接收電壓或接收到極小電壓時，其電阻為Rhigh。同樣地，當磁穿隧接面為P狀態且不接收電壓或接收到極小電壓時，其電阻為Rlow。
圖4A展示磁穿隧接面結構10經設定自反平行狀態(亦即高電組狀態，或邏輯「1」狀態)轉換為平行狀態，以便儲存「0」(意即低電阻狀態，或邏輯「0」狀態)。假定磁穿隧接面10為初始在邏輯「1」或者AP狀態。如上所述，為儲存「0」，使大於臨界電流的電流Ic沿箭頭40的方向流經電晶體20。為達此目的，電晶體20的源極節點(SL)透過電阻路徑(未繪示)和接地電位耦接，將正電壓Vpp施加到電晶體20的閘極節點(WL或字元線)，且將正電壓Vcc施加到電晶體20的汲極節點(BL或位元線)。
圖5是習知的磁穿隧接面(如圖4A及4B所示之磁穿隧接面10)在寫入「0」操作時(發生在約25ns至35ns之間)以及寫入「1」操作時(發生在約45ns至55ns之間)，在節點WL、SL、SN及BL的電壓的例示時序圖。供給電壓Vcc假定為1.8伏特。訊號WL和訊號CS(行選擇訊號)顯示為已被提高到較高的Vpp設定電壓(3.0伏特)。在寫入「0」操作期間，節點BL、SL及SN的電壓分別顯示為大約等於1.43V、0.34V及0.88V。在寫入「1」 操作期間，節點BL、SL及SN的電壓分別顯示為大約等於0.21V、1.43V及0.84V。雖然圖中未繪示，但在此例示性的電腦模擬示範中，於寫入「0」和「1」操作期間，流經MTJ的電流分別為121μA和99.2μA。
圖4B展示了磁穿隧接面經設定從平行狀態轉為非平行狀態以儲存「1」。假定磁穿隧接面結構10最初為邏輯「0」或P狀態。為儲存「1」，使大於臨界電流的電流Ic以箭頭35的方向流過電晶體20。為達此目的，透過電阻路徑(未繪示)向節點SL供應電壓Vcc，向節點WL供應電壓Vpp，而節點BL透過電阻路徑(未繪示)與接地電位耦接。因此，在寫入「1」操作期間，電晶體20的閘源極間的電壓差設定為(VWL-VSN)，且電晶體20的汲源極間的電壓差(drain-to-source voltage)設定為(VSL-VSN)。
在冗餘操作(redundancy operation)期間，可在工廠(或由銷售者)藉由測定缺陷單元的位址位置(address location)以測試及修復記憶晶片。而後藉由以冗餘列及/或冗餘行取代正規記憶體陣列中的整列及/或整行，將缺陷位址位置從最後可使用的位址空間中排除(map out)。僅在定址/解碼電路內的列及/或行上設置內容可定址式記憶體(content addressable memory,CAM)位元粒(bits granular)，以完成冗餘映對(redundancy mapping)。冗餘操作通常在特殊的測試操作模式下完成，記憶體的終端用戶無法操作，以便記憶體製造商維持產品品質的控制。在此狀況下，記憶位址位置一旦由冗餘排除，則該部份會 一直維持在排除的狀態。相反地，在由終端使用的一般寫入操作時，記憶體位址位置因各單元而粒化(granular)且可重複使用(除永久改變記憶體的案例，如ROM或PROM以外)。因此，冗餘操作和由終端用戶所完成的一般寫入操作是不同的。
根據本發明的一個實施例，記憶體電路部份包括：比較區塊，用於比較適於儲存在記憶體單元的第一資料和先前儲存於記憶體單元的第二資料。比較區塊進一步用於儲存記憶體單元的位址(當第二資料與第一資料不符合時，第二資料儲存於其中)。記憶體單元於後續的寫入循環期間被寫入。
在一個實施例中，位址儲存在標籤記憶體中。
在一些實施例中，記憶體電路進一步部份包括，記憶體陣列、寫入區塊及讀取區塊。寫入區塊耦接於記憶體陣列及比較區塊之間。讀取區塊耦接於記憶體陣列及比較區塊之間，使得讀取區塊適於感測第二資料。
在一些實施例中，記憶體電路進一步包括控制邏輯，當記憶體單元於正常寫入操作下，而無法被記憶體外部的裝置存取時，控制邏輯用於將第二資料的反向資料(inverse)儲存至記憶體單元。
在一個實施例中，記憶體單元為DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PRAM、MRAM或STT-MRAM單元。
在一個實施例中，記憶體陣列部份包括，至少一耦接至多個記憶體單元的行。所述行部份包括第一訊號線及第二訊號線。記憶體單元部份包括第一電流負載終端，其與第一訊號線耦接；第二電流負載終端，其與第二訊號線耦接；以及控制終端，其與字元線耦接。
在一些實施例中，記憶體單元進一步部份包括磁穿隧接面及第一電晶體。磁穿隧接面具有第一終端，其與記憶體單元的第一電流負載終端耦接。第一電晶體具有第一電流負載終端，其與非揮發性記憶體單元之第二電流負載終端耦接；閘極終端，其與非揮發性記憶體單元的控制終端耦接；第二電流負載終端，其與磁穿隧接面之第二終端耦接。
根據本發明的一個實施例，在記憶體電路中，於寫入操作期間校正寫入錯誤的方法部份包括，在寫入操作期間，比較適於儲存在記憶體單元的第一資料和先前儲存於記憶體單元的第二資料；儲存記憶體單元的位址(若第二資料與第一資料不符合，則將第二資料儲存在所述位址中)；以及在後續寫入循環期間寫入所述記憶體單元以校正所述寫入錯誤。
在一些實施例中，所述方法進一步部份包括鎖存(latch)記憶體單元的位址；鎖存第一資料；在記憶體單元的所述位址將第一資料寫入記憶體陣列，且在寫入操作期間感測第二資料。
根據本發明的一個實施例，在記憶體電路中，於寫入 操作期間校正寫入錯誤的方法部份包括，在寫入操作期間，比較適於儲存在記憶體單元的第一資料和先前儲存於記憶體單元的第二資料；若所述第二資料與第一資料不符合，使第二資料反向(invert)，且將反向的第二資料寫入記憶體單元的位址(若第二資料不符合第一資料，則將第二資料儲存於所述位址)，以校正寫入錯誤。
在一些實施例中，所述方法進一步部份包括鎖存記憶體單元的位址；鎖存第一資料；在記憶體單元的所述位址將第一資料寫入記憶體陣列；以及在寫入操作期間感測第二資料。
根據本發明的一個實施例，在記憶體電路中，於寫入操作後校正寫入錯誤的方法部份包括，載入記憶體單元的位址(在寫入操作後，若第二資料不符合第一資料，則第二資料儲存於所述位址)；感測第二資料；使第二資料反向，且將反向的第二資料寫入儲存有第二資料的記憶體單元的位址，以校正寫入錯誤。
在寫入操作期間，記憶體單元在不同的情況下可能隨機展現不同的寫入次數，即使在相同且穩定的條件下亦然。此行為不一定來自於工廠測試時可篩檢出的損耗機制(wear-out mechanism)，而是來自於記憶體單元寫入特性的機率性行為。記憶體單元中經測定有非機率性原因的缺陷者可藉由在工廠(由銷售者)的測試自單元群(cell population)移除，以將故障晶片作廢，或在冗餘操作期間 以晶片上的冗餘單元替換缺陷單元，藉此修復缺陷。然而，其餘的單元群仍可能展現機率性行為。另外，在工廠出貨之後，以及在終端用戶的一般使用下，記憶體系統可標誌(flag)與慢速寫入單元(slow to write cells)相對應的位址位置，將其從可用的位址空間排除。因預期被排除的單元無法回復正常，終端用戶排除慢速寫入單元導致可用的位址位置數量隨時間漸漸減少。因此，機率性單元行為將導致消耗有限的冗餘元件所造成的不良率的結果，或者導致可用位址空間隨著時間而消耗的結果。
特別在寫入操作期間，記憶體單元在穩定的環境條件下，可於不同情況隨機展現不同的寫入次數。即使單元群測定為無缺陷，此行為可能在隨機情況下於將資料寫入記憶體系統期間產生錯誤。因此需要新的記憶體電路技術方案以克服此種機率性單元行為的問題。
根據本發明的實施例，標籤記憶體儲存因機率性行為而無法適當地寫入的資料位址位置。使用者開始一般寫入操作後，被儲存的標籤位址位置可用來重寫及修正資料。另外，在用戶開始正常寫入操作期間，當單元在配給時間內因機率性行為無法寫入時，本發明可執行對用戶隱藏的寫入。圖6為根據本發明的一個實施例之記憶體系統及相關電路100的例示方塊圖。記憶體系統100包括記憶體陣列102、列解碼器110、行解碼器120、位址電路130、控制邏輯140、感測及寫入驅動器150、隱藏式讀取比較器160、寫入錯誤位址標籤記憶體170(本說明書中也可稱為 標籤記憶體)及資料輸入輸出180。位址電路130進一步包括位址緩衝器及鎖存器132以及預先解碼器134。資料輸入輸出180進一步包括輸入緩衝資料輸入鎖存器(input buffer data in latch)182，及輸出資料鎖存輸出緩衝器(data out latch output buffer)184。應注意此處用語「感測的」及「讀取的」可交互使用，「感測」及「讀取」亦然。
參照圖6，記憶體陣列102包括許多行、字元線及位在行和字元線交點的記憶體單元。每個記憶體單元皆可儲存一個資料位元。取決於技術，記憶體單元可以是DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PRAM、MRAM或STT-MRAM單元。舉例而言，以下敘述的一些實施例將使用先前描述的STT-MRAM單元。列解碼器110選擇並驅動字元線的其中之一，此字元線由其輸入匯流排(input bus)決定，輸入匯流排並由預先解碼器134驅動。行解碼器120選擇並驅動各行的其中之一，此行由其輸入匯流排決定，此輸入匯流排亦由預先解碼器134驅動。預先解碼器134驅動列解碼器及行解碼器輸入匯流排訊號，此輸入匯流排訊號回應來自位址緩衝器及鎖存器132的位址匯流排訊號，且回應來自控制邏輯的位址(ADDR)致能訊號。位址緩衝器及鎖存器132回應來自位址匯流排A[n：0]的訊號，且能夠鎖存n+1位址訊號，此位址訊號接收自對應於資料位元的位置的記憶體系統外部。位址緩衝器及鎖存器也回應控制邏輯。
參照圖6，控制邏輯140在指令匯流排CMD[m：0]上 接收來自記憶體系統外部的訊號，並且回應來自隱藏式讀取比較器160的錯誤旗標165。控制邏輯發出訊號；將R/W控制訊號送至感測及寫入驅動器150，將DQ控制訊號送至資料輸入輸出180，並將控制訊號送至寫入錯誤位址標籤記憶體170。
參照圖6，寫入錯誤位址標籤記憶體170透過雙向匯流排發出及接收來自位址緩衝器及鎖存器132的位址訊號，此雙向匯流排回應控制邏輯140及錯誤旗標165，以下將有更詳細的敘述。寫入錯誤位址標籤記憶體170可以儲存展現機率性行為且在記憶體系統寫入循環中未成功寫入的記憶體單元位址。儲存在寫入錯誤位址標籤記憶體170內的位址代表在記憶體內需經邏輯反向以適於代表輸入到記憶體系統的原始資料的儲存資料位元。寫入錯誤位址標籤記憶體可為非揮發性記憶體、FIFO、SRAM或D型正反器(D flip-flop)暫存器。寫入錯誤位址標籤記憶體170中的記憶體單元可基於和記憶體陣列102內的記憶體單元為相同的技術類型及/或設計，或者可以是不同的類型及/或設計。寫入錯誤位址標籤記憶體170內的記憶體寬度可和位址訊號(即n+1)的數量相應。寫入錯誤位址標籤記憶體170的深度可取決於每次複寫操作所需或所期望之錯誤可修正位元的數量。舉例來說，若對平均記憶體單元總數來說，機率性寫入錯誤率為高，則寫入錯誤位址標籤記憶體的深度可選擇為較寫入錯誤率低時的深度更大。
鎖存器182內的輸入緩衝資料在雙向匯流排DQ[x：0] 上接收及鎖存來自記憶體系統外部的資料，且將資料透過雙向匯流排傳送到整合在感測及寫入驅動器之間的隱藏式讀取比較器160，以下將有更詳細的說明。輸出資料鎖存輸出緩衝器184在雙向匯流排上接收及鎖存來自感測及寫入驅動器150的資料，並透過雙向匯流排DQ[x：0]傳送資料到記憶體系統外部。隱藏式讀取比較器160整合在感測電路及寫入驅動器之間，以下將有更詳細的說明。
根據本發明的一個實施例，圖7為記憶體系統100及相關寫入及讀取電路的簡要表示圖200。簡圖200顯示包括記憶體陣列磚(memory array tile,MAT)102，局部行選擇(local column select,LCS)電路104，感測及寫入驅動器150及隱藏式讀取比較器160。簡圖200顯示的實施例包括STT-MRAM單元，但不受實施例限制，且可包括如上述討論的其他記憶體類型。
記憶體陣列磚102包括數個STT-MRAM單元30，其選擇電晶體耦接至字元線WL0-WLn，其由列解碼器110驅動，如圖6所述。STT-MRAM單元也和與記憶體陣列102中的一行對應的一對源極線(source line,SL)210及位元線(bit line,BL)212耦接。記憶體陣列磚包括多對可由局部行選擇電路104選擇的源極線和位元線，局部行選擇電路104也在記憶體陣列102內。局部行選擇電路包括選取電路，選取電路包括多對n通道選擇電晶體，其在行選擇(column select,CS)215、預充電(precharge,PRE)235、隔離頂端(isolation top)訊號ISOT，及隔離底部 (isolation bottom)訊號ISOB的控制之下，使記憶體陣列磚102內被選擇的源極線(SL)與位元線(BL)對和一對MSL(interMediate Source Line，中介源極線)220及MBL(interMediate Bit Line，中介位元線)230線耦接。局部行選擇電路藉由使隔離頂端訊號ISOT或隔離底部訊號ISOB中的一者致能，以決定要在局部行選擇電路的上方或是下方與相鄰之記憶體陣列磚102耦接。在圖7顯示的實例中，藉由使隔離頂端訊號ISOT致能及使隔離底部訊號ISOB禁能(disenable)而選擇頂端記憶體陣列磚。藉由以行解碼器驅動的行選擇訊號(CS)，由多個源極線(SL)及位元線(BL)對中選擇其中之一，以使選擇的源極線(SL)及位元線(BL)對與個別的MSL和MBL線耦接。當預充電(PRE)為禁能時，源極線(SL)/位元線(BL)和個別的MSL/MBL線便預備好寫入或讀取操作模式。MSL 220和MBL 230由局部行選擇電路104耦接至感測電路255(本說明書中也稱為讀取區塊)及寫入驅動器250(本說明書中也稱為寫入區塊)。在另一個實施例中(未繪示)，源極線(SL)和MSL訊號可自行和相關電路中消除而為記憶體單元提供單一線行，且此單一線行的運作不需互補的行對，且其源極在記憶體陣列磚(例如本領域所習知的ROM、PROM、EPROM、EEPROM及Flash)中接地。
如圖7所示，寫入驅動器250和由控制邏輯驅動的致能寫入訊號(enable write signal,ENW)260耦接，且來自隱藏式讀取比較器160的輸出(Y)和輸入寫入驅動器的 資料(D)耦接。在寫入模式操作期間，寫入驅動器250在致能寫入訊號(ENW)的控制下，以互補的方式驅動MSL及MBL線(和其個別的源極線(SL)及位元線(BL)對)，如以下詳述。當致能寫入訊號(ENW)被禁能時，寫入驅動器250不能驅動MSL及MBL線。
在圖7中，感測電路255藉由致能讀取訊號(enable read,ENR)240致能，且包括和電源供應器耦接之電晶體M5，以及接地之電晶體M3。M5及M3分別與致能讀取訊號(ENR)及其補數(complement)耦接。致能讀取訊號(ENR)和致能寫入訊號(ENW)無法同時被致能。當致能讀取訊號(ENR)被致能為高準位時(寫入驅動器250為禁能)，如圖7所示，則電晶體M3為關閉，而由致能讀取訊號(ENR)控制的電晶體M4使MBL訊號通過到電流鏡(current mirror)M1及M2，而電晶體M5使MSL 220和電源供應器耦接。電流ID1在MBL中流動，經電晶體M4流到電流鏡的電晶體M1。圖7也顯示出感測放大器(sense amplifier,SA)245，其和訊號IREF以及流過電流鏡之M2的電流ID2耦接。感測放大器(SA)比較電流ID2及電流IREF，並在資料讀取線285上發出資料輸出訊號，資料讀取線285透過雙向匯流排與輸出資料鎖存輸出緩衝器184及隱藏式讀取比較器160耦接。當致能讀取訊號(ENR)被禁能而為低準位時，電晶體M4使MBL 230由電流鏡隔離且M3將電流鏡輸入與接地電位耦接。感測放大器(SA)245可局部放置在記憶體陣列磚102內，或者與整體感測放大 器及整體寫入驅動器放置在一起。
隱藏式讀取比較器160(本說明書也稱為比較區塊)，如圖7所示，包括互斥析取或閘(exclusive disjunction or)(XOR)275，反向器及多工器270。隱藏式讀取比較器由致能寫入訊號(ENW)260及複寫訊號(REW)290控制，兩者皆由控制邏輯140發出。互斥析取或閘(XOR)275的輸入為來自感測電路255的DR(Data Read，資料讀取)285，及來自回應致能寫入訊號(ENW)的輸入緩衝資料輸入鎖存器182的資料寫入(DW)280。多工器選擇其兩種輸入的其中之一(反向的DR 285訊號或資料寫入訊號(DW))使其通過多工器的輸出Y至與REW反應的寫入驅動器的輸入D。隱藏式讀取比較器160也可局部放置於記憶體陣列磚102內，或者與整體感測放大器及整體寫入驅動器一起放置。
圖8為簡易代表圖300，其顯示根據本發明的一個實施例之部份記憶體系統及相關寫入電路，對應於先前參照於圖7的寫入驅動器250。如圖8所示，寫入驅動器250包括兩個反向器驅動器351及352，其在致能寫入訊號(ENW)260的控制下，分別驅動源極線(SL)及位元線(BL)訊號。源極線(SL)與MSL耦接，而反向位元線(BL)與MBL耦接。當EN(ENW)為被致能為高準位時，來自隱藏式讀取比較器160的反向形式的輸入D與位元線(BL)訊號耦接，而非反向形式的輸入D與源極線(SL)訊號耦接，位元線(BL)及源極線(SL)訊號為邏輯補數。當EN(ENW)被 禁能為低準位時，反向器驅動器351和反向器驅動器352兩者內的電晶體為關閉的，其獨立於輸入D的狀態，且MSL及MBL線的控制回復到感測電路。
每個寫入循環都有一個相同記憶體位置的隱藏式讀取循環跟隨。來自隱藏式讀取操作(輸出資料(data-out))的資料和剛寫入的資料位元數值比較。若資料符合，則完成寫入循環。若資料不符合，則產生錯誤旗標；互斥析取或閘(XOR)的輸出將變為高準位。這個位置的記憶體位址「被標籤(tagged)」或被儲存在寫入錯誤位址標籤記憶體，以便之後的複寫操作。
根據本發明的一個實施例，上述的記憶體陣列亦包括執行下列操作的電路：將所述資料位元的所述位置鎖存於所述位址電路內；將所述資料位元鎖存於所述資料輸入輸出電路內；在所述資料位元的所述位址上，將所述資料位元寫入所述記憶體陣列；在所述資料位元的所述位址上，自所述記憶體陣列讀取輸出資料位元；比較所述資料位元與所述資料輸出位元，以決定所述資料位元是否與所述輸出資料位元相同；若所述比較步驟測定所述資料位元與所述輸出資料位元不相等，則在所述寫入錯誤位址標籤記憶體內寫入所述資料位元的所述位置，而若所述比較步驟測定所述資料位元與所述輸出資料位元相等，則不在所述寫入錯誤位址 標籤記憶體內寫入所述資料位元的所述位址。
圖9A為根據本發明的一個實施例之例示流程圖400，其繪示了記憶體系統的部份寫入方法。寫入操作410開始之後，在鎖存位址及資料步驟420期間，資料(本說明書中也稱為第一資料)被鎖存於輸入緩衝資料輸入鎖存器184內，且通過隱藏式讀取比較器160內的多工器270到寫入驅動器250的輸入D。並且，在鎖存位址及資料420的期間，資料位元的位址鎖存於位址緩衝及鎖存器132內，且通過其到預先解碼器134，預先解碼器134驅動列解碼器及行解碼器的輸入匯流排，而列解碼器及行解碼器在記憶體陣列中選擇字元線及行。下一步驟為藉由致能致能寫入訊號(ENW)，於記憶體陣列內在選擇的位址上，將資料430寫入至記憶體單元。
繼續如圖9A所示，接著寫入資料步驟，在將輸出資料傳至隱藏式讀取比較器160的相同位址執行隱藏式讀取資料步驟440。自動執行讀取為寫入操作的一部份，不需透過CMD匯流排命令記憶體系統，故讀取為隱藏式。接下來，在資料輸入資料鎖存(Data in data latch)=資料讀取步驟450期間，比較來自輸入緩衝資料輸入鎖存器182的資料位元(意即真實或第一資料位元)與來自感測放大器(SA)245(意即寫入成功或未成功的資料位元)(本說明書中也稱為第二資料)的輸出資料位元，以測定資料位元是否與輸出資料位元相等。藉由隱藏式獨取比較器160中的互斥析取或互斥析取或閘(XOR)275完成邏輯比較。若 資料位元與輸出資料位元相等，則寫入操作成功，可繼續下個操作470。然而，若資料位元與輸出資料位元不相等，則互斥析取或閘(XOR)會設置錯誤旗標(ERR)165，其會向控制器140發出訊號，以傳輸在雙向匯流排上來自位址緩衝器及鎖存器的「被標籤」位址，以寫入錯誤位址標籤記憶體170，位址在此被寫入(操作460)及儲存，直到可執行以下敘述的複寫操作。操作460是透明操作(transparent operation)，可在下個記憶體循環開始時輕易地完成。其不會延誤下一步記憶體操作470。
在另一個實施例中，整個寫入循環可延伸包括額外的隱藏式寫入操作。在此情況下，寫入正確操作(複寫)對使用者來說是透明的。寫入時序說明可包括此透明複寫時間。因此，無論是否需要複寫，寫入循環時間可為相同。
圖9B為根據本發明的另一個實施例之例示流程圖500，其繪示了記憶體系統的部份寫入方法。圖9B顯示出步驟510到步驟550與圖9A顯示之步驟410到步驟450相同，不再次敘述。步驟560中，記憶體陣列中電流位址位置上的輸出資料傳至感測放大器(SA)輸出DR 285。接著，藉由以下敘述完成反向資料讀取步驟560：隱藏式讀取比較器160中的反向器使輸出資料位元反向，將反向的輸出資料位元透過多工器270引導至寫入驅動器250的D輸入，且多工器270回應來自控制邏輯之複寫訊號(REW)。在記憶體陣列中，於電流位址上寫入現有的正確輸出反向資料位元，接著完成寫入反向資料步驟570。接 著可執行下一步操作580。
取決於記憶體系統規格，標籤位址可在處理器或系統周邊不存取記憶體的適合時間，複寫位在標籤位址的記憶體單元。在複寫循環期間，標籤位址中的資料單純地被反向。為使資料反向，首先需使用隱藏式讀取特徵讀取記憶體位元，且將相反的(opposite)資料寫入單元。因此，單元先前的機率性冗長寫入行為所導致的原始寫入錯誤得到修正。另外，當複寫循環進行時，握手系統(handshaking system)中的記憶體送出「暫停存取」的訊號給處理器或主系統，而握手系統中的資料可立即修正。當複寫操作完成時，可送出「複寫完成」訊號給主系統。
根據本發明的一個實施例，上述的記憶體陣列也包括執行下列操作的電路：由所述寫入錯誤位址標籤記憶體載入所述資料位元的所述位址到所述位址電路；在所述資料位元的所述位置，讀取所述記憶體陣列中的輸出資料位元；在所述隱藏式讀取比較電路中反向所述輸出資料位元；以及在所述資料位元的所述位置將所述反向輸出資料位元寫入所述記憶體陣列。
圖10為根據本發明的一個實施例之例示流程圖600，其繪示了記憶體系統的部份複寫方法。在複寫操作610開始之後，在將錯誤位址從寫入錯誤位址標籤記憶體載入位 址電路的步驟620期間，來自寫入錯誤位址標籤記憶體170的「被標籤」位址於雙向匯流排上載入位址緩衝器及鎖存器132。而後，於讀取資料步驟630期間，讀取先前「被標籤」位址的資料。記憶體陣列中，「被標籤」位址位置的輸出資料被傳送到感測放大器(SA)輸出DR 285。接著，藉由隱藏式讀取比較器160中的反向器完成反向資料步驟640，反向器使輸出資料位元反向，並將反向的輸出資料位元透過多工器270引導至寫入驅動器250的D輸入，且多工器270回應來自控制邏輯的複寫訊號(REW)。將現有正確反向輸出資料位元寫入記憶體陣列內先前「被標籤」的位址，接著完成寫入反向資料步驟650。接著，可執行下一步操作660。被儲存在寫入錯誤位址標籤記憶體中的先前「被標籤」位址所佔據的記憶體空間，現在可在後續的寫入循環中提供給新的「被標籤」位址使用。
上述本發明的實施例為示範性質而非限制性。各種替代方案和等效內容都是可能的。本發明的實施例不受記憶體陣列中磁性隨機存取記憶體單元的數目及類型所限制。本發明的實施例不受形成磁穿隧接面所使用的層數目所限制。本發明的實施例不受施加於磁性記憶體單元的電壓所限制。本發明的實施例也不受在寫入或複寫操作期間用來寫入及複寫資料(其是在相同選擇記憶體單元的儲存元件內所發現)的記憶體電路限制。本發明的實施例不受電晶體、PMOS、NMOS或用於選擇磁穿隧接面裝置的其他者的類型所限制。本發明的實施例不受積體電路(本發明可 配置於其中)的類型所限制。本發明的實施例也不受任何特定製程技術的類型所限制，例如：可用於製造磁性隨機存取記憶體的CMOS、Bipolar或BICOMS製程技術。本說明書所敘述之實施例是針對記憶體讀取及寫入電路，但實施例不限於此。只要記憶體單元內的儲存資料經受冗長的機率性寫入行為，本說明書所敘述之實施例即可使用。
10‧‧‧磁穿隧接面結構
12‧‧‧參考層
14‧‧‧隧層
16‧‧‧自由層
20‧‧‧電晶體
30‧‧‧MRAM
35、40‧‧‧箭頭
100‧‧‧記憶體系統
102‧‧‧記憶體陣列
104‧‧‧局部行選擇電路
110‧‧‧列解碼器
120‧‧‧行解碼器
130‧‧‧位址電路
132‧‧‧位址緩衝及鎖存器
134‧‧‧預先解碼器
140‧‧‧控制邏輯
150‧‧‧感測及寫入驅動器
160‧‧‧隱藏式讀取比較器
165‧‧‧錯誤旗標
170‧‧‧寫入錯誤位址標籤記憶體
180‧‧‧資料輸入輸出
182‧‧‧輸入緩衝資料輸入鎖存器
184‧‧‧輸出資料鎖存輸出緩衝器
200‧‧‧簡圖
210‧‧‧信號線
212‧‧‧位元線
215‧‧‧行選取
220‧‧‧MSL
230‧‧‧MBL
235‧‧‧預充電
240‧‧‧致能讀取
245‧‧‧感測放大器
250‧‧‧寫入驅動器
255‧‧‧感測電路
260‧‧‧致能寫入訊號
270‧‧‧反向器及多工器
275‧‧‧XOR
280‧‧‧資料寫入
285‧‧‧資料讀取線
290‧‧‧複寫訊號
300‧‧‧簡易代表圖
351、352‧‧‧反向驅動器
400、500、600‧‧‧例示流程圖
410、420、430、440、450、510、520、530、540、550、560、570、620、630、640、650‧‧‧步驟
460、470、580、610、660‧‧‧操作
圖1A為在習知技術中，磁性隨機存取記憶體的磁穿隧接面結構處於平行磁化狀態的簡易剖面圖。
圖1B顯示出在習知技術中，處於反平行磁化作用狀態的圖1A的磁穿隧接面結構。
圖1C顯示出在習知技術中，處於平行磁化作用狀態的磁性隨機存取記憶體(MRAM)單元的磁穿隧接面結構的簡易剖面圖。
圖1D顯示出在習知技術中，處於反平行磁化作用狀態的圖1C的磁穿隧接面結構。
圖2A顯示出在習知技術中，與相連的選擇電晶體耦接之磁穿隧接面結構的多個層。
圖2B為在習知技術中磁穿隧接面結構和其相連的選擇電晶體(如圖2A)的簡易代表圖。
圖3顯示出在習知技術中，圖2A中磁穿隧接面結構的電阻對應於施加電壓的變化。
圖4A顯示出在習知技術中，磁穿隧接面結構經設定由反平行狀態轉換為平行狀態。
圖4B顯示出在習知技術中，磁穿隧接面結構經設定由平行狀態轉換為反平行狀態。
圖5為在習知技術中，於寫入「0」及寫入「1」期間，與磁性隨機存取記憶體相關的數個訊號之例示時序圖。
圖6為根據本發明之一個實施例的記憶體系統及相連電路之例示方塊圖。
圖7為根據本發明之一個實施例的記憶體系統和相連的寫入及讀取電路之部份簡易代表圖。
圖8為根據本發明之一個實施例的記憶體系統和相連的寫入電路的部份簡易代表圖。
圖9A為根據本發明之一個實施例的例示流程圖，其繪示了記憶體系統的部份寫入方法。
圖9B為根據本發明之另一個實施例的例示流程圖，其繪示了記憶體系統的部份寫入方法。
圖10為根據本發明之一個實施例的例示流程圖，其繪示了記憶體系統的部份複寫方法。
100‧‧‧記憶體系統
102‧‧‧記憶體陣列
110‧‧‧列解碼器
120‧‧‧行解碼器
130‧‧‧位址電路
132‧‧‧位址緩衝及鎖存器
134‧‧‧預先解碼器
140‧‧‧控制邏輯
150‧‧‧感測及寫入驅動器
160‧‧‧隱藏式讀取比較器
165‧‧‧錯誤旗標
170‧‧‧寫入錯誤位址標籤記憶體
180‧‧‧資料輸入輸出
182‧‧‧輸入緩衝資料輸入鎖存器
184‧‧‧輸出資料鎖存輸出緩衝器

Claims (12)

  1. 一種記憶體電路，包括：比較區塊，用於比較適於儲存在記憶體單元內的第一資料與先前儲存在所述記憶體單元內的第二資料，所述比較區塊進一步用於儲存所述記憶體單元的位址，若所述第二資料不符合所述第一資料，則所述第二資料儲存於所述記憶體單元的所述位址，在所述第二資料不符合所述第一資料後，所述記憶體單元在後續寫入循環期間被寫入。
  2. 如申請專利範圍第1項所述之記憶體電路，其中所述位址儲存於標籤記憶體。
  3. 如申請專利範圍第1項所述之記憶體電路，進一步包括：記憶體陣列；寫入區塊，耦接在所述記憶體陣列及所述比較區塊之間；以及讀取區塊，耦接在所述記憶體陣列及所述比較區塊之間，其中所述讀取區塊適於感測所述第二資料。
  4. 如申請專利範圍第1項所述之記憶體電路，進一步包括控制邏輯，當所述記憶體單元在正常寫入操作下無法被記憶體外部的裝置存取時，所述控制邏輯用於儲存所述第二資料的反向資料至所述記憶體單元。
  5. 如申請專利範圍第1項所述之記憶體電路，其中所述記憶體單元為DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PRAM、MRAM或STT-MRAM單元。
  6. 如申請專利範圍第3項所述之記憶體電路，其中所述記憶體陣列至少包括耦接到多個所述記憶體單元的一個行，其中所述行包括第一訊號線及第二訊號線，且所述記憶體單元包括耦接至所述第一訊號線的第一電流負載終端、耦接至所述第二訊號線的第二電流負載終端，以及耦接至字元線的控制終端。
  7. 如申請專利範圍第6項所述之記憶體電路，其中所述記憶體單元進一步包括：磁穿隧接面，具有第一終端，所述第一終端耦接到所述記憶體單元的所述第一電流負載終端；以及第一電晶體，具有第一電流負載終端，所述第一電流負載終端耦接至所述非揮發性記憶體單元的所述第二電流負載終端，閘極端耦接至所述非揮發性記憶體單元之所述控制終端，且第二電流負載終端耦接至所述磁穿隧接面的第二終端。
  8. 一種於記憶體電路的寫入操作期間校正寫入錯誤的方法，所述方法包括：在寫入操作期間，比較適於儲存於記憶體單元的第一資料與先前儲存於所述記憶體單元的第二資料；儲存所述記憶體單元的位址，若所述第二資料不符合所述第一資料，則所述第二資料儲存於所述記憶體單元；以及在後續寫入循環期間寫入所述記憶體單元以校正所述寫入錯誤。
  9. 如申請專利範圍第8項所述之於記憶體電路的寫入操作期間校正寫入錯誤的方法，包括：鎖存所述記憶體單元的所述位址；鎖存所述第一資料；在所述記憶體單元的所述位址將所述第一資料寫入至記憶體陣列；以及在所述寫入操作期間，感測所述第二資料。
  10. 一種於記憶體電路的寫入操作期間校正寫入錯誤的方法，所述方法包括：在寫入操作期間，比較適於儲存於記憶體單元的第一資料與先前儲存於所述記憶體單元的第二資料；若所述第二資料與所述第一資料不符合，使所述第二資料反向；以及將所述反向的第二資料寫入所述記憶體單元的位址，若所述第二資料不符合所述第一資料，則將所述第二資料儲存於所述記憶體單元的所述位址，以校正所述寫入錯誤。
  11. 如申請專利範圍第10項所述之於記憶體電路的寫入操作期間校正寫入錯誤的方法，進一步包括：鎖存所述記憶體單元的所述位址；鎖存所述第一資料；在所述記憶體單元的所述位址將所述第一資料寫入至記憶體陣列；以及於所述寫入操作期間，感測所述第二資料。
  12. 一種於記憶體電路寫入操作之後校正寫入錯誤的方法，所述方法包括：載入記憶體單元的位址，在寫入操作後，若第二資料不符合第一資料，則將所述第二資料儲存於所述記憶體單元的所述位址；感測所述第二資料；反向所述第二資料；以及將所述反向的第二資料寫入所述記憶體單元的儲存所述第二資料的位址，以校正所述寫入錯誤。
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