JP2004355671A - 演算機能付き記憶装置および演算記憶方法 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims description 19
- 230000006870 function Effects 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims description 67
- 230000010287 polarization Effects 0.000 claims description 50
- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 239000011159 matrix material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
【課題】占有スペースが小さく、コストが低く、かつ、電源復帰後、速やかに電源遮断前の処理を続行することが可能な演算機能付き記憶装置等を提供する。
【解決手段】メモリセルＭＣは、ＤＲＡＭデータ（揮発性データ）およびＦｅＲＡＭデータ（不揮発性データ）という２つの独立したデータを記憶することができる。このため、メモリセルＭＣの数を半減できる。さらに、最初の演算のために読み出した２つのデータのうち、次の演算にも使用するＤＲＡＭデータを、演算ユニットＯＵの保持回路２１に一時的に保持した後、次の演算に備えて、新たなＦｅＲＡＭデータとして、メモリセルＭＣに不揮発的に書き戻すようにしている。このため、たとえば不測のトラブルで電源が遮断された場合でも、次の演算に必要なデータが失われることはない。
【選択図】 図１４
【解決手段】メモリセルＭＣは、ＤＲＡＭデータ（揮発性データ）およびＦｅＲＡＭデータ（不揮発性データ）という２つの独立したデータを記憶することができる。このため、メモリセルＭＣの数を半減できる。さらに、最初の演算のために読み出した２つのデータのうち、次の演算にも使用するＤＲＡＭデータを、演算ユニットＯＵの保持回路２１に一時的に保持した後、次の演算に備えて、新たなＦｅＲＡＭデータとして、メモリセルＭＣに不揮発的に書き戻すようにしている。このため、たとえば不測のトラブルで電源が遮断された場合でも、次の演算に必要なデータが失われることはない。
【選択図】 図１４
Description
【０００１】
【発明の属する技術分野】
この発明は演算機能付き記憶装置および演算記憶方法、すなわち、演算機能を併せ持つ記憶装置等に関する。
【０００２】
【従来の技術】
画像データなどを記憶するための装置として、機能メモリが知られている。機能メモリは、データを記憶するのみならず、記憶しているデータに対して簡単な演算を行う機能をも備えている。すなわち、機能メモリの内部で演算を行い、その結果を、メモリセルに書き戻すことができる。このため、たとえば、膨大な画像データの処理を、外部のメインプロセッサに負担をかけることなく実行できるので、好都合である。
【０００３】
このような機能メモリとして、強誘電体コンデンサを備えたものが知られている（たとえば、特許文献１の第１図参照。）。この機能メモリを用いれば、使用するトランジスタや配線の数を少なくすることができる。また、電源のトラブルなどが生じたとしても処理中の大量のデータが消失してしまうことがないので、電源復帰後速やかに処理を続行することができる。
【０００４】
【特許文献１】
特開平１１−３９８８３号
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のこのような機能メモリには、次のような問題点があった。すなわち、従来の機能メモリにおいては、演算対象となる一対のデータを記憶するために一対のメモリセルが必要となる（特許文献１の第１図参照。）ことから、画像データのような多量のデータを処理するためには、多数のメモリセルが必要であった。このため、装置の小型化、製造コストの低減には限界があった。
【０００６】
この発明は、このような従来の機能メモリの問題点を解決し、占有スペースが小さく、コストが低く、かつ、電源復帰後、速やかに電源遮断前の処理を続行することが可能な演算機能付き記憶装置および演算記憶方法を提供することを目的とする。
【０００７】
【課題を解決するための手段、発明の作用および効果】
請求項１の演算機能付き記憶装置は、メモリセルを有するメモリ部と、演算記憶制御部と、を備えている。メモリセルは、第１のデータを不揮発的に記憶するとともに第２のデータを揮発的に記憶する。演算記憶制御部は、メモリセルに記憶されている第１および第２のデータを読み出して演算を行うとともに、読み出した第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込む、よう制御する。
【０００８】
請求項７の演算記憶方法は、メモリセルを有するメモリ部を用いてデータの演算および記憶を行う演算記憶方法である。メモリセルは、第１のデータを不揮発的に記憶するとともに第２のデータを揮発的に記憶する。この演算記憶方法は、メモリセルに記憶されている第１および第２のデータを読み出して演算を行うステップと、読み出した第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込むステップと、を備えている。
【０００９】
したがって、請求項１の演算機能付き記憶装置または請求項７の演算記憶方法によれば、相互に独立した２つのデータを１つのメモリセルに記憶できるので、メモリセルの数を半減できる。
【００１０】
また、読み出した第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込むようにしている。すなわち、たとえばデータ“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”・・・をこの順に取り込みながら、“Ａ”と“Ｂ”、“Ｂ”と“Ｃ”、“Ｃ”と“Ｄ”・・・というように順次演算を行うような場合、最初の演算のために読み出した第１のデータ“Ａ”および第２のデータ“Ｂ”のうち、次の演算にも用いる第２のデータ“Ｂ”を、次の演算に備えてメモリセルに不揮発的に記憶させるようにしている。このため、たとえば不測のトラブルで電源が遮断された場合でも、次の演算に必要なデータ“Ｂ”が失われることはない。したがって、電源が復帰したときに、データ“Ｂ”の再取り込みを行うことなく、引き続き次の演算から処理を再開することができる。
【００１１】
すなわち、占有スペースが小さく、コストが低く、かつ、電源復帰後、速やかに電源遮断前の処理を続行することが可能な演算機能付き記憶装置および演算記憶方法を実現することができる。
【００１２】
請求項２の演算機能付き記憶装置においては、演算記憶制御部は、第１および第２のデータの演算結果を、新たな第２のデータとしてメモリセルに揮発的に書き込むよう制御することを特徴とする。
【００１３】
請求項８の演算記憶方法においては、演算結果を新たな第２のデータとしてメモリセルに揮発的に書き込むステップを備えたこと、を特徴とする。
【００１４】
したがって、請求項２の演算機能付き記憶装置または請求項８の演算記憶方法によれば、演算後不要となった揮発性の記憶領域を利用して当該演算結果を記憶させることができる。このため、たとえば、ビット数に対応した数のメモリセルを用意して、ビット直列で順次演算を行い、その結果を順次記憶して行き、後でまとめて取り出すような場合であっても、ビット数に対応した数の演算結果用のメモリを別途準備する必要がない。すなわち、占有スペースおよびコストをさらに低減することができる。
【００１５】
請求項３の演算機能付き記憶装置においては、演算記憶制御部は、メモリセルから前記第２および第１のデータをこの順に読み出し、その後、メモリセルに新たな第１および第２のデータをこの順に書き込む、よう制御することを特徴とする。
【００１６】
したがって、不揮発性の第１のデータを読み出す際に破壊されるおそれの高い揮発性の第２のデータを、第１のデータを読み出す前に読み出しておくとともに、第１のデータを書き込む際に破壊されるおそれの高い第２のデータを、第１のデータを書き込んだ後に書き込むことで、いずれのデータも破壊することなく、１つのメモリセルに２つの独立したデータを書き込んだり、読み出したりすることができる。
【００１７】
請求項４の演算機能付き記憶装置においては、メモリ部は、複数のメモリセルにより構成されたワードユニットを、１以上備えている。演算記憶制御部は、各ワードユニットに対応する同数の演算ユニットを備えている。演算記憶制御部は、各演算ユニットが、対応するワードユニットを構成する複数のメモリセルのうち処理対象となる１つのメモリセルを順次変更しながら、演算を行うよう制御する。
【００１８】
したがって、画像処理などで行われるビット直列、かつ、ワード並列の演算処理を実現することができる。この場合、演算ユニットを１ワードにつき１つ設ければよいから、占有スペースおよびコストをさらに低減することができる。
【００１９】
請求項５の演算機能付き記憶装置においては、演算ユニットは、第１の保持回路と、演算回路と、第２の保持回路とを備えている。第１の保持回路は、処理対象となっているメモリセルから読み出した第２のデータを一時的に保持する。演算回路は、メモリセルから読み出した第１および第２のデータの演算を行う。第２の保持回路は、メモリセルから読み出した第１のデータ、または、演算回路の演算結果を一時的に保持する。演算記憶制御部は、第１の保持回路に保持されている第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込むよう制御する。
【００２０】
したがって、第１の保持回路を用いることで、第１のデータを読み出す前に読み出しておいた第２のデータを、第１のデータの読み出し動作中も保持することができる。このため、第１のデータの読み出し動作終了後に第２のデータを新たな第１のデータとしてメモリセルに書き戻すことが可能となる。
【００２１】
また、第２の保持回路を用いることで、第２のデータを新たな第１のデータとしてメモリセルに書き戻す前に読み出しておいた第１のデータ、または、演算回路の演算結果を、第２のデータを新たな第１のデータとしてメモリセルに書き戻す動作中も保持することができる。このため、第２のデータを新たな第１のデータとしてメモリセルに書き戻す動作の終了後に、演算結果を新たな第２のデータとしてメモリセルに書き戻すことが可能となる。
【００２２】
請求項６の演算機能付き記憶装置においては、メモリセルは、強誘電体コンデンサにより構成されている。強誘電体コンデンサの分極方向の相違に対応して第１のデータを不揮発的に記憶するとともに、強誘電体コンデンサの分極反転を伴わない分極状態の相違に対応して第２のデータを揮発的に記憶するよう構成されている。
【００２３】
メモリセルを強誘電体コンデンサにより構成することで、高速かつ低電圧の書き込みが可能となる。また、強誘電体コンデンサの抗電圧が電源電圧の１／２より大きくなるよう構成すれば、不揮発性の第１のデータの読み書き時に強誘電体コンデンサにかかる電圧の絶対値の最大値を電源電圧と同一とするとともに、揮発性の第２のデータの読み書き時に強誘電体コンデンサにかかる電圧の絶対値の最大値を電源電圧の１／２とすることができるので、回路構成を簡素化することができる。
【００２４】
【発明の実施の形態】
図１は、この発明の一実施形態による演算機能付き記憶装置である機能メモリ１を示す回路図である。機能メモリ１は、メモリ部３と、演算記憶制御部５とを備えている。機能メモリ１は、画像データの処理、たとえば、動画の画像圧縮のために、連続する２つの画像における画像データの差分を検出するような用途に用いることができる。
【００２５】
メモリ部３は、複数のワードユニットＷＵ１、ＷＵ２、・・・（ＷＵ２以下は図示せず。）を備えている。各ワードユニットＷＵ１、ＷＵ２、・・・は、それぞれ、１ワードに相当する複数のメモリセルを備えている。たとえば、ワードユニットＷＵ１は、メモリセルＭＣ１１，ＭＣ１２，・・・を備えている。
【００２６】
このように、メモリ部３には、多数のメモリセルＭＣ１１、・・・が行列配置されている。この実施形態においては、１つのワードユニット、たとえばワードユニットＷＵ１を構成する複数のメモリセルＭＣ１１，ＭＣ１２、・・・が、上記行列配置された多数のメモリセルの行を構成するものとする。
【００２７】
機能メモリ１は、同一行を構成する複数のメモリセルに接続される信号線として、ワードラインＷＬ１，ＷＬ２，・・・（ＷＬ２以下は図示せず。）、データラインＤＬ１，ＤＬ２，・・・（ＤＬ２以下は図示せず。）、および、プレートラインＰＬ１，ＰＬ２，・・・（ＰＬ２以下は図示せず。）を備えている。
【００２８】
機能メモリ１は、また、同一列を構成する複数のメモリセルに接続される信号線として、ビットラインＢＬ１，ＢＬ２，・・・、および、セレクトラインＳＬ１，ＳＬ２，・・・を備えている。
【００２９】
メモリセルＭＣ１１は、１つの強誘電体コンデンサＦＣと、第１および第２のスイッチ手段であるトランジスタＴＲ１，ＴＲ２とを備えている。この実施形態においては、強誘電体コンデンサＦＣの抗電圧Ｖｃが、電源電圧ＶＤＤの１／２よりも大きく、かつ、電源電圧ＶＤＤよりも小さくなるようにしている。
【００３０】
さらに、第１のデータである不揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる電圧の絶対値の最大値（最大絶対電圧）を電源電圧ＶＤＤと同一になるよう設定するとともに、第２のデータである揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる電圧の絶対値の最大値（最大絶対電圧）を電源電圧ＶＤＤの１／２に設定するようにしている。
【００３１】
このようにすると、不揮発性データの書き込み動作において、強誘電体コンデンサＦＣを分極反転させることが可能となる一方、揮発性データの読み書き動作において、強誘電体コンデンサＦＣが分極反転を起こさないので不揮発性データが破壊されることはない。
【００３２】
なお、不揮発性データの書き込み動作において、強誘電体コンデンサＦＣを分極反転させることが可能となる一方、揮発性データの読み書き動作において、強誘電体コンデンサＦＣが分極反転を起こさないという条件を満足するのであれば、強誘電体コンデンサＦＣの抗電圧Ｖｃ、不揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる最大絶対電圧、および、揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる最大絶対電圧は、とくに限定されるものではない。
【００３３】
図１に示すように、強誘電体コンデンサＦＣの一端は、プレートラインＰＬ１に接続されている。強誘電体コンデンサＦＣの他端は、トランジスタＴＲ１を介して、データラインＤＬ１に接続されている。トランジスタＴＲ１のゲート端子はセレクトラインＳＬ１に接続されている。強誘電体コンデンサＦＣの他端は、また、トランジスタＴＲ２を介して、ビットラインＢＬ１に接続されている。トランジスタＴＲ２のゲート端子はワードラインＷＬ１に接続されている。
【００３４】
機能メモリ１の外部と、メモリセルＭＣ１１と、の間のデータの授受は、ワードラインＷＬ１に与えられる行選択信号を制御信号として、ビットラインＢＬ１を介して行われる。メモリセルＭＣ１１と、後述する演算ユニットＯＵ１と、の間のデータの授受は、セレクトラインＳＬ１に与えられる列選択信号を制御信号として、データラインＤＬ１を介して行われる。プレートラインＰＬ１には、メモリセルＭＣ１１からデータを読み出したり、書き込んだりするための基準信号が与えられる。
【００３５】
他のメモリセルＭＣ１２，・・・も、メモリセルＭＣ１１と同様の構成である。
【００３６】
演算記憶制御部５は、制御ユニット９、および、複数の演算ユニットＯＵ１，ＯＵ２，・・・（ＯＵ２以下は図示せず。）を備えている。
【００３７】
各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、メモリ部３のワードユニットＷＵ１、ＷＵ２、・・・に対応している。すなわち、各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、データラインＤＬ１，ＤＬ２，・・・を介して、メモリ部３のワードユニットＷＵ１、ＷＵ２、・・・と接続されている。なお、各データラインＤＬ１，・・・の寄生容量を、負荷容量（負荷用コンデンサ）ＣＢとして利用している。
【００３８】
演算ユニットＯＵ１は、規格化回路としてのセンスアンプＳＡ、演算回路である排他的論理和回路７，第１および第２の保持回路であるフリップフロップ回路ＦＦ１，ＦＦ２、および、第３および第４のスイッチ手段であるトランジスタＴＲ３，ＴＲ４を備えている。
【００３９】
センスアンプＳＡは、データラインＤＬ１に接続されており、データラインＤＬ１の信号を規格化する。すなわち、センスアンプＳＡは、データラインＤＬ１の信号が所定のしきい値より大きいか小さいかを判断し、その大小に応じて、データラインＤＬ１の電圧を、強制的に、電源電圧ＶＤＤまたは接地電圧ＧＮＤにする。
【００４０】
フリップフロップ回路ＦＦ１は、クロックラインＣＬ１の制御にしたがって、データラインＤＬ１を介して、ワードユニットＷＵ１を構成するメモリセル、たとえばメモリセルＭＣ１１、から読み出した２値データである揮発性データを保持する。
【００４１】
排他的論理和回路７は、フリップフロップ回路ＦＦ１に保持されている揮発性データと、メモリセルＭＣ１１から読み出した２値データである不揮発性データとの排他的論理和を算出して出力する。
【００４２】
フリップフロップ回路ＦＦ２は、クロックラインＣＬ２の制御にしたがって、排他的論理和回路７の演算結果を保持する。
【００４３】
トランジスタＴＲ３は、クロックラインＣＬ３の制御にしたがって、フリップフロップ回路ＦＦ１に保持されている揮発性データをデータラインＤＬ１に伝達する。後述のように、この揮発性データは、新たな不揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００４４】
トランジスタＴＲ４は、クロックラインＣＬ４の制御にしたがって、フリップフロップ回路ＦＦ２に保持されている演算結果をデータラインＤＬ１に伝達する。後述のように、この演算結果は、新たな揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００４５】
他の演算ユニットＯＵ２，・・・も、演算ユニットＯＵ１と同様の構成である。
【００４６】
制御ユニット９は、メモリ部３に対するデータの読み書き動作、演算ユニットＯＵ１、・・・における演算動作等を制御する。具体的には、各制御ライン、たとえば、ワードラインＷＬ１、・・・、プレートラインＰＬ１、・・・、データラインＤＬ１，ＤＬ２、・・・、ビットラインＢＬ１，ＢＬ２，・・・、セレクトラインＳＬ１、・・・、センスアンプＳＡの制御線、クロックラインＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４を制御する。
【００４７】
図２は、制御ユニット９の制御下で実行される機能メモリ１の動作、を示すタイミングチャートの一例である。図３〜図６は、機能メモリ１の動作を説明するための回路図である。図７〜図１０は、機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図２〜図１０に基づいて、機能メモリ１の動作を説明する。
【００４８】
図２に示すように、機能メモリ１においては、データの読み出し動作ＲＯ、書き込み動作ＷＯが交互に行われる。読み出し動作ＲＯにおいては、まず、揮発モードＤＭでのデータ読み出しが行われ、続いて、不揮発モードＦＭでのデータ読み出しが行われる。
【００４９】
なお、揮発モード、不揮発モードを、それぞれ、ＤＲＡＭモード、ＦｅＲＡＭモードと呼び、揮発性データ、不揮発性データを、それぞれ、ＤＲＡＭデータ、ＦｅＲＡＭデータと呼ぶことがある。
【００５０】
一方、書き込み動作ＷＯにおいては、まず、不揮発モードＦＭでのデータ書き込みが行われ、続いて、揮発モードＤＭでのデータ書き込みが行われる。
【００５１】
図２、図３、図７に基づいて、まず、揮発モードＤＭにおけるデータ読み出し動作について説明する。図７は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図３は、この動作における図２の（１）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００５２】
図２、図３に示すように、揮発モードＤＭにおいては、プレートラインＰＬ１の電圧は電源電圧ＶＤＤの１／２すなわちＶＤＤ／２に保たれている。ここで、まず、データラインＤＬ１にＶＤＤ／２を与え、つぎに、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【００５３】
上述の一連の動作によって、データラインＤＬ１の電圧は、電源電圧ＶＤＤ（たとえば５ボルト）または接地電圧ＧＮＤ（０ボルト）になる。これが、読み出された揮発性データを表している。この揮発性データを“Ｂ”（“Ｈ”または“Ｌ”）で表す。ここで、“Ｈ”、“Ｌ”は、それぞれ、電源電圧ＶＤＤ、接地電圧ＧＮＤに対応している。
【００５４】
つぎに、クロックラインＣＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、データラインＤＬ１に読み出された揮発性データ“Ｂ”がフリップフロップ回路ＦＦ１に保持される。
【００５５】
図７に示すように、強誘電体コンデンサＦＣの分極状態は、直前の揮発モードＤＭにおけるデータ書き込み動作（後述）直後には、分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなっている。
【００５６】
なお、強誘電体コンデンサＦＣに記憶されている不揮発性データを“Ａ”（“Ｈ”または“Ｌ”）、揮発性データを“Ｂ”（“Ｈ”または“Ｌ”）とすると、分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４は、それぞれ、（Ａ，Ｂ）＝（Ｈ，Ｈ），（Ａ，Ｂ）＝（Ｈ，Ｌ），（Ａ，Ｂ）＝（Ｌ，Ｈ），（Ａ，Ｂ）＝（Ｌ，Ｌ）を表す。すなわち、強誘電体コンデンサＦＣは、データ（Ａ，Ｂ）として、（Ｈ，Ｈ），（Ｈ，Ｌ），（Ｌ，Ｈ），（Ｌ，Ｌ）のいずれかを記憶していることになる。
【００５７】
たとえば、強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｈ，Ｈ）を記憶していたとすると、この揮発モードＤＭでのデータ読み出し動作によって、その分極状態は、図７のＰ５を経てＰ３に至る。
【００５８】
同様に、強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｈ，Ｌ）を記憶していたとすると、この読み出し動作によって、その分極状態は、Ｐ６を経てＰ４に至る。また、強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｌ，Ｈ）を記憶していたとすると、この読み出し動作によって、その分極状態は、Ｐ１５を経てＰ１３に至る。強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｌ，Ｌ）を記憶していたとすると、この読み出し動作によって、その分極状態は、Ｐ１６を経てＰ１４に至る。
【００５９】
図７におけるＶＤＨは、強誘電体コンデンサＦＣの記憶していた揮発性データ“Ｂ”が“Ｈ”であった場合に、図２に示すセンスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。ＶＤＬは、強誘電体コンデンサＦＣの記憶していた揮発性データ“Ｂ”が“Ｌ”であった場合に、センスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。
【００６０】
この後、センスアンプＳＡがＯＮになると、センスアンプＳＡの働きにより、直前の電圧がＶＤＨであったか、ＶＤＬであったかによって、データラインＤＬ１の電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤとなる。なお、このとき、プレートラインＰＬ１の電圧はＶＤＤ／２であるから、強誘電体コンデンサＦＣに印加される電圧は＋ＶＤＤ／２または−ＶＤＤ／２となる。
【００６１】
したがって、図７からも分かるように、強誘電体コンデンサＦＣに書き込まれていた不揮発性データ“Ａ”が、この揮発モードＤＭにおけるデータ読み出し動作によって破壊されることはない。
【００６２】
つぎに、図２、図４、図８に基づいて、不揮発モードＦＭにおけるデータ読み出し動作について説明する。図８は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図４は、この動作における図２の（２）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００６３】
図２、図４に示すように、不揮発モードＦＭにおいては、プレートラインＰＬ１の電圧はいったん接地電圧ＧＮＤに落とされる。ここで、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与え、続いて、プレートラインＰＬ１にＯＮ信号（電源電圧ＶＤＤ）を与え、続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【００６４】
上述の一連の動作によって、データラインＤＬ１の電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤになる。これが、読み出された不揮発性データ“Ａ”を表している。図４に示すように、排他的論理和回路７は、読み出された不揮発性データ“Ａ”と、フリップフロップ回路ＦＦ１に保持されていた揮発性データ“Ｂ”との排他的論理和の演算を行い、演算結果を出力する。
【００６５】
つぎに、クロックラインＣＬ２にＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、上記演算結果がフリップフロップ回路ＦＦ２に保持される。
【００６６】
図８に示すように、強誘電体コンデンサＦＣの分極状態は、上記一連の動作によって、分極状態Ｐ２またはＰ１９となる。すなわち、前述の揮発モードＤＭにおけるデータ読み出し動作において分極状態Ｐ３，Ｐ４（図７参照）を示していた場合、今回の不揮発モードＦＭにおけるデータ読み出し動作において、その分極状態はＰ４，Ｐ７，Ｐ８を経てＰ２に至る。
【００６７】
一方、前述の揮発モードＤＭにおけるデータ読み出し動作において分極状態Ｐ１３，Ｐ１４（図７参照）を示していた場合、今回の不揮発モードＦＭにおけるデータ読み出し動作において、その分極状態はＰ１４，Ｐ１７，Ｐ１８を経てＰ１９に至る。
【００６８】
図８におけるＶＦＨは、強誘電体コンデンサＦＣの記憶していた不揮発性データ“Ａ”が“Ｈ”であった場合に、図２に示すセンスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。ＶＦＬは、強誘電体コンデンサＦＣの記憶していた揮発性データ“Ａ”が“Ｌ”であった場合に、センスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。
【００６９】
この後、センスアンプＳＡがＯＮになると、センスアンプＳＡの働きにより、直前の電圧がＶＦＨであったか、ＶＦＬであったかによって、データラインＤＬ１の電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤとなる。
【００７０】
つぎに、図２、図５、図９に基づいて、不揮発モードＦＭにおけるデータ書き込み動作ＷＯについて説明する。図９は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図５は、この動作における図２の（３）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００７１】
図２、図５に示すように、不揮発モードＦＭにおいては、プレートラインＰＬ１の電圧はいったん接地電圧ＧＮＤに落とされる。ここで、クロックラインＣＬ３にＯＮ信号（電源電圧ＶＤＤ）を与えることによってトランジスタＴＲ３をＯＮにする。これによって、フリップフロップ回路ＦＦ１に保持されていた揮発性データ“Ｂ”が、データラインＤＬ１に与えられる。
【００７２】
この後、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与え、続いて、プレートラインＰＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。データラインＤＬ１に与えられた揮発性データ“Ｂ”が、この動作によって、新たな不揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【００７３】
図９に示すように、強誘電体コンデンサＦＣの分極状態は、上記一連の動作によって、分極状態Ｐ２またはＰ１１となる。
【００７４】
すなわち、データラインＤＬ１に与えられた揮発性データ“Ｂ”が“Ｈ”であった場合、今回の不揮発モードＦＭにおけるデータ書き込み動作において、その分極状態はＰ１を経てＰ２に至る。なお、この場合、時間の経過とともに分極状態は再びＰ１に戻る。
【００７５】
一方、データラインＤＬ１に与えられた揮発性データ“Ｂ”が“Ｌ”であった場合、今回の不揮発モードＦＭにおけるデータ書き込み動作において、その分極状態はＰ１２を経てＰ１１に至る。
【００７６】
したがって、図９の分極状態Ｐ１（またはＰ２）が不揮発性データ“Ｈ”に対応し、図９の分極状態Ｐ１１が不揮発性データ“Ｌ”に対応する。
【００７７】
つぎに、図２、図６、図１０に基づいて、揮発モードＤＭにおけるデータ書き込み動作について説明する。図１０は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図６は、この動作における図２の（４）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００７８】
図２、図６に示すように、揮発モードＤＭにおいては、プレートラインＰＬ１の電圧はＶＤＤ／２に保たれている。ここで、クロックラインＣＬ４にＯＮ信号（電源電圧ＶＤＤ）を与えることによってトランジスタＴＲ４をＯＮにする。これによって、フリップフロップ回路ＦＦ２に保持されていた演算結果すなわちデータ“Ａ”とデータ“Ｂ”との排他的論理和が、データラインＤＬ１に与えられる。
【００７９】
この後、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。データラインＤＬ１に与えられた上記演算結果が、この動作によって、新たな揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【００８０】
図１０に示すように、強誘電体コンデンサＦＣの分極状態は、上記一連の動作によって、Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなる。すなわち、直前に行われた不揮発モードＦＭにおけるデータ書き込み動作で新たに書き込まれた不揮発性データが“Ｈ”であった場合、今回、データラインＤＬ１に与えられた上記演算結果が“Ｈ”であるか“Ｌ”であるかによって、分極状態は、Ｐ３またはＰ４となる。
【００８１】
一方、直前に行われた不揮発モードＦＭにおけるデータ書き込み動作で新たに書き込まれた不揮発性データが“Ｌ”であった場合、今回、データラインＤＬ１に与えられた上記演算結果が“Ｈ”であるか“Ｌ”であるかによって、分極状態は、Ｐ１３またはＰ１４となる。
【００８２】
このようにして、１つのメモリセルＭＣ１１について、１サイクルの読み書き動作、すなわち、揮発モードＤＭでのデータ読み出し、不揮発モードＦＭでのデータ読み出し、不揮発モードＦＭでのデータ書き込み、揮発モードＤＭでのデータ書き込み、が終了すると、図１に示す次のメモリセルＭＣ１２の読み書き動作に移る。
【００８３】
このようにして、１つのワードユニットＷＵ１に属するメモリセルＭＣ１１，ＭＣ１２、・・・に対して、順次、読み書き動作が行われる。上述のように、機能メモリ１は、各ワードユニットＷＵ１、・・・に対応して、複数の演算ユニットＯＵ１、・・・を備え、各演算ユニットＯＵ１、・・・は、並列処理を行っている。したがって、機能メモリ１は、ビット直列、かつ、ワード並列の演算処理を行っていることになる。
【００８４】
つぎに、図１１に、この発明の他の実施形態による演算機能付き記憶装置である機能メモリ１１の回路構成を示す。機能メモリ１１は、メモリ部１３と、演算記憶制御部１５とを備えている。
【００８５】
メモリ部１３は、図１に示すの機能メモリ１のメモリ部３と同様の構成であるので説明を省略する。機能メモリ１１が、ワードラインＷＬ１，ＷＬ２，・・・、データラインＤＬ１，ＤＬ２，・・・、プレートラインＰＬ１，ＰＬ２，・・・、ビットラインＢＬ１，ＢＬ２，・・・、および、セレクトラインＳＬ１，ＳＬ２，・・・を備えていることも、機能メモリ１の場合と同様である。
【００８６】
演算記憶制御部１５は、制御ユニット１９、および、複数の演算ユニットＯＵ１，ＯＵ２，・・・を備えている。制御ユニット１９、および、演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、機能メモリ１における制御ユニット９、および、複数の演算ユニットＯＵ１，ＯＵ２，・・・に対応するが、機能メモリ１のそれらとは、その構成が一部異なる。
【００８７】
図１１に基づいて、機能メモリ１１の演算記憶制御部１５の説明をする。図１１に示す各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、メモリ部１３のワードユニットＷＵ１、ＷＵ２、・・・に対応している。すなわち、各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、データラインＤＬ１，ＤＬ２，・・・を介して、メモリ部１３のワードユニットＷＵ１、ＷＵ２、・・・と接続されている。なお、各データラインＤＬ１，・・・の寄生容量を、負荷容量（負荷用コンデンサ）ＣＢとして利用している。
【００８８】
演算ユニットＯＵ１は、規格化回路としてのセンスアンプＳＡ、演算回路である排他的論理和回路１７，第１および第２の保持回路であるラッチ回路ＬＴ１，ＬＴ２、および、第３および第４のスイッチ手段であるトランジスタＴＲ３，ＴＲ４を備えている。
【００８９】
センスアンプＳＡは、データラインＤＬ１に接続されており、データラインＤＬ１の信号を規格化する。すなわち、センスアンプＳＡは、データラインＤＬ１の信号が所定のしきい値より大きいか小さいかを判断し、その大小に応じて、データラインＤＬ１の電圧を、強制的に、電源電圧ＶＤＤまたは接地電圧ＧＮＤにする。
【００９０】
データラッチ回路ＬＴ１は、クロックラインＣＬａの制御にしたがって、データラインＤＬ１を介して、ワードユニットＷＵ１を構成するメモリセル、たとえばメモリセルＭＣ１１、から読み出した２値データである揮発性データ（第２のデータ）を保持する。
【００９１】
データラッチ回路ＬＴ２は、クロックラインＣＬｂの制御にしたがって、データラインＤＬ１を介して、ワードユニットＷＵ１を構成するメモリセルＭＣ１１から読み出した２値データである不揮発性データ（第１のデータ）を保持する。
【００９２】
排他的論理和回路１７は、データラッチ回路ＬＴ１に保持されている揮発性データと、データラッチ回路ＬＴ２に保持されている不揮発性データとの排他的論理和を算出して出力する。
【００９３】
トランジスタＴＲ３は、クロックラインＣＬｃの制御にしたがって、データラッチ回路ＬＴ１に保持されている揮発性データをデータラインＤＬ１に伝達する。後述のように、この揮発性データは、新たな不揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００９４】
トランジスタＴＲ４は、クロックラインＣＬｄの制御にしたがって、排他的論理和回路１７から出力された演算結果をデータラインＤＬ１に伝達する。後述のように、この演算結果は、新たな揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００９５】
他の演算ユニットＯＵ２，・・・も、演算ユニットＯＵ１と同様の構成である。
【００９６】
制御ユニット１９は、メモリ部１３に対するデータの読み書き動作、演算ユニットＯＵ１、・・・における演算動作等を制御する。具体的には、各制御ライン、たとえば、ワードラインＷＬ１、・・・、プレートラインＰＬ１、・・・、データラインＤＬ１，・・・、ビットラインＢＬ１，・・・、セレクトラインＳＬ１、・・・、センスアンプＳＡの制御線、クロックラインＣＬａ，ＣＬｂ，ＣＬｃ，ＣＬｄを制御する。
【００９７】
図１３は、制御ユニット１９の制御下で実行される機能メモリ１１の動作、を示すタイミングチャートの一例である。図１２は、機能メモリ１１の動作を説明するために、その回路の一部を抜粋して表した図面である。なお、説明の便宜上、一部の符号を簡略化して表している。図１２および図１３に基づいて、適宜、図７〜図１０を参照しつつ、機能メモリ１１の動作を説明する。
【００９８】
図１３に示すように、機能メモリ１１においては、データの読み出し動作ＲＯ、書き込み動作ＷＯが交互に行われる。読み出し動作ＲＯにおいては、まず、揮発モードＤＭでのデータ読み出しが行われ、続いて、不揮発モードＦＭでのデータ読み出しが行われる。
【００９９】
一方、書き込み動作ＷＯにおいては、まず、不揮発モードＦＭでのデータ書き込みが行われ、続いて、揮発モードＤＭでのデータ書き込みが行われる。
【０１００】
まず、揮発モードＤＭにおけるデータ読み出し動作について説明する。図１３に示すように、揮発モードＤＭにおいては、プレートラインＰＬの電圧は電源電圧ＶＤＤの１／２すなわちＶＤＤ／２に保たれている。ここで、まず、データラインＤＬにＶＤＤ／２を与え、つぎに、セレクトラインＳＬにＯＮ信号（電源電圧ＶＤＤ）を与える。続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【０１０１】
上述の一連の動作によって、データラインＤＬの電圧は、電源電圧ＶＤＤ（たとえば５ボルト）または接地電圧ＧＮＤ（０ボルト）になる。これが、読み出された揮発性データを表している。この揮発性データを“Ｂ”（“Ｈ”または“Ｌ”）で表す。ここで、“Ｈ”、“Ｌ”は、それぞれ、電源電圧ＶＤＤ、接地電圧ＧＮＤに対応している。
【０１０２】
つぎに、クロックラインＣＬａにＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、データラインＤＬに読み出された揮発性データ“Ｂ”が、図１２に示すデータラッチ回路ＬＴ１に保持される。なお、図１３に示すＳＮは、図１２に示すメモリセルＭＣにおける記憶ノードＳＮの電圧の変化を表している。
【０１０３】
図１３の（１）で示される時点における強誘電体コンデンサＦＣの分極状態は、強誘電体コンデンサＦＣに書き込まれていた不揮発性データを“Ａ”とするとき、その記憶していた揮発性データ“Ｂ”の内容および不揮発性データ“Ａ”の内容の組み合わせによって、図７に示す分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなる。
【０１０４】
なお、不揮発性データ“Ａ”が、この揮発モードＤＭにおけるデータ読み出し動作によって破壊されないことは、機能メモリ１の場合と同様である。
【０１０５】
つぎに、不揮発モードＦＭにおけるデータ読み出し動作について説明する。図１３に示すように、不揮発モードＦＭでのデータ読み出し動作においては、プレートラインＰＬの電圧は接地電圧ＧＮＤに固定されている。
【０１０６】
ここで、まず、データラインＤＬに電源電圧ＶＤＤを与え、つぎに、セレクトラインＳＬにＯＮ信号（電源電圧ＶＤＤ）を与える。続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【０１０７】
上述の一連の動作によって、データラインＤＬの電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤになる。これが、読み出された不揮発性データ“Ａ”を表している。
【０１０８】
つぎに、クロックラインＣＬｂにＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、読み出された不揮発性データ“Ａ”が、図１２に示すデータラッチ回路ＬＴ２に保持される。図１２に示すように、排他的論理和回路１７は、データラッチ回路ＬＴ２に保持されている不揮発性データ“Ａ”と、データラッチ回路ＬＴ１に保持されている揮発性データ“Ｂ”との排他的論理和の演算を行い、演算結果を出力する。
【０１０９】
図１３の（２）で示される時点における強誘電体コンデンサＦＣの分極状態は、その記憶していた不揮発性データ“Ａ”の内容によって、図８に示す分極状態Ｐ２またはＰ１９のいずれかとなる。
【０１１０】
なお、この機能メモリ１１においては、上述のように、不揮発モードＦＭでのデータ読み出し動作において、プレートラインＰＬに読み出しパルス（電源電圧ＶＤＤ）を与えるのではなく、データラインＤＬに読み出しパルス（電源電圧ＶＤＤ）を与えるようにしている。これは、一般に、プレートラインＰＬに比べ、データラインＤＬの方がドライブ静電容量が小さく、ドライブ速度を上げることが容易だからである。
【０１１１】
つぎに、不揮発モードＦＭにおけるデータ書き込み動作ＷＯについて説明する。図１３に示すように、不揮発モードＦＭの初期においては、プレートラインＰＬの電圧は接地電圧ＧＮＤのままである。ここで、クロックラインＣＬｃにＯＮ信号（電源電圧ＶＤＤ）を与えることによって、図１２に示すトランジスタＴＲ３をＯＮにする。これによって、データラッチ回路ＬＴ１に保持されていた揮発性データ“Ｂ”が、データラインＤＬに与えられる。
【０１１２】
この後、プレートラインＰＬにＯＮ信号（電源電圧ＶＤＤ）を与える。データラインＤＬに与えられた揮発性データ“Ｂ”が、この動作によって、新たな不揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【０１１３】
図１３の（３）で示される時点における強誘電体コンデンサＦＣの分極状態は、新たに書き込まれた不揮発性データ（データラインＤＬに与えられた揮発性データ“Ｂ”）の内容によって、図９に示す分極状態Ｐ１またはＰ１１のいずれかとなる。
【０１１４】
つぎに、揮発モードＤＭにおけるデータ書き込み動作について説明する。図１３に示すように、揮発モードＤＭにおいては、プレートラインＰＬの電圧はＶＤＤ／２に保たれている。ここで、クロックラインＣＬｄにＯＮ信号（電源電圧ＶＤＤ）を与えることによって、図１２に示すトランジスタＴＲ４をＯＮにする。
【０１１５】
これによって、排他的論理和回路１７から出力された演算結果すなわちデータ“Ａ”とデータ“Ｂ”との排他的論理和が、データラインＤＬに与えられる。これによって、上記演算結果が、新たな揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【０１１６】
図１３の（４）で示される時点における強誘電体コンデンサＦＣの分極状態は、前に実行された不揮発モードＦＭでのデータ書き込み動作において新たに書き込まれた不揮発性データ（この実施例では、データ“Ｂ”）の内容、および、直前に実行された揮発モードＤＭでのデータ書き込み動作において新たに書き込まれた揮発性データ（この実施例では、データ“Ａ”とデータ“Ｂ”との排他的論理和）の内容の組み合わせによって、図１０に示す分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなる。
【０１１７】
このようにして、１つのメモリセルＭＣについて、１サイクルの読み書き動作、すなわち、揮発モードＤＭでのデータ読み出し、不揮発モードＦＭでのデータ読み出し、不揮発モードＦＭでのデータ書き込み、揮発モードＤＭでのデータ書き込みが行われる。機能メモリ１１が、このような動作を繰り返すことで、ビット直列、かつ、ワード並列の演算処理を行うのは、機能メモリ１の場合と同様である。
【０１１８】
図１４は、上述の各実施形態における機能メモリ１または機能メモリ１１を概念的に説明するための図面である。すなわち、上述の各実施形態においては、機能メモリは、メモリセルＭＣおよび演算ユニットＯＵを備えている。メモリセルＭＣは、ＤＲＡＭデータ（揮発性データ）およびＦｅＲＡＭデータ（不揮発性データ）という２つの独立したデータを記憶することができる。演算ユニットＯＵは、センスアンプＳＡ、少なくとも１つの保持回路２１，および、演算回路（この例では排他的論理和回路）を備えている。
【０１１９】
まず、メモリセルＭＣからＤＲＡＭデータが読み出され、保持回路２１に一時的に保持される。つぎに、メモリセルＭＣからＦｅＲＡＭデータが読み出される。続いて、保持回路２１に保持されていたＤＲＡＭデータを、新たなＦｅＲＡＭデータとして、メモリセルＭＣに書き込む。この後、先に読み出されたＦｅＲＡＭデータと保持回路２１に保持されていたＤＲＡＭデータとの演算結果である排他的論理和を、新たなＤＲＡＭデータとして、メモリセルＭＣに書き込む。
【０１２０】
このように構成すれば、相互に独立した２つのデータを１つのメモリセルに記憶できるので、メモリセルの数を半減できる。
【０１２１】
また、読み出したＤＲＡＭデータを新たなＦｅＲＡＭデータとしてメモリセルに不揮発的に書き込むようにしている。すなわち、たとえばデータ“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”・・・をこの順に取り込みながら、“Ａ”と“Ｂ”、“Ｂ”と“Ｃ”、“Ｃ”と“Ｄ”・・・というように順次演算を行うような場合、最初の演算のために読み出したＦｅＲＡＭデータ“Ａ”およびＤＲＡＭデータ“Ｂ”のうち、次の演算にも用いるＤＲＡＭデータ“Ｂ”を、次の演算に備えてメモリセルに不揮発的に記憶させるようにしている。
【０１２２】
このため、たとえば不測のトラブルで電源が遮断された場合でも、次の演算に必要なデータ“Ｂ”が失われることはない。したがって、電源が復帰したときに、データ“Ｂ”の再取り込みを行うことなく、引き続き次の演算から処理を再開することができる。
【０１２３】
このため、占有スペースが小さく、コストが低く、かつ、電源復帰後、速やかに電源遮断前の処理を続行することが可能な機能メモリを実現することができる。
【０１２４】
また、図１４のように構成すれば、演算後不要となったＤＲＡＭデータ用の記憶領域（概念的な領域）を利用して、上記演算結果（排他的論理和）を記憶させることができる。このため、たとえば、ビット数に対応した数のメモリセルＭＣを用意して、ビット直列で順次演算を行い、その結果を順次記憶して行き、後でまとめて取り出すような場合であっても、ビット数に対応した数の演算結果用のメモリを別途準備する必要がない。すなわち、占有スペースおよびコストをさらに低減することができる。
【０１２５】
なお、上述の各実施形態においては、機能メモリを画像データの処理に用いる場合を例に説明したが、この発明はこれに限定されるものではない。画像データ以外に、たとえば、音声データや、その他データ一般の処理に適用することができる。
【０１２６】
また、上述の各実施形態においては、演算回路として排他的論理和回路を用いたが、この発明はこれに限定されるものではない。演算回路として、たとえば、排他的論理和回路以外の論理演算回路を用いたり、加算回路などの算術演算回路を用いたりすることもできる。また、複数種の演算要素を組み合わせた複雑な回路を用いることもできる。
【０１２７】
また、上述の各実施形態においては、第１および第２の保持回路として、フリップフロップ回路やデータラッチ回路を用いたが、この発明はこれらに限定されるものではない。第１および／または第２の保持回路として、または、これらの替わりに、たとえば、コンデンサや遅延回路等を用いて実質的にデータを保持させるようにしてもよい。もちろん、これらを任意に組み合わせて用いるようにしてもよい。
【０１２８】
また、上述の各実施形態においては、いわゆる、ビット直列、かつ、ワード並列による演算記憶処理を例に説明したが、この発明はこれに限定されるものではない。たとえば、全てのデータを同時に処理するようにしてもよいし、全てのデータを１つずつ処理するようにしてもよい。
【０１２９】
また、上述の各実施形態においては、第１および第２のデータの演算結果を、新たな第２のデータとしてメモリセルに揮発的に書き込むようにしたが、この発明はこれに限定されるものではない。たとえば、第１および第２のデータの演算結果をメモリセルに書き戻す代わりに、次の新たなデータをメモリセルに揮発的に書き込むようにしてもよい。この場合、上記演算結果はメモリセルに保持されることなく出力される。このように構成すれば、たとえば、１ワード分のメモリセルを用意し、ビット並列、かつ、ワード直列でデータ処理を行う場合に、待ち時間なく次々とデータ処理を実行して行くことができる。
【０１３０】
また、上述の各実施形態においては、１つのメモリセルが１つの強誘電体コンデンサと２つのトランジスタを備えた場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、１つのメモリセルが、２以上の強誘電体コンデンサを備えたり、１つまたは３つ以上のトランジスタを備えたりするよう構成することもできる。
【０１３１】
さらに、上述の各実施形態においては、メモリセルが強誘電体コンデンサにより構成された場合を例に説明したが、この発明はこれに限定されるものではない。メモリセルを、強誘電体コンデンサ以外の記憶素子、たとえば、ＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子（トンネル磁気抵抗素子）により構成するようにしてもよい。メモリセルを構成する記憶素子としては、一般的には、ヒステリシス特性を有する不揮発性の記憶素子を用いることができる。
【０１３２】
なお、本願に添付された回路図やタイミングチャート等の図面は、本発明の具体的態様を例示するために用いたものであって、本発明はこれらの回路図やタイミングチャート等に限定されるものではない。
【図面の簡単な説明】
【図１】この発明の一実施形態による演算機能付き記憶装置である機能メモリ１を示す回路図である。
【図２】機能メモリ１の動作を示すタイミングチャートの一例である。
【図３】機能メモリ１の動作を説明するための回路図である。
【図４】機能メモリ１の動作を説明するための回路図である。
【図５】機能メモリ１の動作を説明するための回路図である。
【図６】機能メモリ１の動作を説明するための回路図である。
【図７】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図８】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図９】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図１０】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図１１】この発明の他の実施形態による演算機能付き記憶装置である機能メモリ１１の回路構成を示す図面である。
【図１２】機能メモリ１１の動作を説明するために、その回路の一部を抜粋して表した図面である。
【図１３】機能メモリ１１の動作を示すタイミングチャートの一例である。
【図１４】機能メモリ１または機能メモリ１１を概念的に説明するための図面である。
【符号の説明】
２１・・・・保持回路
ＭＣ ・・・メモリセル
ＯＵ・・・・演算ユニット
特許出願人 ローム株式会社
出願人代理人 弁理士 田川 幸一
【発明の属する技術分野】
この発明は演算機能付き記憶装置および演算記憶方法、すなわち、演算機能を併せ持つ記憶装置等に関する。
【０００２】
【従来の技術】
画像データなどを記憶するための装置として、機能メモリが知られている。機能メモリは、データを記憶するのみならず、記憶しているデータに対して簡単な演算を行う機能をも備えている。すなわち、機能メモリの内部で演算を行い、その結果を、メモリセルに書き戻すことができる。このため、たとえば、膨大な画像データの処理を、外部のメインプロセッサに負担をかけることなく実行できるので、好都合である。
【０００３】
このような機能メモリとして、強誘電体コンデンサを備えたものが知られている（たとえば、特許文献１の第１図参照。）。この機能メモリを用いれば、使用するトランジスタや配線の数を少なくすることができる。また、電源のトラブルなどが生じたとしても処理中の大量のデータが消失してしまうことがないので、電源復帰後速やかに処理を続行することができる。
【０００４】
【特許文献１】
特開平１１−３９８８３号
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のこのような機能メモリには、次のような問題点があった。すなわち、従来の機能メモリにおいては、演算対象となる一対のデータを記憶するために一対のメモリセルが必要となる（特許文献１の第１図参照。）ことから、画像データのような多量のデータを処理するためには、多数のメモリセルが必要であった。このため、装置の小型化、製造コストの低減には限界があった。
【０００６】
この発明は、このような従来の機能メモリの問題点を解決し、占有スペースが小さく、コストが低く、かつ、電源復帰後、速やかに電源遮断前の処理を続行することが可能な演算機能付き記憶装置および演算記憶方法を提供することを目的とする。
【０００７】
【課題を解決するための手段、発明の作用および効果】
請求項１の演算機能付き記憶装置は、メモリセルを有するメモリ部と、演算記憶制御部と、を備えている。メモリセルは、第１のデータを不揮発的に記憶するとともに第２のデータを揮発的に記憶する。演算記憶制御部は、メモリセルに記憶されている第１および第２のデータを読み出して演算を行うとともに、読み出した第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込む、よう制御する。
【０００８】
請求項７の演算記憶方法は、メモリセルを有するメモリ部を用いてデータの演算および記憶を行う演算記憶方法である。メモリセルは、第１のデータを不揮発的に記憶するとともに第２のデータを揮発的に記憶する。この演算記憶方法は、メモリセルに記憶されている第１および第２のデータを読み出して演算を行うステップと、読み出した第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込むステップと、を備えている。
【０００９】
したがって、請求項１の演算機能付き記憶装置または請求項７の演算記憶方法によれば、相互に独立した２つのデータを１つのメモリセルに記憶できるので、メモリセルの数を半減できる。
【００１０】
また、読み出した第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込むようにしている。すなわち、たとえばデータ“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”・・・をこの順に取り込みながら、“Ａ”と“Ｂ”、“Ｂ”と“Ｃ”、“Ｃ”と“Ｄ”・・・というように順次演算を行うような場合、最初の演算のために読み出した第１のデータ“Ａ”および第２のデータ“Ｂ”のうち、次の演算にも用いる第２のデータ“Ｂ”を、次の演算に備えてメモリセルに不揮発的に記憶させるようにしている。このため、たとえば不測のトラブルで電源が遮断された場合でも、次の演算に必要なデータ“Ｂ”が失われることはない。したがって、電源が復帰したときに、データ“Ｂ”の再取り込みを行うことなく、引き続き次の演算から処理を再開することができる。
【００１１】
すなわち、占有スペースが小さく、コストが低く、かつ、電源復帰後、速やかに電源遮断前の処理を続行することが可能な演算機能付き記憶装置および演算記憶方法を実現することができる。
【００１２】
請求項２の演算機能付き記憶装置においては、演算記憶制御部は、第１および第２のデータの演算結果を、新たな第２のデータとしてメモリセルに揮発的に書き込むよう制御することを特徴とする。
【００１３】
請求項８の演算記憶方法においては、演算結果を新たな第２のデータとしてメモリセルに揮発的に書き込むステップを備えたこと、を特徴とする。
【００１４】
したがって、請求項２の演算機能付き記憶装置または請求項８の演算記憶方法によれば、演算後不要となった揮発性の記憶領域を利用して当該演算結果を記憶させることができる。このため、たとえば、ビット数に対応した数のメモリセルを用意して、ビット直列で順次演算を行い、その結果を順次記憶して行き、後でまとめて取り出すような場合であっても、ビット数に対応した数の演算結果用のメモリを別途準備する必要がない。すなわち、占有スペースおよびコストをさらに低減することができる。
【００１５】
請求項３の演算機能付き記憶装置においては、演算記憶制御部は、メモリセルから前記第２および第１のデータをこの順に読み出し、その後、メモリセルに新たな第１および第２のデータをこの順に書き込む、よう制御することを特徴とする。
【００１６】
したがって、不揮発性の第１のデータを読み出す際に破壊されるおそれの高い揮発性の第２のデータを、第１のデータを読み出す前に読み出しておくとともに、第１のデータを書き込む際に破壊されるおそれの高い第２のデータを、第１のデータを書き込んだ後に書き込むことで、いずれのデータも破壊することなく、１つのメモリセルに２つの独立したデータを書き込んだり、読み出したりすることができる。
【００１７】
請求項４の演算機能付き記憶装置においては、メモリ部は、複数のメモリセルにより構成されたワードユニットを、１以上備えている。演算記憶制御部は、各ワードユニットに対応する同数の演算ユニットを備えている。演算記憶制御部は、各演算ユニットが、対応するワードユニットを構成する複数のメモリセルのうち処理対象となる１つのメモリセルを順次変更しながら、演算を行うよう制御する。
【００１８】
したがって、画像処理などで行われるビット直列、かつ、ワード並列の演算処理を実現することができる。この場合、演算ユニットを１ワードにつき１つ設ければよいから、占有スペースおよびコストをさらに低減することができる。
【００１９】
請求項５の演算機能付き記憶装置においては、演算ユニットは、第１の保持回路と、演算回路と、第２の保持回路とを備えている。第１の保持回路は、処理対象となっているメモリセルから読み出した第２のデータを一時的に保持する。演算回路は、メモリセルから読み出した第１および第２のデータの演算を行う。第２の保持回路は、メモリセルから読み出した第１のデータ、または、演算回路の演算結果を一時的に保持する。演算記憶制御部は、第１の保持回路に保持されている第２のデータを新たな第１のデータとしてメモリセルに不揮発的に書き込むよう制御する。
【００２０】
したがって、第１の保持回路を用いることで、第１のデータを読み出す前に読み出しておいた第２のデータを、第１のデータの読み出し動作中も保持することができる。このため、第１のデータの読み出し動作終了後に第２のデータを新たな第１のデータとしてメモリセルに書き戻すことが可能となる。
【００２１】
また、第２の保持回路を用いることで、第２のデータを新たな第１のデータとしてメモリセルに書き戻す前に読み出しておいた第１のデータ、または、演算回路の演算結果を、第２のデータを新たな第１のデータとしてメモリセルに書き戻す動作中も保持することができる。このため、第２のデータを新たな第１のデータとしてメモリセルに書き戻す動作の終了後に、演算結果を新たな第２のデータとしてメモリセルに書き戻すことが可能となる。
【００２２】
請求項６の演算機能付き記憶装置においては、メモリセルは、強誘電体コンデンサにより構成されている。強誘電体コンデンサの分極方向の相違に対応して第１のデータを不揮発的に記憶するとともに、強誘電体コンデンサの分極反転を伴わない分極状態の相違に対応して第２のデータを揮発的に記憶するよう構成されている。
【００２３】
メモリセルを強誘電体コンデンサにより構成することで、高速かつ低電圧の書き込みが可能となる。また、強誘電体コンデンサの抗電圧が電源電圧の１／２より大きくなるよう構成すれば、不揮発性の第１のデータの読み書き時に強誘電体コンデンサにかかる電圧の絶対値の最大値を電源電圧と同一とするとともに、揮発性の第２のデータの読み書き時に強誘電体コンデンサにかかる電圧の絶対値の最大値を電源電圧の１／２とすることができるので、回路構成を簡素化することができる。
【００２４】
【発明の実施の形態】
図１は、この発明の一実施形態による演算機能付き記憶装置である機能メモリ１を示す回路図である。機能メモリ１は、メモリ部３と、演算記憶制御部５とを備えている。機能メモリ１は、画像データの処理、たとえば、動画の画像圧縮のために、連続する２つの画像における画像データの差分を検出するような用途に用いることができる。
【００２５】
メモリ部３は、複数のワードユニットＷＵ１、ＷＵ２、・・・（ＷＵ２以下は図示せず。）を備えている。各ワードユニットＷＵ１、ＷＵ２、・・・は、それぞれ、１ワードに相当する複数のメモリセルを備えている。たとえば、ワードユニットＷＵ１は、メモリセルＭＣ１１，ＭＣ１２，・・・を備えている。
【００２６】
このように、メモリ部３には、多数のメモリセルＭＣ１１、・・・が行列配置されている。この実施形態においては、１つのワードユニット、たとえばワードユニットＷＵ１を構成する複数のメモリセルＭＣ１１，ＭＣ１２、・・・が、上記行列配置された多数のメモリセルの行を構成するものとする。
【００２７】
機能メモリ１は、同一行を構成する複数のメモリセルに接続される信号線として、ワードラインＷＬ１，ＷＬ２，・・・（ＷＬ２以下は図示せず。）、データラインＤＬ１，ＤＬ２，・・・（ＤＬ２以下は図示せず。）、および、プレートラインＰＬ１，ＰＬ２，・・・（ＰＬ２以下は図示せず。）を備えている。
【００２８】
機能メモリ１は、また、同一列を構成する複数のメモリセルに接続される信号線として、ビットラインＢＬ１，ＢＬ２，・・・、および、セレクトラインＳＬ１，ＳＬ２，・・・を備えている。
【００２９】
メモリセルＭＣ１１は、１つの強誘電体コンデンサＦＣと、第１および第２のスイッチ手段であるトランジスタＴＲ１，ＴＲ２とを備えている。この実施形態においては、強誘電体コンデンサＦＣの抗電圧Ｖｃが、電源電圧ＶＤＤの１／２よりも大きく、かつ、電源電圧ＶＤＤよりも小さくなるようにしている。
【００３０】
さらに、第１のデータである不揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる電圧の絶対値の最大値（最大絶対電圧）を電源電圧ＶＤＤと同一になるよう設定するとともに、第２のデータである揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる電圧の絶対値の最大値（最大絶対電圧）を電源電圧ＶＤＤの１／２に設定するようにしている。
【００３１】
このようにすると、不揮発性データの書き込み動作において、強誘電体コンデンサＦＣを分極反転させることが可能となる一方、揮発性データの読み書き動作において、強誘電体コンデンサＦＣが分極反転を起こさないので不揮発性データが破壊されることはない。
【００３２】
なお、不揮発性データの書き込み動作において、強誘電体コンデンサＦＣを分極反転させることが可能となる一方、揮発性データの読み書き動作において、強誘電体コンデンサＦＣが分極反転を起こさないという条件を満足するのであれば、強誘電体コンデンサＦＣの抗電圧Ｖｃ、不揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる最大絶対電圧、および、揮発性データの読み書き時に強誘電体コンデンサＦＣにかかる最大絶対電圧は、とくに限定されるものではない。
【００３３】
図１に示すように、強誘電体コンデンサＦＣの一端は、プレートラインＰＬ１に接続されている。強誘電体コンデンサＦＣの他端は、トランジスタＴＲ１を介して、データラインＤＬ１に接続されている。トランジスタＴＲ１のゲート端子はセレクトラインＳＬ１に接続されている。強誘電体コンデンサＦＣの他端は、また、トランジスタＴＲ２を介して、ビットラインＢＬ１に接続されている。トランジスタＴＲ２のゲート端子はワードラインＷＬ１に接続されている。
【００３４】
機能メモリ１の外部と、メモリセルＭＣ１１と、の間のデータの授受は、ワードラインＷＬ１に与えられる行選択信号を制御信号として、ビットラインＢＬ１を介して行われる。メモリセルＭＣ１１と、後述する演算ユニットＯＵ１と、の間のデータの授受は、セレクトラインＳＬ１に与えられる列選択信号を制御信号として、データラインＤＬ１を介して行われる。プレートラインＰＬ１には、メモリセルＭＣ１１からデータを読み出したり、書き込んだりするための基準信号が与えられる。
【００３５】
他のメモリセルＭＣ１２，・・・も、メモリセルＭＣ１１と同様の構成である。
【００３６】
演算記憶制御部５は、制御ユニット９、および、複数の演算ユニットＯＵ１，ＯＵ２，・・・（ＯＵ２以下は図示せず。）を備えている。
【００３７】
各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、メモリ部３のワードユニットＷＵ１、ＷＵ２、・・・に対応している。すなわち、各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、データラインＤＬ１，ＤＬ２，・・・を介して、メモリ部３のワードユニットＷＵ１、ＷＵ２、・・・と接続されている。なお、各データラインＤＬ１，・・・の寄生容量を、負荷容量（負荷用コンデンサ）ＣＢとして利用している。
【００３８】
演算ユニットＯＵ１は、規格化回路としてのセンスアンプＳＡ、演算回路である排他的論理和回路７，第１および第２の保持回路であるフリップフロップ回路ＦＦ１，ＦＦ２、および、第３および第４のスイッチ手段であるトランジスタＴＲ３，ＴＲ４を備えている。
【００３９】
センスアンプＳＡは、データラインＤＬ１に接続されており、データラインＤＬ１の信号を規格化する。すなわち、センスアンプＳＡは、データラインＤＬ１の信号が所定のしきい値より大きいか小さいかを判断し、その大小に応じて、データラインＤＬ１の電圧を、強制的に、電源電圧ＶＤＤまたは接地電圧ＧＮＤにする。
【００４０】
フリップフロップ回路ＦＦ１は、クロックラインＣＬ１の制御にしたがって、データラインＤＬ１を介して、ワードユニットＷＵ１を構成するメモリセル、たとえばメモリセルＭＣ１１、から読み出した２値データである揮発性データを保持する。
【００４１】
排他的論理和回路７は、フリップフロップ回路ＦＦ１に保持されている揮発性データと、メモリセルＭＣ１１から読み出した２値データである不揮発性データとの排他的論理和を算出して出力する。
【００４２】
フリップフロップ回路ＦＦ２は、クロックラインＣＬ２の制御にしたがって、排他的論理和回路７の演算結果を保持する。
【００４３】
トランジスタＴＲ３は、クロックラインＣＬ３の制御にしたがって、フリップフロップ回路ＦＦ１に保持されている揮発性データをデータラインＤＬ１に伝達する。後述のように、この揮発性データは、新たな不揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００４４】
トランジスタＴＲ４は、クロックラインＣＬ４の制御にしたがって、フリップフロップ回路ＦＦ２に保持されている演算結果をデータラインＤＬ１に伝達する。後述のように、この演算結果は、新たな揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００４５】
他の演算ユニットＯＵ２，・・・も、演算ユニットＯＵ１と同様の構成である。
【００４６】
制御ユニット９は、メモリ部３に対するデータの読み書き動作、演算ユニットＯＵ１、・・・における演算動作等を制御する。具体的には、各制御ライン、たとえば、ワードラインＷＬ１、・・・、プレートラインＰＬ１、・・・、データラインＤＬ１，ＤＬ２、・・・、ビットラインＢＬ１，ＢＬ２，・・・、セレクトラインＳＬ１、・・・、センスアンプＳＡの制御線、クロックラインＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４を制御する。
【００４７】
図２は、制御ユニット９の制御下で実行される機能メモリ１の動作、を示すタイミングチャートの一例である。図３〜図６は、機能メモリ１の動作を説明するための回路図である。図７〜図１０は、機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図２〜図１０に基づいて、機能メモリ１の動作を説明する。
【００４８】
図２に示すように、機能メモリ１においては、データの読み出し動作ＲＯ、書き込み動作ＷＯが交互に行われる。読み出し動作ＲＯにおいては、まず、揮発モードＤＭでのデータ読み出しが行われ、続いて、不揮発モードＦＭでのデータ読み出しが行われる。
【００４９】
なお、揮発モード、不揮発モードを、それぞれ、ＤＲＡＭモード、ＦｅＲＡＭモードと呼び、揮発性データ、不揮発性データを、それぞれ、ＤＲＡＭデータ、ＦｅＲＡＭデータと呼ぶことがある。
【００５０】
一方、書き込み動作ＷＯにおいては、まず、不揮発モードＦＭでのデータ書き込みが行われ、続いて、揮発モードＤＭでのデータ書き込みが行われる。
【００５１】
図２、図３、図７に基づいて、まず、揮発モードＤＭにおけるデータ読み出し動作について説明する。図７は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図３は、この動作における図２の（１）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００５２】
図２、図３に示すように、揮発モードＤＭにおいては、プレートラインＰＬ１の電圧は電源電圧ＶＤＤの１／２すなわちＶＤＤ／２に保たれている。ここで、まず、データラインＤＬ１にＶＤＤ／２を与え、つぎに、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【００５３】
上述の一連の動作によって、データラインＤＬ１の電圧は、電源電圧ＶＤＤ（たとえば５ボルト）または接地電圧ＧＮＤ（０ボルト）になる。これが、読み出された揮発性データを表している。この揮発性データを“Ｂ”（“Ｈ”または“Ｌ”）で表す。ここで、“Ｈ”、“Ｌ”は、それぞれ、電源電圧ＶＤＤ、接地電圧ＧＮＤに対応している。
【００５４】
つぎに、クロックラインＣＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、データラインＤＬ１に読み出された揮発性データ“Ｂ”がフリップフロップ回路ＦＦ１に保持される。
【００５５】
図７に示すように、強誘電体コンデンサＦＣの分極状態は、直前の揮発モードＤＭにおけるデータ書き込み動作（後述）直後には、分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなっている。
【００５６】
なお、強誘電体コンデンサＦＣに記憶されている不揮発性データを“Ａ”（“Ｈ”または“Ｌ”）、揮発性データを“Ｂ”（“Ｈ”または“Ｌ”）とすると、分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４は、それぞれ、（Ａ，Ｂ）＝（Ｈ，Ｈ），（Ａ，Ｂ）＝（Ｈ，Ｌ），（Ａ，Ｂ）＝（Ｌ，Ｈ），（Ａ，Ｂ）＝（Ｌ，Ｌ）を表す。すなわち、強誘電体コンデンサＦＣは、データ（Ａ，Ｂ）として、（Ｈ，Ｈ），（Ｈ，Ｌ），（Ｌ，Ｈ），（Ｌ，Ｌ）のいずれかを記憶していることになる。
【００５７】
たとえば、強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｈ，Ｈ）を記憶していたとすると、この揮発モードＤＭでのデータ読み出し動作によって、その分極状態は、図７のＰ５を経てＰ３に至る。
【００５８】
同様に、強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｈ，Ｌ）を記憶していたとすると、この読み出し動作によって、その分極状態は、Ｐ６を経てＰ４に至る。また、強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｌ，Ｈ）を記憶していたとすると、この読み出し動作によって、その分極状態は、Ｐ１５を経てＰ１３に至る。強誘電体コンデンサＦＣがデータ（Ａ，Ｂ）＝（Ｌ，Ｌ）を記憶していたとすると、この読み出し動作によって、その分極状態は、Ｐ１６を経てＰ１４に至る。
【００５９】
図７におけるＶＤＨは、強誘電体コンデンサＦＣの記憶していた揮発性データ“Ｂ”が“Ｈ”であった場合に、図２に示すセンスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。ＶＤＬは、強誘電体コンデンサＦＣの記憶していた揮発性データ“Ｂ”が“Ｌ”であった場合に、センスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。
【００６０】
この後、センスアンプＳＡがＯＮになると、センスアンプＳＡの働きにより、直前の電圧がＶＤＨであったか、ＶＤＬであったかによって、データラインＤＬ１の電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤとなる。なお、このとき、プレートラインＰＬ１の電圧はＶＤＤ／２であるから、強誘電体コンデンサＦＣに印加される電圧は＋ＶＤＤ／２または−ＶＤＤ／２となる。
【００６１】
したがって、図７からも分かるように、強誘電体コンデンサＦＣに書き込まれていた不揮発性データ“Ａ”が、この揮発モードＤＭにおけるデータ読み出し動作によって破壊されることはない。
【００６２】
つぎに、図２、図４、図８に基づいて、不揮発モードＦＭにおけるデータ読み出し動作について説明する。図８は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図４は、この動作における図２の（２）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００６３】
図２、図４に示すように、不揮発モードＦＭにおいては、プレートラインＰＬ１の電圧はいったん接地電圧ＧＮＤに落とされる。ここで、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与え、続いて、プレートラインＰＬ１にＯＮ信号（電源電圧ＶＤＤ）を与え、続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【００６４】
上述の一連の動作によって、データラインＤＬ１の電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤになる。これが、読み出された不揮発性データ“Ａ”を表している。図４に示すように、排他的論理和回路７は、読み出された不揮発性データ“Ａ”と、フリップフロップ回路ＦＦ１に保持されていた揮発性データ“Ｂ”との排他的論理和の演算を行い、演算結果を出力する。
【００６５】
つぎに、クロックラインＣＬ２にＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、上記演算結果がフリップフロップ回路ＦＦ２に保持される。
【００６６】
図８に示すように、強誘電体コンデンサＦＣの分極状態は、上記一連の動作によって、分極状態Ｐ２またはＰ１９となる。すなわち、前述の揮発モードＤＭにおけるデータ読み出し動作において分極状態Ｐ３，Ｐ４（図７参照）を示していた場合、今回の不揮発モードＦＭにおけるデータ読み出し動作において、その分極状態はＰ４，Ｐ７，Ｐ８を経てＰ２に至る。
【００６７】
一方、前述の揮発モードＤＭにおけるデータ読み出し動作において分極状態Ｐ１３，Ｐ１４（図７参照）を示していた場合、今回の不揮発モードＦＭにおけるデータ読み出し動作において、その分極状態はＰ１４，Ｐ１７，Ｐ１８を経てＰ１９に至る。
【００６８】
図８におけるＶＦＨは、強誘電体コンデンサＦＣの記憶していた不揮発性データ“Ａ”が“Ｈ”であった場合に、図２に示すセンスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。ＶＦＬは、強誘電体コンデンサＦＣの記憶していた揮発性データ“Ａ”が“Ｌ”であった場合に、センスアンプＳＡをＯＮにする直前にデータラインＤＬ１が示す電圧である。
【００６９】
この後、センスアンプＳＡがＯＮになると、センスアンプＳＡの働きにより、直前の電圧がＶＦＨであったか、ＶＦＬであったかによって、データラインＤＬ１の電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤとなる。
【００７０】
つぎに、図２、図５、図９に基づいて、不揮発モードＦＭにおけるデータ書き込み動作ＷＯについて説明する。図９は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図５は、この動作における図２の（３）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００７１】
図２、図５に示すように、不揮発モードＦＭにおいては、プレートラインＰＬ１の電圧はいったん接地電圧ＧＮＤに落とされる。ここで、クロックラインＣＬ３にＯＮ信号（電源電圧ＶＤＤ）を与えることによってトランジスタＴＲ３をＯＮにする。これによって、フリップフロップ回路ＦＦ１に保持されていた揮発性データ“Ｂ”が、データラインＤＬ１に与えられる。
【００７２】
この後、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与え、続いて、プレートラインＰＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。データラインＤＬ１に与えられた揮発性データ“Ｂ”が、この動作によって、新たな不揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【００７３】
図９に示すように、強誘電体コンデンサＦＣの分極状態は、上記一連の動作によって、分極状態Ｐ２またはＰ１１となる。
【００７４】
すなわち、データラインＤＬ１に与えられた揮発性データ“Ｂ”が“Ｈ”であった場合、今回の不揮発モードＦＭにおけるデータ書き込み動作において、その分極状態はＰ１を経てＰ２に至る。なお、この場合、時間の経過とともに分極状態は再びＰ１に戻る。
【００７５】
一方、データラインＤＬ１に与えられた揮発性データ“Ｂ”が“Ｌ”であった場合、今回の不揮発モードＦＭにおけるデータ書き込み動作において、その分極状態はＰ１２を経てＰ１１に至る。
【００７６】
したがって、図９の分極状態Ｐ１（またはＰ２）が不揮発性データ“Ｈ”に対応し、図９の分極状態Ｐ１１が不揮発性データ“Ｌ”に対応する。
【００７７】
つぎに、図２、図６、図１０に基づいて、揮発モードＤＭにおけるデータ書き込み動作について説明する。図１０は、この動作における強誘電体コンデンサＦＣの分極状態を説明するための図面である。図６は、この動作における図２の（４）で表される時点における機能メモリ１の回路の状態を示す図面である。
【００７８】
図２、図６に示すように、揮発モードＤＭにおいては、プレートラインＰＬ１の電圧はＶＤＤ／２に保たれている。ここで、クロックラインＣＬ４にＯＮ信号（電源電圧ＶＤＤ）を与えることによってトランジスタＴＲ４をＯＮにする。これによって、フリップフロップ回路ＦＦ２に保持されていた演算結果すなわちデータ“Ａ”とデータ“Ｂ”との排他的論理和が、データラインＤＬ１に与えられる。
【００７９】
この後、セレクトラインＳＬ１にＯＮ信号（電源電圧ＶＤＤ）を与える。データラインＤＬ１に与えられた上記演算結果が、この動作によって、新たな揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【００８０】
図１０に示すように、強誘電体コンデンサＦＣの分極状態は、上記一連の動作によって、Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなる。すなわち、直前に行われた不揮発モードＦＭにおけるデータ書き込み動作で新たに書き込まれた不揮発性データが“Ｈ”であった場合、今回、データラインＤＬ１に与えられた上記演算結果が“Ｈ”であるか“Ｌ”であるかによって、分極状態は、Ｐ３またはＰ４となる。
【００８１】
一方、直前に行われた不揮発モードＦＭにおけるデータ書き込み動作で新たに書き込まれた不揮発性データが“Ｌ”であった場合、今回、データラインＤＬ１に与えられた上記演算結果が“Ｈ”であるか“Ｌ”であるかによって、分極状態は、Ｐ１３またはＰ１４となる。
【００８２】
このようにして、１つのメモリセルＭＣ１１について、１サイクルの読み書き動作、すなわち、揮発モードＤＭでのデータ読み出し、不揮発モードＦＭでのデータ読み出し、不揮発モードＦＭでのデータ書き込み、揮発モードＤＭでのデータ書き込み、が終了すると、図１に示す次のメモリセルＭＣ１２の読み書き動作に移る。
【００８３】
このようにして、１つのワードユニットＷＵ１に属するメモリセルＭＣ１１，ＭＣ１２、・・・に対して、順次、読み書き動作が行われる。上述のように、機能メモリ１は、各ワードユニットＷＵ１、・・・に対応して、複数の演算ユニットＯＵ１、・・・を備え、各演算ユニットＯＵ１、・・・は、並列処理を行っている。したがって、機能メモリ１は、ビット直列、かつ、ワード並列の演算処理を行っていることになる。
【００８４】
つぎに、図１１に、この発明の他の実施形態による演算機能付き記憶装置である機能メモリ１１の回路構成を示す。機能メモリ１１は、メモリ部１３と、演算記憶制御部１５とを備えている。
【００８５】
メモリ部１３は、図１に示すの機能メモリ１のメモリ部３と同様の構成であるので説明を省略する。機能メモリ１１が、ワードラインＷＬ１，ＷＬ２，・・・、データラインＤＬ１，ＤＬ２，・・・、プレートラインＰＬ１，ＰＬ２，・・・、ビットラインＢＬ１，ＢＬ２，・・・、および、セレクトラインＳＬ１，ＳＬ２，・・・を備えていることも、機能メモリ１の場合と同様である。
【００８６】
演算記憶制御部１５は、制御ユニット１９、および、複数の演算ユニットＯＵ１，ＯＵ２，・・・を備えている。制御ユニット１９、および、演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、機能メモリ１における制御ユニット９、および、複数の演算ユニットＯＵ１，ＯＵ２，・・・に対応するが、機能メモリ１のそれらとは、その構成が一部異なる。
【００８７】
図１１に基づいて、機能メモリ１１の演算記憶制御部１５の説明をする。図１１に示す各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、メモリ部１３のワードユニットＷＵ１、ＷＵ２、・・・に対応している。すなわち、各演算ユニットＯＵ１，ＯＵ２，・・・は、それぞれ、データラインＤＬ１，ＤＬ２，・・・を介して、メモリ部１３のワードユニットＷＵ１、ＷＵ２、・・・と接続されている。なお、各データラインＤＬ１，・・・の寄生容量を、負荷容量（負荷用コンデンサ）ＣＢとして利用している。
【００８８】
演算ユニットＯＵ１は、規格化回路としてのセンスアンプＳＡ、演算回路である排他的論理和回路１７，第１および第２の保持回路であるラッチ回路ＬＴ１，ＬＴ２、および、第３および第４のスイッチ手段であるトランジスタＴＲ３，ＴＲ４を備えている。
【００８９】
センスアンプＳＡは、データラインＤＬ１に接続されており、データラインＤＬ１の信号を規格化する。すなわち、センスアンプＳＡは、データラインＤＬ１の信号が所定のしきい値より大きいか小さいかを判断し、その大小に応じて、データラインＤＬ１の電圧を、強制的に、電源電圧ＶＤＤまたは接地電圧ＧＮＤにする。
【００９０】
データラッチ回路ＬＴ１は、クロックラインＣＬａの制御にしたがって、データラインＤＬ１を介して、ワードユニットＷＵ１を構成するメモリセル、たとえばメモリセルＭＣ１１、から読み出した２値データである揮発性データ（第２のデータ）を保持する。
【００９１】
データラッチ回路ＬＴ２は、クロックラインＣＬｂの制御にしたがって、データラインＤＬ１を介して、ワードユニットＷＵ１を構成するメモリセルＭＣ１１から読み出した２値データである不揮発性データ（第１のデータ）を保持する。
【００９２】
排他的論理和回路１７は、データラッチ回路ＬＴ１に保持されている揮発性データと、データラッチ回路ＬＴ２に保持されている不揮発性データとの排他的論理和を算出して出力する。
【００９３】
トランジスタＴＲ３は、クロックラインＣＬｃの制御にしたがって、データラッチ回路ＬＴ１に保持されている揮発性データをデータラインＤＬ１に伝達する。後述のように、この揮発性データは、新たな不揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００９４】
トランジスタＴＲ４は、クロックラインＣＬｄの制御にしたがって、排他的論理和回路１７から出力された演算結果をデータラインＤＬ１に伝達する。後述のように、この演算結果は、新たな揮発性データとして、メモリセルＭＣ１１に書き込まれる。
【００９５】
他の演算ユニットＯＵ２，・・・も、演算ユニットＯＵ１と同様の構成である。
【００９６】
制御ユニット１９は、メモリ部１３に対するデータの読み書き動作、演算ユニットＯＵ１、・・・における演算動作等を制御する。具体的には、各制御ライン、たとえば、ワードラインＷＬ１、・・・、プレートラインＰＬ１、・・・、データラインＤＬ１，・・・、ビットラインＢＬ１，・・・、セレクトラインＳＬ１、・・・、センスアンプＳＡの制御線、クロックラインＣＬａ，ＣＬｂ，ＣＬｃ，ＣＬｄを制御する。
【００９７】
図１３は、制御ユニット１９の制御下で実行される機能メモリ１１の動作、を示すタイミングチャートの一例である。図１２は、機能メモリ１１の動作を説明するために、その回路の一部を抜粋して表した図面である。なお、説明の便宜上、一部の符号を簡略化して表している。図１２および図１３に基づいて、適宜、図７〜図１０を参照しつつ、機能メモリ１１の動作を説明する。
【００９８】
図１３に示すように、機能メモリ１１においては、データの読み出し動作ＲＯ、書き込み動作ＷＯが交互に行われる。読み出し動作ＲＯにおいては、まず、揮発モードＤＭでのデータ読み出しが行われ、続いて、不揮発モードＦＭでのデータ読み出しが行われる。
【００９９】
一方、書き込み動作ＷＯにおいては、まず、不揮発モードＦＭでのデータ書き込みが行われ、続いて、揮発モードＤＭでのデータ書き込みが行われる。
【０１００】
まず、揮発モードＤＭにおけるデータ読み出し動作について説明する。図１３に示すように、揮発モードＤＭにおいては、プレートラインＰＬの電圧は電源電圧ＶＤＤの１／２すなわちＶＤＤ／２に保たれている。ここで、まず、データラインＤＬにＶＤＤ／２を与え、つぎに、セレクトラインＳＬにＯＮ信号（電源電圧ＶＤＤ）を与える。続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【０１０１】
上述の一連の動作によって、データラインＤＬの電圧は、電源電圧ＶＤＤ（たとえば５ボルト）または接地電圧ＧＮＤ（０ボルト）になる。これが、読み出された揮発性データを表している。この揮発性データを“Ｂ”（“Ｈ”または“Ｌ”）で表す。ここで、“Ｈ”、“Ｌ”は、それぞれ、電源電圧ＶＤＤ、接地電圧ＧＮＤに対応している。
【０１０２】
つぎに、クロックラインＣＬａにＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、データラインＤＬに読み出された揮発性データ“Ｂ”が、図１２に示すデータラッチ回路ＬＴ１に保持される。なお、図１３に示すＳＮは、図１２に示すメモリセルＭＣにおける記憶ノードＳＮの電圧の変化を表している。
【０１０３】
図１３の（１）で示される時点における強誘電体コンデンサＦＣの分極状態は、強誘電体コンデンサＦＣに書き込まれていた不揮発性データを“Ａ”とするとき、その記憶していた揮発性データ“Ｂ”の内容および不揮発性データ“Ａ”の内容の組み合わせによって、図７に示す分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなる。
【０１０４】
なお、不揮発性データ“Ａ”が、この揮発モードＤＭにおけるデータ読み出し動作によって破壊されないことは、機能メモリ１の場合と同様である。
【０１０５】
つぎに、不揮発モードＦＭにおけるデータ読み出し動作について説明する。図１３に示すように、不揮発モードＦＭでのデータ読み出し動作においては、プレートラインＰＬの電圧は接地電圧ＧＮＤに固定されている。
【０１０６】
ここで、まず、データラインＤＬに電源電圧ＶＤＤを与え、つぎに、セレクトラインＳＬにＯＮ信号（電源電圧ＶＤＤ）を与える。続いて、センスアンプＳＡの制御端子にＯＮ信号（電源電圧ＶＤＤ）を与える。
【０１０７】
上述の一連の動作によって、データラインＤＬの電圧は、電源電圧ＶＤＤまたは接地電圧ＧＮＤになる。これが、読み出された不揮発性データ“Ａ”を表している。
【０１０８】
つぎに、クロックラインＣＬｂにＯＮ信号（電源電圧ＶＤＤ）を与える。これによって、読み出された不揮発性データ“Ａ”が、図１２に示すデータラッチ回路ＬＴ２に保持される。図１２に示すように、排他的論理和回路１７は、データラッチ回路ＬＴ２に保持されている不揮発性データ“Ａ”と、データラッチ回路ＬＴ１に保持されている揮発性データ“Ｂ”との排他的論理和の演算を行い、演算結果を出力する。
【０１０９】
図１３の（２）で示される時点における強誘電体コンデンサＦＣの分極状態は、その記憶していた不揮発性データ“Ａ”の内容によって、図８に示す分極状態Ｐ２またはＰ１９のいずれかとなる。
【０１１０】
なお、この機能メモリ１１においては、上述のように、不揮発モードＦＭでのデータ読み出し動作において、プレートラインＰＬに読み出しパルス（電源電圧ＶＤＤ）を与えるのではなく、データラインＤＬに読み出しパルス（電源電圧ＶＤＤ）を与えるようにしている。これは、一般に、プレートラインＰＬに比べ、データラインＤＬの方がドライブ静電容量が小さく、ドライブ速度を上げることが容易だからである。
【０１１１】
つぎに、不揮発モードＦＭにおけるデータ書き込み動作ＷＯについて説明する。図１３に示すように、不揮発モードＦＭの初期においては、プレートラインＰＬの電圧は接地電圧ＧＮＤのままである。ここで、クロックラインＣＬｃにＯＮ信号（電源電圧ＶＤＤ）を与えることによって、図１２に示すトランジスタＴＲ３をＯＮにする。これによって、データラッチ回路ＬＴ１に保持されていた揮発性データ“Ｂ”が、データラインＤＬに与えられる。
【０１１２】
この後、プレートラインＰＬにＯＮ信号（電源電圧ＶＤＤ）を与える。データラインＤＬに与えられた揮発性データ“Ｂ”が、この動作によって、新たな不揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【０１１３】
図１３の（３）で示される時点における強誘電体コンデンサＦＣの分極状態は、新たに書き込まれた不揮発性データ（データラインＤＬに与えられた揮発性データ“Ｂ”）の内容によって、図９に示す分極状態Ｐ１またはＰ１１のいずれかとなる。
【０１１４】
つぎに、揮発モードＤＭにおけるデータ書き込み動作について説明する。図１３に示すように、揮発モードＤＭにおいては、プレートラインＰＬの電圧はＶＤＤ／２に保たれている。ここで、クロックラインＣＬｄにＯＮ信号（電源電圧ＶＤＤ）を与えることによって、図１２に示すトランジスタＴＲ４をＯＮにする。
【０１１５】
これによって、排他的論理和回路１７から出力された演算結果すなわちデータ“Ａ”とデータ“Ｂ”との排他的論理和が、データラインＤＬに与えられる。これによって、上記演算結果が、新たな揮発性データとして、強誘電体コンデンサＦＣに書き込まれる。
【０１１６】
図１３の（４）で示される時点における強誘電体コンデンサＦＣの分極状態は、前に実行された不揮発モードＦＭでのデータ書き込み動作において新たに書き込まれた不揮発性データ（この実施例では、データ“Ｂ”）の内容、および、直前に実行された揮発モードＤＭでのデータ書き込み動作において新たに書き込まれた揮発性データ（この実施例では、データ“Ａ”とデータ“Ｂ”との排他的論理和）の内容の組み合わせによって、図１０に示す分極状態Ｐ３，Ｐ４，Ｐ１３，Ｐ１４のいずれかとなる。
【０１１７】
このようにして、１つのメモリセルＭＣについて、１サイクルの読み書き動作、すなわち、揮発モードＤＭでのデータ読み出し、不揮発モードＦＭでのデータ読み出し、不揮発モードＦＭでのデータ書き込み、揮発モードＤＭでのデータ書き込みが行われる。機能メモリ１１が、このような動作を繰り返すことで、ビット直列、かつ、ワード並列の演算処理を行うのは、機能メモリ１の場合と同様である。
【０１１８】
図１４は、上述の各実施形態における機能メモリ１または機能メモリ１１を概念的に説明するための図面である。すなわち、上述の各実施形態においては、機能メモリは、メモリセルＭＣおよび演算ユニットＯＵを備えている。メモリセルＭＣは、ＤＲＡＭデータ（揮発性データ）およびＦｅＲＡＭデータ（不揮発性データ）という２つの独立したデータを記憶することができる。演算ユニットＯＵは、センスアンプＳＡ、少なくとも１つの保持回路２１，および、演算回路（この例では排他的論理和回路）を備えている。
【０１１９】
まず、メモリセルＭＣからＤＲＡＭデータが読み出され、保持回路２１に一時的に保持される。つぎに、メモリセルＭＣからＦｅＲＡＭデータが読み出される。続いて、保持回路２１に保持されていたＤＲＡＭデータを、新たなＦｅＲＡＭデータとして、メモリセルＭＣに書き込む。この後、先に読み出されたＦｅＲＡＭデータと保持回路２１に保持されていたＤＲＡＭデータとの演算結果である排他的論理和を、新たなＤＲＡＭデータとして、メモリセルＭＣに書き込む。
【０１２０】
このように構成すれば、相互に独立した２つのデータを１つのメモリセルに記憶できるので、メモリセルの数を半減できる。
【０１２１】
また、読み出したＤＲＡＭデータを新たなＦｅＲＡＭデータとしてメモリセルに不揮発的に書き込むようにしている。すなわち、たとえばデータ“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”・・・をこの順に取り込みながら、“Ａ”と“Ｂ”、“Ｂ”と“Ｃ”、“Ｃ”と“Ｄ”・・・というように順次演算を行うような場合、最初の演算のために読み出したＦｅＲＡＭデータ“Ａ”およびＤＲＡＭデータ“Ｂ”のうち、次の演算にも用いるＤＲＡＭデータ“Ｂ”を、次の演算に備えてメモリセルに不揮発的に記憶させるようにしている。
【０１２２】
このため、たとえば不測のトラブルで電源が遮断された場合でも、次の演算に必要なデータ“Ｂ”が失われることはない。したがって、電源が復帰したときに、データ“Ｂ”の再取り込みを行うことなく、引き続き次の演算から処理を再開することができる。
【０１２３】
このため、占有スペースが小さく、コストが低く、かつ、電源復帰後、速やかに電源遮断前の処理を続行することが可能な機能メモリを実現することができる。
【０１２４】
また、図１４のように構成すれば、演算後不要となったＤＲＡＭデータ用の記憶領域（概念的な領域）を利用して、上記演算結果（排他的論理和）を記憶させることができる。このため、たとえば、ビット数に対応した数のメモリセルＭＣを用意して、ビット直列で順次演算を行い、その結果を順次記憶して行き、後でまとめて取り出すような場合であっても、ビット数に対応した数の演算結果用のメモリを別途準備する必要がない。すなわち、占有スペースおよびコストをさらに低減することができる。
【０１２５】
なお、上述の各実施形態においては、機能メモリを画像データの処理に用いる場合を例に説明したが、この発明はこれに限定されるものではない。画像データ以外に、たとえば、音声データや、その他データ一般の処理に適用することができる。
【０１２６】
また、上述の各実施形態においては、演算回路として排他的論理和回路を用いたが、この発明はこれに限定されるものではない。演算回路として、たとえば、排他的論理和回路以外の論理演算回路を用いたり、加算回路などの算術演算回路を用いたりすることもできる。また、複数種の演算要素を組み合わせた複雑な回路を用いることもできる。
【０１２７】
また、上述の各実施形態においては、第１および第２の保持回路として、フリップフロップ回路やデータラッチ回路を用いたが、この発明はこれらに限定されるものではない。第１および／または第２の保持回路として、または、これらの替わりに、たとえば、コンデンサや遅延回路等を用いて実質的にデータを保持させるようにしてもよい。もちろん、これらを任意に組み合わせて用いるようにしてもよい。
【０１２８】
また、上述の各実施形態においては、いわゆる、ビット直列、かつ、ワード並列による演算記憶処理を例に説明したが、この発明はこれに限定されるものではない。たとえば、全てのデータを同時に処理するようにしてもよいし、全てのデータを１つずつ処理するようにしてもよい。
【０１２９】
また、上述の各実施形態においては、第１および第２のデータの演算結果を、新たな第２のデータとしてメモリセルに揮発的に書き込むようにしたが、この発明はこれに限定されるものではない。たとえば、第１および第２のデータの演算結果をメモリセルに書き戻す代わりに、次の新たなデータをメモリセルに揮発的に書き込むようにしてもよい。この場合、上記演算結果はメモリセルに保持されることなく出力される。このように構成すれば、たとえば、１ワード分のメモリセルを用意し、ビット並列、かつ、ワード直列でデータ処理を行う場合に、待ち時間なく次々とデータ処理を実行して行くことができる。
【０１３０】
また、上述の各実施形態においては、１つのメモリセルが１つの強誘電体コンデンサと２つのトランジスタを備えた場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、１つのメモリセルが、２以上の強誘電体コンデンサを備えたり、１つまたは３つ以上のトランジスタを備えたりするよう構成することもできる。
【０１３１】
さらに、上述の各実施形態においては、メモリセルが強誘電体コンデンサにより構成された場合を例に説明したが、この発明はこれに限定されるものではない。メモリセルを、強誘電体コンデンサ以外の記憶素子、たとえば、ＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子（トンネル磁気抵抗素子）により構成するようにしてもよい。メモリセルを構成する記憶素子としては、一般的には、ヒステリシス特性を有する不揮発性の記憶素子を用いることができる。
【０１３２】
なお、本願に添付された回路図やタイミングチャート等の図面は、本発明の具体的態様を例示するために用いたものであって、本発明はこれらの回路図やタイミングチャート等に限定されるものではない。
【図面の簡単な説明】
【図１】この発明の一実施形態による演算機能付き記憶装置である機能メモリ１を示す回路図である。
【図２】機能メモリ１の動作を示すタイミングチャートの一例である。
【図３】機能メモリ１の動作を説明するための回路図である。
【図４】機能メモリ１の動作を説明するための回路図である。
【図５】機能メモリ１の動作を説明するための回路図である。
【図６】機能メモリ１の動作を説明するための回路図である。
【図７】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図８】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図９】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図１０】機能メモリ１の動作中における強誘電体コンデンサＦＣの分極状態を説明するための図面である。
【図１１】この発明の他の実施形態による演算機能付き記憶装置である機能メモリ１１の回路構成を示す図面である。
【図１２】機能メモリ１１の動作を説明するために、その回路の一部を抜粋して表した図面である。
【図１３】機能メモリ１１の動作を示すタイミングチャートの一例である。
【図１４】機能メモリ１または機能メモリ１１を概念的に説明するための図面である。
【符号の説明】
２１・・・・保持回路
ＭＣ ・・・メモリセル
ＯＵ・・・・演算ユニット
特許出願人 ローム株式会社
出願人代理人 弁理士 田川 幸一
Claims (8)
- 第１のデータを不揮発的に記憶するとともに第２のデータを揮発的に記憶するメモリセル、を有するメモリ部と、
前記メモリセルに記憶されている前記第１および第２のデータを読み出して演算を行うとともに、読み出した前記第２のデータを新たな第１のデータとして前記メモリセルに不揮発的に書き込む、よう制御する演算記憶制御部と、
を備えた演算機能付き記憶装置。 - 請求項１の演算機能付き記憶装置において、
前記演算記憶制御部は、前記第１および第２のデータの演算結果を、新たな第２のデータとして前記メモリセルに揮発的に書き込むよう制御すること、
を特徴とするもの。 - 請求項１ないし２のいずれかの演算機能付き記憶装置において、
前記演算記憶制御部は、前記メモリセルから前記第２および第１のデータをこの順に読み出し、その後、前記メモリセルに新たな第１および第２のデータをこの順に書き込む、よう制御すること、
を特徴とするもの。 - 請求項１ないし３のいずれかの演算機能付き記憶装置において、
前記メモリ部は、複数のメモリセルにより構成されたワードユニットを、１以上備え、
前記演算記憶制御部は、各ワードユニットに対応する同数の演算ユニットを備え、
当該演算記憶制御部は、各演算ユニットが、対応するワードユニットを構成する複数のメモリセルのうち処理対象となる１つのメモリセルを順次変更しながら、前記演算を行うよう制御すること、
を特徴とするもの。 - 請求項４の演算機能付き記憶装置において、
前記演算ユニットは、
処理対象となっている前記メモリセルから読み出した第２のデータを一時的に保持する第１の保持回路と、
前記メモリセルから読み出した第１および第２のデータの演算を行う演算回路と、
前記メモリセルから読み出した第１のデータ、または、前記演算回路の演算結果を一時的に保持する第２の保持回路と、
を備え、
前記演算記憶制御部は、前記第１の保持回路に保持されている第２のデータを新たな第１のデータとして前記メモリセルに不揮発的に書き込むよう制御すること、
を特徴とするもの。 - 請求項１ないし５のいずれかの演算機能付き記憶装置において、
前記メモリセルは、強誘電体コンデンサにより構成され、前記強誘電体コンデンサの分極方向の相違に対応して第１のデータを不揮発的に記憶するとともに、前記強誘電体コンデンサの分極反転を伴わない分極状態の相違に対応して第２のデータを揮発的に記憶するよう構成されたこと、
を特徴とするもの。 - 第１のデータを不揮発的に記憶するとともに第２のデータを揮発的に記憶するメモリセル、を有するメモリ部を用いてデータの演算および記憶を行う演算記憶方法であって、
前記メモリセルに記憶されている前記第１および第２のデータを読み出して演算を行うステップと、
読み出した前記第２のデータを新たな第１のデータとして前記メモリセルに不揮発的に書き込むステップと、
を備えた演算記憶方法。 - 請求項７の演算記憶方法において、
さらに、前記演算結果を新たな第２のデータとして前記メモリセルに揮発的に書き込むステップを備えたこと、
を特徴とするもの。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003148645A JP3898152B2 (ja) | 2003-05-27 | 2003-05-27 | 演算機能付き記憶装置および演算記憶方法 |
| US10/844,069 US7038930B2 (en) | 2003-05-27 | 2004-05-12 | Memory device with function to perform operation, and method of performing operation and storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003148645A JP3898152B2 (ja) | 2003-05-27 | 2003-05-27 | 演算機能付き記憶装置および演算記憶方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004355671A true JP2004355671A (ja) | 2004-12-16 |
| JP3898152B2 JP3898152B2 (ja) | 2007-03-28 |
Family
ID=33447662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003148645A Expired - Fee Related JP3898152B2 (ja) | 2003-05-27 | 2003-05-27 | 演算機能付き記憶装置および演算記憶方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7038930B2 (ja) |
| JP (1) | JP3898152B2 (ja) |
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| US10074416B2 (en) | 2016-03-28 | 2018-09-11 | Micron Technology, Inc. | Apparatuses and methods for data movement |
| US10430244B2 (en) | 2016-03-28 | 2019-10-01 | Micron Technology, Inc. | Apparatuses and methods to determine timing of operations |
| US10453502B2 (en) | 2016-04-04 | 2019-10-22 | Micron Technology, Inc. | Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions |
| US10607665B2 (en) | 2016-04-07 | 2020-03-31 | Micron Technology, Inc. | Span mask generation |
| US9818459B2 (en) | 2016-04-19 | 2017-11-14 | Micron Technology, Inc. | Invert operations using sensing circuitry |
| US10153008B2 (en) | 2016-04-20 | 2018-12-11 | Micron Technology, Inc. | Apparatuses and methods for performing corner turn operations using sensing circuitry |
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| US10042608B2 (en) | 2016-05-11 | 2018-08-07 | Micron Technology, Inc. | Signed division in memory |
| US9659610B1 (en) | 2016-05-18 | 2017-05-23 | Micron Technology, Inc. | Apparatuses and methods for shifting data |
| US10049707B2 (en) | 2016-06-03 | 2018-08-14 | Micron Technology, Inc. | Shifting data |
| US10387046B2 (en) | 2016-06-22 | 2019-08-20 | Micron Technology, Inc. | Bank to bank data transfer |
| US10037785B2 (en) | 2016-07-08 | 2018-07-31 | Micron Technology, Inc. | Scan chain operation in sensing circuitry |
| US10388360B2 (en) | 2016-07-19 | 2019-08-20 | Micron Technology, Inc. | Utilization of data stored in an edge section of an array |
| US10387299B2 (en) | 2016-07-20 | 2019-08-20 | Micron Technology, Inc. | Apparatuses and methods for transferring data |
| US10733089B2 (en) | 2016-07-20 | 2020-08-04 | Micron Technology, Inc. | Apparatuses and methods for write address tracking |
| US9972367B2 (en) | 2016-07-21 | 2018-05-15 | Micron Technology, Inc. | Shifting data in sensing circuitry |
| US9767864B1 (en) | 2016-07-21 | 2017-09-19 | Micron Technology, Inc. | Apparatuses and methods for storing a data value in a sensing circuitry element |
| US10303632B2 (en) | 2016-07-26 | 2019-05-28 | Micron Technology, Inc. | Accessing status information |
| US10468087B2 (en) | 2016-07-28 | 2019-11-05 | Micron Technology, Inc. | Apparatuses and methods for operations in a self-refresh state |
| US9990181B2 (en) | 2016-08-03 | 2018-06-05 | Micron Technology, Inc. | Apparatuses and methods for random number generation |
| US11029951B2 (en) | 2016-08-15 | 2021-06-08 | Micron Technology, Inc. | Smallest or largest value element determination |
| US10606587B2 (en) | 2016-08-24 | 2020-03-31 | Micron Technology, Inc. | Apparatus and methods related to microcode instructions indicating instruction types |
| US10466928B2 (en) | 2016-09-15 | 2019-11-05 | Micron Technology, Inc. | Updating a register in memory |
| US10387058B2 (en) | 2016-09-29 | 2019-08-20 | Micron Technology, Inc. | Apparatuses and methods to change data category values |
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| US9805772B1 (en) | 2016-10-20 | 2017-10-31 | Micron Technology, Inc. | Apparatuses and methods to selectively perform logical operations |
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| US10043570B1 (en) | 2017-04-17 | 2018-08-07 | Micron Technology, Inc. | Signed element compare in memory |
| US9997212B1 (en) | 2017-04-24 | 2018-06-12 | Micron Technology, Inc. | Accessing data in memory |
| US10942843B2 (en) | 2017-04-25 | 2021-03-09 | Micron Technology, Inc. | Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes |
| US10236038B2 (en) | 2017-05-15 | 2019-03-19 | Micron Technology, Inc. | Bank to bank data transfer |
| US10068664B1 (en) | 2017-05-19 | 2018-09-04 | Micron Technology, Inc. | Column repair in memory |
| US10013197B1 (en) | 2017-06-01 | 2018-07-03 | Micron Technology, Inc. | Shift skip |
| US10262701B2 (en) | 2017-06-07 | 2019-04-16 | Micron Technology, Inc. | Data transfer between subarrays in memory |
| US10152271B1 (en) | 2017-06-07 | 2018-12-11 | Micron Technology, Inc. | Data replication |
| US10318168B2 (en) | 2017-06-19 | 2019-06-11 | Micron Technology, Inc. | Apparatuses and methods for simultaneous in data path compute operations |
| US10162005B1 (en) | 2017-08-09 | 2018-12-25 | Micron Technology, Inc. | Scan chain operations |
| US10534553B2 (en) | 2017-08-30 | 2020-01-14 | Micron Technology, Inc. | Memory array accessibility |
| US10416927B2 (en) | 2017-08-31 | 2019-09-17 | Micron Technology, Inc. | Processing in memory |
| US10346092B2 (en) | 2017-08-31 | 2019-07-09 | Micron Technology, Inc. | Apparatuses and methods for in-memory operations using timing circuitry |
| US10741239B2 (en) | 2017-08-31 | 2020-08-11 | Micron Technology, Inc. | Processing in memory device including a row address strobe manager |
| US10409739B2 (en) | 2017-10-24 | 2019-09-10 | Micron Technology, Inc. | Command selection policy |
| US10522210B2 (en) | 2017-12-14 | 2019-12-31 | Micron Technology, Inc. | Apparatuses and methods for subarray addressing |
| US10332586B1 (en) | 2017-12-19 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for subrow addressing |
| US10614875B2 (en) | 2018-01-30 | 2020-04-07 | Micron Technology, Inc. | Logical operations using memory cells |
| US11194477B2 (en) | 2018-01-31 | 2021-12-07 | Micron Technology, Inc. | Determination of a match between data values stored by three or more arrays |
| US10437557B2 (en) | 2018-01-31 | 2019-10-08 | Micron Technology, Inc. | Determination of a match between data values stored by several arrays |
| US10725696B2 (en) | 2018-04-12 | 2020-07-28 | Micron Technology, Inc. | Command selection policy with read priority |
| US10440341B1 (en) | 2018-06-07 | 2019-10-08 | Micron Technology, Inc. | Image processor formed in an array of memory cells |
| US11175915B2 (en) | 2018-10-10 | 2021-11-16 | Micron Technology, Inc. | Vector registers implemented in memory |
| US10769071B2 (en) | 2018-10-10 | 2020-09-08 | Micron Technology, Inc. | Coherent memory access |
| US10483978B1 (en) | 2018-10-16 | 2019-11-19 | Micron Technology, Inc. | Memory device processing |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2003
- 2003-05-27 JP JP2003148645A patent/JP3898152B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-12 US US10/844,069 patent/US7038930B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US7038930B2 (en) | 2006-05-02 |
| JP3898152B2 (ja) | 2007-03-28 |
| US20040240251A1 (en) | 2004-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061220 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |