JP2019194931A - 半導体記憶装置 - Google Patents

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貴昭 渕上
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Keimei Kimura
啓明 木村
和賢 宮本
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和賢 宮本
和久 鵜飼
Kazuhisa Ukai
和久 鵜飼
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Abstract

【課題】より実用的な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、６Ｔ構造のＳＲＡＭをベースとしてその内部ノードＮｏｄｅ０及びＮｏｄｅ１にそれぞれ強誘電体キャパシタＦＣ１及びＦＣ２それぞれの第１端を接続したメモリセル１１（例えば６Ｔ２Ｃ構造の強誘電体シャドウメモリ）を有する。強誘電体キャパシタＦＣ１及びＦＣ２を用いて不揮発化されたデータの復帰動作時には、内部ノードＮｏｄｅ０とビット線ＢＬ０との間に接続されたアクセストランジスタＭ５、並びに、内部ノードＮｏｄｅ１とビット線ＢＬ１との間に接続されたアクセストランジスタＭ６をそれぞれオンし、ビット線ＢＬ０及びＢＬ１それぞれの容量成分（例えば寄生キャパシタ）を負荷容量として用いる。【選択図】図５

Description

本明細書中に開示されている発明は、半導体記憶装置に関する。
不揮発性メモリとしては、強誘電体キャパシタを利用するＦｅＲＡＭ［ferroelectric random access memory］）が実用化されている（例えば非接触ＩＣカード）。ただし、ＦｅＲＡＭには、アクティブ時の駆動速度や消費電力、並びに、その耐久性に課題がある。
なお、従来より、ＦｅＲＡＭの課題を解消すべく、６Ｔ構造のＳＲＡＭ［static RAM］に強誘電体キャパシタを組み合わせた６Ｔ４Ｃ構造（または６Ｔ２Ｃ構造）のＮＶＲＡＭ［non-volatile RAM］（以下では、強誘電体シャドウメモリと呼ぶ）が提案されている。
強誘電体シャドウメモリは、アクティブ時（データのリード／ライト動作時）には６Ｔ構造のＳＲＡＭとして動作し、スタンバイ時には強誘電体キャパシタにデータをストアして不揮発化する。従って、強誘電体シャドウメモリであれば、アクティブ時の高速動作とスタンバイ時の省電力化（リーク電流削減）を両立することができる。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１６−８１５４９号公報
しかしながら、上記従来の強誘電体シャドウメモリには、解決すべき種々の課題（省面積化、省電力化、信頼性向上、ないしは、テスタビリティ向上など）が指摘されており、その実用化に向けて更なる改善の余地があった。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、より実用的な半導体記憶装置を提供することを目的とする。
本明細書中に開示されている半導体記憶装置は、６Ｔ構造または４Ｔ２Ｒ構造のＳＲＡＭをベースとしてその第１内部ノード及び第２内部ノードにそれぞれ第１強誘電体キャパシタ及び第２強誘電体キャパシタそれぞれの第１端を接続したメモリセルを有し、前記第１強誘電体キャパシタ及び前記第２強誘電体キャパシタを用いて不揮発化されたデータの復帰動作時には、前記第１内部ノードと第１ビット線との間に接続された第１アクセストランジスタ、並びに、前記第２内部ノードと第２ビット線との間に接続された第２アクセストランジスタをそれぞれオンし、前記第１ビット線と前記第２ビット線それぞれの容量成分を負荷容量として用いる構成（第１の構成）とされている。
なお、上記第１の構成から成る半導体記憶装置において、前記第１アクセストランジスタと前記第２アクセストランジスタそれぞれの制御端は、互いに分離された第１ワード線と第２ワード線にそれぞれ接続されている構成（第２の構成）にするとよい。
また、上記第１又は第２の構成から成る半導体記憶装置において、前記第１強誘電体キャパシタと前記第２強誘電体キャパシタそれぞれの第２端は、互いに分離された第１プレート線及び第２プレート線にそれぞれ接続されている構成（第３の構成）にするとよい。
また、上記第１〜第３いずれかの構成から成る半導体記憶装置は、複数のメモリセルにより共有されるローカル電源線と、電源端と前記ローカル電源線との間に接続されたスイッチトランジスタと、をさらに有する構成（第４の構成）にするとよい。
また、上記第１〜第３いずれかの構成から成る半導体記憶装置において、前記メモリセルは、電源端と一対の駆動トランジスタまたは一対の負荷抵抗との間にそれぞれ接続された一対のスイッチトランジスタを含む構成（第５の構成）にするとよい。
また、上記第１〜第３いずれかの構成から成る半導体記憶装置において、前記メモリセルは、前記第１内部ノード及び前記第２内部ノードと一対の駆動トランジスタまたは一対の負荷抵抗との間にそれぞれ接続された一対のスイッチトランジスタを含む構成（第６の構成）にするとよい。
また、上記第１〜第３いずれかの構成から成る半導体記憶装置において、前記メモリセルは、電源端と一対の駆動トランジスタまたは一対の負荷抵抗との間に共通接続された単一のスイッチトランジスタを含む構成（第７の構成）にするとよい。
また、上記第１〜第３いずれかの構成から成る半導体記憶装置において、前記メモリセルは、前記第１内部ノード及び前記第２内部ノードと電源端との間にそれぞれ接続されてそれぞれのオン時には負荷抵抗として機能する一対のスイッチトランジスタを含む構成（第８の構成）にするとよい。
また、上記第１〜第８いずれかの構成から成る半導体記憶装置は、複数のメモリセルにより共有されるローカル接地線と、接地端と前記ローカル接地線との間に接続されたスイッチトランジスタと、をさらに有する構成（第９の構成）にするとよい。
また、上記第１〜第８いずれかの構成から成る半導体記憶装置において、前記メモリセルは、接地端と一対の駆動トランジスタとの間にそれぞれ接続された一対のスイッチトランジスタを含む構成（第１０の構成）にするとよい。
また、上記第１〜第８いずれかの構成から成る半導体記憶装置において、前記メモリセルは、前記第１内部ノード及び前記第２内部ノードと一対の駆動トランジスタとの間にそれぞれ接続された一対のスイッチトランジスタを含む構成（第１１の構成）にするとよい。
また、上記第１〜第８いずれかの構成から成る半導体記憶装置において、前記メモリセルは、接地端と一対の駆動トランジスタとの間に共通接続された単一のスイッチトランジスタを含む構成（第１２の構成）にするとよい。
また、上記第１〜第１２いずれかの構成から成る半導体記憶装置は、前記メモリセルに対するアクセス制御を行うメモリコントローラをさらに有する構成（第１３の構成）にするとよい。
また、本明細書中に開示されている半導体記憶装置は、６Ｔ構造または４Ｔ２Ｒ構造のＳＲＡＭ［static random access memory］をベースとしてその第１内部ノード及び第２内部ノードにそれぞれ第１強誘電体キャパシタ及び第２強誘電体キャパシタそれぞれの第１端を接続したメモリセルを有し、前記第１内部ノードと第１ビット線との間に接続された第１アクセストランジスタ、及び、前記第２内部ノードと第２ビット線との間に接続された第２アクセストランジスタそれぞれの制御端は、互いに分離された第１ワード線と第２ワード線にそれぞれ接続されている構成（第１４の構成）とされている。
また、本明細書中に開示されている半導体記憶装置は、６Ｔ構造または４Ｔ２Ｒ構造のＳＲＡＭ［static random access memory］をベースとしてその第１内部ノード及び第２内部ノードにそれぞれ第１強誘電体キャパシタ及び第２強誘電体キャパシタそれぞれの第１端を接続したメモリセルを有し、前記第１強誘電体キャパシタと前記第２強誘電体キャパシタそれぞれの第２端は、互いに分離された第１プレート線及び第２プレート線にそれぞれ接続されている構成（第１５の構成）とされている。
本明細書中に開示されている発明によれば、省面積化、省電力化、信頼性向上、ないしは、テスタビリティ向上などを実現することができるので、より実用的な半導体記憶装置を提供することが可能となる。
半導体記憶装置の全体構成を示すブロック図 メモリセルの基本構成を示す回路図 メモリセルの一動作例（ライト動作時）を示すタイミングチャート メモリセルの一動作例（リード動作時）を示すタイミングチャート メモリセルの一動作例（ストア動作時）を示すタイミングチャート メモリセルの一動作例（リコール動作時）を示すタイミングチャート メモリセルの第１実施形態を示す回路図 メモリセルの第２実施形態を示す回路図 メモリセルの第３実施形態を示す回路図 メモリセルの第４実施形態を示す回路図 メモリセルの第５実施形態を示す回路図 メモリセルの第６実施形態を示す回路図 メモリセルの第７実施形態を示す回路図 メモリセルの第８実施形態を示す回路図 メモリセルの第９実施形態を示す回路図 メモリセルの第１０実施形態を示す回路図 メモリセルの第１１実施形態を示す回路図 メモリセルの第１２実施形態を示す回路図 メモリセルの第１３実施形態を示す回路図 メモリセルの第１４実施形態を示す回路図 メモリセルの第１５実施形態を示す回路図
＜半導体記憶装置＞
図１は、半導体記憶装置の全体構成を示すブロック図である。本構成例の半導体記憶装置１００は、メモリブロック１とメモリコントローラ２を有する。
メモリブロック１は、データを記憶するための回路ブロックであり、メモリセルアレイ１０と、ワード線ドライバ２０と、Ｘデコーダ３０と、プレート線ドライバ４０と、Ｙデコーダ兼コラムセレクタ５０と、ライト回路６０と、リード回路７０とを含む。メモリコントローラ２は、メモリブロック１（延いては複数のメモリセル１１）に対するアクセス制御を行う回路ブロックであり、例えば、ＣＰＵ［central processing unit］などを好適に用いることができる。
メモリセルアレイ１０は、マトリクス状に配列された複数のメモリセル１１を含む。メモリセル１１としては、６Ｔ４Ｃ構造や６Ｔ２Ｃ構造、或いは、４Ｔ２Ｒ４Ｃ構造や４Ｔ２Ｒ２Ｃ構造など（詳細は後述）の強誘電体シャドウメモリが用いられる。メモリセル１１には、リード／ライト動作時におけるアクセス制御用のワード線ＷＬ、リード／ライト動作時におけるデータ入出力用のビット線ＢＬ０及びＢＬ１、並びに、ストア／リコール時における強誘電体キャパシタ駆動用のプレート線ＰＬＵ及びＰＬＤなどが接続されている。メモリセル１１の構成及び動作については、後ほど詳細に説明する。
ワード線ドライバ２０は、Ｘデコーダ３０からの指示に応じて、複数本のワード線ＷＬのうち、リード／ライト対象のメモリセル１１に接続されたワード線ＷＬを駆動する。なお、ワード線ドライバ２０により駆動されるワード線ＷＬには、リード／ライト対象でないメモリセル１１も繋がる。
Ｘデコーダ３０は、メモリコントローラ２からの指示に応じて、ワード線ドライバ２０を駆動する。
プレート線ドライバ４０は、Ｘデコーダ３０からの指示に応じて、ストア／リコール対象のメモリセル１１に接続されたプレート線ＰＬＵ及びＰＬＤをそれぞれ駆動する。
Ｙデコーダ兼コラムセレクタ５０は、メモリコントローラ２からの指示に応じてリード／ライト対象のメモリセル１１に接続されたビット線ＢＬ０及びＢＬ１とライト回路６０またはリード回路７０との間を選択的に導通させる。
ライト回路６０は、メモリセル１１に書き込むべきデータに応じてビット線ＢＬ０及びＢＬ１を駆動する。
リード回路７０は、ビット線ＢＬ０とＢＬ１との間でそれぞれの電圧値を比較（差分増幅）することによりメモリセル１１からデータを読み出すセンスアンプを含む。
＜メモリセル＞
図２はメモリセル１１の基本構成を示す回路図である。本図のメモリセル１１は、６Ｔ構造（＝６つのトランジスタから成る構造）のＳＲＡＭに４つの強誘電体キャパシタを組み合わせた６Ｔ４Ｃ構造の強誘電体シャドウメモリであり、Ｎチャネル型の駆動トランジスタＭ２及びＭ４（ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、Ｐチャネル型の駆動トランジスタＭ１及びＭ３（ＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、Ｎチャネル型のアクセストランジスタＭ５及びＭ６（ＮＭＯＳＦＥＴ）と、強誘電体キャパシタＦＣ１〜ＦＣ４と、を含む。以下では、説明の便宜上、駆動トランジスタＭ１及びＭ３、駆動トランジスタＭ２及びＭ４、並びに、アクセストランジスタＭ５及びＭ６をそれぞれトランジスタＭ１〜Ｍ６と略称する。
トランジスタＭ１及びＭ３のソースは、いずれも電源端（＝電源電圧ＶＤＤの印加端）に接続されている。トランジスタＭ１及びＭ２のドレインとトランジスタＭ３及びＭ４のゲートは、いずれも内部ノードＮｏｄｅ０に接続されている。トランジスタＭ３及びＭ４のドレインとトランジスタＭ１及びＭ２のゲートは、いずれも内部ノードＮｏｄｅ１に接続されている。トランジスタＭ２及びＭ４のソースは、いずれも接地端（＝接地電圧ＧＮＤの印加端）に接続されている。
なお、トランジスタＭ１及びＭ２は、入力端が内部ノードＮｏｄｅ１に接続されて出力端が内部ノードＮｏｄｅ０に接続されたインバータを形成している。また、トランジスタＭ３及びＭ４は、入力端が内部ノードＮｏｄｅ０に接続されて出力端が内部ノードＮｏｄｅ１に接続されたインバータを形成している。すなわち、トランジスタＭ１〜Ｍ４は、内部ノードＮｏｄｅ０と内部ノードＮｏｄｅ１との間に接続されたインバータループとして機能する。
トランジスタＭ５は、内部ノードＮｏｄｅ０とビット線ＢＬ０の間に接続されており、ゲートに接続されたワード線ＷＬの印加電圧に応じてオン／オフされる。一方、トランジスタＭ６は、内部ノードＮｏｄｅ１とビット線ＢＬ１の間に接続されており、ゲートに接続されたワード線ＷＬの印加電圧に応じてオン／オフされる。
強誘電体キャパシタＦＣ１は、内部ノードＮｏｄｅ０とプレート線ＰＬＤとの間に接続されている。強誘電体キャパシタＦＣ２は、内部ノードＮｏｄｅ１とプレート線ＰＬＤとの間に接続されている。強誘電体キャパシタＦＣ３は、内部ノードＮｏｄｅ０とプレート線ＰＬＵとの間に接続されている。強誘電体キャパシタＦＣ４は、内部ノードＮｏｄｅ１とプレート線ＰＬＵとの間に接続されている。
なお、上記構成から成るメモリセル１１において、内部ノードＮｏｄｅ０及びＮｏｄｅ１は、いずれもメモリセル１１のストレージノードとして機能し、それぞれのノード電圧は、メモリセル１１で記憶される論理データ「０」または「１」に応じた電圧値となる。
図３Ａ〜図３Ｄは、それぞれ、メモリセル１１の一動作例（図３Ａはライト動作、図３Ｂはリード動作、図３Ｃはストア動作、並びに、図４Ｄはリコール動作）を示すタイミングチャートである。なお、図３Ａ〜図３Ｄのそれぞれには、上から順に、ワード線ＷＬ、ビット線ＢＬ０及びＢＬ１、プレート線ＰＬＵ及びＰＬＤ、並びに、電源電圧ＶＤＤ（＝インバータループのイネーブル／ディセーブル状態に相当）が描写されている。
メモリセル１１のライト動作時には、図３Ａで示したように、ワード線ＷＬがハイレベルに立ち上げられてトランジスタＭ５及びＭ６がオンされる。このとき、ビット線ＢＬ０がハイレベルでビット線ＢＬ１がローレベルであれば、トランジスタＭ１及びＭ４がオンとなり、トランジスタＭ２及びＭ３がオフとなる。このようにしてインバータループの動作状態が確定されることにより、内部ノードＮｏｄｅ０がハイレベルに固定されて内部ノードＮｏｄｅ１がローレベルに固定される。このような状態は、メモリセル１１に論理データ「１」が書き込まれた状態に相当し、電源電圧ＶＤＤが供給されている限り、ワード線ＷＬがローレベルに立ち下げられた後も維持される。上記と逆に、メモリセル１１に論理データ「０」を書き込む場合には、ワード線ＷＬのハイレベル期間中にビット線ＢＬ０をローレベルとしてビット線ＢＬ１をハイレベルとすればよい。なお、メモリセル１１のライト動作時には、プレート線ＰＬＵ及びＰＬＤがいずれもローレベルに固定される。
一方、メモリセル１１のリード動作時には、図３Ｂで示したように、ビット線ＢＬ０及びＢＬ１をフローティング状態とした上で、ワード線ＷＬがハイレベルに立ち上げられてトランジスタＭ５及びＭ６がオンされる。このとき、ビット線ＢＬ０及びＢＬ１には、内部ノードＮｏｄｅ０及びＮｏｄｅ１の印加電圧が現れる。従って、ビット線ＢＬ０とビット線ＢＬ１の間でそれぞれの電圧を比較（差分増幅）することにより、メモリセル１１に書き込まれていた論理データが「１」であるか「０」であるかを読み出すことができる。
このように、６Ｔ４Ｃ構造のメモリセル１１では、６Ｔ構造のＳＲＡＭと基本的に同様のリード／ライト動作が実施される。
また、メモリセル１１のストア動作は、内部ノードＮｏｄｅ０及びＮｏｄｅ１から強誘電体キャパシタＦＣ１〜ＦＣ４にデータを移送して不揮発化する動作であり、アクティブ状態からスリープ状態への移行時（インバータループに対する電源電圧ＶＤＤの供給が遮断される前）に行われる。より具体的に述べると、メモリセル１１のストア動作時には、図３Ｃで示したように、プレート線ＰＬＵ及びＰＬＤがいずれもパルス駆動されて、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態が設定される。
例えば、メモリセル１１に論理データ「１」が記憶されている場合、すなわち、内部ノードＮｏｄｅ０がハイレベルであり内部ノードＮｏｄｅ１がローレベルである場合を考える。この場合、プレート線ＰＬＵ及びＰＬＤがローレベルとされている間、強誘電体キャパシタＦＣ２及びＦＣ４の両端間には電圧が印加されない状態となり、強誘電体キャパシタＦＣ１及びＦＣ３の両端間には互いに逆極性の電圧が印加される状態となる。一方、プレート線ＰＬＵ及びＰＬＤがハイレベルとされている間、強誘電体キャパシタＦＣ２及びＦＣ４の両端間には電圧が印加されない状態となり、強誘電体キャパシタＦＣ１及びＦＣ３の両端間には互いに逆極性の電圧が印加される状態となる。その結果、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態は、強誘電体キャパシタＦＣ１及びＦＣ３が互いに逆極性、強誘電体キャパシタＦＣ２及びＦＣ４が互いに逆極性、強誘電体キャパシタＦＣ１及びＦＣ２が互いに逆極性、並びに、強誘電体キャパシタＦＣ３及びＦＣ４が互いに逆極性となる。なお、メモリセル１１に論理データ「０」が記憶されている場合、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態は上記と逆になる。
その後、電源電圧ＶＤＤの供給が遮断されてアクティブ状態からスリープ状態への移行が行われる。ただし、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態は、いずれも電源遮断前の状態に保持される。この状態は、内部ノードＮｏｄｅ０及びＮｏｄｅ１から強誘電体キャパシタＦＣ１〜ＦＣ４にデータが移送されて不揮発化された状態に相当する。
一方、メモリセル１１のリコール動作は、強誘電体キャパシタＦＣ１〜ＦＣ４から内部ノードＮｏｄｅ０及びＮｏｄｅ１にデータを復帰させる動作であり、スリープ状態からアクティブ状態への復帰時（インバータループに対する電源電圧ＶＤＤの供給が再開される前）に行われる。より具体的に述べると、メモリセル１１のリコール動作時には、図３Ｄで示したように、プレート線ＰＬＵ及びＰＬＤの一方がパルス駆動されて、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態に対応した電圧が内部ノードＮｏｄｅ０及びＮｏｄｅ１に誘起される。
例えば、強誘電体キャパシタＦＣ１〜ＦＣ４に論理データ「１」がストアされている場合を考える。この場合、プレート線ＰＬＵをローレベルからハイレベルに切り替えると、内部ノードＮｏｄｅ０には、強誘電体キャパシタＦＣ１及びＦＣ３の残留分極状態に応じて、内部ノードＮｏｄｅ１よりも相対的に高い電圧ｗｋＨ（weak high）が誘起される。一方、内部ノードＮｏｄｅ１には、強誘電体キャパシタＦＣ２及びＦＣ４の残留分極状態に応じて、内部ノードＮｏｄｅ０よりも相対的に低い電圧ｗｋＬ（weak low）が誘起される。すなわち、内部ノードＮｏｄｅ０と内部ノードＮｏｄｅ１との間には、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態に応じた電圧差が生じる。
その後、インバータループに対する電源電圧ＶＤＤの供給が再開されると、インバータループの増幅作用により、内部ノードＮｏｄｅ０が不安定な電圧ｗｋＨからハイレベルに引き上げられ、内部ノードＮｏｄｅ１が不安定な電圧ｗｋＬからローレベルに引き下げられる。この状態は、強誘電体キャパシタＦＣ１〜ＦＣ４から内部ノードＮｏｄｅ０及びＮｏｄｅ１にデータが復帰された状態となる。なお、強誘電体キャパシタＦＣ１〜ＦＣ４に論理データ「０」がストアされている場合には、プレート線ＰＬＵのパルス駆動によって内部ノードＮｏｄｅ０及びＮｏｄｅ１に誘起される電圧が上記と逆になる。
以下では、メモリセル１１の具体的な構成について、種々の実施形態を例に挙げながら詳細に説明する。
＜第１実施形態＞
図４は、メモリセル１１の第１実施形態を示す回路図である。本実施形態のメモリセル１１は、先出の基本構成（図２）と同じく、６Ｔ構造のＳＲＡＭに４つの強誘電体キャパシタを組み合わせた６Ｔ４Ｃ構造の強誘電体シャドウメモリであり、後続する第２〜第７実施形態と対比される比較例に相当する。なお、既出の構成要素については、先の図２と同一の符号を付すことにより重複した説明を割愛する。
本実施形態のメモリセル１１では、その周辺要素として、Ｐチャネル型のスイッチトランジスタＭ７（ＰＭＯＳＦＥＴ）が明示されている。以下では、説明の便宜上、スイッチトランジスタＭ７をトランジスタＭ７と略称する。トランジスタＭ７のソースは、電源端に接続されている。トランジスタＭ７のドレインは、ローカル電源線ＶＤＤＶＭＣを介して、トランジスタＭ１及びＭ３のソースに接続されている。なお、ローカル電源線ＶＤＤＶＭＣは、隣接する複数（例えば８つ）のメモリセル１１により共有されている。すなわち、トランジスタＭ７は、複数のメモリセル１１により共有されている。また、トランジスタＭ７は、メモリセル１１毎に設けてもよいし、メモリセルアレイ１０の一行毎（または複数行毎）に設けてもよいし、メモリセルアレイ１０全体で一つだけ設けてもよい。
トランジスタＭ７のゲートは、イネーブル信号ＶＤＤＭＣＥの印加端に接続されている。従って、トランジスタＭ７は、イネーブル信号ＶＤＤＭＣＥがローレベルであるときにオンし、イネーブル信号ＶＤＤＭＣＥがハイレベルであるときにオフする。
なお、本実施形態のメモリセル１１において、トランジスタＭ５及びＭ６それぞれのゲートは、いずれも単一のワード線ＷＬに共通接続されている。また、強誘電体キャパシタＦＣ１及びＦＣ２それぞれの一端は、いずれも単一のプレート線ＰＬＤに共通接続されている。一方、強誘電体キャパシタＦＣ３及びＦＣ４それぞれの一端は、いずれも単一のプレート線ＰＬＵに共通接続されている。
プレート線ＰＬＤ及びＰＬＵの駆動方法は、次のようになる。メモリセル１１のライト動作時及びリード動作には、プレート線ＰＬＤ及びＰＬＵをＧＮＤ固定とすればよい。なお、単一電源ではなく特殊な電源電圧（ＶＤＤ／２）を使用できる場合は、ＶＤＤ／２固定としてもよい。ストア動作時には、プレート線ＰＬＤ及びＰＬＵのパルス駆動後、インバータループへの電力供給をオフすればよい。リコール動作としては、コンベンショナル方式、アフターパルス方式、及び、オンパルス方式がある。コンベンショナル方式のリコール動作時には、プレート線ＰＬＤ及びＰＬＵをＧＮＤ固定とすればよい。アフターパルス方式のリコール動作時には、プレート線ＰＬＤ及びＰＬＵのパルス駆動後、インバータループへの電力供給オンまたはセンシングオンを行えばよい。オンパルス方式のリコール動作時には、例えば、プレート線ＰＬＤ及びＰＬＵをハイレベルに立ち上げた後、インバータループへの電力供給オンまたはセンシングオンを行った上で、プレート線ＰＬＤ及びＰＬＵをローレベルに立ち下げればよい。
本実施形態のメモリセル１１は、試作動作実績があるものの、４つの強誘電体キャパシタＦＣ１〜ＦＣ４を要するので、小型化、高速化、及び、低消費電力化の面で不利である上、集積度を上げにくく歩留まりも悪くなりやすい。また、テスタビリティについても更なる改善の余地がある。
以下では、ＳＲＡＭ＋強誘電体キャパシタという基本構成を維持しつつも、メモリセル１１の回路構成や動作方法を見直し、小型化のみならず、高速化や低消費電力化に加え、不良率改善など、総合的な高性能化を実現することのできる新規な実施形態を提案する。
＜第２実施形態＞
図５は、メモリセル１１の第２実施形態を示す回路図である。本実施形態のメモリセル１１は、第１実施形態（図４）をベースとしつつ、強誘電体キャパシタＦＣ１及びＦＣ２とプレート線ＰＬＤ（本図では、プレート線ＰＬＵとの区別が不要となったので、プレート線ＰＬと表記）を残して、強誘電体キャパシタＦＣ３及びＦＣ４とプレート線ＰＬＵを取り除いた６Ｔ２Ｃ構造の強誘電体シャドウメモリである。なお、これとは逆に、強誘電体キャパシタＦＣ３及びＦＣ４とプレート線ＰＬＵを残して、強誘電体キャパシタＦＣ１及びＦＣ２とプレート線ＰＬＤを取り除いても構わない。
本実施形態のメモリセル１１であれば、強誘電体キャパシタの個数を４つから２つに削減することができるので、第１実施形態と比べて、小型化、高速化、及び、低消費電力化（＝瞬時電流の削減）を実現することが可能となる。
また、本実施形態のメモリセル１１であれば、電源電圧ＶＤＤ（例えば１．５Ｖ）のみを用いた単電圧制御が可能であり、特殊な電源電圧（ＶＤＤ／２など）を必要としない。従って、従前より種々提案されている論文ベースの不揮発性シャドウメモリと比べて、小型化（＝別途電源回路が不要）、高速化（＝別途電源回路の起動待機不要）、及び、低消費電力化（＝別途電源回路の消費電力不要）の点で有利であると言える。
次に、本実施形態におけるメモリセル１１のリコール動作について説明する。例えば、トランジスタＭ５及びＭ６をいずれもオフした状態でプレート線ＰＬをパルス駆動する場合を考える。この場合には、ビット線ＢＬ０及びＢＬ１に共通接続される複数のメモリセル１１で同時にリコール動作を行うことができる。しかしながら、強誘電体キャパシタＦＣ３及びＦＣ４の削除に伴い、リコール動作時における内部ノードＮｏｄｅ０及びＮｏｄｅ１の負荷容量が微小（＝内部ノードＮｏｄｅ０及びＮｏｄｅ１に付随する寄生キャパシタのみ）となるので、リコール動作時のデータ化け（＝誤読出し）を生じやすい。
そこで、本実施形態のメモリセル１１では、そのリコール動作に際してトランジスタＭ５及びＭ６をいずれもオンした状態でプレート線ＰＬをパルス駆動することが望ましい。このようなリコール動作であれば、ビット線ＢＬ０及びＢＬ１それぞれの容量成分を負荷容量として用いることができる。従って、強誘電体キャパシタＦＣ１及びＦＣ２の残留分極状態に対応した電圧を内部ノードＮｏｄｅ０及びＮｏｄｅ１に正しく誘起することができるので、リコール動作時のデータ化け（＝誤読出し）を生じ難くなる。ただし、トランジスタＭ５及びＭ６のオンに伴い、ビット線ＢＬ０及びＢＬ１に共通接続される複数のメモリセル１１で同時にリコール動作を行うことができなくなる点には留意が必要である。
なお、ビット線ＢＬ０及びＢＬ１それぞれの容量成分としては、元々付随している寄生キャパシタを用いてもよいし、別途新たにキャパシタを導入してもよい。後者の場合、別途新たに導入されるキャパシタは、リコール動作時にのみビット線ＢＬ０及びＢＬ１に接続し、それ以外の動作時にはビット線ＢＬ０及びＢＬ１から切り離しておくとよい。
また、強誘電体キャパシタＦＣ１及びＦＣ２は、例えば、トランジスタＭ１〜Ｍ６が形成されるアクティブ領域とメタル配線層（最下層）との間を導通する複数のコンタクト同士の隙間に配置する等して構成される。
＜第３実施形態＞
図６は、メモリセル１１の第３実施形態を示す回路図である。本実施形態のメモリセル１１は、第２実施形態（図５）をベースとしつつ、先出のワード線ＷＬ及びプレート線ＰＬが左右で分離されている。本図に即してより具体的に述べると、トランジスタＭ５及びＭ６それぞれのゲートは、互いに分離されたワード線ＷＬ０及びＷＬ１にそれぞれ接続されている。また、強誘電体キャパシタＦＣ１及びＦＣ２それぞれの一端は、互いに分離されたプレート線ＰＬ０及びＰＬ１にそれぞれ接続されている。
このように、ワード線ＷＬ及びプレート線ＰＬを左右独立とすることにより、強誘電体キャパシタＦＣ１及びＦＣ２を独立に制御（アクセス）することができるので、メモリセル１１のテスタビリティ向上（＝ＤＦＴ［design for testability］対応）を実現することが可能となる。
なお、本図では、第２実施形態（図５）をベースとしたが、第１実施形態（図４）をベースとしつつ、メモリセル１１のテスタビリティを向上するために、ワード線ＷＬとプレート線ＰＬＵ及びＰＬＤをそれぞれ左右で分離しても構わない（ＷＬ→ＷＬ０／ＷＬ１、ＰＬＵ→ＰＬＵ０／ＰＬＵ１、ＰＬＤ→ＰＬＤ０／ＰＬＤ１）。
また、本図では、ワード線ＷＬ０／ＷＬ１とプレート線ＰＬ０／ＰＬ１をいずれも左右で分離したが、ワード線ＷＬとプレート線ＰＬの双方を分離しないとメモリセル１１のテストを行うことができないというわけではなく、いずれか一方だけを左右で分離しても構わない。ワード線ＷＬとプレート線ＰＬのいずれか一方だけを左右で分離した構成であれば、ワード線ＷＬとプレート線ＰＬの双方を左右で分離した構成と比べて、配線面積の増大を抑えることが可能となる。
＜第４実施形態＞
図７は、メモリセル１１の第４実施形態を示す回路図である。本実施形態のメモリセル１１では、第３実施形態（図６）をベースとしつつ、その周辺要素としてＮチャネル型のスイッチトランジスタＭ８（ＮＭＯＳＦＥＴ）が追加されている。以下では、説明の便宜上、スイッチトランジスタＭ８をトランジスタＭ８と略称する。トランジスタＭ８のソースは、接地端に接続されている。トランジスタＭ８のドレインは、ローカル接地線ＶＳＳＶＭＣを介して、トランジスタＭ２及びＭ４のソースに接続されている。なお、ローカル接地線ＶＳＳＶＭＣは、隣接する複数（例えば８つ）のメモリセル１１により共有されている。
トランジスタＭ８のゲートは、イネーブル信号ＶＳＳＭＣＥの印加端に接続されている。従って、トランジスタＭ８は、イネーブル信号ＶＳＳＭＣＥがハイレベルであるときにオンし、イネーブル信号ＶＳＳＭＣＥがローレベルであるときにオフする。
なお、メモリセル１１のリコール動作時には、例えば、トランジスタＭ７とトランジスタＭ８を共にオフした状態でプレート線ＰＬ０及びＰＬ１をパルス駆動することにより、強誘電体キャパシタＦＣ１及びＦＣ２それぞれの残留分極状態に対応した電圧を内部ノードＮｏｄｅ０及びＮｏｄｅ１に誘起させ、その後、トランジスタＭ７とトランジスタＭ８を共にオンしてインバータループへの電力供給を行うことにより、内部ノードＮｏｄｅ０及びＮｏｄｅ１の論理レベルを確定させるとよい。
先の第３実施形態（図６）では、トランジスタＭ７をオフしてインバータループへの電力供給経路を遮断しても、トランジスタＭ２及びＭ４それぞれのソースが接地端に導通されたままとなる。そのため、メモリセル１１のリコール動作時において、プレート線ＰＬ０及びＰＬ１のパルス駆動により、内部ノードＮｏｄｅ０及びＮｏｄｅ１の電圧が上昇すると、トランジスタＭ２及びＭ４が意図せずにオンしてしまい、内部ノードＮｏｄｅ０及びＮｏｄｅ１に正しい電圧を誘起することができないおそれがある。
特に、プレート線ＰＬ０及びＰＬ１が分離されている場合には、メモリセル１１の保持データパターン（＝強誘電体キャパシタＦＣ１及びＦＣ２の残留分極状態）により、内部ノードＮｏｄｅ０及びＮｏｄｅ１それぞれの負荷容量が変化する。そのため、プレート線ＰＬ０及びＰＬ１のパルス駆動タイミングが変動すると、トランジスタＭ２及びＭ４の誤オンが生じて、リコール動作時のデータ化け（＝誤読出し）を起こすおそれがある。
一方、本実施形態のメモリセル１１であれば、トランジスタＭ７だけでなく、トランジスタＭ８をオフすることにより、トランジスタＭ２及びＭ４それぞれのソースを接地端から切り離すことができる。従って、上記のような不具合を生じることはなく、リコール動作時のデータ化け（＝誤読出し）を解消することが可能となる。
なお、本図では、第３実施形態（図６）をベースとしたが、第１実施形態（図４）や第２実施形態（図５）をベースとしつつ、トランジスタＭ８を導入することも可能である。
＜第５実施形態＞
図８は、メモリセル１１の第５実施形態を示す回路図である。本実施形態のメモリセル１１は、第４実施形態（図７）をベースとしつつ、トランジスタＭ７とトランジスタＭ８が、それぞれ、トランジスタＭ７ａ及びＭ７ｂ、並びに、トランジスタＭ８ａ及びＭ８ｂとして、メモリセル１１に取り込まれている。また、上記の回路変更に伴い、ローカル電源線ＶＤＤＶＭＣとローカル接地線ＶＳＳＶＭＣが廃止されている。
新規導入された構成要素の接続関係について述べる。トランジスタＭ７ａ及びＭ７ｂそれぞれのソースは、電源端に接続されている。トランジスタＭ７ａのドレインは、トランジスタＭ１のソースに接続されている。トランジスタＭ７ｂのドレインは、トランジスタＭ３のソースに接続されている。トランジスタＭ７ａ及びＭ７ｂそれぞれのゲートは、イネーブル信号ＶＤＤＭＣＥの印加端に接続されている。
一方、トランジスタＭ８ａ及びＭ８ｂそれぞれのソースは、接地端に接続されている。トランジスタＭ８ａのドレインは、トランジスタＭ２のソースに接続されている。トランジスタＭ８ｂのドレインは、トランジスタＭ４のソースに接続されている。トランジスタＭ８ａ及びＭ８ｂそれぞれのゲートは、イネーブル信号ＶＳＳＭＣＥの印加端に接続されている。
すなわち、本実施形態のメモリセル１１は、電源端と一対のトランジスタＭ１及びＭ３との間にそれぞれ接続された一対のトランジスタＭ７ａ及びＭ７ｂ、並びに、接地端と一対のトランジスタＭ２及びＭ４との間にそれぞれ接続された一対のトランジスタＭ８ａ及びＭ８ｂを含む１０Ｔ２Ｃ構造（＝１０個のトランジスタと２個の強誘電体キャパシタを組み合わせた構造）とされている。
先の第４実施形態（図７）では、トランジスタＭ７とトランジスタＭ８をそれぞれオフしていても、トランジスタＭ１及びＭ３それぞれのソースがローカル電源線ＶＤＤＶＭＣに導通されたままとなり、トランジスタＭ２及びＭ４それぞれのソースがローカル接地線ＶＳＳＶＭＣに導通されたままとなる。そのため、内部ノードＮｏｄｅ０及びＮｏｄｅ１からローカル電源線ＶＤＤＶＭＣ及びローカル接地線ＶＳＳＶＭＣそれぞれの寄生キャパシタに電荷が抜けてしまい、メモリセル１１（延いては半導体記憶装置１００）の動作安定性を損なうおそれがある。
一方、本実施形態のメモリセル１１であれば、メモリセル１１毎（インバータ毎）に電源を分離し、ローカル電源線ＶＤＤＶＭＣ及びローカル接地線ＶＳＳＶＭＣをいずれも廃止することができる。従って、先の第４実施形態（図７）と異なり、トランジスタＭ７ａ及びＭ７ｂとトランジスタＭ８ａ及びＭ８ｂをオフしているときには、内部ノードＮｏｄｅ０及びＮｏｄｅ１を完全にフローティング状態（＝電位的に浮いた状態）とすることができる。その結果、内部ノードＮｏｄｅ０及びＮｏｄｅ１から電荷が抜けなくなるので、メモリセル１１（延いては半導体記憶装置１００）の動作安定性を高めることができる。
なお、本図では、トランジスタＭ７ａ及びＭ７ｂをいずれも共通のイネーブル信号ＶＤＤＭＣＥで制御するとともに、トランジスタＭ８ａ及びＭ８ｂをいずれも共通のイネーブル信号ＶＳＳＭＣＥで制御する構成を例に挙げたが、個別のイネーブル信号を用いてそれぞれを独立したタイミングで制御しても構わない。
また、本図では、第４実施形態（図７）をベースとしつつ、メモリセル１１外部のトランジスタＭ７とトランジスタＭ８を、それぞれトランジスタＭ７ａ及びＭ７ｂとトランジスタＭ８ａ及びＭ８ｂとしてメモリセル１１内部に取り込んだ構成を例に挙げたが、これと同様の考え方に基づき、第１実施形態（図４）、第２実施形態（図５）、または、第３実施形態（図６）をベースとしつつ、メモリセル１１外部のトランジスタＭ７を、トランジスタＭ７ａ及びＭ７ｂとしてメモリセル１１内部に取り込んでもよい。
また、本図では、トランジスタＭ７とトランジスタＭ８の双方がメモリセル１１に取り込まれているが、いずれか一方をメモリセル１１に取り込んでも構わない。すなわち、トランジスタＭ７とトランジスタＭ８ａ及びＭ８ｂを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ａ及びＭ７ｂとトランジスタＭ８を組み合わせて用いてもよい。
＜第６実施形態＞
図９は、メモリセル１１の第６実施形態を示す回路図である。本実施形態のメモリセル１１は、第５実施形態（図８）をベースとしつつ、トランジスタＭ７ａ及びＭ７ｂ、並びに、トランジスタＭ８ａ及びＭ８ｂに代えて、トランジスタＭ７ｃ及びＭ７ｄ、並びに、トランジスタＭ８ｃ及びＭ８ｄが導入されている。
新規導入された構成要素の接続関係について述べる。トランジスタＭ１及びＭ３それぞれのソースは、電源端に接続されている。トランジスタＭ１のドレインは、トランジスタＭ７ｃのソースに接続されている。トランジスタＭ３のドレインは、トランジスタＭ７ｄのソースに接続されている。トランジスタＭ７ｃ及びＭ７ｄそれぞれのドレインは、内部ノードＮｏｄｅ０及びＮｏｄｅ１にそれぞれ接続されている。トランジスタＭ７ｃ及びＭ７ｄそれぞれのゲートは、イネーブル信号ＶＤＤＭＣＥの印加端に接続されている。
一方、トランジスタＭ２及びＭ４それぞれのソースは、接地端に接続されている。トランジスタＭ２のドレインは、トランジスタＭ８ｃのソースに接続されている。トランジスタＭ４のドレインは、トランジスタＭ８ｄのソースに接続されている。トランジスタＭ８ｃ及びＭ８ｄそれぞれのドレインは、内部ノードＮｏｄｅ０及びＮｏｄｅ１にそれぞれ接続されている。トランジスタＭ８ｃ及びＭ８ｄそれぞれのゲートは、イネーブル信号ＶＳＳＭＣＥの印加端に接続されている。
すなわち、本実施形態のメモリセル１１は、内部ノードＮｏｄｅ０及びＮｏｄｅ１と一対のトランジスタＭ１及びＭ３との間にそれぞれ接続された一対のトランジスタＭ７ｃ及びＭ７ｄ、並びに、内部ノードＮｏｄｅ０及びＮｏｄｅ１と一対のトランジスタＭ２及びＭ４との間にそれぞれ接続された一対のトランジスタＭ８ｃ及びＭ８ｄを含む１０Ｔ２Ｃ構造とされている。
なお、第５実施形態（図８）と第６実施形態（図９）との差異に着目すると、第５実施形態（図８）では、トランジスタＭ１及びＭ３それぞれのソースと電源電圧ＶＤＤの印加端との間にトランジスタＭ７ａ及びＭ７ｂが設けられて、トランジスタＭ２及びＭ４それぞれのソースと接地電圧ＧＮＤの印加端との間にトランジスタＭ８ａ及びＭ８ｂが設けられているのに対して、第６実施形態（図９）では、トランジスタＭ１及びＭ３それぞれのドレインと内部ノードＮｏｄｅ０及びＮｏｄｅ１との間にトランジスタＭ７ｃ及びＭ７ｄが設けられて、トランジスタＭ２及びＭ４それぞれのドレインと内部ノードＮｏｄｅ０及びＮｏｄｅ１との間にトランジスタＭ８ｃ及びＭ８ｄが設けられている。
このような構成を採用することにより、先の第５実施形態（図８）と同様の作用効果を奏しつつ、メモリセル１１のレイアウト効率の改善が期待できる。
なお、本図では、トランジスタＭ７ｃ及びＭ７ｄをいずれも共通のイネーブル信号ＶＤＤＭＣＥで制御するとともに、トランジスタＭ８ｃ及びＭ８ｄをいずれも共通のイネーブル信号ＶＳＳＭＣＥで制御する構成を例に挙げたが、個別のイネーブル信号を用いてそれぞれを独立したタイミングで制御しても構わない。
また、本図では、第５実施形態（図８）をベースとしつつ、トランジスタＭ７ａ及びＭ７ｂをトランジスタＭ７ｃ及びＭ７ｄに置換し、トランジスタＭ８ａ及びＭ８ｂをトランジスタＭ８ｃ及びＭ８ｄに置換した例を挙げたが、例えば第１実施形態（図４）、第２実施形態（図５）、または、第３実施形態（図６）をベースとしつつ、メモリセル１１外部のトランジスタＭ７を、トランジスタＭ７ｃ及びＭ７ｄとしてメモリセル１１内部に取り込んでもよい。なお、第４実施形態（図７）をベースとしつつ、メモリセル１１外部のトランジスタＭ７及びトランジスタＭ８を、それぞれ、トランジスタＭ７ｃ及びＭ７ｄ、並びに、トランジスタＭ８ｃ及びＭ８ｄとしてメモリセル１１内部に取り込んでもよいが、この場合には、結果的に、第５実施形態（図８）をベースとする本実施形態と同一の構成となる。
また、本図では、トランジスタＭ７とトランジスタＭ８の双方がメモリセル１１に取り込まれているが、いずれか一方をメモリセル１１に取り込んでも構わない。すなわち、トランジスタＭ７とトランジスタＭ８ｃ及びＭ８ｄを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｃ及びＭ７ｄとトランジスタＭ８を組み合わせて用いてもよい。
また、本図では、トランジスタＭ１及びＭ３それぞれのドレインと内部ノードＮｏｄｅ０及びＮｏｄｅ１との間にトランジスタＭ７ｃ及びＭ７ｄが設けられて、トランジスタＭ２及びＭ４それぞれのドレインと内部ノードＮｏｄｅ０及びＮｏｄｅ１との間にトランジスタＭ８ｃ及びＭ８ｄが設けられているが、トランジスタＭ７ａ及びＭ７ｂとトランジスタＭ８ｃ及びＭ８ｄを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｃ及びＭ７ｄとトランジスタＭ８ａ及びＭ８ｂを組み合わせて用いてもよい。また、たすき掛けの構成（すなわち、トランジスタＭ７ａとトランジスタＭ７ｄとの組み合わせ、トランジスタＭ７ｃとトランジスタＭ７ｂとの組み合わせ、トランジスタＭ８ａとトランジスタＭ８ｄとの組み合わせ、若しくは、トランジスタＭ８ｃとトランジスタＭ８ｂとの組み合わせ）についても、適宜採用することが可能である。
＜第７実施形態＞
図１０は、メモリセル１１の第７実施形態を示す回路図である。本実施形態のメモリセル１１は、第５実施形態（図８）をベースとしつつ、トランジスタＭ７ａ及びＭ７ｂ、並びに、トランジスタＭ８ａ及びＭ８ｂに代えて、トランジスタＭ７ｅ及びトランジスタＭ８ｅが導入されている。
新規導入された構成要素の接続関係について述べる。トランジスタＭ７ｅのソースは、電源端に接続されている。トランジスタＭ７ｅのドレインは、トランジスタＭ１及びＭ３それぞれのソースに接続されている。トランジスタＭ７ｅのゲートは、イネーブル信号ＶＤＤＭＣＥの印加端に接続されている。
一方、トランジスタＭ８ｅのソースは、接地端に接続されている。トランジスタＭ８ｅのドレインは、トランジスタＭ２及びＭ４それぞれのソースに接続されている。トランジスタＭ８ｅのゲートは、イネーブル信号ＶＳＳＭＣＥの印加端に接続されている。
すなわち、本実施形態のメモリセル１１は、電源端と一対のトランジスタＭ１及びＭ３との間に共通接続された単一のトランジスタＭ７ｅと、接地端と一対のトランジスタＭ２及びＭ４との間に共通接続された単一のトランジスタＭ８ｅを含む８Ｔ２Ｃ構造（８個のトランジスタと２個の強誘電体キャパシタを組み合わせた構造）とされている。
このような構成を採用することにより、トランジスタＭ７ｅとトランジスタＭ８ｅをいずれもオフしているときには、内部ノードＮｏｄｅ０及びＮｏｄｅ１をほぼフローティング状態（＝インバータループ内における両ノード相互間の電荷移動は甘受した状態）とすることができる。従って、内部ノードＮｏｄｅ０及びＮｏｄｅ１からの電荷抜けを極力抑えて動作の安定化を図りつつ、先の第５実施形態（図８）よりも素子数を減らして、メモリセル１１の省面積化を実現することが可能となる。
なお、本図では、第５実施形態（図８）をベースとしつつ、トランジスタＭ７ａ及びＭ７ｂをトランジスタＭ７ｅに置換し、トランジスタＭ８ａ及びＭ８ｂをトランジスタＭ８ｅに置換した例を挙げたが、例えば、第１実施形態（図４）、第２実施形態（図５）、第３実施形態（図６）、または、第４実施形態（図７）をベースとしつつ、メモリセル１１外部のトランジスタＭ７を、トランジスタＭ７ｅとしてメモリセル１１内部に取り込んでもよい。また、第４実施形態（図７）をベースとしつつ、メモリセル１１外部のトランジスタＭ７及びトランジスタＭ８を、それぞれ、トランジスタＭ７ｅ、及び、トランジスタＭ８ｅとしてメモリセル１１内部に取り込んでもよいが、その場合には、結果的に、第５実施形態（図８）をベースとする本実施形態と同一の構成となる。
また、本図では、トランジスタＭ７とトランジスタＭ８の双方がメモリセル１１に取り込まれているが、いずれか一方をメモリセル１１に取り込んでも構わない。すなわち、トランジスタＭ７とトランジスタＭ８ｅを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｅとトランジスタＭ８を組み合わせて用いてもよい。
また、本図では、トランジスタＭ７ａ及びＭ７ｂをトランジスタＭ７ｅとして集約し、トランジスタＭ８ａ及びＭ８ｂをトランジスタＭ８ｅとして集約したが、いずれか一方のみを集約しても構わない。すなわち、トランジスタＭ７ａ及びＭ７ｂ（またはトランジスタＭ７ｃ及びＭ７ｄ）とトランジスタＭ８ｅを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｅとトランジスタＭ８ａ及びＭ８ｂ（またはトランジスタＭ８ｃ及びＭ８ｄ）を組み合わせて用いてもよい。また、先述のたすき掛けの構成を適用して、トランジスタＭ７ａ及びＭ７ｄとトランジスタＭ８ｅとの組み合わせ、トランジスタＭ７ｃ及びＭ７ｂとトランジスタＭ８ｅとの組み合わせ、トランジスタＭ７ｅとトランジスタＭ８ａ及びＭ８ｄとの組み合わせ、若しくは、トランジスタＭ７ｅとトランジスタＭ８ｃ及びＭ８ｂとの組み合わせも任意である。
＜第８実施形態＞
図１１は、メモリセル１１の第８実施形態を示す回路図である。本実施形態のメモリセル１１は、第１実施形態（図４）をベースとしつつ、トランジスタＭ１及びＭ３に代えて、負荷抵抗Ｒ１及びＲ２を用いた構成である。すなわち、本実施形態のメモリセル１１は、４Ｔ２Ｒ構造（＝４つのトランジスタと２つの抵抗から成る構造）のＳＲＡＭに４つの強誘電体キャパシタを組み合わせた４Ｔ２Ｒ４Ｃ構造の強誘電体シャドウメモリであり、後続する第９〜第１５実施形態と対比される比較例に相当する。なお、既出の構成要素については、先の図４と同一の符号を付すことにより重複した説明を割愛する。
負荷抵抗Ｒ１及びＲ２それぞれの第１端は、いずれもトランジスタＭ７のドレインに接続されている。負荷抵抗Ｒ１及びＲ２それぞれの第２端は、内部ノードＮｏｄｅ０及びＮｏｄｅ１にそれぞれ接続されている。
本実施形態のメモリセル１１では、動作安定性やテスタビリティについて改善の余地がある。また、第１実施形態（図４）と同様、４つの強誘電体キャパシタＦＣ１〜ＦＣ４を要するので、小型化、高速化、及び、低消費電力化の面で不利である。
＜第９実施形態＞
図１２は、メモリセル１１の第９実施形態を示す回路図である。本実施形態のメモリセル１１は、第８実施形態（図１１）をベースとしつつ、第２実施形態（図５）に倣い、強誘電体キャパシタが４つから２つに削減されている。従って、第８実施形態と比べて、小型化、高速化、及び、低消費電力化（＝瞬時電流の削減）を実現することが可能となる。
また、本実施形態のメモリセル１１では、第２実施形態（図５）と同じく、そのリコール動作に際して、トランジスタＭ５及びＭ６をいずれもオンした状態でプレート線ＰＬをパルス駆動することが望ましい。このようなリコール動作であれば、ビット線ＢＬ０及びＢＬ１それぞれの容量成分を負荷容量として用いることができるので、リコール動作時のデータ化け（＝誤読出し）を生じ難くなる。
＜第１０実施形態＞
図１３は、メモリセル１１の第１０実施形態を示す回路図である。本実施形態のメモリセル１１は、第９実施形態（図１２）をベースとしつつ、第３実施形態（図６）に倣い、ワード線ＷＬ及びプレート線ＰＬが左右で分離されている（ＷＬ→ＷＬ０／ＷＬ１、ＰＬ→ＰＬ０／ＰＬ１）。
このように、ワード線ＷＬ及びプレート線ＰＬを左右独立とすることにより、強誘電体キャパシタＦＣ１及びＦＣ２を独立に制御（アクセス）することができるので、メモリセル１１のテスタビリティ向上（＝ＤＦＴ対応）を実現することが可能となる。
なお、本図では、第９実施形態（図１２）をベースとしたが、第８実施形態（図１１）をベースとしつつ、メモリセル１１のテスタビリティを向上するために、ワード線ＷＬとプレート線ＰＬＵ及びＰＬＤをそれぞれ左右で分離しても構わない（ＷＬ→ＷＬ０／ＷＬ１、ＰＬＵ→ＰＬＵ０／ＰＬＵ１、ＰＬＤ→ＰＬＤ０／ＰＬＤ１）。
＜第１１実施形態＞
図１４は、メモリセル１１の第１１実施形態を示す回路図である。本実施形態のメモリセル１１では、第１０実施形態（図１３）をベースとしつつ、第４実施形態（図７）に倣い、その周辺要素としてＮチャネル型のトランジスタＭ８が追加されている。
本実施形態のメモリセル１１であれば、トランジスタＭ７だけでなく、トランジスタＭ８をオフすることにより、トランジスタＭ２及びＭ４それぞれのソースを接地端から切り離すことができる。従って、リコール動作時のデータ化け（＝誤読出し）を解消することが可能となる。
なお、本図では、第１０実施形態（図１３）をベースとしたが、例えば、第８実施形態（図１１）や第９実施形態（図１２）をベースとしつつ、トランジスタＭ８を導入することも可能である。
＜第１２実施形態＞
図１５は、メモリセル１１の第１２実施形態を示す回路図である。本実施形態のメモリセル１１は、第１１実施形態（図１４）をベースとしつつ、先出の第５実施形態（図８）に倣い、トランジスタＭ７とトランジスタＭ８が、それぞれ、トランジスタＭ７ａ及びＭ７ｂ、並びに、トランジスタＭ８ａ及びＭ８ｂとして、メモリセル１１に取り込まれている。また、上記の回路変更に伴い、ローカル電源線ＶＤＤＶＭＣとローカル接地線ＶＳＳＶＭＣが廃止されている。
すなわち、本実施形態のメモリセル１１は、電源端と一対の負荷抵抗Ｒ１及びＲ２との間にそれぞれ接続された一対のトランジスタＭ７ａ及びＭ７ｂ、並びに、接地端と一対のトランジスタＭ２及びＭ４との間にそれぞれ接続された一対のトランジスタＭ８ａ及びＭ８ｂを含む８Ｔ２Ｒ２Ｃ構造（＝８個のトランジスタ、２個の抵抗、及び、２個の強誘電体キャパシタを組み合わせた構造）とされている。
本実施形態のメモリセル１１であれば、メモリセル１１毎（インバータループ毎）に電源を分離し、ローカル電源線ＶＤＤＶＭＣとローカル接地線ＶＳＳＶＭＣをいずれも廃止することができる。従って、内部ノードＮｏｄｅ０及びＮｏｄｅ１から電荷が抜けなくなるので、メモリセル１１（延いては半導体記憶装置１００）の動作安定性を高められる。
なお、本図では、トランジスタＭ７ａ及びＭ７ｂをいずれも共通のイネーブル信号ＶＤＤＭＣＥで制御するとともに、トランジスタＭ８ａ及びＭ８ｂをいずれも共通のイネーブル信号ＶＳＳＭＣＥで制御する構成を例に挙げたが、個別のイネーブル信号を用いてそれぞれを独立したタイミングで制御しても構わない。
また、本図では、第１１実施形態（図１４）をベースとしつつ、メモリセル１１外部のトランジスタＭ７とトランジスタＭ８を、それぞれトランジスタＭ７ａ及びＭ７ｂとトランジスタＭ８ａ及びＭ８ｂとしてメモリセル１１内部に取り込んだ構成を例に挙げたが、これと同様の考え方に基づき、第８実施形態（図１１）、第９実施形態（図１２）、または、第１０実施形態（図１３）をベースとしつつ、メモリセル１１外部のトランジスタＭ７を、トランジスタＭ７ａ及びＭ７ｂとしてメモリセル１１内部に取り込んでもよい。
また、本図では、トランジスタＭ７とトランジスタＭ８の双方がメモリセル１１に取り込まれているが、いずれか一方をメモリセル１１に取り込んでも構わない。すなわち、トランジスタＭ７とトランジスタＭ８ａ及びＭ８ｂを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ａ及びＭ７ｂとトランジスタＭ８を組み合わせて用いてもよい。
＜第１３実施形態＞
図１６は、メモリセル１１の第１３実施形態を示す回路図である。本実施形態のメモリセル１１は、第１２実施形態（図１５）をベースとしつつ、先出の第６実施形態（図９）に倣い、トランジスタＭ７ａ及びＭ７ｂ並びにトランジスタＭ８ａ及びＭ８ｂに代えて、トランジスタＭ７ｃ及びＭ７ｄ並びにトランジスタＭ８ｃ及びＭ８ｄが導入されている。
すなわち、本実施形態のメモリセル１１は、内部ノードＮｏｄｅ０及びＮｏｄｅ１と一対の負荷抵抗Ｒ１及びＲ２との間にそれぞれ接続された一対のトランジスタＭ７ｃ及びＭ７ｄ、並びに、内部ノードＮｏｄｅ０及びＮｏｄｅ１と一対のトランジスタＭ２及びＭ４との間にそれぞれ接続された一対のトランジスタＭ８ｃ及びＭ８ｄを含む８Ｔ２Ｒ２Ｃ構造とされている。
このような構成を採用することにより、先の第１２実施形態（図１５）と同様の作用効果を奏しつつ、メモリセル１１のレイアウト効率の改善が期待できる。
また、本図では、第１２実施形態（図１５）をベースとしつつ、トランジスタＭ７ａ及びＭ７ｂをトランジスタＭ７ｃ及びＭ７ｄに置換し、トランジスタＭ８ａ及びＭ８ｂをトランジスタＭ８ｃ及びＭ８ｄに置換した例を挙げたが、例えば、第８実施形態（図１１）、第９実施形態（図１２）、または、第１０実施形態（図１３）をベースとしつつ、メモリセル１１外部のトランジスタＭ７を、トランジスタＭ７ｃ及びＭ７ｄとしてメモリセル１１内部に取り込んでもよい。なお、第１１実施形態（図１４）をベースとしつつ、メモリセル１１外部のトランジスタＭ７及びトランジスタＭ８を、それぞれ、トランジスタＭ７ｃ及びＭ７ｄ、並びに、トランジスタＭ８ｃ及びＭ８ｄとしてメモリセル１１内部に取り込んでもよいが、この場合には、結果的に、第１２実施形態（図１５）をベースとする本実施形態と同一の構成となる。
また、本図では、トランジスタＭ７とトランジスタＭ８の双方がメモリセル１１に取り込まれているが、いずれか一方をメモリセル１１に取り込んでも構わない。すなわち、トランジスタＭ７とトランジスタＭ８ｃ及びＭ８ｄを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｃ及びＭ７ｄとトランジスタＭ８を組み合わせて用いてもよい。
また、本図では、負荷抵抗Ｒ１及びＲ２と内部ノードＮｏｄｅ０及びＮｏｄｅ１との間にトランジスタＭ７ｃ及びＭ７ｄが設けられて、トランジスタＭ２及びＭ４それぞれのドレインと内部ノードＮｏｄｅ０及びＮｏｄｅ１との間にトランジスタＭ８ｃ及びＭ８ｄが設けられているが、トランジスタＭ７ａ及びＭ７ｂとトランジスタＭ８ｃ及びＭ８ｄを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｃ及びＭ７ｄとトランジスタＭ８ａ及びＭ８ｂを組み合わせて用いてもよい。また、たすき掛けの構成（すなわち、トランジスタＭ７ａとトランジスタＭ７ｄとの組み合わせ、トランジスタＭ７ｃとトランジスタＭ７ｂとの組み合わせ、トランジスタＭ８ａとトランジスタＭ８ｄとの組み合わせ、若しくは、トランジスタＭ８ｃとトランジスタＭ８ｂとの組み合わせ）についても、適宜採用することが可能である。
＜第１４実施形態＞
図１７は、メモリセル１１の第１４実施形態を示す回路図である。本実施形態のメモリセル１１は、第１２実施形態（図１５）をベースとしつつ、第７実施形態（図１０）に倣い、トランジスタＭ７ａ及びＭ７ｂ、並びに、トランジスタＭ８ａ及びＭ８ｂに代えて、トランジスタＭ７ｅ及びトランジスタＭ８ｅが導入されている。
すなわち、本実施形態のメモリセル１１は、電源端と一対の負荷抵抗Ｒ１及びＲ２との間に共通接続された単一のトランジスタＭ７ｅと、接地端と一対のトランジスタＭ２及びＭ４との間に共通接続された単一のトランジスタＭ８ｅを含む６Ｔ２Ｒ２Ｃ構造（＝６個のトランジスタ、２個の抵抗、及び、２個の強誘電体キャパシタを組み合わせた構造）とされている。
このような構成を採用することにより、内部ノードＮｏｄｅ０及びＮｏｄｅ１からの電荷抜けを極力抑えて動作の安定化を図りつつ、先の第１２実施形態（図１５）よりも素子数を減らして、メモリセル１１の省面積化を実現することが可能となる。
なお、本図では、第１２実施形態（図１５）をベースとしつつ、トランジスタＭ７ａ及びＭ７ｂをトランジスタＭ７ｃ及びＭ７ｄに置換するとともに、トランジスタＭ８ａ及びＭ８ｂをトランジスタＭ８ｃ及びＭ８ｄに置換した構成を例に挙げたが、例えば、第８実施形態（図１１）、第９実施形態（図１２）、または、第１０実施形態（図１３）をベースとしつつ、メモリセル１１外部のトランジスタＭ７を、トランジスタＭ７ｃ及びＭ７ｄとしてメモリセル１１内部に取り込んでもよい。また、第１１実施形態（図１４）をベースとしつつ、メモリセル１１外部のトランジスタＭ７及びトランジスタＭ８を、それぞれ、トランジスタＭ７ｃ及びＭ７ｄ、並びに、トランジスタＭ８ｃ及びＭ８ｄとしてメモリセル１１内部に取り込んでもよいが、この場合には、結果的に、第１２実施形態（図１５）をベースとする本実施形態と同一の構成となる。
また、本図では、トランジスタＭ７とトランジスタＭ８の双方がメモリセル１１に取り込まれているが、いずれか一方をメモリセル１１に取り込んでも構わない。すなわち、トランジスタＭ７とトランジスタＭ８ｅを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｅとトランジスタＭ８を組み合わせて用いてもよい。
また、本図では、トランジスタＭ７ａ及びＭ７ｂをトランジスタＭ７ｅとして集約し、トランジスタＭ８ａ及びＭ８ｂをトランジスタＭ８ｅとして集約したが、いずれか一方のみを集約しても構わない。すなわち、トランジスタＭ７ａ及びＭ７ｂ（またはトランジスタＭ７ｃ及びＭ７ｄ）とトランジスタＭ８ｅを組み合わせて用いてもよいし、若しくは、トランジスタＭ７ｅとトランジスタＭ８ａ及びＭ８ｂ（またはトランジスタＭ８ｃ及びＭ８ｄ）を組み合わせて用いてもよい。また、先述のたすき掛けの構成を適用して、トランジスタＭ７ａ及びＭ７ｄとトランジスタＭ８ｅとの組み合わせ、トランジスタＭ７ｃ及びＭ７ｂとトランジスタＭ８ｅとの組み合わせ、トランジスタＭ７ｅとトランジスタＭ８ａ及びＭ８ｄとの組み合わせ、若しくは、トランジスタＭ７ｅとトランジスタＭ８ｃ及びＭ８ｂとの組み合わせも任意である。
＜第１５実施形態＞
図１８は、メモリセル１１の第１５実施形態を示す回路図である。本実施形態のメモリセル１１では、第１２実施形態（図１５）をベースとしつつ、負荷抵抗Ｒ１及びＲ２が割愛されるとともに、トランジスタＭ７ａ及びＭ７ｂに代えて、トランジスタＭ７ｆ及びＭ７ｇが導入されている。
新規導入された構成要素の接続関係について述べる。トランジスタＭ７ｆ及びＭ７ｇそれぞれのソースは、電源端に接続されている。トランジスタＭ７ｆ及びＭ７ｇそれぞれのドレインは、内部ノードＮｏｄｅ０及びＮｏｄｅ１にそれぞれ接続されている。トランジスタＭ７ｆ及びＭ７ｇそれぞれのゲートは、イネーブル信号ＶＤＤＭＣＥの印加端に接続されている。
なお、トランジスタＭ７ｆ及びＭ７ｇは、それぞれのオン時において、負荷抵抗Ｒ１及びＲ２として機能する。このような機能を実現する手法としては、例えば、イネーブル信号ＶＤＤＭＣＥのローレベルをトランジスタＭ７ｆ及びＭ７ｇがフルオンしない電圧値に設定してもよいし、或いは、トランジスタＭ７ｆ及びＭ７ｇそれぞれのオン抵抗値が負荷抵抗Ｒ１及びＲ２の抵抗値と等しくなるようにそれぞれの素子設計を行ってもよい。
すなわち、本実施形態のメモリセル１１は、内部ノードＮｏｄｅ０及びＮｏｄｅ１と電源端との間にそれぞれ接続されてそれぞれのオン時には負荷抵抗Ｒ１及びＲ２として機能する一対のトランジスタＭ７ｆ及びＭ７ｇ、並びに、接地端と一対のトランジスタＭ２及びＭ４との間にそれぞれ接続された一対のトランジスタＭ８ａ及びＭ８ｂを含む６Ｔ２Ｒ２Ｃ構造とされている。
このような構成を採用することにより、先の第１２実施形態（図１５）と同様の作用効果を享受しつつ、これよりも素子数を減らして、メモリセル１１の省面積化を実現することが可能となる。
なお、本図では、第１２実施形態（図１５）をベースとしたが、例えば、第１３実施形態（図１６）をベースとしつつ、負荷抵抗Ｒ１及びＲ２を割愛するとともに、トランジスタＭ７ｃ及びＭ７ｄに代えて、トランジスタＭ７ｆ及びＭ７ｇを導入してもよい。また、トランジスタＭ７ｆ及びＭ７ｇとトランジスタＭ８またはＭ８ｅを組み合わせてもよい。
＜ＩｏＴ［internet of things］への応用＞
一般的なセンサノードにおいて、電力の多くは通信で消費される。従って、センサノードの稼働時間を延ばすためには、通信量（データ量）の抑制が効果的であり、例えば、末端でデータの取捨選択や圧縮伸張などを行なうエッジコンピューティングの導入が提案されている。このようなエッジコンピューティングでは、効率的（高速）にデータ処理を終わらせた後、即座に電源を遮断して電力消費を抑制することが望ましい。そのため、ＲＯＭ［read-only memory］のように不揮発でありながら、ＲＡＭのようにアクセスできるメモリが有効となる。
例えば、ヒトの生体信号を計測する場合、データの取得は１０２４回／秒程度である。従って、約１ミリ秒の間に、電源投入、データ復帰、演算処理、データ退避、及び、電源遮断を実行しなければならない。これを実現するためには、不揮発でありながらμｓオーダーでの書き換え特性が必要となる上、８８．５×１０６回／日程度の書き換え耐性と省電力性が要求される。
現時点において、上記した不揮発性、書き換え速度、書き換え回数、消費電力などの要求を全て満たすことのできるメモリ（ＳＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ［electrically erasable programmable ROM］）は市場に存在せず、上記特性を備えた新たな不揮発性デバイスが求められている。
これまでに説明してきた半導体記憶装置１００は、単一の電源（例えば１．５Ｖ電源）で動作し、ＳＲＡＭとＦｅＲＡＭの特長を併せ持ち、高速かつ無制限に両モード（＝ＳＲＡＭとして動作するアクティブ状態と、ＦｅＲＡＭとしてデータを不揮発的に保持するスリープ状態）を遷移することができるので、上記の不揮発性デバイスとして非常に好適である。また、ＩｏＴへの応用のみならず、ＭＣＵ［micro control unit］レス、或いは、軽量ＭＣＵとの組み合わせで構成されるロジック回路のレジスタ群やメインメモリとしてのニーズも見込まれる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、例えば、「スリープ時のスタンバイ電力削減」と「スリープ時間の最大化」が要求されるアプリケーション（例えば、アクティブ率の低いセンサーネットワークや生体モニタリングなど）のデータバッファとして好適に利用することが可能である。
１ メモリブロック
２ メモリコントローラ
１０ メモリセルアレイ
１１ メモリセル（強誘電体シャドウメモリ）
２０ ワード線ドライバ
３０ Ｘデコーダ
４０ プレート線ドライバ
５０ Ｙデコーダ兼コラムセレクタ
６０ ライト回路
７０ リード回路
１００ 半導体記憶装置
Ｍ１、Ｍ３ 駆動トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ２、Ｍ４ 駆動トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ５、Ｍ６ アクセストランジスタ（ＮＭＯＳＦＥＴ）
Ｍ７、Ｍ７ａ〜Ｍ７ｇ スイッチトランジスタ（ＰＭＯＳＦＥＴ）
Ｍ８、Ｍ８ａ〜Ｍ８ｅ スイッチトランジスタ（ＮＭＯＳＦＥＴ）
ＦＣ１〜ＦＣ４ 強誘電体キャパシタ
Ｒ１、Ｒ２ 負荷抵抗
Ｎｏｄｅ０、Ｎｏｄｅ１ 内部ノード
ＶＤＤＶＭＣ ローカル電源線
ＶＳＳＶＭＣ ローカル接地線

Claims (15)

  1. ６Ｔ構造または４Ｔ２Ｒ構造のＳＲＡＭ［static random access memory］をベースとしてその第１内部ノード及び第２内部ノードにそれぞれ第１強誘電体キャパシタ及び第２強誘電体キャパシタそれぞれの第１端を接続したメモリセルを有し、
    前記第１強誘電体キャパシタ及び前記第２強誘電体キャパシタを用いて不揮発化されたデータの復帰動作時には、前記第１内部ノードと第１ビット線との間に接続された第１アクセストランジスタ、並びに、前記第２内部ノードと第２ビット線との間に接続された第２アクセストランジスタをそれぞれオンし、前記第１ビット線と前記第２ビット線それぞれの容量成分を負荷容量として用いることを特徴とする半導体記憶装置。
  2. 前記第１アクセストランジスタと前記第２アクセストランジスタそれぞれの制御端は、互いに分離された第１ワード線と第２ワード線にそれぞれ接続されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１強誘電体キャパシタと前記第２強誘電体キャパシタそれぞれの第２端は、互いに分離された第１プレート線及び第２プレート線にそれぞれ接続されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 複数のメモリセルにより共有されるローカル電源線と、
    電源端と前記ローカル電源線との間に接続されたスイッチトランジスタと、
    をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記メモリセルは、電源端と一対の駆動トランジスタまたは一対の負荷抵抗との間にそれぞれ接続された一対のスイッチトランジスタを含むことを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体記憶装置。
  6. 前記メモリセルは、前記第１内部ノード及び前記第２内部ノードと一対の駆動トランジスタまたは一対の負荷抵抗との間にそれぞれ接続された一対のスイッチトランジスタを含むことを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体記憶装置。
  7. 前記メモリセルは、電源端と一対の駆動トランジスタまたは一対の負荷抵抗との間に共通接続された単一のスイッチトランジスタを含むことを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体記憶装置。
  8. 前記メモリセルは、前記第１内部ノード及び前記第２内部ノードと電源端との間にそれぞれ接続されてそれぞれのオン時には負荷抵抗として機能する一対のスイッチトランジスタを含むことを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体記憶装置。
  9. 複数のメモリセルにより共有されるローカル接地線と、
    接地端と前記ローカル接地線との間に接続されたスイッチトランジスタと、
    をさらに有することを特徴とする請求項１〜請求項８のいずれか一項に記載の半導体記憶装置。
  10. 前記メモリセルは、接地端と一対の駆動トランジスタとの間にそれぞれ接続された一対のスイッチトランジスタを含むことを特徴とする請求項１〜請求項８のいずれか一項に記載の半導体記憶装置。
  11. 前記メモリセルは、前記第１内部ノード及び前記第２内部ノードと一対の駆動トランジスタとの間にそれぞれ接続された一対のスイッチトランジスタを含むことを特徴とする請求項１〜請求項８のいずれか一項に記載の半導体記憶装置。
  12. 前記メモリセルは、接地端と一対の駆動トランジスタとの間に共通接続された単一のスイッチトランジスタを含むことを特徴とする請求項１〜請求項８のいずれか一項に記載の半導体記憶装置。
  13. 前記メモリセルに対するアクセス制御を行うメモリコントローラをさらに有することを特徴とする請求項１〜請求項１２のいずれか一項に記載の半導体記憶装置。
  14. ６Ｔ構造または４Ｔ２Ｒ構造のＳＲＡＭ［static random access memory］をベースとしてその第１内部ノード及び第２内部ノードにそれぞれ第１強誘電体キャパシタ及び第２強誘電体キャパシタそれぞれの第１端を接続したメモリセルを有し、
    前記第１内部ノードと第１ビット線との間に接続された第１アクセストランジスタ、及び、前記第２内部ノードと第２ビット線との間に接続された第２アクセストランジスタそれぞれの制御端は、互いに分離された第１ワード線と第２ワード線にそれぞれ接続されていることを特徴とする半導体記憶装置。
  15. ６Ｔ構造または４Ｔ２Ｒ構造のＳＲＡＭ［static random access memory］をベースとしてその第１内部ノード及び第２内部ノードにそれぞれ第１強誘電体キャパシタ及び第２強誘電体キャパシタそれぞれの第１端を接続したメモリセルを有し、
    前記第１強誘電体キャパシタと前記第２強誘電体キャパシタそれぞれの第２端は、互いに分離された第１プレート線及び第２プレート線にそれぞれ接続されていることを特徴とする半導体記憶装置。
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