WO2022084782A1 - 半導体装置、及び電子機器 - Google Patents

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WO2022084782A1
WO2022084782A1 PCT/IB2021/059187 IB2021059187W WO2022084782A1 WO 2022084782 A1 WO2022084782 A1 WO 2022084782A1 IB 2021059187 W IB2021059187 W IB 2021059187W WO 2022084782 A1 WO2022084782 A1 WO 2022084782A1
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wiring
transistor
memory cell
potential
circuit
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PCT/IB2021/059187
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山崎舜平
木村肇
池田隆之
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株式会社半導体エネルギー研究所
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    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Definitions

  • One aspect of the present invention relates to a semiconductor device and an electronic device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a driving method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors. , Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • a CPU Central Processing Units
  • memories etc. are mainly used for semiconductor devices as LSIs (Large Scale Integration).
  • a CPU is an aggregate of semiconductor elements formed by processing a semiconductor wafer, having a chipped semiconductor integrated circuit (at least a transistor and a memory), and forming an electrode as a connection terminal.
  • Patent Document 1 discloses a semiconductor memory cell having a transistor in which a ferroelectric film is provided on a gate insulating film on the back gate side.
  • Patent Document 2 discloses a memory having a configuration in which a ferroelectric capacitor is electrically connected to the gate of a transistor.
  • DRAM Dynamic Random Access Memory
  • the DRAM may require a circuit for writing back the data after reading the data.
  • the power consumption may increase.
  • One aspect of the present invention is to provide a semiconductor device (semiconductor device that performs non-destructive readout) that does not require rewriting of data.
  • a semiconductor device with reduced power consumption Alternatively, one aspect of the present invention is to provide a semiconductor device having a reduced circuit area.
  • a novel semiconductor device is to provide an electronic device having any of the above-mentioned semiconductor devices.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a fourth transistor, a first FTJ element, and a second FTJ element.
  • each of the first FTJ element and the second FTJ element preferably has an input terminal, a tunnel insulating film, a dielectric, and an output terminal.
  • one of the source or drain of the first transistor is electrically connected to one of the source or drain of the third transistor, the gate of the fourth transistor, and the output terminal of the first FTJ element, and is connected to the second transistor. It is preferable that one of the source and drain is electrically connected to one of the source and drain of the fourth transistor, the gate of the third transistor, and the output terminal of the second FTJ element.
  • the gate of the first transistor may be electrically connected to the gate of the second transistor.
  • the input terminal of the first FTJ element may be connected to the input terminal of the second FTJ element.
  • the tunnel insulating film has silicon oxide or silicon nitride, and the dielectric is either hafnium or zirconium, or It may be configured to have an oxide containing both.
  • one aspect of the present invention is a semiconductor device including a first transistor, a second transistor, a third transistor, a fourth transistor, a first strong dielectric capacitor, and a second strong dielectric capacitor.
  • one of the source or drain of the first transistor is electrically connected to one of the source or drain of the third transistor, the gate of the fourth transistor, and the first terminal of the first strong dielectric capacitor. It is preferable that one of the source or drain of the two transistors is electrically connected to one of the source or drain of the fourth transistor, the gate of the third transistor, and the first terminal of the second strong dielectric capacitor. ..
  • the gate of the first transistor may be electrically connected to the gate of the second transistor.
  • the second terminal of the first ferroelectric capacitor may be connected to the second terminal of the second ferroelectric capacitor.
  • each of the first ferroelectric capacitor and the second ferroelectric capacitor has a dielectric, and the dielectric is hafnium. , And an oxide containing one or both of zirconium.
  • one aspect of the present invention is an electronic device having the semiconductor device according to any one of (1) to (8) above and a housing.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, and the electronic device may be a semiconductor device itself, and may have a semiconductor device.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y are functionally connected. It is assumed that the case where X and Y are directly connected is disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and the connection relationship other than the connection relationship shown in the figure or text is also disclosed in the figure or text. It is assumed that X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected by sandwiching another circuit) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the component of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” may be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring having a resistance value higher than 0 ⁇ , or the like. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” may be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”. On the contrary, the terms “resistance”, “load”, and “region having a resistance value” may be paraphrased into terms such as “resistance element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, and a transistor. It can be the gate capacitance of. Therefore, terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance” may be paraphrased into terms such as “capacity”. Conversely, the term “capacity” may be paraphrased into terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as “pair of conductors", “pair of conductive regions", “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type and p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain may be paraphrased with each other.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate and the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • a transistor having a multi-gate structure having two or more gate electrodes can be used as an example of a transistor.
  • the channel forming regions are connected in series, so that the structure is such that a plurality of transistors are connected in series. Therefore, the multi-gate structure can reduce the off-current, improve the withstand voltage of the transistor, and improve the reliability.
  • the multi-gate structure due to the multi-gate structure, even if the voltage between the drain and the source changes when operating in the saturated region, the current between the drain and the source does not change much, and the slope is flat. The characteristics can be obtained. By utilizing the voltage / current characteristics with a flat slope, it is possible to realize an ideal current source circuit or an active load having a very high resistance value. As a result, it is possible to realize a differential circuit or a current mirror circuit having good characteristics.
  • the circuit element may have a plurality of circuit elements.
  • one resistance is described on the circuit diagram, it includes the case where two or more resistances are electrically connected in series.
  • one capacity is described on the circuit diagram, it includes a case where two or more capacities are electrically connected in parallel.
  • one transistor is described on the circuit diagram, two or more transistors are electrically connected in series, and the gates of the respective transistors are electrically connected to each other.
  • Shall include.
  • the switch has two or more transistors, and two or more transistors are electrically connected in series or in parallel. It is assumed that the gates of the respective transistors are electrically connected to each other.
  • the node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on the circuit configuration and the device structure.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • the high level potentials provided by both wirings do not have to be equal to each other.
  • the low-level potentials provided by both wirings do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, the term “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in wiring or the like is the direction in which the carrier that becomes a positive charge moves, and is described as a positive current amount.
  • the direction in which the carrier that becomes a negative charge moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A”. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be the other embodiment or the component referred to in “second” in the scope of claims. There can also be. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the scope of claims.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • words such as “membrane” and “layer” can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of “wiring” or “terminal”, and for example, “terminal” can be a part of “wiring” or “electrode”. Further, terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 15 elements and the like (however, oxygen, Does not contain hydrogen).
  • the switch means a switch that is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows. Therefore, the switch may have two or three or more terminals through which a current flows, in addition to the control terminals.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor is, for example, a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited, or a current between the source electrode and the drain electrode. The state in which the light can flow.
  • the "non-conducting state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically cut off.
  • the polarity (conductive type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a semiconductor device semiconductor device that performs non-destructive readout
  • a semiconductor device with reduced power consumption it is possible to provide a semiconductor device having a reduced circuit area.
  • a novel semiconductor device can be provided by one aspect of the present invention.
  • an electronic device having any of the above-mentioned semiconductor devices can be provided.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1A and 1B are circuit diagrams showing a configuration example of a memory cell according to a semiconductor device.
  • FIG. 2 is a timing chart illustrating an operation example of a memory cell related to a semiconductor device.
  • FIG. 3 is a timing chart illustrating an operation example of a memory cell related to a semiconductor device.
  • 4A to 4C are circuit diagrams showing a configuration example of a memory cell according to a semiconductor device.
  • 5A and 5B are circuit diagrams showing a configuration example of a memory cell according to a semiconductor device.
  • FIG. 6 is a circuit diagram showing a configuration example of a memory cell related to a semiconductor device.
  • FIG. 7 is a timing chart illustrating an operation example of a memory cell related to a semiconductor device.
  • FIG. 8 is a block diagram showing a configuration example of the storage device.
  • FIG. 9 is a timing chart illustrating an operation example of the storage device.
  • FIG. 10 is a timing chart illustrating an operation example of the storage device.
  • FIG. 11 is a timing chart illustrating an operation example of the storage device.
  • FIG. 12 is a timing chart illustrating an operation example of the storage device.
  • FIG. 13 is a timing chart illustrating an operation example of the storage device.
  • FIG. 14 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 15 is a block diagram showing a configuration example of an arithmetic circuit.
  • FIG. 16 is a circuit diagram showing a configuration example of a circuit included in the arithmetic circuit.
  • FIG. 17 is a block diagram showing a configuration example of the storage device.
  • FIG. 18 is a timing chart illustrating an operation example of the storage device.
  • FIG. 19 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 20A to 20C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 21 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 22A and 22B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 23 is a schematic cross-sectional view showing a configuration example of the transistor.
  • FIG. 24 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • FIG. 25 is a schematic cross-sectional view showing a configuration example of a transistor.
  • FIG. 25 is a schematic cross-sectional view showing a configuration example of a transistor.
  • FIG. 26 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 27A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 27B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 27C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 28A is a perspective view showing an example of a semiconductor wafer
  • FIG. 28B is a perspective view showing an example of a chip
  • FIGS. 28C and 28D are perspective views showing an example of an electronic component.
  • FIG. 29 is a block diagram illustrating a CPU.
  • 30A to 30I are perspective views or schematic views illustrating an example of the product.
  • FIG. 31 is a diagram showing the current density-voltage characteristics of the FTJ element.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is contained in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content described in one embodiment (may be a part of the content) is different from the content described in the embodiment (may be a part of the content) and one or more different implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • more figures can be formed.
  • the code is used for identification such as "_1", “[n]”, “[m, n]”. May be added and described. Further, in the drawings and the like, when the reference numerals such as “_1”, “[n]” and “[m, n]” are added to the reference numerals, when it is not necessary to distinguish them in the present specification and the like, when it is not necessary to distinguish them.
  • the identification code may not be described.
  • FIG. 1A shows an example of a circuit configuration of a memory cell MC provided in a storage device, which is a semiconductor device of one aspect of the present invention.
  • the memory cell MC includes a transistor M1, a transistor M1b, a transistor M6, a transistor M6b, an FTJ element FJA, and an FTJ element FJAb.
  • the FTJ element FJA and the FTJ element FJAb are tunnel junction elements including a pair of electrodes, a material capable of having ferroelectricity, and an insulator that functions as a tunnel insulating film. Further, the FTJ element has a function of changing the resistance value according to the direction and strength of polarization of the material which may have ferroelectricity.
  • the insulator is provided so as to be superimposed on a material having a ferroelectricity, and the insulator and the material having a ferroelectricity are provided between the pair of electrodes.
  • the FTJ element has a rectifying characteristic because an insulator functioning as a tunnel insulating film is provided so as to be superimposed on a material capable of having ferroelectricity.
  • the FTJ element is configured such that one of the pair of electrodes, an insulator functioning as a tunnel insulating film, a material having a strong dielectric property, and the other of the pair of electrodes are laminated in this order, the current of the FTJ element.
  • the forward direction in which the current flows is from one of the pair of electrodes to the other of the pair of electrodes.
  • one of the pair of electrodes is referred to as an input terminal
  • the other of the pair of electrodes is referred to as an output terminal.
  • a first conductor, a tunnel insulating film, a material capable of having ferroelectricity, and a second conductor are laminated in this order on a flat insulating film or a conductive film. By doing so, it can be formed.
  • the first conductor can be paraphrased as a lower electrode
  • the second conductor can be paraphrased as an upper electrode.
  • the first conductor and the second conductor are the pair of electrodes described above, and the first conductor (lower electrode) functions as an input terminal as an example, and the second conductor. (Upper electrode) functions as an output terminal as an example.
  • the FTJ element described in the present specification and the like includes a first conductor (lower electrode), a material capable of having strong dielectric property, a tunnel insulating film, and a second, on a flat insulating film or a conductive film.
  • the conductors (upper electrodes) may be laminated in this order. Further, at this time, the first conductor (lower electrode) functions as an output terminal as an example, and the second conductor (upper electrode) functions as an input terminal as an example.
  • tunnel insulating film for example, silicon oxide, silicon nitride, a laminate of silicon oxide and silicon nitride can be used.
  • the resistance value of the FTJ element changes depending on the direction and strength of the polarization of the material which may have ferroelectricity.
  • the direction of polarization is the direction from the output terminal to the input terminal (at this time, the direction of the polarization vector is negative).
  • the amount of current flowing from the input terminal to the output terminal in the FTJ element becomes large.
  • the direction of polarization is the direction from the input terminal to the output terminal (at this time, the direction of the polarization vector is positive).
  • the amount of current flowing from the input terminal to the output terminal in the FTJ element becomes small. That is, in the FTJ element, when the direction of polarization is the direction from the input terminal to the output terminal, the resistance value against the current flowing from the input terminal to the output terminal of the FTJ element becomes large, and in the FTJ element, the direction of polarization. When is in the direction from the output terminal to the input terminal, the resistance value with respect to the current flowing from the input terminal of the FTJ element to the output terminal becomes small.
  • a high voltage may be applied between the input terminal and the output terminal of the FTJ element.
  • a high voltage may be applied between the input terminal and the output terminal of the FTJ element.
  • the direction of polarization is from the input terminal to the output terminal ( By applying a low level potential to the input terminal side of the FTJ element and a high level potential to the output terminal side, the direction of polarization is directed from the output terminal to the input terminal (negative direction).
  • the FTJ element Since the FTJ element has a hysteresis property in the intensity of polarization, it is necessary to apply a voltage corresponding to the structure of the FTJ element in order to cause polarization (change the direction of polarization), which is lower than the voltage. At voltage, polarization does not occur in the FTJ element (the direction of polarization does not change).
  • the FTJ element is represented as a diode circuit symbol with an arrow added.
  • the triangular side corresponding to the anode of the circuit symbol of the diode connected to the wiring is used as the input terminal in the FTJ element, and corresponds to the cathode of the circuit symbol of the diode connected to the wiring.
  • the anode and the line of the triangle to be formed are used as output terminals in the FTJ element.
  • hafnium oxide As a material capable of having ferroelectricity, for example, it is preferable to use hafnium oxide.
  • the film thickness of hafnium oxide is preferably 10 nm or less. It is more preferably 5 nm or less, and further preferably 2 nm or less.
  • hafnium oxide is added to the element J1 (the element J1 here is zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)). , One or more selected from lanthanum (La), yttrium (Sr), etc.).
  • the ratio of the number of atoms of the hafnium atom and the element J1 can be appropriately set.
  • the number of atoms of the hafnium atom and the element J1 may be 1: 1 or a composition close thereto.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio.
  • zirconium oxide has an element J2 (the element J2 here is hafnium (Hf), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)).
  • the element J2 here is hafnium (Hf), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)
  • the ratio of the number of atoms of the zirconium atom to the element J2 can be appropriately set, and for example, the number of atoms of the zirconium atom to the element J2 may be 1: 1 or close to it.
  • materials capable of having strong dielectric property lead titanate (PbTIO X ), barium titanate strontium (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), A piezoelectric ceramic having a perovskite structure such as bismuth ferrite (BFO) and barium titanate may be used.
  • aluminum nitride scandium Al 1-a Sc a N b (a is a real number larger than 0 and smaller than 0.5, and b is a value of 1 or its vicinity).
  • Al-Ga-Sc nitride Al-Ga-Sc nitride
  • Ga-Sc nitride examples of the material having a ferroelectricity include a metal nitride having an element M1, an element M2, and nitrogen.
  • the element M1 is one or a plurality selected from aluminum (Al), gallium (Ga), indium (In) and the like.
  • the element M2 is boron (B), scandium (Sc), yttrium (Y), lanthanum (La), cerium (Ce), neodymium (Nd), europium (Eu), titanium (Ti), zirconium (Zr). , Hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr) and the like.
  • the ratio of the number of atoms of the element M1 to the number of atoms of the element M2 can be appropriately set. Further, the metal oxide having the element M1 and nitrogen may have ferroelectricity even if the element M2 is not contained.
  • Examples of the material having a ferroelectricity include a material in which the element M3 is added to the metal nitride.
  • the element M3 is one or a plurality selected from magnesium (Mg), calcium (Ca), strontium (Sr), zinc (Zn), cadmium (Cd) and the like.
  • Mg magnesium
  • Ca calcium
  • Zn zinc
  • Cd cadmium
  • the ratio of the number of atoms of the element M1, the number of atoms of the element M2, and the number of atoms of the element M3 can be appropriately set.
  • the metal nitride contains at least a Group 13 element and nitrogen which is a Group 15 element, the metal nitride is a strong dielectric of Group III-V and a strength of Group III nitride. It may be called a dielectric or the like.
  • Examples of the material capable of having ferroelectricity include perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 having a ⁇ -alumina type structure.
  • the material capable of having ferroelectricity can be, for example, a mixture or a compound composed of a plurality of materials selected from the materials listed above.
  • the material capable of having ferroelectricity may be a laminated structure composed of a plurality of materials selected from the materials listed above.
  • the materials listed above may have different crystal structures and electrical characteristics depending not only on the film forming conditions but also on various processes. Therefore, in the present specification and the like, the above-mentioned materials are ferroelectrics. Not only is it called a material that can have ferroelectricity.
  • the ferroelectric substance includes not only a material exhibiting ferroelectricity but also a material capable of having ferroelectricity.
  • hafnium oxide, or a material having hafnium oxide and zirconium oxide as a material capable of having ferroelectricity is preferable because it can have ferroelectricity even when processed into a thin film of several nm.
  • the film thickness of the material capable of having ferroelectricity may be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, still more preferably 10 nm or less (typically 2 nm or more and 9 nm or less). can.
  • the film thickness is preferably 8 nm or more and 12 nm or less.
  • the strong dielectric layer By forming a thin-film strong dielectric layer, the strong dielectric layer can be sandwiched between a pair of electrodes of a capacitive element, and the capacitive element can be combined with a semiconductor element such as a miniaturized transistor to form a semiconductor.
  • the device can be formed.
  • a layered material capable of having ferroelectricity may be referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film.
  • a ferroelectric device having a ferroelectric layer, a metal oxide film, or a metal nitride film may be referred to as a ferroelectric device in the present specification and the like.
  • HfZrOX When used as a material capable of having ferroelectricity, it is preferable to form a film by using an atomic layer deposition (ALD) method, particularly a thermal ALD method. Further, when a material capable of having ferroelectricity is formed by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (also referred to as Hydro Carbon, HC) as a precursor. When one or both of hydrogen and carbon are contained in the material which may have a ferroelectricity, the crystallization of the material which may have a ferroelectricity may be inhibited.
  • ALD atomic layer deposition
  • HC Hydro Carbon
  • a precursor containing no hydrocarbon a chlorine-based material can be mentioned.
  • HfZrO x hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • high-purity intrinsicity is achieved by thoroughly eliminating at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film. It is possible to form a film having a strong ferroelectricity. It should be noted that the film having high-purity intrinsic ferroelectricity and the high-purity intrinsic oxide semiconductor shown in the embodiment described later have very high consistency in the manufacturing process. Therefore, it is possible to provide a method for manufacturing a semiconductor device having high productivity.
  • HfZrOX is used as a material capable of having ferroelectricity
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • the oxidizing agent in the thermal ALD method may contain one or more selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 .
  • the crystal structure of the material that can have ferroelectricity is not particularly limited.
  • the crystal structure of the material capable of having strong dielectric property any one crystal structure selected from cubic, tetragonal, orthorhombic, and monoclinic crystals, or a composite structure having a plurality of crystals is selected. And it is sufficient.
  • a material capable of having ferroelectricity it is preferable to have an orthorhombic crystal structure because ferroelectricity is exhibited.
  • a composite structure having an amorphous structure and a crystal structure may be used as a material capable of having ferroelectricity.
  • an OS transistor can be applied as each of the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b.
  • the metal oxide contained in the channel forming region of the OS transistor for example, it is more preferable to include an oxide containing at least one of indium, gallium, and zinc.
  • the metal oxide includes, for example, indium and element M (element M includes, for example, aluminum, ittrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, and cerium.
  • the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b preferably have the transistor structure described in the fifth embodiment.
  • a transistor containing silicon in the channel forming region may be applied other than the OS transistor.
  • the silicon may be, for example, amorphous silicon (sometimes referred to as hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like.
  • each of the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b, other than the OS transistor and the Si transistor a transistor in which Ge or the like is included in the channel formation region, ZnSe, CdS, GaAs, InP, GaN, Transistors in which a compound semiconductor such as SiGe is contained in the channel forming region, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like may be applied.
  • the channel formation regions of the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b may contain the same material or may contain different materials.
  • a part may be an OS transistor and the rest may be a Si transistor.
  • the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b shown in FIG. 1A are, for example, a transistor having a structure having gates above and below the channel, and the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b are used.
  • Each of the transistors M6b has a first gate and a second gate.
  • the first gate is described as a gate (sometimes referred to as a front gate) and the second gate is described as a back gate, but the first gate and the second gate are interchanged with each other. Can be done. Therefore, in the present specification and the like, the phrase “gate” can be replaced with the phrase “back gate”. Similarly, the phrase “backgate” can be replaced with the phrase "gate”.
  • the connection configuration that "the gate is electrically connected to the first wiring and the back gate is electrically connected to the second wiring" is "the back gate is electrically connected to the first wiring". And the gate is electrically connected to the second wiring.
  • the memory cell MC according to the semiconductor device of one aspect of the present invention does not depend on the connection configuration of the back gate of the transistor.
  • a back gate is shown in the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b shown in FIG. 1A, and the connection configuration of the back gate is not shown, but the electrical connection of the back gate is shown.
  • the destination can be decided at the design stage.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor M1 and the back gate may be electrically connected.
  • a wiring electrically connected to an external circuit or the like is provided in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor. Therefore, a fixed potential or a variable potential may be applied to the back gate of the transistor by the external circuit or the like. The same applies not only to FIG. 1A but also to the transistors described in other parts of the specification or the transistors shown in other drawings.
  • the memory cell MC according to the semiconductor device of one aspect of the present invention does not depend on the structure of the transistor included in the memory cell MC.
  • each of the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b shown in FIG. 1A has a configuration that does not have a back gate, that is, even as a transistor having a single gate structure. good.
  • some transistors may be configured to have a back gate, and some other transistors may be configured to have no back gate. The same applies not only to FIG. 1A but also to the transistors described in other parts of the specification or the transistors shown in other drawings.
  • the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b shown in FIG. 1A show an n-channel transistor as an example, but depending on the situation, or in some cases, all or the transistor M6b. A part may be replaced with a p-channel type transistor. Further, when the n-channel transistor is replaced with the p-channel transistor, it is necessary to appropriately change the potential input to the memory cell MC or the like so that the memory cell MC operates normally. In addition, the result output from the memory cell MC may change. The same applies not only to FIG. 1A but also to the transistors described in other parts of the specification or the transistors shown in other drawings. Further, in the present embodiment, the configuration and operation of the memory cell MC will be described with the transistor M1, the transistor M1b, the transistor M6, and the transistor M6b as n-channel transistors.
  • the first terminal of the transistor M1 is electrically connected to the wiring WRDL, and the gate of the transistor M1 is electrically connected to the wiring WRWL.
  • the input terminal of the FTJ element FJA is electrically connected to the wiring FCA.
  • the output terminal of the FTJ element FJA is electrically connected to the second terminal of the transistor M1, the first terminal of the transistor M6, and the gate of the transistor M6b.
  • the second terminal of the transistor M6 is electrically connected to the wiring FCB.
  • the first terminal of the transistor M1b is electrically connected to the wiring WRDLb, and the gate of the transistor M1b is electrically connected to the wiring WRWL.
  • the input terminal of the FTJ element FJAb is electrically connected to the wiring FCA. Further, the output terminal of the FTJ element FJAb is electrically connected to the second terminal of the transistor M1b, the first terminal of the transistor M6b, and the gate of the transistor M6. Further, the second terminal of the transistor M6b is electrically connected to the wiring FCB.
  • Wiring WRDL functions as wiring for transmitting data written to the memory cell MC as an example. Further, the wiring WRDL functions as wiring for transmitting the data read from the memory cell MC. That is, the wiring WRDL may function as a write data line and a read data line. Similarly, the wiring WRDLb functions as a wiring for transmitting data written to the memory cell MC as an example. Further, the wiring WRDLb functions as wiring for transmitting data read from the memory cell MC. That is, the wiring WRDLb may also function as a write data line and a read data line.
  • the wiring WRWL functions as wiring for selecting the memory cell MC to which the data is written, as an example. Further, the wiring WRWL functions as wiring for selecting the memory cell MC for reading data, as an example. That is, the wiring WRWL may function as a write word line and a read word line.
  • the wiring FCA when data is written to the memory cell MC, the wiring FCA causes polarization in a material (dielectric) having a ferroelectricity, which is contained in each of the FTJ element FJA and the FTJ element FJAb. It functions as a wiring that gives a variable potential. Further, as an example, the wiring FCA also functions as a wiring that gives a potential that does not change the polarization of the material (dielectric) when reading data from the memory cell MC.
  • a voltage is applied to the wiring FCA to apply the voltage to each input terminal of the FTJ element FJA and the FTJ element FJAb. ..
  • a tunnel current may flow in each of the FTJ element FJA and the FTJ element FJAb.
  • an OS transistor as the transistor M1 and / or the transistor M1b. Since the off current of the OS transistor is very low, it may be possible to prevent leakage of the tunnel current flowing through the FTJ element FJA and / or the FTJ element FJAb to the wiring WRDL side.
  • FIG. 2 is a timing chart showing an example of a data writing operation in the memory cell MC of FIG. 1A.
  • the timing chart of FIG. 2 shows changes in the potentials of the wiring WRWL, the wiring WRDL, the wiring WRDLb, the wiring FCA, and the wiring FCB during and near the time T11 to the time T17.
  • the potentials of the wiring WRWL and the wiring WRDL are low level potentials (denoted as Low in FIG. 2). Therefore, a low level potential is input to each gate of the transistor M1 and the transistor M1b. Therefore, each of the transistor M1 and the transistor M1b is in the off state.
  • the potentials of the wiring WRDL and the wiring WRDLb are set to the ground potential (denoted as GND in FIG. 2) as an example between the time T11 and the time T12.
  • the ground potential is preferably 0 V.
  • V 0A and V 0B can be, for example, a reference potential or a value near the reference potential.
  • the reference potential VC is preferably, for example, 0 [V] or the ground potential.
  • As the value near the reference potential for example, when the reference potential is VC, VC - 0.1 [V] or more, VC - 0.05 [V] or more, or VC - 0.01 [V]. ] Or higher potential, and VC +0.01 [V] or lower, VC +0.05 [V] or lower, or VC +0.1 [V] or lower.
  • the above-mentioned lower limit value and upper limit value can be combined. Further, it is more preferable that V 0A and V 0B have potentials equal to each other.
  • the gate of the transistor M6b (the output terminal of the FTJ element FJA) is given the ground potential given by the wiring WRDL. Therefore, the potential of the gate of the transistor M6 (the output terminal of the FTJ element FJA) is assumed to be the ground potential. Further, a ground potential given by the wiring WRDLb is given to the gate of the transistor M6 (the output terminal of the FTJ element FJAb). Therefore, the potential of the gate of the transistor M6 (the output terminal of the FTJ element FJAb) is also assumed to be the ground potential.
  • the wiring WRDL is given either V 0 or V 1 as the potential corresponding to the data
  • the wiring WRDL b is given V 0 or V 1 as the potential corresponding to the data.
  • the gate of the transistor M6b has V 0 or V 1 as the potential from the wiring WRDL.
  • the gate of the transistor M6 is given V 0 or V 1 as the potential from the wiring WRDLb.
  • Each of V 0 and V 1 is a potential representing binary data (digital value).
  • the memory cell MC holds either “0” or “1” as data, or the FTJ element FJA of the memory cell MC.
  • the potential of the output terminal is V 1
  • the memory cell MC holds the other of “0” or “1” as data.
  • the memory cell MC holds “0” as data, or the output of the FTJ element FJA of the memory cell MC.
  • V 1 When the potential of the terminal is V 1 , the memory cell MC will be described as holding “1” as data.
  • the magnitudes of V 0 and V 1 are set so that V 1 ⁇ V 0 causes the polarization of the FTJ element FJA and the FTJ element FJAb, or rewrites the direction of the polarization. be able to.
  • V 1 and V 0 when the voltage that causes polarization (changes the direction of polarization) is 3V, V 1 and V 0 are V 1 ⁇ V 0 of 3V or more. It should be set so as to be.
  • V 0 is equal to, for example, the potentials of V 0A and / or V 0B .
  • V 0 may be set to 0V as an example
  • V 1 may be set to 3V or the like as an example.
  • writing of binary data will be described, but the memory cell MC may be able to write, for example, multi-valued data and analog potential.
  • the wiring FCA is given the potential V 1A
  • the wiring FCB is given the potential V 0B . ..
  • V 1A is assumed to have a higher potential than V 0A .
  • V 1A has a potential at such that when the output terminal of the FTJ element FJA is V 0 , polarization occurs in the FTJ element FJA (the direction of polarization changes). At this time, the direction of the polarization is the direction (positive direction) from the input terminal to the output terminal of the FTJ element FJA.
  • V 1A has a potential at which polarization occurs (the direction of polarization changes) in the FTJ element FJAb when the output terminal of the FTJ element FJAb is V 0 .
  • the direction of the polarization is the direction (positive direction) from the input terminal to the output terminal of the FTJ element FJAb.
  • V 1A is equal to the potential of V 1 as an example.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction (positive direction) from the input terminal to the output terminal. do.
  • the potential of the output terminal (gate of the transistor M6b) of the FTJ element FJA is V 1 , the polarization does not change in the ferroelectric dielectric contained in the FTJ element FJA.
  • the potentials of the wiring FCA and the wiring FCB change as shown in the timing chart of FIG. 2, so that the potentials given to the memory cell MC from the wiring WRDL and the wiring WRDLb can be changed.
  • the directions of polarization of the FTJ element FJA and the FTJ element FJAb are determined as shown in the following table.
  • the potentials given by the wiring FCA and the wiring FCB are V 0A and V 0B , respectively. That is, after the time T15, the potential given by the wiring FCA and the wiring FCB is the same as the potential given by the wiring FCA and the wiring FCB before the time T13.
  • the transmission of data from the wiring WRDL and the wiring WRDLb to the memory cell MC ends.
  • the wiring WRDL and the wiring WRDLb are given a ground potential. Since the transistor M1 has been on since before the time T15, the ground potential from the wiring WRDL is given to the gate of the transistor M6b (the output terminal of the FTJ element FJA). On the other hand, since the transistor M1b is also in the ON state before the time T15, the ground potential from the wiring WRDLb is given to the gate of the transistor M6 (the output terminal of the FTJ element FJAb).
  • Data can be written to the memory cell MC of FIG. 1A by the operation between the time T11 and the time T17 described above.
  • FIG. 3 is a timing chart showing an example of a data read operation in the memory cell MC of FIG. 1A.
  • the timing chart of FIG. 3 shows changes in the potentials of the wiring WRWL, the wiring WRDL, the wiring WRDLb, the wiring FCA, and the wiring FCB between the time T21 and the time T27 and the time in the vicinity thereof.
  • the potential of the wiring WRWL is a low level potential (denoted as Low in FIG. 3). Therefore, a low level potential is input to the gates of the transistor M1 and the transistor M1b. Therefore, each of the transistor M1 and the transistor M1b is in the off state.
  • the potentials of the wiring WRDL and the wiring WRDLb are ground potentials (denoted as GND in FIG. 3).
  • the potentials given by the wiring FCA and the wiring FCB are the same as the potentials given by the wiring FCA and the wiring FCB between the time T11 and the time T12. Let it be 0A and V 0B .
  • the potential VMD is precharged to each of the wiring WRDL and the wiring WRDLb as an example.
  • the potential VMD is higher than V 0B and lower than VM described later.
  • the wiring FCA is given a potential VM and the wiring FCB is given a potential V 0B .
  • VM has a potential higher than V 0A and V 0B and lower than V 1A . Further, when the potential of the wiring FCB is V 0B , the VM is set to such a potential that the polarization does not change (the direction of polarization does not change) in the FTJ element FJA and the FTJ element FJAb.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction from the input terminal to the output terminal (positive direction), and the ferroelectric dielectric contained in the FTJ element FJAb is the output terminal.
  • the resistance value against the current flowing from the input terminal of the FTJ element FJA to the output terminal becomes high, while the resistance value against the current flowing from the input terminal of the FTJ element FJAb to the output terminal becomes low. Therefore, the potential of the output terminal of the FTJ element FJAb becomes close to the potential VM given by the wiring FCA.
  • the transistor M6 since a potential close to the potential VM (a potential higher than V 0B ) is given to the gate of the transistor M6, the transistor M6 is turned on and the potential of the output terminal of the FTJ element FJA is the wiring FCB. It becomes close to the potential V 0B given by. Further, since the gate of the transistor M6b is given a potential close to the potential V 0B , the transistor M6b is turned off. As a result, the potential of the output terminal of the FTJ element FJAb becomes closer to the potential VM given by the wiring FCA.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction from the output terminal to the input terminal (negative direction), and the ferroelectric dielectric contained in the FTJ element FJAb is the input terminal.
  • the resistance value for the current flowing from the input terminal of the FTJ element FJAb to the output terminal is high, while the resistance value for the current flowing from the input terminal of the FTJ element FJA to the output terminal is low. Therefore, the potential of the output terminal of the FTJ element FJA becomes close to the potential VM given by the wiring FCA.
  • the transistor M6b since a potential close to the potential VM (a potential higher than V 0B ) is given to the gate of the transistor M6b , the transistor M6b is turned on and the potential of the output terminal of the FTJ element FJAb is the wiring FCB. It becomes close to the potential V 0B given by. Further, since the gate of the transistor M6 is given a potential close to the potential V 0B , the transistor M6 is turned off. As a result, the potential of the output terminal of the FTJ element FJA becomes closer to the potential VM given by the wiring FCA.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction (positive direction) from the input terminal to the output terminal between the time T23 and the time T24.
  • the ferroelectric dielectric contained in the FTJ element FJAb is polarized in the direction (negative direction) from the output terminal to the input terminal, the potential of the output terminal of the FTJ element FJA becomes V 0B for convenience, and the FTJ element The potential of the output terminal of FJAb shall be VM.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction from the output terminal to the input terminal (negative direction), and the ferroelectric dielectric contained in the FTJ element FJAb is from the input terminal.
  • the potential of the output terminal of the FTJ element FJA is VM
  • the potential of the output terminal of the FTJ element FJAb is V 0B for convenience.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction from the input terminal to the output terminal (positive direction), and the ferroelectric dielectric contained in the FTJ element FJAb is the output terminal.
  • the potential of the output terminal of the FTJ element FJA is V 0B
  • the potential of the output terminal of the FTJ element FJAb is VM.
  • the electric charge precharged in the wiring WRDL flows to the wiring FCB via the transistor M1 and the transistor M6, so that the potential of the wiring WRDL is stepped down from the VMD.
  • the potential of the wiring WRDLb is boosted from the VMD.
  • the potential of the wiring WRDL is V 0R
  • the potential of the wiring WRDLb is V MR .
  • the V 0R is preferably V 0B as an example, and the V MR is preferably VM as an example.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction from the output terminal to the input terminal (negative direction), and the ferroelectric dielectric contained in the FTJ element FJAb is the input terminal.
  • the potential of the output terminal of the FTJ element FJA is VM
  • the potential of the output terminal of the FTJ element FJAb is V 0B .
  • the electric charge precharged in the wiring WRDLb flows to the wiring FCB via the transistor M1b and the transistor M6b, so that the potential of the wiring WRDLb is stepped down from the VMD.
  • the potential of the wiring WRDL is boosted from the VMD.
  • the potential of the wiring WRDL is VM
  • the potential of the wiring WRDLb is V 0R .
  • the data held in the memory cell MC can be read out.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction from the input terminal to the output terminal (positive direction), and the ferroelectric dielectric contained in the FTJ element FJAb is from the output terminal.
  • the data "0" written in the memory cell MC can be read by reading the respective potentials of the wiring WRDL and the wiring WRDLb.
  • the ferroelectric dielectric contained in the FTJ element FJA is polarized in the direction from the output terminal to the input terminal (negative direction), and the ferroelectric dielectric contained in the FTJ element FJAb is input.
  • the data "0" written in the memory cell MC can be read by reading the respective potentials of the wiring WRDL and the wiring WRDLb. can.
  • a sense amplifier or the like When reading out the potentials of the wiring WRDL and the wiring WRDLb, for example, a sense amplifier or the like can be used.
  • the potentials given by the wiring FCA and the wiring FCB are V 0A and V 0B , respectively. That is, after the time T25, the potential given by the wiring FCA and the wiring FCB is the same as the potential given by the wiring FCA and the wiring FCB before the time T23.
  • the data written in the memory cell MC of FIG. 1A can be read out. Further, when the data is read from the memory cell MC of FIG. 1A, the polarization directions of the FTJ element FJA and the FTJ element FJAb do not change, so that the above-mentioned data reading operation example is not destructive reading. That is, the data can be read from the memory cell MC while retaining the data written in the memory cell MC.
  • the potential input to the wiring FCA between the time T23 and the time T24 is preferably V 1A , for example.
  • the readout circuit electrically connected to the wiring WRDL and the wiring WRDLb is preferably an integrator circuit (QV circuit).
  • a high level potential is given to the wiring WRWL between time T12 and time T16 in the timing chart of FIG. 2, and one of V 0 and V 1 is given to the wiring WRDL between time T13 and time T15.
  • the wiring WRDLb is given the other of V 0 and V 1 , but the wiring WRDL is given one of V 0 and V 1 , and the wiring WRDL b is given the other of V 0 and V 1 .
  • a high level potential may be applied to the wiring WRWL.
  • the potential V 1A is given to the wiring FCA and the potential V 0B is given to the wiring FCB
  • the potential V 0A is given to the wiring FCA and the potential V 0B is given to the wiring FCB.
  • the period is any period as long as the wiring WRWL is given a high level potential, the wiring WRDL is given one of V 0 and V 1 , and the wiring WRDL b is given the other of V 0 and V 1 . It may be done at the timing.
  • the potential V 0A is given to the wiring FCA and the potential V 0B is given to the wiring FCB
  • the wiring FCA is between time T13 and time T14. It may be performed before the period in which the potential V 1A is applied to the wiring FCB and the potential V 0B is applied to the wiring FCB.
  • the memory cell MC provided in the storage device which is the semiconductor device of one aspect of the present invention, is not limited to the circuit configuration of FIG. 1A.
  • the circuit configuration of the memory cell MC provided in the storage device may be changed depending on the situation or the situation. In this configuration example, a memory cell MC in which one of the FTJ element FJA and the FTJ element FJAb provided in the memory cell MC of FIG. 1A is changed to another circuit element will be described.
  • the memory cell MC may have a configuration in which the FTJ element FJA is replaced with a ferroelectric capacitor FEA and the FTJ element FJAb is replaced with a ferroelectric capacitor FEAb.
  • the circuit symbol of the ferroelectric capacitor (for example, the ferroelectric capacitor FEA, the ferroelectric capacitor FEAb, etc.) is the capacity circuit symbol with a diagonal line added as shown in FIG. 4A. Further, as another circuit symbol, as shown in FIG. 4B, a plurality of diagonal lines may be added between two lines parallel to each other in the capacity circuit symbol.
  • the first terminal of the ferroelectric capacitor FEA is electrically connected to the wiring FCA
  • the second terminal of the ferroelectric capacitor FEA is the second terminal of the transistor M1 and the first terminal of the transistor M6. It is electrically connected to the terminal and the gate of the transistor M6b.
  • the first terminal of the ferroelectric capacitor FEAb is electrically connected to the wiring FCA
  • the second terminal of the ferroelectric capacitor FEAb is the second terminal of the transistor M1b, the first terminal of the transistor M6b, and the transistor M6. It is electrically connected to the gate.
  • FIGS. 4A and 4B can hold the data for writing transmitted from the wiring WRDL and the wiring WRDLb, and can output the written data.
  • the read circuit electrically connected to the wiring WRDL and the wiring WRDLb may be, for example, an integrator circuit that converts the amount of electric charge flowing through the wiring into a voltage.
  • each of the transistor M1 and the transistor M1b is turned on, and the potentials of the wiring WRDL and the wiring WRDLb are set to the ground potential.
  • a predetermined potential is input to the wiring FCA.
  • the potential has a ferroelectricity included in each of the ferroelectric capacitor FEA and the ferroelectric capacitor FEAb when the second terminals of the ferroelectric capacitor FEA and the ferroelectric capacitor FEAb are at the ground potential.
  • the potential should be such that the direction of polarization of the material can be changed. Therefore, the potential may be a negative potential or a positive potential as long as it is a potential that changes the direction of polarization of the material that may have ferroelectricity.
  • the ferroelectricity of the ferroelectric capacitor FEA and the ferroelectric capacitor FEAb By applying a ground potential to the respective second terminals of the ferroelectric capacitor FEA and the ferroelectric capacitor FEAb and applying the potential to the wiring FCA, the ferroelectricity of the ferroelectric capacitor FEA and the ferroelectric capacitor FEAb, respectively. Change the direction of polarization of the material that can have. Specifically, the dielectrics of the ferroelectric capacitor FEA and the ferroelectric capacitor FEAb change the direction of polarization from the first terminal to the second terminal. Before reading the data, one of the dielectrics of the dielectric capacitor FEA and the dielectric capacitor FEAb is polarized in the direction from the first terminal to the second terminal, and the dielectric capacitor FEA and the dielectric capacitor are polarized.
  • the charge of the other of the strong dielectric capacitor FEA and the strong dielectric capacitor FEAb changes due to the change in the direction of polarization of the other dielectric of the strong dielectric capacitor FEA and the strong dielectric capacitor FEAb. Therefore, the data held in the memory cell MC can be read out by reading the change amount of the electric charge by the wiring WRDL, the integrating circuit electrically connected to the wiring WRDLb, or the like.
  • the above-mentioned read operation is a destructive read because the direction of polarization of the other dielectric of the ferroelectric capacitor FEA and the ferroelectric capacitor FEAb changes. Therefore, after reading the data held in the memory cell MC, it is necessary to write the data to the memory cell MC again.
  • FIGS. 4A and 4B an example in which the FTJ element FJA and the FTJ element FJAb of the memory cell MC of FIG. 1A are replaced with the dielectric capacitor FEA and the dielectric capacitor FEAb is shown.
  • the FTJ element FJA and the FTJ element FJAb of the MC may be replaced with circuit elements other than the dielectric capacitor.
  • the FTJ element FJA and the FTJ element FJAb of the memory cell MC in FIG. 1A may be replaced with a circuit element ANA and a circuit element ANAb capable of changing the resistance value, as shown in FIG. 4C.
  • the input terminal of the circuit element ANA is electrically connected to the wiring FCA
  • the output terminal of the circuit element ANA is the second terminal of the transistor M1, the first terminal of the transistor M6, and the gate of the transistor M6b. And are electrically connected to.
  • the input terminal of the circuit element ANAb is electrically connected to the wiring FCA
  • the output terminal of the circuit element ANAb is connected to the second terminal of the transistor M1b, the first terminal of the transistor M6b, and the gate of the transistor M6. It is electrically connected.
  • circuit element ANA and the circuit element ANAb for example, a resistance changing element used for ReRAM (Resistive Random Access Memory), an MTJionTuncationJung Elements, phase change memory (PCM) elements and the like can be mentioned.
  • ReRAM Resistive Random Access Memory
  • MTJionTuncationJung Elements Phase change memory (PCM) elements and the like can be mentioned.
  • PCM phase change memory
  • the memory cell MC of FIG. 4C may be able to write data to the memory cell MC and read the data without destroying the retained data, similarly to the memory cell MC of FIG. 1A. ..
  • the memory cell MC shown in FIG. 5A is a modification of the memory cell MC of FIG. 1A, and has a configuration in which a transistor M7 and a transistor M8 are further provided in the memory cell MC of FIG. 1A.
  • the first terminal of the transistor M7 is electrically connected to the wiring VCE, the second terminal of the transistor M7 is electrically connected to the first terminal of the transistor M8, and the gate of the transistor M7 is the output terminal of the FTJ element FJA. Is electrically connected to the second terminal of the transistor M1, the first terminal of the transistor M6, and the gate of the transistor M6b.
  • the second terminal of the transistor M8 is electrically connected to the wiring RDL, and the gate of the transistor M8 is electrically connected to the wiring RWLA.
  • the wiring VCE functions as a wiring that gives a constant voltage as an example.
  • the constant voltage may be, for example, a low level potential, a ground potential, or the like.
  • the wiring RDL functions as a wiring for transmitting the data read from the memory cell MC as an example.
  • the wiring RWLA functions as a wiring for selecting a memory cell MC for reading data, as an example.
  • the potential given by the wiring RWLA and the wiring RDL during the operation of writing data to the memory cell MC of FIG. 5A is, for example, a low level potential or a ground potential.
  • the wiring VCE is given a ground potential as an example.
  • a high level potential is applied to the wiring RWLA, the transistor M8 is turned on, and the wiring RDL is turned on. Is preferably given a high level potential.
  • a ground potential is given to the first terminal of the transistor M7, and a high level potential is given to the second terminal of the transistor M7.
  • the amount of current flowing between the first terminal and the second terminal of the transistor M7 is , Determined by the potential of the gate of the transistor M7 (output terminal of the FTJ element FJAb). That is, since the current flows through the wiring RDL, data is read from the memory cell MC of FIG. 5A by converting the amount of the current into a voltage by a current-voltage conversion circuit electrically connected to the wiring RDL. It can be performed.
  • the memory cell MC shown in FIG. 5B is a modification of the memory cell MC of FIG. 5A, and is a modification of the memory cell MC of FIG. It is different from the memory cell MC of FIG. 5A in that it is electrically connected to the memory cell via the capacitance CS.
  • the memory cell MC of FIG. 5B has a function of correcting the threshold voltage of the transistor M7 in addition to the function of the memory cell MC of FIG. 5A.
  • the amount of current flowing between the first terminal and the second terminal of the transistor M7 may not depend on the threshold voltage of the transistor M7.
  • the gate of the transistor M7 is electrically connected to the first terminal of the capacitive CS and the first terminal of the transistor M9, and the second terminal of the capacitive CS is the output terminal of the FTJ element FJA and the second terminal of the transistor M1. It is electrically connected to a terminal, a first terminal of the transistor M6, and a gate of the transistor M6b.
  • the second terminal of the transistor M9 is electrically connected to the second terminal of the transistor M7 and the first terminal of the transistor M8, and the gate of the transistor M9 is electrically connected to the wiring WCL.
  • the electrical connection point between the gate of the transistor M7, the first terminal of the capacitance CS, and the first terminal of the transistor M9 is a node ND.
  • the wiring WCL functions as a control wiring for switching between the on state and the off state of the transistor M9 as an example.
  • the wiring WCL has a function of inputting a high level potential or a low level potential to turn the transistor M9 into an on state or an off state when correcting the threshold voltage of the transistor M7. Have.
  • FIG. 7 is a timing chart showing an operation example of correcting the threshold voltage of the transistor M7 in the memory cell MC of FIG. 5B.
  • the timing chart shown in FIG. 7 shows changes in the potentials of the wiring WRWL, the wiring RWL, the wiring WCL, the wiring WRDL, the wiring RDL, and the node ND between the time T31 and the time T36 and the time in the vicinity thereof. ..
  • the potentials of the wiring WRWL, the wiring RWL, and the wiring WCL are, for example, low level potentials (described as Low in FIG. 7). Therefore, a low level potential is input to each gate of the transistor M1 and the transistor M1b. Therefore, each of the transistor M1, the transistor M1b, the transistor M8, and the transistor M9 is in the off state.
  • the potentials of the wiring WRDL and the wiring RDL are, as an example, the ground potential (denoted as GND in FIG. 7).
  • the potential of the node ND is set to the ground potential as an example.
  • the wiring RDL is given a potential VD .
  • the potential V D is a potential larger than the threshold voltage of the transistor M7.
  • the potential VD from the wiring RDL is given to the first terminal (node ND) of the capacitance CS via the transistor M8 and the transistor M9.
  • the transistor M9 is in the ON state, the second terminal of the transistor M7 and the gate are in a conductive state. Further, since the transistor M8 is in the off state, the potential of the first terminal (node ND) of the capacitive CS is lowered by the current flowing between the first terminal and the second terminal of the transistor M7. The decrease in the potential of the first terminal (node ND) of the capacitive CS continues until the gate-source voltage of the transistor M7 becomes equal to the threshold voltage ( Vth ). Therefore, the potential of the gate of the transistor M7 (the first terminal of the capacitance CS, the node ND) drops from V D to V th .
  • the potential of the second terminal of the capacitance CS changes from the ground potential to the potential V MR
  • the potential of the gate of the transistor M7 becomes V MR + V th .
  • the current flowing between the source and drain of the transistor M7 depends on the threshold voltage of the transistor M7. Will not work. By correcting the threshold voltage of the transistor M7 in this way, a current independent of the threshold voltage of the transistor M7 can flow between the source and drain of the transistor M7.
  • the threshold voltage of the transistor M7 can be corrected by the operation example between the time T31 and the time T36 shown in FIG. 7.
  • the memory cell MC shown in FIG. 6 is an example of a memory cell circuit configuration applicable to the storage device of one aspect of the present invention.
  • the memory cell MC of FIG. 6 is a modification of the memory cell MC of FIG. 5A, and has a configuration in which a transistor M7b and a transistor M8b are further provided in the memory cell MC of FIG. 5A.
  • the first terminal of the transistor M7b is electrically connected to the wiring VCE
  • the second terminal of the transistor M7b is electrically connected to the first terminal of the transistor M8b
  • the gate of the transistor M7b is the output terminal of the FTJ element FJA. Is electrically connected to the second terminal of the transistor M1, the first terminal of the transistor M6, and the gate of the transistor M6b.
  • the second terminal of the transistor M8b is electrically connected to the wiring RDLb, and the respective gates of the transistor M8 and the transistor M8b are electrically connected to the wiring RWLA.
  • the wiring RDLb functions as a wiring for transmitting data read from the memory cell MC, similarly to the wiring RDL.
  • the wiring RDL and the wiring RDLb function as a wiring pair for transmitting complementary data.
  • the timing chart in FIG. 2 is taken into consideration. Further, it is preferable that the potentials given by the wiring RWLA, the wiring RDL, and the wiring RDLb during the operation of writing data to the memory cell MC in FIG. 6 are, for example, a low level potential, a ground potential, or the like.
  • the timing chart in FIG. 3 is taken into consideration.
  • the wiring VCE is given a ground potential as an example.
  • a high level potential is applied to the wiring RWLA, and the transistor M8 and the transistor M8b are turned on.
  • a high level potential is applied to the wiring RDL and the wiring RDLb.
  • the amount of current flowing between the first terminal and the second terminal of the transistor M7 is , Determined by the potential of the gate of the transistor M7 (output terminal of the FTJ element FJAb). At the same time, a ground potential is given to the first terminal of the transistor M7b, and a high level potential is given to the second terminal of the transistor M7b. Therefore, the amount of current flowing between the first terminal and the second terminal of the transistor M7b. Is determined by the potential of the gate of the transistor M7b (the output terminal of the FTJ element FJA).
  • the memory cell MC By applying the memory cell MC to the semiconductor device described in the present embodiment, it is possible to configure a semiconductor device (semiconductor device that performs non-destructive reading) that does not require data rewriting. Further, by applying the memory cell MC to the semiconductor device, it is not necessary to rewrite the data, so that the power consumption required for the rewriting can be reduced. Further, by applying the memory cell MC to the semiconductor device, it is not necessary to provide a circuit for rewriting the data, so that the circuit area of the semiconductor device can be reduced.
  • FIG. 8 is an example of the circuit configuration of the storage device.
  • the storage device 100 includes a memory cell array MCA, a circuit WDD, a circuit WRWD, a circuit RDD, and a circuit FECD.
  • the memory cell MC applicable to the storage device 100 of FIG. 8 is, as an example, the memory cell MC of FIG. 1A (FIG. 1B).
  • the memory cell array MCA has a plurality of memory cell MCs. Further, in the memory cell array MCA, a plurality of memory cell MCs are arranged in a matrix of m rows and n columns (m and n are integers of 1 or more). In FIG. 8, for example, the memory cell MC located in row i and column j (i is an integer of 1 or more and m or less and j is an integer of 1 or more and n or less) is the memory cell MC [i, j] is shown in the figure.
  • wiring WRDL [1] to wiring WRDL [n] and wiring WRDLb [1] to wiring WRDLb [n] are extended in the column direction.
  • [j] attached to the wiring WRDL and the wiring WRDLb indicates that the wiring is in the jth column.
  • wiring FCB [1] to wiring FCB [m] are extended in the row direction. ..
  • [i] attached to the wiring WRWL, the wiring FCA, and the wiring FCB indicates that the wiring is the wiring on the i-th line.
  • the wiring WRDL [1] to the wiring WRDL [n] correspond to the wiring WRDL in the memory cell MC of FIG. 1A (FIG. 1B). Further, the wiring WRWL [1] to the wiring WRWL [m] correspond to the wiring WRDL in the memory cell MC of FIG. 1A (FIG. 1B), and the wiring FCA [1] to the wiring FCA [m] correspond to FIG. 1A (FIG. 1B). ) Corresponds to the wiring FCA in the memory cell MC, and the wiring FCB [1] to the wiring FCB [m] corresponds to the wiring FCB in the memory cell MC of FIG. 1A (FIG. 1B).
  • the circuit WDD is electrically connected to the wiring WRDL [1] to the wiring WRDL [n] and the wiring WRDLb [1] to the wiring WRDLb [n].
  • the circuit RDD is electrically connected to the wiring WRDL [1] to the wiring WRDL [n] and the wiring WRDLb [1] to the wiring WRDLb [n].
  • the circuit FECD is electrically connected to the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m].
  • the circuit WRWD functions as a write word line driver circuit as an example.
  • the circuit WRWD transmits a selection signal to one of the wirings WRWL [1] to the wiring WRWL [m] and a non-selection signal to the remaining wirings, whereby the writing operation is performed in the memory cell array MCA.
  • the selection signal may be a high level potential and the non-selection signal may be a low level potential.
  • the transistor M1 when the wiring WRWL is given a high level potential, the transistor M1 is turned on.
  • the circuit WRWD also functions as a read word line driver circuit as an example.
  • the circuit WRWD transmits a selection signal to one of the wirings RWL [1] to RWL [m] and a non-selection signal to the remaining wirings, whereby the reading operation is performed in the memory cell array MCA.
  • the selection signal may be a high level potential and the non-selection signal may be a low level potential.
  • the non-selection signal may be a low level potential.
  • the transistor M1 since the transistor M1 is turned on by applying a high level potential to the wiring WRWL, the data held in the memory cell MC is transmitted from the memory cell MC to the wiring WRDL and the wiring WRDLb. can do.
  • the memory cell MC of FIG. 1A since the transistor M1 and the transistor M1b are turned off by applying a low level potential to the wiring WRWL, the memory cell MC becomes the wiring WRDL, the wiring WRDLb, and the memory cell MC. The retained data is never transmitted.
  • the circuit FECD has a function of giving a potential to each of the wiring FCA and the wiring FCB. Specifically, for example, the circuit FECD applies an electric potential to each of the wiring FCA and the wiring FCB when writing data to the memory cell MC, so that the FTJ element FJA provided in each of the plurality of memory cell MCs, and It is possible to generate polarization (change the direction of polarization) of the FTJ element FJAb.
  • the circuit FECD is an FTJ element depending on the direction of polarization of the FTJ element FJA and the FTJ element FJAb by applying a potential to each of the wiring FCA and the wiring FCB when reading data from the memory cell MC. The potentials of the output terminals of the FJA and the FTJ element FJAb are determined.
  • the circuit WDD functions as a write data line driver circuit as an example.
  • the circuit WDD transmits data for writing (for example, voltage) to each of the wiring WRDL [1] to the wiring WRDL [n] and the wiring WRDL [1] to the wiring WRDL [n], thereby transmitting the circuit WRWD.
  • Data for writing can be written to a plurality of memory cells MC arranged in a specific row selected by.
  • the circuit RDD functions as a read circuit as an example.
  • the circuit RDD connects data (for example, voltage, current, etc.) output from a plurality of memory cells MC arranged in a specific row selected by the circuit WRWD to the wiring WRDL [1] to the wiring WRDL [n].
  • the data can be read out by acquiring from each of the wiring WRDLb [1] and the wiring WRDLb [n].
  • the circuit WDD has, for example, one or a plurality selected from a precharge circuit, a sense amplifier circuit, a current-voltage conversion circuit, and the like.
  • FIG. 9 is a timing chart showing an example of an operation of writing data to the memory cell MC of the storage device 100.
  • the timing chart of FIG. 2 described in the above embodiment shows an operation example in one memory cell MC
  • the timing chart of FIG. 9 is a plurality of timing charts included in the memory cell array MCA. An operation example of writing data to the memory cell MC is shown.
  • the timing chart of FIG. 9 shows the wiring WRWL [1], the wiring WRWL [2], the wiring WRWL [m], the wiring WRDL [1], and the wiring WRDLb [1] in the time between the time U1 and the time U10 and in the vicinity thereof.
  • Wiring WRDL [2], Wiring WRDLb [2], Wiring WRDL [n], Wiring WRDLb [n], Wiring FCA [1], Wiring FCB [1], Wiring FCA [2], Wiring FCB [2] , Wiring FCA [m], and wiring FCB [m] show changes in potential.
  • the circuit WRWD gives the wiring WRWL [1] to the wiring WRWL [m] a low level potential (described as Low in FIG. 9) as an initial potential. Therefore, since a low level potential is applied to the gate of each transistor M1 of all the memory cell MCs included in the memory cell array MCA, the transistor M1 is turned off.
  • the circuit WDD does not transmit the data for writing to the wiring WRDL [1] to the wiring WRDL [n] and the wiring WRDLb [1] to the wiring WRDLb [n]. Therefore, between the time U1 and the time U2, the circuit WDD gives a ground potential to the wiring WRDL [1] to the wiring WRDL [n] and the wiring WRDLb [1] to the wiring WRDLb [n] as an example. ..
  • the circuit RDD, the wiring WRDL [1] to the wiring WRDL [n], and the wiring WRDLb [1] to the wiring WRDLb [n] are used by a switch included in the circuit RDD or the like.
  • a non-conducting state may be provided between the two.
  • Wiring WRDL [1] from the circuit WDD by making the circuit RDD non-conducting between the wiring WRDL [1] to the wiring WRDL [n] and the wiring WRDLb [1] to the wiring WRDLb [n].
  • the wiring WRDL [1] to the wiring WRDL [1] may be possible to reduce the power consumption required for transmitting data for writing to each of the wiring WRDL [n] and the wiring WRDLb [1] to the wiring WRDLb [n].
  • the circuit FECD has a potential V 0A and a potential for each of the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m].
  • V 0B For the potential V 0A and the potential V 0B , the explanation of the timing chart of FIG. 2 is taken into consideration.
  • the circuit WRWD gives the wiring WRWL [1] a high level potential (denoted as High in FIG. 9) and the wiring WRWL [2] to the wiring WRWL [m] low. Gives a level potential. Therefore, in the memory cell array MCA, at each gate of the transistor M1 and the transistor M1b included in each of the memory cells MC [1,1] to the memory cells MC [1, n] arranged in the first row. Since a high level potential is given, the transistor M1 and the transistor M1b included in each of the memory cell MC [1,1] to the memory cell MC [1, n] are turned on.
  • the arranged memory cell MC can be selected.
  • the circuit WDD is, for example, a part of the data for rewriting in each of the wiring WRDL [1] to the wiring WRDL [n], Da [1, 1].
  • Da [1, n] is given.
  • the circuit WDD gives Db [1,1] to Db [1, n] as data for writing to each of the wiring WRDLb [1] to the wiring WRDLb [n] as an example.
  • Da [1, j] and Db [1, j] (where j is an integer of 1 or more and n or less) is a digital value, it is referred to as Da [1, j].
  • Db [1, j] is data that is logically inverted from each other. Specifically, when the potential corresponding to Da [1, j] is V 0 , the potential corresponding to Db [1, j] is preferably V 1 , or to Da [1, j]. When the corresponding potential is V 1 , the potential corresponding to Db [1, j] is preferably V 0 . For V 0 and V 1 , the explanations of V 0 and V 1 described in the operation example of the timing chart of FIG. 2 are taken into consideration.
  • a potential corresponding to Da [1,1] to Da [1, n] is applied to the second terminal of the transistor M1 of the above, and each of the memory cell MC [1,1] to the memory cell MC [1, n].
  • a potential corresponding to Db [1,1] to Db [1, n] is applied to the second terminal of the transistor M1b of the above.
  • the circuit FECD gives the potential V 1A to the wiring FCA [1] and the potential V 0B to the wiring FCB [1].
  • the circuit FECD imparts a potential V 0A to each of the wiring FCA [2] to the wiring FCA [m], and also imparts a potential V 0B to each of the wiring FCB [2] to the wiring FCB [m].
  • the circuit FECD imparts the potential V 0A to the wiring FCA [1] and the potential V 0B to the wiring FCB [1].
  • the circuit FECD subsequently imparts a potential V 0A to each of the wiring FCA [2] to the wiring FCA [m], and also imparts a potential V 0B to each of the wiring FCB [2] to the wiring FCB [m].
  • the directions of polarization generated in the element FJAb are Da [1,1] to Da [1, n] sent from the wiring WRDL [1] to the wiring WRDL [n], and the wiring WRDLb [1] to the wiring WRDLb [ It is determined according to Db [1,1] to Db [1, n] sent from [n]. That is, focusing on the j-th column, Da [1, j] and Db [1, j] are written to the memory cell MC [1, j] by the operation from the time U2 to the time U4.
  • the circuit WRWD imparts a high level potential to the wiring WRWL [2] and a low level potential to the wiring WRWL [1] and the wiring WRWL [3] to the wiring WRWL [m]. .. Therefore, in the memory cell array MCA, the gates of the transistors M1 and the transistors M1b included in each of the memory cells MC [2, 1] to the memory cells MC [2, n] arranged in the second row are used. Since a high level potential is given, the transistor M1 and the transistor M1b included in each of the memory cell MC [2,1] to the memory cell MC [2, n] are turned on.
  • To the respective gates of the transistor M1 and the transistor M1b included in the memory cell MC [m, n] are given a high level potential, so that the memory cell MC [1,1] to the memory cell MC [1] , N], and the transistor M1 and the transistor M1b included in each of the memory cells MC [3,1] to the memory cells MC [m, n] are turned off.
  • the circuit WRWD gives a high level potential to the wiring WRWL [2] and gives a low level potential to the wiring WRWL [1] and the wiring WRWL [3] to the wiring WRWL [m], so that the memory is used as a writing destination.
  • the memory cell MC arranged in the second row of the cell array MCA can be selected.
  • the circuit WDD is, for example, a part of the data for writing to each of the wiring WRDL [1] to the wiring WRDL [n], Da [2, 1].
  • Da [2, n] is given.
  • the circuit WDD gives Db [2,1] to Db [2n] as data for writing to each of the wiring WRDLb [1] to the wiring WRDLb [n] as an example.
  • Da [2, j] and Db [2, j] are digital values
  • Da [2, j] and Db [2, j] are logically inverted data. Is preferable.
  • the potential corresponding to Db [2, j] is V 0
  • the potential corresponding to Db [2, j] is preferably V 1 , or to Da [2, j].
  • the potential corresponding to Db [2, j] is preferably V 0 .
  • V 0 and V 1 the explanations of V 0 and V 1 described in the operation example of the timing chart of FIG. 2 are taken into consideration.
  • the memory cell MC arranged in the second row of the memory cell array MCA is selected as the write destination by the circuit WRWD, each of the memory cell MC [2, 1] to the memory cell MC [2, n].
  • a potential corresponding to Da [2,1] to Da [2, n] is applied to the second terminal of the transistor M1 of the above, and each of the memory cell MC [2,1] to the memory cell MC [2, n].
  • a potential corresponding to Db [2,1] to Db [2, n] is applied to the second terminal of the transistor M1b.
  • the circuit FECD gives the potential V 1A to the wiring FCA [2] and the potential V 0B to the wiring FCB [2].
  • the circuit FECD gives a potential V 0A to each of the wiring FCA [1] and the wiring FCA [3] to the wiring FCA [m], and the wiring FCB [1] and the wiring FCB [3] to the wiring FCB [m].
  • the potential V 0B is given to each of m].
  • the circuit FECD imparts the potential V 0A to the wiring FCA [2] and the potential V 0B to the wiring FCB [2].
  • the circuit FECD subsequently applies a potential V 0A to each of the wiring FCA [1] and the wiring FCA [3] to the wiring FCA [m], and the wiring FCB [1] and the wiring FCB [3] to A potential V 0B is given to each of the wiring FCB [m].
  • the directions of polarization generated in the element FJAb are Da [2,1] to Da [2, n] sent from the wiring WRDL [1] to the wiring WRDL [n], and the wiring WRDLb [1] to the wiring WRDLb [ It is determined according to Db [2,1] to Db [2, n] sent from [n]. That is, focusing on the j-th column, Da [2, j] and Db [2, j] are written to the memory cell MC [2, j] by the operation from the time U4 to the time U6.
  • time U6 and time U7 data writing operation to the memory cell MC arranged in the first row of the memory cell array MCA performed between time U2 and time U4, and time U4 to time U6 Similar to the operation of writing data to the memory cell MC arranged in the second row of the memory cell array MCA performed up to, the memory cell array MCA is arranged from the third row to the m-1th row. The operation of writing data to the existing memory cell MC is performed.
  • the circuit WRWD gives a high level potential to the wiring WRWL [m] and a low level potential to the wiring WRWL [1] to the wiring WRWL [m-1]. Therefore, in the memory cell array MCA, at each gate of the transistor M1 and the transistor M1b included in each of the memory cell MC [m, 1] to the memory cell MC [m, n] arranged in the mth row. Since a high level potential is given, the transistor M1 and the transistor M1b included in each of the memory cells MC [m, 1] to the memory cells MC [m, n] are turned on.
  • the arranged memory cell MC can be selected.
  • the circuit WDD is, for example, a part of the data for rewriting in each of the wiring WRDL [1] to the wiring WRDL [n], Da [m, 1].
  • Da [m, n] is given.
  • the circuit WDD gives Db [m, 1] to Db [m, n] as data for writing to each of the wiring WRDLb [1] to the wiring WRDLb [n] as an example.
  • Da [m, j] and Db [m, j] are digital values
  • Da [m, j] and Db [m, j] are logically inverted data. Is preferable.
  • the potential corresponding to Da [m, j] is V 0
  • the potential corresponding to Db [m, j] is preferably V 1 , or to Da [m, j].
  • the potential corresponding to Db [m, j] is preferably V 0 .
  • V 0 and V 1 the explanations of V 0 and V 1 described in the operation example of the timing chart of FIG. 2 are taken into consideration.
  • the memory cell MC arranged in the first row of the memory cell array MCA is selected as the write destination by the circuit WRWD, each of the memory cell MC [m, 1] to the memory cell MC [m, n].
  • a potential corresponding to Da [m, 1] to Da [m, n] is given to the second terminal of the transistor M1 of the above, and each of the memory cells MC [m, 1] to the memory cells MC [m, n].
  • a potential corresponding to Db [m, 1] to Db [m, n] is applied to the second terminal of the transistor M1b of the above.
  • the circuit FECD gives the potential V 1A to the wiring FCA [m] and the potential V 0B to the wiring FCB [m].
  • the circuit FECD gives a potential V 0A to each of the wiring FCA [1] to the wiring FCA [m-1], and also applies a potential V 0B to each of the wiring FCB [1] to the wiring FCB [m-1]. give.
  • the circuit FECD imparts a potential V 0A to the wiring FCA [m] and a potential V 0B to the wiring FCB [m].
  • the circuit FECD subsequently gives a potential V 0A to each of the wiring FCA [1] to the wiring FCA [m-1], and also gives a potential V to each of the wiring FCB [1] to the wiring FCB [m-1].
  • the directions of polarization generated in the element FJAb are Da [m, 1] to Da [m, n] sent from the wiring WRDL [1] to the wiring WRDL [n], and the wiring WRDLb [1] to the wiring WRDLb [1]. It is determined according to Db [m, 1] to Db [m, n] sent from n]. That is, focusing on the j-th column, Da [m, j] and Db [m, j] are written to the memory cells MC [m, j] by the operation from the time U7 to the time U8.
  • the operation after the end of the data writing operation to the memory cells MC [1,1] to the memory cells MC [m, n] (operation between time U9 and time U10) is performed.
  • the circuit WRWD gives a low level potential to the wiring WRWL [1] to the wiring WRWL [m].
  • the circuit WDD gives a ground potential to the wiring WRDL [1] to the wiring WRDL [n].
  • the potential V 0A and the potential V 0B are given to the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m], respectively.
  • the operation of the timing chart in FIG. 9 is an example, the operation may be changed depending on the situation or in some cases.
  • a high level potential is given to the wiring WRWL [1]
  • Da [1, 1] to Da [1, n] are given
  • Db [1,1] to Db [1, n] are given to the wiring WRDLb [1] to the wiring WRDLb [n]
  • the wiring WRWL [1] is given.
  • the wiring WRDL [1] to the wiring WRDL [n] is given Da [1,1] to Da [1, n]
  • the wiring WRDLb [1] to Db [1,1] to Db [1, n] may be given to the wiring WRDLb [n].
  • Da [1,1] to Da [1, n] are given to the wiring WRDL [1] to the wiring WRDL [n]
  • Db [1,1] is given to the wiring WRDLb [1] to the wiring WRDLb [n].
  • a high level potential may be applied to the wiring WRWL [1] within the period in which Db [1, n] is given.
  • the wiring FCA [1] is given the potential V 1A and the wiring FCB [1] is given the potential V 0B
  • the wiring FCA [1] is given the potential V 0A and the wiring FCB.
  • a high level potential is given to the wiring WRWL [1]
  • Da [1,1] to Da [1] are given to the wiring WRDL [1] to the wiring WRDL [n].
  • N] and Db [1,1] to Db [1, n] are given to the wiring WRDLb [1] to the wiring WRDLb [n] at any timing. good.
  • the potential V 1A is given to the wiring FCA [1] and the wiring FCB. It may be performed before the period in which the potential V 0B is given to [1].
  • the timing chart shown in FIG. 10 shows an example of a writing operation different from the writing operation example of the timing chart of FIG. Similar to the timing chart of FIG. 9, the timing chart of FIG. 10 shows the wiring WRWL [1], the wiring WRWL [2], and the wiring WRWL [m] at the time between the time U1 and the time U10 and in the vicinity thereof.
  • the timing chart writing operation of FIG. 10 is such that a high level potential is input to each of the wiring WRWL [1] to the wiring WRWL [m] between the time U2 and the time U9, and the time U1 to the time U9. It differs from the timing chart writing operation of FIG. 9 in that the potential fluctuations of the wiring FCA [1] and the wiring FCA [m] are different from each other.
  • the memory Since a high level potential is input to each of the wiring WRWL [1] and the wiring WRWL [m] between the time U2 and the time U9 in the timing chart of FIG. 10, the memory is stored between the time U2 and the time U9. Since a high level potential is input to each of the transistors M1 of the memory cells MC [1,1] to the memory cells MC [m, n] and the gates of the transistors M1b included in the cell array MCA, the memory cell MC The transistors M1 and the transistors M1b of the [1,1] to the memory cells MC [m, n] are turned on.
  • the wiring WRDL [j] and the second terminal of each transistor M1 of the memory cell MC [1, j] to the memory cell MC [m, j] are in a conductive state. Further, the wiring WRDLb [j] and the second terminal of each transistor M1b of the memory cell MC [1, j] to the memory cell MC [m, j] are in a conductive state.
  • a potential V NA is given to the wiring FCA [1] to the wiring FCA [m] between the time U1 and the time U2 in the timing chart of FIG.
  • the V NA is a potential at which polarization does not occur (does not change) in the FTJ element FJA for all the data (potential) input from the wiring WRDL to the second terminal of the transistor M1, and the wiring is made. It is assumed that all the data (potentials) input from the WRDLb to the second terminal of the transistor M1b have potentials that do not cause (change) polarization in the FTJ element FJAb.
  • V NA can have a potential higher than V 0A and lower than V 1A .
  • the wiring FCA [1] is given the potential V 1A
  • the wiring FCB [1] is given the potential V 0B
  • the potential V NA is continuously given to each of the wiring FCA [2] to the wiring FCA [m]
  • the potential V 0B is continuously given to each of the wiring FCB [2] to the wiring FCB [m].
  • the wiring FCA [1] is given the potential V 0A
  • the wiring FCB [1] is given the potential V 0B
  • the potential V NA is continuously given to each of the wiring FCA [2] to the wiring FCA [m]
  • the potential V 0B is continuously given to each of the wiring FCB [2] to the wiring FCB [m].
  • the direction of polarization generated in the FTJ element FJA is determined according to Da [1,1] to Da [1, n] sent from the wiring WRDL [1] to the wiring WRDL [n], and is determined by the memory cell array MCA.
  • the direction of polarization generated in the FTJ element FJAb included in each of the memory cells MC [1,1] to the memory cells MC [1, n] in the first row is the wiring WRDL [1] to the wiring WRDL [n].
  • the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m] are each of the polarization of the FTJ element FJA and the FTJ element FJAb. It can function not only as a wiring for control but also as a selection signal line for writing data.
  • the wiring FCA [ 1] to wiring FCA [m], and wiring FCB [1] to wiring FCB [m] are used to select the memory cell MCs from the second row to the mth row of the memory cell array MCA, as shown in FIG. Similar to the operation example of the timing chart, D [1,1] to D [m, n] are assigned to each of the memory cells MC [1,1] to the memory cells MC [m, n] included in the memory cell array MCA. Can be written.
  • FIG. 11 is a timing chart showing an example of an operation of reading data from the memory cell MC of the storage device 100.
  • the timing chart of FIG. 3 described in the above embodiment shows an operation example in one memory cell MC
  • the timing chart of FIG. 11 is a plurality of timing charts included in the memory cell array MCA. An operation example of writing data to the memory cell MC is shown.
  • the timing chart of FIG. 11 shows the wiring WRWL [1], the wiring WRWL [2], the wiring WRWL [m], the wiring FCA [1], and the wiring FCB [1] in the time between the time U21 and the time U33 and in the vicinity thereof. 1], Wiring FCA [2], Wiring FCB [2], Wiring FCA [m], Wiring FCB [m], Wiring WRDL [1], Wiring WRDLb [1], Wiring WRDL [2], Wiring WRDLb [2] , Wiring WRDL [n], and wiring WRDLb [n] show changes in potential.
  • the circuit WRWD gives the wiring WRWL [1] to the wiring WRWL [m] a low level potential (described as Low in FIG. 11) as an initial potential. Therefore, since a low level potential is applied to the respective gates of the transistors M1 and the transistors M1b of all the memory cell MCs included in the memory cell array MCA, the transistors M1 and the transistors M1b are turned off. ..
  • the circuit FECD has a potential V 0A and a potential for each of the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m].
  • V 0B For the potential V 0A and the potential V 0B , the explanations of the timing charts in FIGS. 2 and 3 are taken into consideration.
  • the potential VMD is given to the wiring WRDL [1] to the wiring WRDL [n] and the wiring WRDLb [1] to the wiring WRDLb [n] as an example.
  • VMD the explanation of the timing chart shown in FIG. 3 and the like will be taken into consideration.
  • the circuit FECD From time U22 to time U25, the circuit FECD imparts a potential VM to the wiring FCA [1] and a potential V 0B to the wiring FCB [1]. Further, in the circuit FECD, the potential V 0A is given to the wiring FCA [2] to the wiring FCA [m], and the potential V 0B is given to the wiring FCB [2] to the wiring FCB [m]. At this time, since the voltage of VM ⁇ V 0B is applied between the wiring FCA [1] and the wiring FCB [1], the memory cells MC [1, 1] to the memory cells MC in the first row of the memory cell array MCA are applied.
  • the FTJ element FJA of [1, n] and the transistor M6 are each subjected to a divided voltage of the voltage.
  • the FTJ element FJAb and the transistor M6b of the memory cells MC [1,1] to the memory cells MC [1, n] in the first row of the memory cell array MCA are each subjected to the divided voltage. ..
  • the partial pressure applied to the FTJ element FJA is determined by the direction of polarization of the ferroelectric substance contained in the FTJ element FJA, and the partial pressure applied to the FTJ element FJAb determines the ferroelectricity contained in the FTJ element FJAb. It depends on the direction of polarization of the dielectric it has. That is, the partial pressure applied to each of the FTJ element FJA and the FTJ element FJAb is determined by the data written in the memory cell MC.
  • the circuit WRWD gives the wiring WRWL [1] a high level potential (denoted as High in FIG. 11). Further, the circuit WRWD gives a low level potential to the wiring WRWL [2] to the wiring WRWL [m]. Therefore, in the memory cell array MCA, at each gate of the transistor M1 and the transistor M1b included in each of the memory cells MC [1,1] to the memory cells MC [1, n] arranged in the first row. Since a high level potential is given, each of the transistor M1 and the transistor M1b included in each of the memory cell MC [1,1] to the memory cell MC [1, n] is turned on.
  • the circuit FECD gives the wiring FCA [1] the potential VM, the wiring FCB [1] the potential V 0B , the wiring FCA [2] to the wiring FCA [m] the potential V 0A , and the wiring FCB [ 2] to the wiring FCB [m] is given a potential V 0B
  • the circuit WRWD gives the wiring WRWL [1] a high level potential
  • the wiring WRWL [2] to the wiring WRWL [m] is given a low level potential.
  • the memory cells MC other than the j column are also the memory cells MC [1,1] to the memory arranged in the first row of the memory cell array MCA in the same manner as described above.
  • the data held from the cells MC [1, n] is transmitted.
  • the data Da [1,1] and Db [1,1] are read from the memory cell MC [1,1], and the data Da is read from the memory cell MC [1, n].
  • [1, n] and Db [1, n] are read out.
  • the information for example, current or voltage
  • the information is held in the memory cell MC [1,1].
  • the existing Da [1,1] and Db [1,1] can be read out.
  • the information for example, current or voltage
  • the information is held in the memory cell MC [1, n].
  • the existing Da [1, n] and Db [1, n] can be read out.
  • the circuit FECD From time U25 to time U27, the circuit FECD imparts a potential VM to the wiring FCA [2] and a potential V 0B to the wiring FCB [2]. Further, the circuit FECD gives a potential V 0A to the wiring FCA [1] and the wiring FCA [3] to the wiring FCA [m], and gives the wiring FCB [1] and the wiring FCB [3] to the wiring FCB [m]. The potential V 0B is given. At this time, since the voltage of VM ⁇ V 0B is applied between the wiring FCA [2] and the wiring FCB [2], the memory cells MC [2, 1] to the memory cells MC in the second row of the memory cell array MCA are applied.
  • the FTJ element FJA of [2, n] and the transistor M6 are each subjected to a divided voltage of the voltage.
  • the FTJ element FJAb and the transistor M6b of the memory cells MC [2, 1] to the memory cells MC [2, n] in the second row of the memory cell array MCA are each subjected to the divided voltage. ..
  • the partial pressure applied to the FTJ element FJA is determined by the direction of polarization of the ferroelectric substance contained in the FTJ element FJA, and the partial pressure applied to the FTJ element FJAb determines the ferroelectricity contained in the FTJ element FJAb. It depends on the direction of polarization of the dielectric it has. That is, the partial pressure applied to each of the FTJ element FJA and the FTJ element FJAb is determined by the data written in the memory cell MC.
  • the circuit WRWD gives the wiring RWL [2] a high level potential. Further, the circuit WRWD applies a low level potential to the wiring WRWL [1] and the wiring WRWL [3] to the wiring WRWL [m]. Therefore, in the memory cell array MCA, the gates of the transistors M1 and the transistors M1b included in each of the memory cells MC [2, 1] to the memory cells MC [2, n] arranged in the second row are used. Since a high level potential is given, each of the transistor M1 and the transistor M1b included in each of the memory cell MC [2,1] to the memory cell MC [2, n] is turned on.
  • a low level potential is given to the respective gates of the transistor M1 and the transistor M1b included in each of the memory cell MCs arranged in the first row and the third row to the mth row. Therefore, the transistor M1 and the transistor M1b included in each of the memory cells MC arranged in the first row and the third row to the mth row are turned off.
  • the circuit FECD gives the wiring FCA [2] the potential VM, the wiring FCB [2] the potential V 0B , and the wiring FCA [1] and the wiring FCA [3] to the wiring FCA [m] the potential V 0A .
  • the wiring FCB [1] and the wiring FCB [3] to the wiring FCB [m] are given the potential V 0B
  • the circuit WRWD gives the wiring WRWL [2] a high level potential, and the wiring WRWL [1] and By applying a low level potential to the wiring WRWL [3] to the wiring WRWL [m], the memory cell MC arranged in the second row of the memory cell array MCA can be selected as the read source.
  • the memory cells MC other than the j column are also the memory cells MC [2,1] to the memory arranged in the second row of the memory cell array MCA, as described above.
  • the data held from the cells MC [2, n] is transmitted.
  • the data Da [2,1] and Db [2,1] are read from the memory cell MC [2,1], and the data Da [2,n] is read from the memory cell MC [2,n].
  • [2, n] and Db [2, n] are read out.
  • the information for example, current or voltage
  • the information is held in the memory cell MC [2, 1].
  • the existing Da [2,1] and Db [2,1] can be read out.
  • the information for example, current or voltage
  • the information is held in the memory cell MC [2, n].
  • the existing Da [2, n] and Db [2, n] can be read out.
  • the memory cell array MCA is arranged from the third row to the m-1th row. The operation of reading data from the existing memory cell MC is performed.
  • the circuit FECD From time U29 to time U32, the circuit FECD imparts a potential VM to the wiring FCA [m] and a potential V 0B to the wiring FCB [m]. Further, in the circuit FECD, the potential V 0A is given to the wiring FCA [1] to the wiring FCA [m-1], and the potential V 0B is given to the wiring FCB [1] to the wiring FCB [m-1]. At this time, since the voltage of VM ⁇ V 0B is applied between the wiring FCA [m] and the wiring FCB [m], the memory cells MC [m, 1] to the memory cells MC in the first row of the memory cell array MCA are applied.
  • a voltage divided is applied to each of the FTJ element FJA of [m, n] and the transistor M6.
  • the FTJ element FJAb of the memory cell MC [m, 1] to the memory cell MC [m, n] in the mth row of the memory cell array MCA and the transistor M6b are each subjected to the divided voltage. ..
  • the partial pressure applied to the FTJ element FJA is determined by the direction of polarization of the ferroelectric substance contained in the FTJ element FJA, and the partial pressure applied to the FTJ element FJAb determines the ferroelectricity contained in the FTJ element FJAb. It depends on the direction of polarization of the dielectric it has. That is, the partial pressure applied to each of the FTJ element FJA and the FTJ element FJAb is determined by the data written in the memory cell MC.
  • the circuit WRWD gives a high level potential to the wiring WRWL [m]. Further, the circuit WRWD gives a low level potential to the wiring WRWL [1] to the wiring WRWL [m-1]. Therefore, in the memory cell array MCA, at each gate of the transistor M1 and the transistor M1b included in each of the memory cell MC [m, 1] to the memory cell MC [m, n] arranged in the mth row. Since a high level potential is given, each of the transistor M1 and the transistor M1b included in each of the memory cell MC [m, 1] to the memory cell MC [m, n] is turned on.
  • the circuit FECD gives the potential VM to the wiring FCA [m]
  • the potential V 0B is applied to the FCB [1] to the wiring FCB [m-1]
  • the circuit WRWD applies a high level potential to the wiring WRWL [m] to the wiring WRWL [1] to the wiring WRWL [m-1].
  • the memory cell MC arranged in the m-th row of the memory cell array MCA can be selected as the read source.
  • the memory cells MC other than the j column are also the memory cells MC [m, 1] to the memory arranged in the m-th row of the memory cell array MCA, as described above.
  • the data held from the cell MC [m, n] is transmitted.
  • the data Da [m, 1] and Db [m, 1] are read from the memory cell MC [m, 1], and the data Da is read from the memory cell MC [m, n].
  • [M, n] and Db [m, n] are read out.
  • the information for example, current or voltage
  • the information is held in the memory cell MC [m, 1].
  • the existing Da [m, 1] and Db [m, 1] can be read out.
  • the information for example, current or voltage
  • the information is held in the memory cell MC [m, n].
  • the existing Da [m, n] and Db [m, n] can be read out.
  • D [1,1] to D [from each of the memory cells MC [1,1] to the memory cells MC [m, n] included in the memory cell array MCA. m, n] can be read.
  • the circuit WRWD gives a low level potential to the wiring WRWL [1] to the wiring WRWL [m].
  • the potential V 0A and the potential V 0B are given to the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m], respectively.
  • a ground potential is given to each of the wiring WRDL [1] to the wiring WRDL [n] as an example.
  • the timing chart shown in FIG. 12 shows an example of a reading operation different from the reading operation example of the timing chart of FIG. Similar to the timing chart of FIG. 11, the timing chart of FIG. 12 shows the wiring WRWL [1], the wiring WRWL [2], and the wiring WRWL [m] at the time between the time U21 and the time U33 and the time in the vicinity thereof.
  • the timing chart of FIG. 11 is read out in that each of the wiring FCA [1] and the wiring FCA [m] has a potential VM between the time U22 and the time U32 . It is different from the operation.
  • VM is input to each of the wiring FCA [1] to the wiring FCA [m] between the time U22 and the time U32 in the timing chart of FIG. 12, and each of the wiring FCB [1] to the wiring FCB [m]. Since V 0B is input, the potential of the second terminal of each transistor M1 of the memory cell MC [1,1] to the memory cell MC [m, n] is the potential between the time U22 and the time U32. It is determined by the direction of polarization of the material having strong dielectric property contained in the FTJ element FJA of the memory cell MC.
  • the potential of the second terminal of each transistor M1b of the memory cell MC [1,1] to the memory cell MC [m, n] determines the strong dielectric property contained in the FTJ element FJAb of the memory cell MC. It depends on the direction of polarization of the material it may have. That is, the potentials of the second terminals of the transistors M1 and the transistors M1b are potentials corresponding to the data held in the respective memory cells MC.
  • a high level potential is input to any one of the wiring WRWL [1] and the wiring WRWL [m] from the circuit WRWD, and the remaining wiring is performed. It can be done by inputting a low level potential to.
  • a high level potential is given to the wiring WRWL [1] and a low level potential is given to the wiring WRWL [2] to the wiring WRWL [m] as shown between the time U23 and the time U24. Then, the data held in the memory cell MC arranged in the first row of the memory cell array MCA can be read out.
  • a high level potential is given to the wiring WRWL [2]
  • a low level potential is given to the wiring WRWL [1] and the wiring WRWL [3] to the wiring WRWL [m].
  • the data held in the memory cell MC arranged in the second row of the memory cell array MCA can be read out, and a high level potential is applied to the wiring WRWL [m] as between the time U30 and the time U31.
  • a low level potential to the wiring WRWL [1] to the wiring WRWL [m-1] the data held in the memory cell MC arranged in the mth row of the memory cell array MCA can be read out. ..
  • the fluctuation of the potential of the wiring WRWL [1] to the wiring WRWL [m] can be the same as the operation example of the timing chart of FIG.
  • the circuit FECD when reading out a plurality of memory cell MCs included in the memory cell array MCA, the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m] are used. It is not necessary to change the potential of each of the above for each memory cell MC to be read. That is, by applying the operation example of the timing chart of FIG. 12, the circuit FECD can be configured not to have a circuit for selecting wiring for transmitting a signal such as a selector.
  • the timing chart shown in FIG. 13 shows an example of a writing operation different from the writing operation example of the timing charts of FIGS. 11 and 12. Similar to the timing charts of FIGS. 11 and 12, the timing chart of FIG. 13 shows the wiring WRWL [1], the wiring WRWL [2], and the wiring WRWL at the time between the time U21 and the time U33 and the time in the vicinity thereof.
  • [M] Wiring FCA [1], Wiring FCB [1], Wiring FCA [2], Wiring FCB [2], Wiring FCA [m], Wiring FCB [m], Wiring WRDL [1], Wiring WRDLb [1] ], Wiring WRDL [2], wiring WRDLb [2], wiring WRDL [n], and wiring WRDLb [n].
  • each of the wiring WRWL [1] and the wiring WRWL [m] has a high level potential between the time U22 and the time U32, and the time U22 to the time U32. It differs from the timing chart reading operation of FIG. 11 in the potential fluctuations of the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m].
  • the wiring FCA [1] is given the potential VM
  • the wiring FCB [1] is given the potential V 0B .
  • the potential V 0A is given to the wiring FCA [2] to the wiring FCA [m]
  • the potential V 0B is given to the wiring FCB [2] to the wiring FCB [m].
  • the memory cells MC [1, 1] to the memory cells MC in the first row of the memory cell array MCA are applied.
  • the FTJ element FJA of [1, n] and the transistor M6 are each subjected to a divided voltage of the voltage.
  • the FTJ element FJAb and the transistor M6b of the memory cells MC [1,1] to the memory cells MC [1, n] in the first row of the memory cell array MCA are each subjected to the divided voltage. ..
  • the partial pressure applied to the FTJ element FJA is determined by the direction of polarization of the ferroelectric substance contained in the FTJ element FJA, and the partial pressure applied to the FTJ element FJAb determines the ferroelectricity contained in the FTJ element FJAb. It depends on the direction of polarization of the dielectric it has. That is, the partial pressure applied to each of the FTJ element FJA and the FTJ element FJAb is determined by the data written in the memory cell MC.
  • the transistors M1 of the memory cells MC [1,1] to the memory cells MC [1, n] are in the ON state, the respective potentials of the wiring WRDL [1] to the wiring WRDL [n] are set. It is determined according to the partial pressure applied to each FTJ element FJA of the memory cell MC [1,1] to the memory cell MC [1, n]. Similarly, since the transistors M1b of the memory cells MC [1,1] to the memory cells MC [1, n] are in the ON state, the potentials of the wiring WRDL [1] to the wiring WRDL [n] are different.
  • the memory cell array MCA 2 The voltage division of V 0A ⁇ V 0B is applied to each of the FTJ element FJA and the transistor M6 of the memory cell MC from the row to the mth row.
  • V 0A ⁇ V 0B is set to a value near 0V or 0V
  • the potential of the second terminal of each transistor M1 of the memory cell MC [1,1] to the memory cell MC [1, n] is also near 0V or 0. Can be a value.
  • the transistor M1 is turned off. Therefore, in the memory cell MC from the second row to the mth row of the memory cell array MCA, the second terminal of the transistor M1 is used. And the wiring WRDL [1] to the wiring WRDL [n] are in a non-conducting state, and the information (for example, current, voltage, etc.) corresponding to the data held in the memory cell MC is the wiring WRDL [1] to It does not flow to the wiring WRDL [n].
  • V 0A ⁇ V 0B when V 0A ⁇ V 0B is set to a value near 0V or 0V, the potential of the second terminal of each transistor M1b of the memory cell MC [1,1] to the memory cell MC [1, n] is also the potential. Since it can be set to 0V or a value near 0, if the threshold voltage of the transistor M1b is an appropriate value, the transistor M1 is turned off and the memory cells from the second row to the mth row of the memory cell array MCA are turned off. In the MC, the second terminal of the transistor M1b and the wiring WRDLb [1] to the wiring WRDLb [n] are in a non-conducting state. Therefore, the information corresponding to the data held in the memory cell MC (for example, current, voltage, etc.) does not flow to the wiring WRDLb [1] to the wiring WRDLb [n].
  • the potential VM when reading data from the memory cell MC in the second row of the memory cell array MCA, the potential VM is given to the wiring FCA [2] as between the time U26 and the time U27, and the wiring FCB.
  • the potential V 0B may be given to [2].
  • a potential VM is given to the wiring FCA [m] and a potential is applied to the wiring FCB [m] as between the time U30 and the time U31.
  • V 0B may be given.
  • the wiring FCA [1] to the wiring FCA [m] function as a selection signal line for selecting the memory cell MC to be read from the memory cell array MCA. Therefore, in the operation example of the timing chart of FIG. 13, it is not necessary to change the potential for each memory cell MC to be read in each of the wiring WRWL [1] to the wiring WRWL [m]. Therefore, by applying the operation example of the timing chart of FIG. 13, the circuit RDD can be configured not to have a circuit for selecting a wiring for transmitting a signal such as a selector.
  • ⁇ Calculation circuit 1> As an example, consider the storage device 100A of FIG. 14 to which the memory cell MC of FIG. 5A is applied. Further, in this case, the storage device 100A functioning as an arithmetic circuit can perform a product-sum operation of, for example, a plurality of first data and a plurality of second data. Further, each of the plurality of first data is set to "0" or "1", and each of the plurality of second data is set to "0" or "1".
  • the storage device 100A shown in FIG. 14 has a configuration in which a circuit RWDA is provided in the storage device 100 of FIG.
  • the circuit RWDA functions as a read word line driver circuit.
  • the circuit RWDA functions as a circuit for transmitting the second data to the memory cell MC included in the memory cell array MCA. That is, in this case, the wiring RWLA [1] to the wiring RWLA [m] (corresponding to the wiring RWLA in FIG. 5A) functions as the wiring for transmitting the second data.
  • the operation of the memory cell MC that calculates the product of the first data and the second data will be described later.
  • the first data is, for example, held in a plurality of memory cell MCs included in the memory cell array MCA of the storage device 100A. That is, it is assumed that the plurality of memory cell MCs included in the memory cell array MCA hold "0" or "1" as data. Specifically, for example, as described in the data writing operation of the first embodiment, the first data depends on the direction of polarization generated in each of the FTJ element FJA and the FTJ element FJAb included in the memory cell MC. You just have to set the value of.
  • the value of the first data written in the plurality of memory cell MCs included in the memory cell array MCA of the storage device 100, and the direction of polarization generated in each of the FTJ element FJA and the FTJ element FJAb are defined as shown in the table below.
  • the potential V 1 is transmitted from the circuit WDD to the memory cell MC via the wiring WRDL as shown in the data writing operation example of the first embodiment. And input the potential V0 to the memory cell MC via the wiring WRDLb to generate the polarization of each of the FTJ element FJA and the FTJ element FJAb contained in the memory cell MC in a predetermined direction. Just rewrite it. Further, for example, when the first data of “0” is written to the memory cell MC, the potential V0 is transmitted from the circuit WDD to the memory cell MC via the wiring WRDL as shown in the data writing operation example of the first embodiment.
  • the operation between the time T23 and the time T25 in the timing chart of FIG. 3 of the data read operation example of the first embodiment is performed. Therefore, the potential of the output terminal of the FTJ element FJA becomes V 0B , and the potential of the output terminal of the FTJ element FJAb becomes VM. Therefore, the potential of the gate of the transistor M7 included in the memory cell MC becomes VM. At this time, the first terminal of the transistor M7 is given a low level potential from the wiring VCE as an example, and the second terminal of the transistor M7 is given a high level from the wiring RDL via the transistor M8 as an example.
  • the first terminal of the transistor M7 is given a low level potential from the wiring VCE as an example, and the second terminal of the transistor M7 is given a high level from the wiring RDL via the transistor M8 as an example.
  • a current corresponding to the gate-source voltage (potential difference between V 0B and the low level potential) flows between the source and drain of the transistor M7.
  • the first data of “0” is written in the memory cell MC, that is, when the potential of the output terminal (gate of the transistor M7) of the FTJ element FJAb is V 0B .
  • the second data can be, for example, a value corresponding to the potential given to the wiring RWLA. For example, when the second data is "0", the wiring RWLA is given a low level potential by the circuit WRWD, and when the second data is "1", the wiring RWLA is given a high level potential by the circuit WRWD. It shall be.
  • the gate-source voltage ( VM and low) of the transistor M7 is between the first terminal and the second terminal of the transistor M7.
  • An amount of current flows according to the potential difference from the level potential). Let this amount of current be It.
  • the first data held in the memory cell MC is "0", as described above, no current flows between the first terminal and the second terminal of the transistor M7 (current of 0 as the amount of current). Flows).
  • the transistor M1 included in the memory cell MC is turned off.
  • the transistor M1 included in the memory cell MC is turned on.
  • the wiring VCE and the wiring RDL are in a conductive state, so that the memory cell MC and the wiring RDL are connected to each other. A current with a current amount of It flows between them. Further, when at least one of the first data and the second data is "0", the transistor M7 is in the off state and / or the transistor M8 is in the off state, so that between the memory cell MC and the wiring RDL. No current flows.
  • the amount of current flowing through the wiring RDL and the circuit RDD is determined by the value of the first data and the value of the second data as shown in the table below.
  • the memory cell MC can calculate the product of the first data and the second data by holding the first data in the memory cell MC and then inputting the second data to the memory cell MC. can.
  • a plurality of second data are collectively applied to each of the wiring RWLA [1] to the wiring RWLA [m].
  • the first data held in the memory cell MC [i, j] (i is an integer of 1 or more and m or less, j is an integer of 1 or more and n or less) is W [i, j], and the wiring RWLA.
  • X [i] be the second data supplied to [i].
  • X [1] to X as second data from the wiring RWLA [1] to the wiring RWLA [m] in each of the memory cells MC [1, j] to the memory cells MC [m, j].
  • [m] is input, in each of the memory cells MC [1, j] to the memory cells MC [m, j], W [1, j] ⁇ X [1] to W [m, j] ⁇ X.
  • the calculation of [m] is performed.
  • the amount of current flowing from the memory cell MC to the wiring RDL [j] is It.
  • the amount of current flowing between the memory cell MC and the wiring WRDL [j] becomes 0 (with the memory cell MC). No current flows between it and the wiring WRDL [j]).
  • the number of memory cell MCs in which the product of the first data and the second data is "1" is set to p.
  • the circuit RDD have a function such as a current-voltage conversion circuit, for example, the total sum of the currents flowing in the wiring RDL [j] can be converted into a voltage value. That is, the current amount p ⁇ It, which is the result of the sum of products performed in the memory cells MC [1, j] to the memory cells MC [m, j] in the jth column of the memory cell array MCA, can be output as a voltage value. can.
  • the circuit RDD may have a function of further performing a function calculation using the result of the sum of products, for example.
  • the circuit RDD can perform an operation of an artificial neural network by performing an operation of an activation function using the result of the sum of products.
  • the activation function for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, or the like can be used.
  • the result of the product-sum operation of the plurality of first data and the plurality of second data in the memory cells MC [1, j] to the memory cells MC [m, j] located in the j-th column has been described.
  • the plurality of second data are transmitted by the wiring RWLA [1] to the wiring RWLA [m] extending in the row direction, the product-sum operation can be performed even in the columns other than the j-th column. That is, when the storage device 100A is used as a circuit for executing the product-sum operation, the product-sum operation can be executed simultaneously for the number of columns (n in FIG. 14).
  • FIG. 15 shows a plurality of first data taking any of “-1", “0”, or “1” and a plurality of first data taking any of "-1", “0”, and “1".
  • This is a configuration example of an arithmetic circuit capable of performing a product-sum operation with two data.
  • the arithmetic circuit 110 includes a memory cell array MCA, a circuit WDD, a circuit RDD, a circuit RWDA, a circuit WRWD, and a circuit FECD.
  • the memory cell array MCA has a plurality of memory cell MCs. Further, in the memory cell array MCA, a plurality of memory cell MCs are arranged in a matrix of m rows and n columns (where m and n are each an integer of 1 or more).
  • the memory cell MC located in row i and column j (where i is an integer of 1 or more and m or less and j is an integer of 1 or more and n or less) is the memory cell MC [i]. , J]. Further, in FIG. 15, the memory cells MC [1, j] and the memory cells MC [m, j] are excerpted and shown.
  • the memory cell MC has a circuit MP and a circuit MPr.
  • the circuit configurations of the circuit MP and the circuit MPr will be described later.
  • the memory cell array MCA of the arithmetic circuit 110 includes wiring WRDL [1] to wiring WRDL [n], wiring WRDLb [1] to wiring WRDLb [n], and wiring WRDLr [1] to wiring WRDLr [n].
  • Wiring WRDLbr [1] to wiring WRDLbr [n] are extended in the column direction. Note that [j] attached to the wiring WRDL, the wiring WRDLb, the wiring WRDLr, and the wiring WRDLbr indicates that the wiring is in the jth column.
  • the wiring WRWL [1] to the wiring WRWL [m], the wiring RWLAa [1] to the wiring RWLAa [m], the wiring RWLAb [1] to the wiring RWLAb [m], and the wiring FCA [1] to the wiring FCA [ m] and the wiring FCB [1] to the wiring FCB [m] are extended in the row direction.
  • [i] attached to the wiring WRWL, the wiring RWLAa, the wiring RWLAb, the wiring FCA, and the wiring FCB indicates that the wiring is the wiring on the i-th line.
  • the circuit MP [1, j] includes the wiring WRDL [j], the wiring WRDLb [j], the wiring WRWL [1], the wiring FCA [1], and the wiring FCB [1]. 1], the wiring RWLAa [1], and the wiring RWLAb [1] are electrically connected. Further, the circuit MPr [1, j] includes the wiring WRDLr [j], the wiring WRDLbr [j], the wiring WRWL [1], the wiring FCA [1], the wiring FCB [1], and the wiring RWLAa [1]. ] And the wiring RWLAb [1].
  • the circuit MP [m, j] includes wiring WRDL [j], wiring WRDLb [j], wiring WRWL [m], wiring FCA [m], and wiring. It is electrically connected to the FCB [m], the wiring RWLAa [m], and the wiring RWLAb [m].
  • the circuit MPr [m, j] includes wiring WRDLr [j], wiring WRDLbr [j], wiring WRWL [m], wiring FCA [m], wiring FCB [m], and wiring RWLAa [m]. ] And the wiring RWLAb [m] are electrically connected to.
  • FIG. 16 shows an example of a circuit configuration applicable to the memory cell MC included in the memory cell array MCA of the arithmetic circuit 110 of FIG.
  • the circuit MP shown in FIG. 16 is a modification of the configuration of the memory cell MC of FIG. 5A described in the first embodiment, and has a configuration in which a transistor M8m is further provided in the memory cell MC of FIG. 5A.
  • the first terminal of the transistor M8m is electrically connected to the second terminal of the transistor M7 and the first terminal of the transistor M8, and the second terminal of the transistor M8m is electrically connected to the wiring RDBr [j]. ing. Further, the gate of the transistor M8 is electrically connected to the wiring RWLAa, and the gate of the transistor M8m is electrically connected to the wiring RWLAb.
  • circuit MPr shown in FIG. 16 has the same configuration as the circuit MP. Therefore, in order to distinguish the circuit element of the circuit MPr from the circuit element of the circuit MP, "r" is added to the reference numeral.
  • the first terminal of the transistor M1r is electrically connected to the wiring WRDLr, and the gate of the transistor M1r is electrically connected to the wiring WRWL.
  • the input terminal of the FTJ element FJAr is electrically connected to the wiring FCA.
  • the output terminal of the FTJ element FJAr is electrically connected to the second terminal of the transistor M1r, the first terminal of the transistor M6r, and the gate of the transistor M6br.
  • the second terminal of the transistor M6r is electrically connected to the wiring FCB.
  • the first terminal of the transistor M1br is electrically connected to the wiring WRDLbr, and the gate of the transistor M1br is electrically connected to the wiring WRWL.
  • the input terminal of the FTJ element FJAbr is electrically connected to the wiring FCA.
  • the output terminal of the FTJ element FJAbr is electrically connected to the second terminal of the transistor M1br, the first terminal of the transistor M6br, the gate of the transistor M6r, and the gate of the transistor M7r.
  • the second terminal of the transistor M6br is electrically connected to the wiring FCB.
  • the first terminal of the transistor M7r is electrically connected to the wiring VCEr.
  • the first terminal of the transistor M8r is electrically connected to the second terminal of the transistor M7 and the first terminal of the transistor M8mr.
  • the second terminal of the transistor M8r is electrically connected to the wiring RDLr, and the second terminal of the transistor M8mr is electrically connected to the wiring RDL [j]. Further, the gate of the transistor M8m is electrically connected to the wiring RWLAa, and the gate of the transistor M8mr is electrically connected to the wiring RWLAb.
  • Each of the wiring WRDL and the wiring WRDLr functions as, for example, the circuit MP of the memory cell MC and the wiring for transmitting the first data for writing to the circuit MPr.
  • the first data is represented by a wiring WRDL and a set of signals transmitted to the wiring WRDLr.
  • the wiring RWLAa and the wiring RWLAb function as wiring for transmitting the second data as an example.
  • the second data is represented by a set of signals transmitted to the wiring RWLAa and the wiring RWLAb.
  • the wiring RDL and the wiring RDLr function as, for example, the circuit MP of the memory cell MC and the wiring for transmitting the calculation result by the circuit MPr as data.
  • the wiring WRWL functions as wiring for selecting the memory cell MC to which the first data is written, as an example. That is, the wiring WRWL may function as a writing word line.
  • each of the wiring FCA and the wiring FCB has the FTJ element FJA, when writing the first data to the circuit MP and the circuit MPr, similarly to the memory cell MC of FIG. 1 described in the first embodiment.
  • the FTJ element FJAb, the FTJ element FJAr, and the FTJ element FJAbr each function as a wiring that gives a potential to the extent that the material having a strong dielectric property is polarized.
  • each of the wiring FCA and the wiring FCB is a wiring that gives a potential that does not change the polarization of the dielectric when calculating the product of the first data and the second data in the memory cell MC. Also works as. Further, the potential may be a pulse voltage.
  • Each of the wiring VCE and the wiring VCEr functions as a wiring that gives a constant voltage as an example, similarly to the memory cell MC of FIG. 5A described in the first embodiment.
  • the constant voltage may be, for example, a low level potential, a ground potential, or the like.
  • the voltage given by the wiring VCE and the wiring VCEr may be a pulse voltage.
  • the circuit WDD includes wiring WRDL [1] to wiring WRDL [n], wiring WRDLb [1] to wiring WRDLb [n], wiring WRDLr [1] to wiring WRDLr [n], and wiring WRDLbr [1] to wiring WRDLbr [n].
  • n is electrically connected to.
  • the circuit WRWD is electrically connected to the wiring WRWL [1] to the wiring WRWL [m].
  • the circuit RWDA is electrically connected to the wiring RWLAa [1] to the wiring RWLAa [m] and the wiring RWLAb [1] to the wiring RWLAb [m].
  • circuit FECD is electrically connected to the wiring FCA [1] to the wiring FCA [m] and the wiring FCB [1] to the wiring FCB [m].
  • circuit RDD is electrically connected to the wiring RDL [1] to the wiring RDL [n] and the wiring RDLr [1] to the wiring RDLr [1].
  • circuit FECD As for the circuit FECD, the circuit FECD of the storage device 100 of FIG. 8 described in the second embodiment is taken into consideration.
  • the circuit WDD functions as a circuit for supplying the first data to the wiring WRDL [j], the wiring WRDLb [j], the wiring WRDLr [j], and the wiring WRDLbr [j] in the jth column. Further, the circuit WDD includes wiring WRDL [1] to wiring WRDL [n], wiring WRDLb [1] to wiring WRDLb [n], wiring WRDLr [1] to wiring WRDLr [n], and wiring WRDLbr [1] to wiring.
  • the first data may be collectively supplied to the WRDLbr [n].
  • the circuit WRWD functions as a wiring for selecting the memory cell MC to which the first data is written, as an example. That is, in the configuration of FIG. 15, the circuit WRWD functions as a circuit for selecting a word line at the time of writing.
  • the circuit RWDA functions as a circuit for supplying the second data to the wiring RWLAa [i] and the wiring RWLAb [i] in the i-th line. Further, the circuit RWDA may be configured to be capable of collectively supplying the second data to the wiring RWLAa [1] to the wiring RWLAa [m] and the wiring RWLAb [1] to the wiring RWLAb [m].
  • the potentials supplied to each of the circuit MP and the circuit MPr of the memory cell MC are defined as follows.
  • the polarization direction of the FTJ element FJA included in the circuit MP is in the positive direction, and the polarization direction of the FTJ element FJAb is in the negative direction from the circuit WDD.
  • a potential is supplied to the circuit MP via each of the wiring WRDL and the wiring WRDLb, and the polarization direction of the FTJ element FJAr included in the circuit MPr is in the negative direction, and the polarization direction of the FTJ element FJAbr is in the positive direction.
  • the electric potential is supplied from the circuit WDD to the circuit MPr via each of the wiring WRDLr and the wiring WRDLbr.
  • the polarization direction of the FTJ element FJA included in the circuit MP is in the negative direction
  • the polarization direction of the FTJ element FJAb is in the positive direction.
  • the potential is supplied from the circuit WDD to the circuit MP via the wiring WRDL and the wiring WRDLb
  • the polarization direction of the FTJ element FJAr included in the circuit MPr is the positive direction
  • the polarization direction of the FTJ element FJAbr is the negative direction.
  • the potential is supplied from the circuit WDD to the circuit MPr via the wiring WRDLr and the wiring WRDLbr respectively.
  • the circuit is such that the polarization direction of the FTJ element FJA included in the circuit MP is in the negative direction and the polarization direction of the FTJ element FJAb is in the positive direction.
  • a potential is supplied from the WDD to the circuit MP via the wiring WRDL and the wiring WRDLb, and the polarization direction of the FTJ element FJAr included in the circuit MPr is the negative direction, and the polarization direction of the FTJ element FJAbr is the positive direction.
  • the potential is supplied from the circuit WDD to the circuit MPr via the wiring WRDLr and the wiring WRDLbr respectively.
  • the potentials supplied to each of the wiring RWLAa and the wiring RWLAb are defined as follows.
  • the low level potential is supplied from the wiring RWLAa to the circuit MP and the circuit MPr, and the low level potential is supplied from the wiring RWLAb to the circuit MP and the circuit MPr. It shall be done.
  • the transistor M8 when "1" is input to the memory cell MC as the second data, the transistor M8 is in the on state and the transistor M8m is in the off state in the circuit MP, and the transistor M8r is in the on state and the transistor in the circuit MPr. Since M8mr is in the off state, the circuit MP and the wiring RDL [j] are in a conductive state, the circuit MPr and the wiring RDLr [j] are in a conductive state, and the circuit MP and the wiring RDLr [j] are in a conductive state. The space becomes non-conducting, and the circuit MPr and the wiring RDL [j] become non-conducting.
  • the transistor M8 when "-1" is input to the memory cell MC as the second data, the transistor M8 is in the off state and the transistor M8m is in the on state in the circuit MP, and the transistor M8r is in the off state in the circuit MPr. Since the transistor M8mr is turned on, the circuit MP and the wiring RDL [j] are in a non-conducting state, the circuit MPr and the wiring RDLr [j] are in a non-conducting state, and the circuit MP and the wiring RDLr [j] are in a non-conducting state. ], And the circuit MPr and the wiring RDL [j] are in a conductive state.
  • the transistor M8 when "0" is input to the memory cell MC as the second data, the transistor M8 is in the off state and the transistor M8m is in the off state in the circuit MP, and the transistor M8r is in the off state and the transistor in the circuit MPr. Since M8mr is in the off state, the circuit MP and the wiring RDL [j] are in a non-conducting state, the circuit MPr and the wiring RDLr [j] are in a non-conducting state, and the circuit MP and the wiring RDLr [j] are in a non-conducting state. There is a non-conducting state between the circuit MPr and the wiring RDL [j].
  • the current flowing between the memory cell MC and the wiring RDL or the wiring RDLr is as shown in the table below.
  • the memory cell MC can calculate the product of the first data and the second data by holding the first data in the memory cell MC and then inputting the second data to the memory cell MC. can.
  • the first data held in the memory cell MC [i, j] (i is an integer of 1 or more and m or less, j is an integer of 1 or more and n or less) is W [i, j], and wiring RWLAaa.
  • X [i] be the second data supplied to [i] and the wiring RWLAb [i].
  • the number of memory cell MCs in which the product of 1 data and the 2nd data is "1" is P
  • the number of memory cell MCs in which the product of the 1st data and the 2nd data is "-1" is Q, the first.
  • the total amount of current flowing through the wiring RDL [j] is P ⁇ I ut
  • the total amount of current flowing through the wiring RDLr [j] is Q ⁇ I ut .
  • the circuit RDD acquires, for example, the difference between the amount of current P ⁇ It flowing in the wiring RDL [j] and the amount of current Q ⁇ It flowing in the wiring RDLr [j], and converts the difference into a voltage value.
  • the result of the product-sum calculation of the plurality of first data and the plurality of second data in the memory cell MC [1, j] to the memory cell MC [m, j] is used as the voltage value. Can be output.
  • the circuit RDD may have a function of further performing a function calculation using the result of the sum of products, for example.
  • the circuit RDD can perform an operation of an artificial neural network by performing an operation of an activation function using the result of the sum of products.
  • the activation function for example, a sigmoid function, a tanh function, a softmax function, a ReLU function, a threshold function, or the like can be used.
  • the result of the product-sum operation of the plurality of first data and the plurality of second data in the memory cells MC [1, j] to the memory cells MC [m, j] located in the j-th column has been described.
  • the plurality of second data are transmitted by the wiring RWLAa [1] to the wiring RWLAa [m] extending in the row direction and the wiring RWLAb [1] to the wiring RWLAb [m], other than the j-th column.
  • the first data has three values of "1", “0", and “-1" has been described, but the first data can be changed by changing the operation method, the circuit configuration, and the like. Can be treated as a binary value, a value of four or more, or an analog value.
  • the second data can be changed by changing the operation method, the circuit configuration, and the like. Can be treated as a binary value, a value of four or more, or an analog value.
  • the potential corresponding to the second data supplied to each of the wiring RWLAa and the wiring RWLAb is defined as the pulse voltage.
  • the pulse voltage input by either the wiring RWLAa or the wiring RWLAb has a high level potential
  • one of the transistor M8 and the transistor M8r or the transistor M8m and the transistor M8mr is turned on for the input time of the pulse voltage. ..
  • the polarization direction of the FTJ element FJA included in the circuit MP is the positive direction
  • the polarization direction of the FTJ element FJAb is the negative direction
  • the polarization direction of the FTJ element FJAr included in the circuit MPr is the negative direction.
  • the wiring RWLAa is given a high level potential and the wiring RWLAb is given a low level potential for the input time Tut.
  • the amount of charge flowing between the circuit MP of the memory cell MC and the wiring RDL is Tut ⁇ IMP
  • the amount of charge flowing between the circuit MPr of the memory cell MC and the wiring RDL is 0, and the memory cell MC.
  • the amount of electric charge flowing between the circuit MP and the wiring RDBr of the memory cell MC is 0, and the amount of electric charge flowing between the circuit MPr of the memory cell MC and the wiring RDBr is 0.
  • the wiring RWLAa is given a high level potential and the wiring RWLAb is given a low level potential for an input time of 2 ⁇ Tut.
  • the amount of charge flowing between the circuit MP of the memory cell MC and the wiring RDL is 2 ⁇ Tut ⁇ IMP
  • the amount of charge flowing between the circuit MPr of the memory cell MC and the wiring RDL is 0, and the memory
  • the amount of electric charge flowing between the circuit MP of the cell MC and the wiring RDBr is 0, and the amount of electric charge flowing between the circuit MPr of the memory cell MC and the wiring RDBr is 0.
  • the wiring RWLAa is given a low level potential and the wiring RWLAb is given a high level potential for an input time of 2 ⁇ Tut.
  • the amount of electric charge flowing between the circuit MP of the memory cell MC and the wiring RDL becomes 0, the amount of electric charge flowing between the circuit MPr of the memory cell MC and the wiring RDL becomes 0, and the amount of electric charge flowing between the circuit MP of the memory cell MC and the wiring RDL becomes 0.
  • the amount of electric charge flowing between the wiring RDLr is 2 ⁇ Tu ⁇ IMP, and the amount of electric charge flowing between the circuit MPr of the memory cell MC and the wiring RDLr is 0.
  • the memory cell MC can be determined by determining the input time according to the value of the second data.
  • the second data can be set to a binary value, a value of four or more, or an analog value, and an amount of electric charge corresponding to the result of the product of the first data and the second data can be passed through the wiring RDL or the wiring RDLr.
  • the circuit RDD includes, for example, a circuit (for example, a QV conversion circuit, an integrator circuit, etc.) that converts each of the amount of electric charge flowing through the wiring RDL and the amount of electric charge flowing through the wiring RDLr into voltage values. Therefore, the circuit RDD can acquire each of the amount of electric charge flowing through the wiring RDL and the amount of electric charge flowing through the wiring RDLr as voltage values.
  • a circuit for example, a QV conversion circuit, an integrator circuit, etc.
  • the circuit RDD has, for example, a circuit that compares a voltage value according to the amount of electric charge flowing through the wiring RDL and a voltage value corresponding to the amount of electric charge flowing through the wiring RDLr, and outputs the comparison result as a voltage value.
  • the circuit RDD obtains the result of the product-sum calculation of the plurality of first data and the plurality of second data in the memory cell MC [1, j] to the memory cell MC [m, j] as the voltage. It can be output as a value.
  • the pulse voltage is supplied to at least one of the wiring FCA, the wiring FCB, and the like. It may be an operation.
  • a predetermined voltage may be input to each of the wiring FCA and the wiring FCB as a pulse voltage at the timing when an electric charge flows between the memory cell MC and the wiring RDL and the wiring RDrl.
  • the product-sum operation may be an operation in which the pulse voltage is supplied to at least one such as the wiring VCE and the wiring VCEr.
  • a predetermined voltage may be input as a pulse voltage to each of the wiring VCE and the wiring VCEr at the timing when the electric charge flows between the memory cell MC and the wiring RDL and the wiring RDLr.
  • Embodiment 4 a memory cell different from the memory cell MC described in the above embodiment will be described.
  • the memory cell can be applied to a storage device which is a semiconductor device according to one aspect of the present invention.
  • FIG. 17 shows a configuration example of the storage device 200.
  • the storage device 200 has, for example, a memory cell array MCA, a circuit WDD, a circuit RDD, a circuit WRWD, and a circuit FECD.
  • the memory cell array MCA shown in FIG. 17 has a plurality of memory cell MCs. Specifically, a plurality of memory cells MC are arranged in a matrix in the memory cell array MCA. In the memory cell array MCA shown in FIG. 17, the memory cell MC is arranged in m rows as an example. Further, FIG. 17 illustrates one of the plurality of columns of the memory cell array MCA.
  • the codes of the circuit elements, wirings, etc. included in the memory cell array MCA in FIG. 17 are marked with [] to indicate the address.
  • the memory cell MC arranged in the first row is described as the memory cell MC [1]
  • the memory cell MC arranged in the mth row is referred to as the memory cell MC [1].
  • m] is described.
  • Each of the plurality of memory cells MC has, as an example, a transistor M1d and an FTJ element FJC.
  • the transistor M1d for example, a transistor applicable to the transistor M1 described in the first embodiment can be used.
  • FTJ element FJC for example, an FTJ element applicable to the FTJ element FJA and the FTJ element FJAb described in the first embodiment can be used.
  • the first terminal of the transistor M1d is electrically connected to the wiring WRDL, and the second terminal of the transistor M1d is electrically connected to the input terminal of the FTJ element FJC.
  • the gate of M1d is electrically connected to the wiring WRWL [1].
  • the output terminal of the FTJ element FJC is electrically connected to the wiring FCL [1].
  • the first terminal of the transistor M1d is electrically connected to the wiring WRDL, and the second terminal of the transistor M1d is electrically connected to the input terminal of the FTJ element FJC.
  • the gate of M1d is electrically connected to the wiring WRWL [m]. Further, the output terminal of the FTJ element FJC is electrically connected to the wiring FCL [m].
  • the circuit WDD is electrically connected to the wiring WRDL.
  • the circuit WDD has a function of applying a potential corresponding to data for writing to one of the memory cells MC [1] to the memory cells MC [m] via the wiring WRDL.
  • the circuit WDD has a function of supplying a potential corresponding to the data read from one of the memory cells MC [1] to the memory cell MC [m] to the reading circuit and the like.
  • the circuit WRWD is electrically connected to each of the wiring WRWL [1] to the wiring WRWL [m].
  • the wiring WRWL [1] to the wiring WRWL [1] in order to select the memory cell MC [1] to the memory cell MC [m] to be the target of the write operation or the read operation. It has a function of transmitting a selection signal to any one of [m] and a non-selection signal to the remaining wiring.
  • the circuit FECD is electrically connected to each of the wiring FCL [1] to the wiring FCL [m].
  • the circuit FECD has a predetermined potential in the selected memory cell and the wiring FCL in the same row as the MC when writing data to the memory cell MC selected by the circuit WRWD or reading data from the memory cell MC. Has the function of giving.
  • the circuit RDD shown in FIG. 17 has a switch SW, a transistor M10, and a buffer circuit BUF.
  • the circuit RDD acquires a current flowing from one of a plurality of memory cell MCs included in the memory cell array MCA, converts the current into a voltage, and holds the current in one of the plurality of memory cell MCs. It has a function to read the data that has been stored.
  • the wiring WRDL is electrically connected to the first terminal of the switch SW, and the second terminal of the switch SW is electrically connected to the first terminal of the transistor M10 and the input terminal of the buffer circuit BUF. Is connected. Further, the second terminal of the transistor M10 is electrically connected to the wiring VLDL, and the gate of the transistor M10 is electrically connected to the wiring BSL. Further, the output terminal of the buffer circuit BUF is electrically connected to the wiring OL.
  • the switch SW is turned off when a write operation is performed in any one of the memory cell MC [1] and the memory cell MC [m] electrically connected to the wiring WRDL. Works for. Further, when the writing operation is performed in any one of the memory cell MC [1] to the memory cell MC [m] electrically connected to the wiring WRDL, the function is set to turn on.
  • the switch SW for example, an electric switch such as an analog switch or a transistor can be applied.
  • the transistor can be a transistor having the same structure as the transistor M1.
  • a mechanical switch may be applied.
  • the transistor M10 functions as a load for converting the current flowing through the wiring WRDL into a voltage. For example, by applying a bias voltage from the wiring BSL to the gate of the transistor M10 and applying a high level potential from the wiring VLDL to the second terminal of the transistor M10, the potential of the first terminal of the transistor M10 is transferred from the wiring WRDL via the switch SW. It is determined according to the current flowing through the first terminal of the transistor M10.
  • the buffer circuit BUF included in the circuit RDD functions as a circuit for stably outputting a potential equal to the potential of the first terminal of the transistor M10 to the wiring OL.
  • the circuit RDD converts the current corresponding to the data read from the memory cell MC flowing through the wiring WRDL into a voltage by the transistor M10, and outputs the voltage to the wiring OL. By acquiring the voltage of the wiring OL, the data read from the memory cell MC can be read out.
  • the memory cell MC [1] to which the data is written is selected by the circuit WRWD.
  • the circuit WRWD gives a high level potential to the wiring WRWL [1] and a low level potential to the wiring WRWL [2] to the wiring WRWL [m].
  • the transistor M1d of the memory cell MC [1] is turned on.
  • the switch SW of the circuit RDD is turned off in order to prevent the transmission of data for writing from the wiring WRDL to the circuit RDD.
  • the wiring FCL [1] is given a reference potential from the circuit FECD as an example.
  • the reference potential may be, for example, a ground potential, a low level potential, or the like.
  • V 0 or the potential V 1 is given to the wiring WRDL from the circuit WDD as data for writing.
  • V 0 is, for example, a potential lower than the reference potential given to the wiring FCL [1].
  • V 0 given to the input terminal of the FTJ element FJC causes polarization in the material having a ferroelectricity contained in the FTJ element FJC when the reference potential is given to the output terminal of the FTJ element FJC.
  • the potential should be about (change the direction of polarization). Since V 0 is a potential lower than the reference potential, the direction of polarization written in the FTJ element FJC is the direction from the output terminal to the input terminal (negative direction).
  • V 1 has, for example, a potential higher than the reference potential given to the wiring FCL [1]. Further, the V 1 given to the input terminal of the FTJ element FJC generates polarization in the material having a ferroelectricity contained in the FTJ element FJC when the reference potential is given to the output terminal of the FTJ element FJC. The potential should be about (change the direction of polarization). Since V 1 has a potential higher than the reference potential, the direction of polarization written in the FTJ element FJC is the direction from the input terminal to the output terminal (positive direction).
  • the memory cell MC [1] that is the data read source is selected by the circuit WRWD.
  • the circuit WRWD gives a high level potential to the wiring WRWL [1] and a low level potential to the wiring WRWL [2] to the wiring WRWL [m].
  • the transistor M1d of the memory cell MC [1] is turned on.
  • the switch SW of the circuit RDD is in the ON state.
  • the wiring FCL [1] is given a reference potential from the circuit FECD as an example.
  • a potential larger than the reference potential is given to the wiring VLL.
  • the input terminal of the FTJ element FJC of the memory cell MC [1] and the first terminal of the transistor M10 of the circuit RDD are in a conductive state. Further, a tunnel current flows between the input terminal and the output terminal of the FTJ element FJC of the memory cell MC [1].
  • the magnitude of the tunnel current is determined by the polarization direction (positive direction or negative direction) of the material capable of having the ferroelectricity of the FTJ element FJC.
  • the potential of the first terminal of the transistor M10 is determined according to the amount of current flowing from the wiring WRDL to the input terminal of the FTJ element FJC of the memory cell MC [1]. As a result, a potential substantially equal to the potential of the first terminal of the transistor M10 is output to the output terminal of the buffer circuit BUF.
  • the data held in the memory cell MC [1] can be read out.
  • a tunnel current is generated between the input terminal and the output terminal of the FTJ element FJC included in each of the memory cell MC [1] to the memory cell MC [m]. It flows.
  • the amount of the tunnel current is determined by the direction of polarization of the material having a ferroelectricity contained in the FTJ element FJC, the material, the voltage between the input terminal and the output terminal, and the like, and is generally 1 ⁇ 10 -8 A. It may be 1 ⁇ 10 -7 A / cm 2 or more and 1 ⁇ 10 -7 A / cm 2 or less.
  • the transistor M1d included in each of the memory cell MC [1] to the memory cell MC [m] is a Si transistor, even if the transistor M1d is in the off state, for example, approximately 1 ⁇ 10 ⁇ .
  • a current of 10 A or less may flow as an off current (leakage current). This also applies when the transistor M10 included in the circuit RDD is a Si transistor.
  • the potential of the first terminal of the transistor M10 is the potential of the second terminal of the transistor M10. It is substantially the same as the potential of the terminal, that is, the potential given by the wiring VLL. That is, even if the amount of tunnel current flowing between the input terminal and the output terminal of the FTJ element FJC changes, the potential of the first terminal of the transistor M10 hardly changes. Therefore, it is difficult to read the data held in the memory cell MC from the amount of the tunnel current flowing between the input terminal and the output terminal of the FTJ element FJC of the memory cell MC.
  • the transistor M1d, the transistor M10, or the like is a Si transistor
  • the amount of the tunnel current may be the amount of current flowing in the subthreshold region, the saturation region, or the like in the transistor M1d, the transistor M10, or the like.
  • the area of the pair of electrodes of the FTJ element FJC may be increased.
  • the transistor M1d included in each of the memory cell MC [1] to the memory cell MC [m] is used as an OS transistor, the transistor M1d is in a region where the gate-source voltage is lower than the threshold voltage.
  • drain currents per channel width of 1 ⁇ m such as less than 1 ⁇ 10 -20 A, less than 1 ⁇ 10 -22 A, or less than 1 ⁇ 10 -24 A, can flow.
  • the transistor M1d is 1.0 ⁇ 10 -8 A or less, 1.0 ⁇ 10 -12 A or less, or 1.0 ⁇ in a region where the gate-source voltage is close to the threshold voltage of the transistor M1d.
  • a drain current per 1 ⁇ m of channel width such as 10-15 A or less, can flow.
  • FIG. 18 shows an outline of the characteristics of the source-drain current (Ids) and the gate-source voltage (Vgs) of the Si transistor (Si FET) and the OS transistor (OS FET), respectively.
  • the threshold voltages ( Vths ) of the Si FET and the OS FET are assumed to be the same. Further, for example, each transistor operates as a linear region when Vgs is larger than the sum of the source-drain voltage Vds and Vth , and Vgs is larger than Vth and the source-drain voltage Vds and Vth . When it is less than or equal to the sum, it operates as a saturation region, and when Vgs is less than or equal to Vth , it operates as a subthreshold region.
  • the OS transistor can have a larger range of gate voltage operating in the subthreshold region than the Si transistor. Specifically, when the threshold voltage of the OS transistor is Vth , in the subthreshold region, the voltage range is Vth -1.0V or more and Vth or less, or Vth -0.5V or more and Vth or less. Circuit operation using the gate voltage can be performed.
  • the transistor M1d, the transistor M10, or the like is used as an OS transistor, and the tunnel current flowing between the input terminal and the output terminal of the FTJ element FJC is the amount of current flowing in the subthreshold region of the transistor M10, the first transistor M10 is used.
  • the potential of the terminal is determined according to the amount of the tunnel current. Therefore, the data held in the memory cell MC can be read out from the amount of the tunnel current flowing between the input terminal and the output terminal of the FTJ element FJC of the memory cell MC.
  • the transistor M10 an OS transistor, the amount of current flowing in the subthreshold region of the transistor M10 can be read out as a potential. Therefore, as long as the transistor M10 operates in the subthreshold region, the FTJ element FJC can be used.
  • the tunnel current flowing between the input terminal and the output terminal can be reduced.
  • the area of the pair of electrodes of the FTJ element FJC may be reduced.
  • the storage device 200 by applying the OS transistor to the transistor M1d, the transistor M10, etc., the circuit area required for the FTJ element FJC can be reduced, and the memory cell MC of the storage device 200 can be miniaturized. can. Further, by reducing the amount of tunnel current flowing through the FTJ element FJC, the power consumption required for the read operation of the storage device 200 can be reduced.
  • FIG. 19 is a semiconductor device having a memory cell including a capacitive element, and the semiconductor device includes a transistor 300, a transistor 500, and a capacitive element 600.
  • 20A shows a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 20B shows a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 20C shows a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not change easily even at a high temperature.
  • a semiconductor device for example, the transistor M1 and the transistor M1b included in the memory cell MC described in the above embodiment, it is possible to realize a semiconductor device whose operating ability does not easily decrease even at high temperatures.
  • the transistor 500 to, for example, the transistor M1 and the transistor M1b by utilizing the characteristic that the off-current is small, the potential written in the capacity of the memory cell MC can be held for a long time.
  • the transistor 500 is provided above the transistor 300, for example, and the capacitive element 600 is provided above the transistor 300 and the transistor 500, for example.
  • the capacitive element 600 can be, for example, a capacitive element that holds a potential according to the data written in the memory cell. Depending on the circuit configuration, the capacitive element 600 shown in FIG. 19 may not necessarily be provided.
  • the transistor 300 is provided on the substrate 310, and has an element separation layer 312, a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 310, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region. It has a resistance region 314b.
  • the transistor 300 can be applied to, for example, the transistor M6 and the transistor M6b described in the above embodiment. Note that FIG. 19 shows a configuration in which the gate of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via a pair of electrodes of the capacitive element 600.
  • one of the source and drain of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via one of the pair of electrodes of the capacitive element 600.
  • one of the source or drain of the transistor 300 can be configured to be electrically connected to the gate of the transistor 500 via one of the pair of electrodes of the capacitive element 600.
  • Each terminal of the transistor 300 can be configured not to be electrically connected to each terminal of the transistor 500 and each terminal of the capacitive element 600.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 310 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 310.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on characteristic of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • n-type conductivity such as arsenic and phosphorus, or p-type conductivity such as boron are imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the element separation layer 312 is provided to separate a plurality of transistors formed on the substrate 310.
  • the element separation layer can be formed by using, for example, a LOCOS (Local Oxidation of Silicon) method, an STI (Shallow Trench Isolation) method, a mesa separation method, or the like.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • the transistor 300 shown in FIG. 19 is an example, and the transistor 300 is not limited to its structure, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the transistor 300 may have a planar type structure instead of the FIN type shown in FIG. 20C.
  • the transistor 300 may be configured in the same manner as the transistor 500 using an oxide semiconductor, as shown in FIG. 21. The details of the transistor 500 will be described later.
  • the unipolar circuit means a circuit including a transistor having only one polarity of an n-channel transistor or a p-channel transistor.
  • the transistor 300 is provided on the substrate 310A.
  • a semiconductor substrate may be used in the same manner as the substrate 310 of the semiconductor device of FIG.
  • the substrate 310A includes, for example, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having a stainless steel still foil, a tungsten substrate, and a tungsten foil.
  • a substrate, a flexible substrate, a laminated film, a paper containing a fibrous material, a base film, or the like can be used.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • synthetic resin such as acrylic.
  • polypropylene polyester, polyvinyl fluoride, polyvinyl chloride and the like.
  • polyamide, polyimide, aramid epoxy resin, inorganic thin-film film, papers and the like.
  • the transistor 300 shown in FIG. 19 is provided with an insulator 320, an insulator 322, an insulator 324, and an insulator 326 stacked in this order from the substrate 310 side.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step caused by the insulator 320, the transistor 300 covered with the insulator 322, and the like.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen, impurities, etc. do not diffuse in the region where the transistor 500 is provided from the substrate 310, the transistor 300, or the like.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is the amount desorbed in terms of hydrogen atoms in the range of 50 ° C. to 500 ° C. in the surface temperature of the film, which is converted into the area of the insulator 324. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are provided in order above the insulator 326 and the conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against impurities such as hydrogen and water, similarly to the insulator 324.
  • the insulator 352 and the insulator 354 it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326.
  • the conductor 356 preferably contains a conductor having a barrier property against impurities such as hydrogen and water.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in order on the insulator 354 and the conductor 356.
  • the insulator 360 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 360, for example, a material applicable to the insulator 324 or the like can be used.
  • the insulator 362 and the insulator 364 have a function as an interlayer insulating film and a flattening film. Further, as the insulator 362 and the insulator 364, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324. Therefore, as the insulator 362 and / or the insulator 364, a material applicable to the insulator 324 can be used.
  • an opening is formed in a region of each of the insulator 360, the insulator 362, and the insulator 364 that overlaps with a part of the conductor 356, and the conductor 366 is provided so as to fill the opening.
  • the conductor 366 is also formed on the insulator 362.
  • the conductor 366 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are laminated in this order on the insulator 364 and the conductor 366.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • the insulator 510 and the insulator 514 have a barrier property such that hydrogen and impurities do not diffuse from the region where the substrate 310 or the transistor 300 is provided to the region where the transistor 500 is provided. It is preferable to use. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane that desorbs a small amount of hydrogen.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 include a conductor 518, a conductor constituting the transistor 500 (for example, the conductor 503 shown in FIGS. 20A and 20B) and the like. It is embedded.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitive element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 has an insulator 516 on the insulator 514 and a conductor 503 (conductor 503a, and conductivity) arranged to be embedded in the insulator 514 or the insulator 516.
  • Body 503b insulator 522 on insulator 516, and insulator 503, insulator 524 on insulator 522, oxide 530a on insulator 524, and oxide 530b on oxide 530a.
  • the insulator 552 includes an upper surface of the insulator 522, a side surface of the insulator 524, a side surface of the oxide 530a, a side surface and an upper surface of the oxide 530b, and a conductor 542 (conductive).
  • the upper surface of the conductor 560 is arranged so as to substantially coincide in height with the upper part of the insulator 554, the upper part of the insulator 550, the upper part of the insulator 552, and the upper surface of the insulator 580.
  • the insulator 574 is in contact with at least a part of the upper surface of the conductor 560, the upper part of the insulator 552, the upper part of the insulator 550, the upper part of the insulator 554, and the upper surface of the insulator 580.
  • the insulator 580 and the insulator 544 are provided with an opening reaching the oxide 530b.
  • Insulator 552, insulator 550, insulator 554, and conductor 560 are arranged in the opening. Further, in the channel length direction of the transistor 500, the conductor 560, the insulator 552, the insulator 550, and the insulator 554 are placed between the insulator 571a and the conductor 542a and the insulator 571b and the conductor 542b. It is provided.
  • the insulator 554 has a region in contact with the side surface of the conductor 560 and a region in contact with the bottom surface of the conductor 560.
  • the oxide 530 preferably has an oxide 530a arranged on the insulator 524 and an oxide 530b arranged on the oxide 530a.
  • the oxide 530a By having the oxide 530a under the oxide 530b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b.
  • the transistor 500 shows a configuration in which the oxide 530 is laminated with two layers of the oxide 530a and the oxide 530b
  • the present invention is not limited to this.
  • the transistor 500 can be configured to have a single layer of oxide 530b or a laminated structure of three or more layers.
  • each of the oxide 530a and the oxide 530b may have a laminated structure.
  • the conductor 560 functions as a first gate (also referred to as a top gate) electrode, and the conductor 503 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 552, the insulator 550, and the insulator 554 function as the first gate insulator, and the insulator 522 and the insulator 524 function as the second gate insulator.
  • the gate insulator may be referred to as a gate insulating layer or a gate insulating film.
  • the conductor 542a functions as one of the source or the drain, and the conductor 542b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 560 of the oxide 530 functions as a channel forming region.
  • FIG. 22A an enlarged view of the vicinity of the channel formation region in FIG. 20A is shown in FIG. 22A.
  • the oxide 530b is provided with a region 530 bc that functions as a channel forming region of the transistor 500, and a region 530 ba and a region 530 bb that are provided so as to sandwich the region 530 bc and function as a source region or a drain region.
  • Have At least a part of the region 530bc overlaps with the conductor 560.
  • the region 530bc is provided in the region between the conductor 542a and the conductor 542b.
  • the region 530ba is provided so as to be superimposed on the conductor 542a
  • the region 530bb is provided so as to be superimposed on the conductor 542b.
  • the region 530bc that functions as a channel forming region has more oxygen deficiency than the regions 530ba and 530bb (in the present specification and the like, the oxygen deficiency in the metal oxide may be referred to as VO (oxygen vacancy)). It is a high resistance region with a low carrier concentration because it is low or the impurity concentration is low. Therefore, it can be said that the region 530bc is i-type (intrinsic) or substantially i-type.
  • Transistors using metal oxides are likely to fluctuate in electrical characteristics and may be unreliable if impurities or oxygen deficiencies (VOs) are present in the regions where channels are formed in the metal oxides. Further, hydrogen in the vicinity of oxygen deficiency (VO) forms a defect in which hydrogen is contained in oxygen deficiency (VO) (hereinafter, may be referred to as VOH ) to generate electrons as carriers. In some cases. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics). Therefore, it is preferable that impurities, oxygen deficiency, and VOH are reduced as much as possible in the region where channels are formed in the oxide semiconductor.
  • the region 530ba and the region 530bab that function as a source region or a drain region have a large amount of oxygen deficiency (VO) or a high concentration of impurities such as hydrogen, nitrogen, and metal elements, so that the carrier concentration increases and the resistance is low. It is an area that has become. That is, the region 530ba and the region 530bb are n-type regions having a high carrier concentration and low resistance as compared with the region 530bc.
  • VO oxygen deficiency
  • impurities such as hydrogen, nitrogen, and metal elements
  • the carrier concentration of the region 530 bc that functions as a channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , still more preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration of the region 530 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration between the region 530 bc and the region 530 ba or the region 530 bb is equal to or lower than the carrier concentration of the region 530 ba and the region 530 bb, and equal to or higher than the carrier concentration of the region 530 bc.
  • Regions may be formed. That is, the region functions as a junction region between the region 530 bc and the region 530 ba or the region 530 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration in the regions 530ba and 530bb, and may be equal to or higher than the hydrogen concentration in the region 530bc.
  • the junction region may have an oxygen deficiency equal to or less than that of the regions 530ba and 530bb, and may be equal to or greater than that of the region 530bc.
  • FIG. 22A shows an example in which the region 530ba, the region 530bb, and the region 530bc are formed on the oxide 530b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 530b but also with the oxide 530a.
  • the concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, the closer the region is to the channel formation region, the lower the concentration of the metal element and the impurity elements such as hydrogen and nitrogen is sufficient.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 530 (oxide 530a and oxide 530b) containing a channel forming region.
  • the metal oxide that functions as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium). , Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used. Further, as the oxide 530, an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530a under the oxide 530b By arranging the oxide 530a under the oxide 530b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 530a to the oxide 530b. ..
  • the oxide 530a and the oxide 530b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Since the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 530b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency (VO, etc.). Especially after the formation of the metal oxide. By heat-treating at a temperature such that the metal oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure. Therefore, by increasing the density of CAAC-OS, the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
  • VO oxygen deficiency
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a transistor using an oxide semiconductor if impurities and oxygen deficiencies are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated. Further, hydrogen in the vicinity of the oxygen deficiency may form a defect in which hydrogen is contained in the oxygen deficiency (hereinafter, may be referred to as VOH) to generate an electron as a carrier. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in which the channel is formed in the oxide semiconductor is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • excess oxygen an insulator containing oxygen desorbed by heating
  • the oxide semiconductor is removed from the insulator.
  • the on-current of the transistor 500 may decrease or the field effect mobility may decrease.
  • the amount of oxygen supplied to the source region or the drain region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the region 530bc that functions as a channel forming region is preferably i-type or substantially i-type because the carrier concentration is reduced, but the region 530ba that functions as a source region or a drain region and
  • the region 530bb has a high carrier concentration and is preferably n-type. That is, it is preferable to reduce oxygen deficiency and VOH in the region 530 bc of the oxide semiconductor so that an excessive amount of oxygen is not supplied to the region 530 ba and the region 530 bb.
  • microwave treatment is performed in an atmosphere containing oxygen to reduce oxygen deficiency and VOH in the region 530bc .
  • the microwave processing refers to processing using, for example, a device having a power source for generating high-density plasma using microwaves.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma by using a high frequency such as microwave or RF, and the oxygen plasma can be allowed to act. At this time, it is also possible to irradiate the region 530bc with a high frequency such as microwave or RF.
  • a high frequency such as microwave or RF.
  • the VO H in the region 530 bc can be divided, the hydrogen H can be removed from the region 530 bc, and the oxygen -deficient VO can be supplemented with oxygen. That is, in the region 530 bc, the reaction “VO H ⁇ H + VO” occurs, and the hydrogen concentration in the region 530 bc can be reduced. Therefore, oxygen deficiency and VOH in the region 530bc can be reduced, and the carrier concentration can be lowered.
  • the action of microwaves, high frequencies such as RF, oxygen plasma, etc. is shielded by the conductors 542a and 542b and does not reach the regions 530ba and 530bb. .. Further, the action of the oxygen plasma can be reduced by the insulator 571 and the insulator 580 provided overlying the oxide 530b and the conductor 542. As a result, during microwave treatment, the reduction of VOH and the supply of an excessive amount of oxygen do not occur in the regions 530ba and 530bab , so that the reduction of the carrier concentration can be prevented.
  • microwave treatment in an atmosphere containing oxygen after the film formation of the insulating film to be the insulator 552 or the film formation of the insulating film to be the insulator 550.
  • microwave treatment in an atmosphere containing oxygen through the insulator 552 or the insulator 550 in this way, oxygen can be efficiently injected into the region 530 bc.
  • the insulator 552 so as to be in contact with the side surface of the conductor 542 and the surface of the region 530bc, the injection of more oxygen than necessary into the region 530bc is suppressed, and the oxidation of the side surface of the conductor 542 is suppressed. be able to. Further, it is possible to suppress the oxidation of the side surface of the conductor 542 when the insulating film to be the insulator 550 is formed.
  • the oxygen injected into the region 530bc has various forms such as an oxygen atom, an oxygen molecule, and an oxygen radical (also called an O radical, an atom or molecule having an unpaired electron, or an ion).
  • the oxygen injected into the region 530bc is preferably one or more of the above-mentioned forms, and is particularly preferable to be an oxygen radical. Further, since the film quality of the insulator 552 and the insulator 550 can be improved, the reliability of the transistor 500 is improved.
  • oxygen deficiency and VOH can be selectively removed in the region 530bc of the oxide semiconductor to make the region 530bc i-type or substantially i-type. Further, it is possible to suppress the supply of excess oxygen to the region 530ba and the region 530bb that function as a source region or a drain region, and maintain conductivity. As a result, it is possible to suppress fluctuations in the electrical characteristics of the transistor 500 and reduce variations in the electrical characteristics of the transistor 500 within the substrate surface.
  • a curved surface may be provided between the side surface of the oxide 530b and the upper surface of the oxide 530b in a cross-sectional view of the transistor 500 in the channel width direction. That is, the end portion of the side surface and the end portion of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 530b in the region overlapping the conductor 542, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 530b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 530b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 530b even if heat treatment is performed, so that the transistor 500 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 530a and the oxide 530b.
  • the oxide 530a and the oxide 530b have a common element other than oxygen as a main component, so that a mixed layer having a low defect level density can be formed.
  • the oxide 530b is an In-M-Zn oxide
  • the oxide 530a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • a metal oxide having a composition in the vicinity thereof may be used.
  • a metal oxide having a composition may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the interface between the oxide 530 and the insulator 552 and its vicinity thereof can be provided.
  • Indium contained in the oxide 530 may be unevenly distributed.
  • the vicinity of the surface of the oxide 530 has an atomic number ratio close to that of indium oxide or an atomic number ratio close to that of In—Zn oxide.
  • the atomic number ratio of indium in the vicinity of the surface of the oxide 530, particularly the oxide 530b, is increased, so that the field effect mobility of the transistor 500 can be improved.
  • the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 has impurities such as water and hydrogen from the substrate side or the transistor 500. It is preferable to function as a barrier insulating film that suppresses diffusion from above to the transistor 500.
  • insulator 512, insulator 514, insulator 544, insulator 571, insulator 574, insulator 576, and insulator 581 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, It is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms (the above impurities are difficult to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the above-mentioned oxygen is difficult to permeate).
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are insulators having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
  • impurities such as water and hydrogen, and oxygen.
  • silicon nitride it is preferable to use silicon nitride having a higher hydrogen barrier property.
  • the insulator 514, the insulator 571, the insulator 574, and the insulator 581 it is preferable to use aluminum oxide or magnesium oxide having a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 500 side via the insulator 512 and the insulator 514. Alternatively, it is possible to prevent impurities such as water and hydrogen from diffusing to the transistor 500 side from the interlayer insulating film or the like arranged outside the insulator 581. Alternatively, it is possible to suppress the diffusion of oxygen contained in the insulator 524 or the like to the substrate side via the insulator 512 and the insulator 514.
  • the transistor 500 has an insulator 512, an insulator 514, an insulator 571, an insulator 544, an insulator 574, an insulator 576, and an insulator 512 having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen. It is preferable to have a structure surrounded by an insulator 581.
  • an oxide having an amorphous structure as the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing or fixing hydrogen.
  • a metal oxide having such an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, hydrogen contained in the transistor 500 or hydrogen existing around the transistor 500 is captured or fixed. be able to. In particular, it is preferable to capture or fix hydrogen contained in the channel forming region of the transistor 500.
  • a metal oxide having an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, it is possible to manufacture the transistor 500 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 preferably have an amorphous structure, but a region of a polycrystal structure is partially formed. It may be formed. Further, the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are multi-layered in which a layer having an amorphous structure and a layer having a polycrystal structure are laminated. It may be a structure. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581. Can be reduced.
  • the film forming method is not limited to the sputtering method, and includes chemical vapor deposition (CVD) method, molecular beam epitaxy (MBE) method, pulsed laser deposition (PLD) method, atomic layer deposition (ALD) method, and the like. It may be used as appropriate.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • ALD atomic layer deposition
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 it may be preferable to reduce the resistivity of the insulator 512, the insulator 544, and the insulator 576.
  • the insulator 512, the insulator 544, and the insulator 576 are used in the process of manufacturing the semiconductor device using plasma or the like.
  • the insulator 576 can alleviate the charge-up of the conductor 503, the conductor 542, the conductor 560, and the like.
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 516, the insulator 574, the insulator 580, and the insulator 581 have a lower dielectric constant than the insulator 514.
  • the insulator 516, the insulator 580, and the insulator 581 include silicon oxide, silicon oxide nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and holes. Silicon oxide or the like may be used as appropriate.
  • the insulator 581 is preferably an insulator that functions as an interlayer film, a flattening film, or the like.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560.
  • the conductor 503 is embedded in the opening formed in the insulator 516.
  • a part of the conductor 503 may be embedded in the insulator 514.
  • the conductor 503 has a conductor 503a and a conductor 503b.
  • the conductor 503a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 503b is provided so as to be embedded in the recess formed in the conductor 503a.
  • the height of the upper part of the conductor 503b roughly coincides with the height of the upper part of the conductor 503a and the height of the upper part of the insulator 516.
  • the conductor 503a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 503a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 503a, impurities such as hydrogen contained in the conductor 503b are prevented from diffusing into the oxide 530 via the insulator 524 and the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 503a, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 503a, the above-mentioned conductive material may be a single layer or a laminated material. For example, titanium nitride may be used for the conductor 503a.
  • the conductor 503b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • tungsten may be used for the conductor 503b.
  • the conductor 503 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 500 can be controlled by independently changing the potential applied to the conductor 503 without interlocking with the potential applied to the conductor 560.
  • Vth threshold voltage
  • the transistor 500 When the oxide 530 is set to high purity and the impurities are removed from the oxide 530 as much as possible, the transistor 500 is normally placed without applying a potential to the conductor 503 and / or the conductor 560. It may be expected to be turned off (the threshold voltage of the transistor 500 is made larger than 0V). In this case, it is preferable to connect the conductor 560 and the conductor 503 so that the same potential is applied.
  • the electrical resistivity of the conductor 503 is designed in consideration of the potential applied to the above-mentioned conductor 503, and the film thickness of the conductor 503 is set according to the electrical resistivity.
  • the film thickness of the insulator 516 is substantially the same as that of the conductor 503.
  • the absolute amount of impurities such as hydrogen contained in the insulator 516 can be reduced, so that the impurities can be reduced from diffusing into the oxide 530. ..
  • the conductor 503 is provided larger than the size of the region that does not overlap with the conductor 542a and the conductor 542b of the oxide 530 when viewed from the upper surface.
  • the conductor 503 is also stretched in a region outside the ends of the oxides 530a and 530b in the channel width direction. That is, it is preferable that the conductor 503 and the conductor 560 are superimposed on each other via an insulator on the outside of the side surface of the oxide 530 in the channel width direction.
  • the channel forming region of the oxide 530 is electrically surrounded by the electric field of the conductor 560 that functions as the first gate electrode and the electric field of the conductor 503 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is called a curved channel (S-channel) structure.
  • the transistor having an S-channel structure represents the structure of a transistor that electrically surrounds the channel formation region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the transistor 500 By making the transistor 500 normally off and having the above-mentioned S-Channel structure, the channel formation region can be electrically surrounded. Therefore, the transistor 500 can be regarded as a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure.
  • the transistor 500 By forming the transistor 500 into an S-Channel structure, a GAA structure, or an LGAA structure, the channel forming region formed at or near the interface between the oxide 530 and the gate insulating film is the entire bulk of the oxide 530. be able to.
  • the transistor 500 by making the transistor 500 have an S-Channel structure, a GAA structure, or an LGAA structure, it is possible to obtain a so-called Bulk-Flow type in which the carrier path is used as the entire bulk.
  • a Bulk-Flow type transistor structure it is possible to improve the current density flowing through the transistor, so that it is expected that the on-current of the transistor will be improved or the field effect mobility of the transistor will be increased.
  • the conductor 503 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 503. Further, it is not always necessary to provide one conductor 503 for each transistor. For example, the conductor 503 may be shared by a plurality of transistors.
  • the conductor 503 shows a configuration in which the conductor 503a and the conductor 503b are laminated, but the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 522 and the insulator 524 function as a gate insulator.
  • the insulator 522 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, the insulator 522 preferably has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 522 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 524.
  • the insulator 522 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 releases oxygen from the oxide 530 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 500 to the oxide 530. And, it functions as a layer to suppress.
  • the insulator 522 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 500, and the generation of oxygen deficiency in the oxide 530 can be suppressed. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 or the oxide 530.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 522 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide may be used in a single layer or in a laminated state.
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide
  • problems such as leakage current may occur due to the thinning of the gate insulator.
  • a high-k material for an insulator that functions as a gate insulator it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • insulator 522 a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • PZT lead zirconate titanate
  • strontium titanate SrTiO 3
  • Ba, Sr Ba TiO 3
  • silicon oxide, silicon nitride nitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 530 can be repaired by the supplied oxygen, in other words, the reaction "VO + O ⁇ null" can be promoted. .. Further, the oxygen supplied to the hydrogen remaining in the oxide 530 reacts with the hydrogen, so that the hydrogen can be removed (dehydrated) as H2O . As a result, it is possible to suppress the hydrogen remaining in the oxide 530 from being recombined with the oxygen deficiency to form VOH.
  • the insulator 522 and the insulator 524 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 524 may be formed in an island shape by superimposing on the oxide 530a. In this case, the insulator 544 is in contact with the side surface of the insulator 524 and the upper surface of the insulator 522.
  • the conductor 542a and the conductor 542b are provided in contact with the upper surface of the oxide 530b.
  • the conductor 542a and the conductor 542b each function as a source electrode or a drain electrode of the transistor 500.
  • Examples of the conductors 542 include nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, and nitrides containing tantalum and aluminum. It is preferable to use a nitride containing titanium and aluminum. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • hydrogen contained in the oxide 530b or the like may diffuse into the conductor 542a or the conductor 542b.
  • hydrogen contained in the oxide 530b or the like is likely to diffuse into the conductor 542a or the conductor 542b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 542a or the conductor 542b. That is, hydrogen contained in the oxide 530b or the like may be absorbed by the conductor 542a or the conductor 542b.
  • the conductor 542 it is preferable that no curved surface is formed between the side surface of the conductor 542 and the upper surface of the conductor 542.
  • the conductor 542 on which the curved surface is not formed the cross-sectional area of the conductor 542 in the cross section in the channel width direction can be increased.
  • the conductivity of the conductor 542 can be increased and the on-current of the transistor 500 can be increased.
  • the insulator 571a is provided in contact with the upper surface of the conductor 542a, and the insulator 571b is provided in contact with the upper surface of the conductor 542b.
  • the insulator 571 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 571 has a function of suppressing the diffusion of oxygen.
  • the insulator 571 preferably has a function of suppressing the diffusion of oxygen more than the insulator 580.
  • a nitride containing silicon such as silicon nitride may be used.
  • the insulator 571 preferably has a function of capturing impurities such as hydrogen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide or magnesium oxide may be used.
  • an insulator such as aluminum oxide or magnesium oxide
  • the insulator 544 is provided so as to cover the insulator 524, the oxide 530a, the oxide 530b, the conductor 542, and the insulator 571. It is preferable that the insulator 544 has a function of capturing hydrogen and fixing hydrogen. In that case, the insulator 544 preferably contains an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. Further, for example, as the insulator 544, a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used.
  • the conductor 542 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 524 and the insulator 580 from diffusing into the conductor 542. As a result, the conductor 542 is directly oxidized by the oxygen contained in the insulator 524 and the insulator 580 to increase the resistivity and suppress the decrease in the on-current.
  • the insulator 552 functions as a part of the gate insulator.
  • an insulator that can be used for the above-mentioned insulator 574 may be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • aluminum oxide is used as the insulator 552.
  • the insulator 552 is an insulator having at least oxygen and aluminum.
  • the insulator 552 is provided in contact with the upper surface and the side surface of the oxide 530b, the side surface of the oxide 530a, the side surface of the insulator 524, and the upper surface of the insulator 522. That is, the region of the oxide 530a, the oxide 530b, and the insulator 524 overlapping with the conductor 560 is covered with the insulator 552 in the cross section in the channel width direction. As a result, it is possible to block the desorption of oxygen by the oxides 530a and 530b by the insulator 552 having a barrier property against oxygen when heat treatment or the like is performed.
  • the insulator 580 and the insulator 550 contain an excessive amount of oxygen, it is possible to suppress the excessive supply of the oxygen to the oxide 530a and the oxide 530b. Therefore, it is possible to prevent the region 530ba and the region 530bb from being excessively oxidized via the region 530bc to cause a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 is provided in contact with the side surfaces of the conductor 542, the insulator 544, the insulator 571, and the insulator 580, respectively. Therefore, it is possible to reduce the oxidation of the side surface of the conductor 542 and the formation of an oxide film on the side surface. As a result, it is possible to suppress a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 554, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 552 is thin.
  • the film thickness of the insulator 552 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 1.0 nm or less, 3.0 nm or less, or 5.0 nm or less. ..
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 552 may have a region having the above-mentioned film thickness at least in a part thereof. Further, the film thickness of the insulator 552 is preferably thinner than the film thickness of the insulator 550. In this case, the insulator 552 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the ALD method alternates between a first source gas (also referred to as a precursor, precursor, or metal precursor) and a second source gas (also referred to as reactant, reactor, oxidant, or non-metal precursor) for the reaction.
  • a first source gas also referred to as a precursor, precursor, or metal precursor
  • a second source gas also referred to as reactant, reactor, oxidant, or non-metal precursor
  • the ALD method include a thermal ALD method in which the reaction of the precursor and the reactor is performed only by thermal energy, and a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactor. In the PEALD method, it may be preferable to use plasma because it is possible to form a film at a lower temperature.
  • the ALD method utilizes the characteristics of atoms, which are self-regulating properties, and can deposit atoms layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature. Therefore, the insulator 552 can be formed on the side surface of the opening formed in the insulator 580 or the like with good coverage and with a thin film thickness as described above.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • the quantification of impurities can be performed by using secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the insulator 550 functions as a part of the gate insulator.
  • the insulator 550 is preferably arranged in contact with the upper surface of the insulator 552.
  • the insulator 550 includes silicon oxide, silicon nitriding, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, and the like. Can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are heat-stable.
  • the insulator 550 is an insulator having at least oxygen and silicon.
  • the insulator 550 has a reduced concentration of impurities such as water and hydrogen in the insulator 550.
  • the film thickness of the insulator 550 is preferably 1 nm or more, or 0.5 nm or more, and preferably 15 nm or less, or 20 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550 may have a region having the above-mentioned film thickness at least in a part thereof.
  • FIGS. 20A and 20B show a configuration in which the insulator 550 is a single layer
  • the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 550 may have a two-layer laminated structure of the insulator 550a and the insulator 550b on the insulator 550a.
  • the lower insulator 550a is formed by using an insulator that easily permeates oxygen
  • the upper insulator 550b is a diffusion of oxygen. It is preferable to use an insulator having a function of suppressing the above. With such a configuration, oxygen contained in the insulator 550a can be suppressed from diffusing into the conductor 560. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 530. Further, it is possible to suppress the oxidation of the conductor 560 by the oxygen contained in the insulator 550a.
  • the insulator 550a may be provided by using a material that can be used for the above-mentioned insulator 550, and the insulator 550b may be an insulator containing an oxide of one or both of aluminum and hafnium.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • hafnium oxide is used as the insulator 550b.
  • the insulator 550b is an insulator having at least oxygen and hafnium.
  • the film thickness of the insulator 550b is preferably 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550b may have, at least in part, a region having the above-mentioned film thickness.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the insulator 550b.
  • the gate insulator By forming the gate insulator into a laminated structure of the insulator 550a and the insulator 550b, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator. Therefore, the withstand voltage of the insulator 550 can be increased.
  • EOT equivalent oxide film thickness
  • the insulator 554 functions as a part of the gate insulator.
  • silicon nitride formed by the PEALD method may be used as the insulator 554.
  • the insulator 554 is an insulator having at least nitrogen and silicon.
  • the insulator 554 may further have a barrier property against oxygen. As a result, oxygen contained in the insulator 550 can be suppressed from diffusing into the conductor 560.
  • the insulator 554 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 552, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 554 is thin.
  • the film thickness of the insulator 554 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 554 may have a region having the above-mentioned film thickness at least in a part thereof.
  • the film thickness of the insulator 554 is preferably thinner than the film thickness of the insulator 550.
  • the insulator 554 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the conductor 560 functions as the first gate electrode of the transistor 500.
  • the conductor 560 preferably has a conductor 560a and a conductor 560b arranged on the conductor 560a.
  • the conductor 560a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 560b.
  • the position of the upper part of the conductor 560 substantially coincides with the position of the upper part of the insulator 550. In FIGS.
  • the conductor 560 is shown as a two-layer structure of the conductor 560a and the conductor 560b, but the conductor 560 has a single-layer structure or a three-layer structure other than the two-layer structure. It can be a laminated structure with more than one layer.
  • a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 560b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b can have a laminated structure. Specifically, for example, the conductor 560b may have a laminated structure of titanium or titanium nitride and the conductive material.
  • the conductor 560 is self-aligned so as to fill the opening formed in the insulator 580 or the like.
  • the conductor 560 can be reliably arranged in the region between the conductor 542a and the conductor 542b without aligning the conductor 560.
  • the height is preferably lower than the height of the bottom surface of the oxide 530b.
  • the conductor 560 functioning as a gate electrode covers the side surface and the upper surface of the channel forming region of the oxide 530b via an insulator 550 or the like, so that the electric field of the conductor 560 can be applied to the channel forming region of the oxide 530b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 500 can be increased and the frequency characteristics can be improved.
  • the difference is preferably 0 nm or more, 3 nm or more, or 5 nm or more, and preferably 20 nm or less, 50 nm or less, or 100 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 580 is provided on the insulator 544, and an opening is formed in the region where the insulator 550 and the conductor 560 are provided. Further, the upper surface of the insulator 580 may be flattened.
  • the insulator 580 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant As an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 580 is provided, for example, by using the same material as the insulator 516.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the insulator 580 has a reduced concentration of impurities such as water and hydrogen in the insulator 580.
  • the insulator 580 may appropriately use an oxide containing silicon such as silicon oxide and silicon nitride nitride.
  • the insulator 574 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 580 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 574 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 574 is an insulator having at least oxygen and aluminum.
  • the insulator 574 which has a function of capturing impurities such as hydrogen in contact with the insulator 580, hydrogen contained in the insulator 580 and the like can be provided. Impurities can be captured and the amount of hydrogen in the region can be kept constant.
  • the insulator 576 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 580 from above. Insulator 576 is placed on top of insulator 574.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 576.
  • a silicon nitride film having a high density can be formed.
  • silicon nitride formed by the PEALD method or the CVD method may be further laminated on the silicon nitride formed by the sputtering method.
  • one of the first terminal or the second terminal of the transistor 500 is electrically connected to the conductor 540a functioning as a plug, and the other of the first terminal or the second terminal of the transistor 500 is connected to the conductor 540b. It is electrically connected.
  • the conductor 540a and the conductor 540b are collectively referred to as a conductor 540.
  • the conductor 540a is provided in a region overlapping with the conductor 542a. Specifically, in the region overlapping with the conductor 542a, the insulator 571, the insulator 544, the insulator 580, the insulator 574, the insulator 576, and the insulator 581 shown in FIG. 20A, and the insulator further shown in FIG. An opening is formed in the 582 and the insulator 586, and the conductor 540a is provided inside the opening. Further, the conductor 540b is provided, for example, in a region overlapping with the conductor 542b.
  • An opening is formed in the 582 and the insulator 586, and the conductor 540b is provided inside the opening.
  • the insulator 582 and the insulator 586 will be described later.
  • an insulator 541a may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542a and the conductor 540a. ..
  • an insulator 541b may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542b and the conductor 540b.
  • the insulator 541a and the insulator 541b are collectively referred to as an insulator 541.
  • the conductor 540a and the conductor 540b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 540a and the conductor 540b may have a laminated structure.
  • the conductor 540 has a laminated structure
  • the insulator 574, the insulator 576, the insulator 581, the insulator 580, the insulator 544, and the first conductor arranged in the vicinity of the insulator 571 are included in the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated manner. Further, it is possible to prevent impurities such as water and hydrogen contained in the layer above the insulator 576 from being mixed into the oxide 530 through the conductor 540a and the conductor 540b.
  • a barrier insulating film that can be used for the insulator 544 or the like may be used.
  • insulators such as silicon nitride, aluminum oxide, and silicon nitride may be used. Since the insulator 541a and the insulator 541b are provided in contact with the insulator 574, the insulator 576, and the insulator 571, impurities such as water and hydrogen contained in the insulator 580 and the like are contained in the conductor 540a and the conductor. It is possible to suppress mixing with the oxide 530 through 540b. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b.
  • the first insulator in contact with the inner wall of the opening such as the insulator 580 and the second insulator inside the insulator are oxygen. It is preferable to use a barrier insulating film for hydrogen and a barrier insulating film for hydrogen in combination.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • silicon nitride formed by the PEALD method may be used as the second insulator.
  • the transistor 500 shows a configuration in which the first insulator of the insulator 541 and the second conductor of the insulator 541 are laminated
  • the present invention is not limited to this.
  • the insulator 541 may be provided as a single layer or a laminated structure having three or more layers.
  • the configuration in which the first conductor of the conductor 540 and the second conductor of the conductor 540 are laminated is shown, but the present invention is not limited to this.
  • the conductor 540 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductor 610, a conductor 612, or the like which is in contact with the upper part of the conductor 540a and the upper part of the conductor 540b and functions as wiring may be arranged.
  • the conductor 610 and the conductor 612 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may also have a laminated structure.
  • the conductor may be titanium or a laminate of titanium nitride and the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the structure of the transistor included in the semiconductor device of one aspect of the present invention is not limited to the transistor 500 shown in FIGS. 19, 20A, 20B, and 21.
  • the structure of the transistor included in the semiconductor device of one aspect of the present invention may be changed depending on the situation.
  • the transistor 500 shown in FIGS. 19, 20A, 20B, and 21 may have the configuration shown in FIG. 23.
  • the transistor of FIG. 23 differs from the transistor 500 shown in FIGS. 19, 20A, 20B, and 21 in that it has an oxide of 543a and an oxide of 543b.
  • the oxide 543a and the oxide 543b are collectively referred to as an oxide 543.
  • the cross section of the transistor in FIG. 23 in the channel width direction can be the same as the cross section of the transistor 500 shown in FIG. 20B.
  • the oxide 543a is provided between the oxide 530b and the conductor 542a, and the oxide 543b is provided between the oxide 530b and the conductor 542b.
  • the oxide 543a is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542a.
  • the oxide 543b is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542b.
  • the oxide 543 preferably has a function of suppressing the permeation of oxygen.
  • the oxide 543 is placed between the conductor 542 and the oxide 530b. It is preferable because the electric resistance is reduced. With such a configuration, the electrical characteristics, field effect mobility, and reliability of the transistor 500 may be improved.
  • a metal oxide having an element M may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • the oxide 543 preferably has a higher concentration of the element M than the oxide 530b.
  • gallium oxide may be used as the oxide 543.
  • a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the film thickness of the oxide 543 is preferably 0.5 nm or more, or 1 nm or more, and preferably 2 nm or less, 3 nm or less, or 5 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the oxide 543 preferably has crystallinity. When the oxide 543 has crystallinity, the release of oxygen in the oxide 530 can be suitably suppressed. For example, as the oxide 543, if it has a crystal structure such as a hexagonal crystal, it may be possible to suppress the release of oxygen in the oxide 530.
  • An insulator 582 is provided on the insulator 581, and an insulator 586 is provided on the insulator 582.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582. For example, it is preferable to use a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • FIGS. 19 and 21 The wiring or plug around the capacitive element 600 and its surroundings will be described.
  • a capacitive element 600, wiring, and / or a plug are provided above the transistor 500 shown in FIGS. 19 and 21.
  • the capacitive element 600 has, for example, a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 610 is provided on one of the conductors 540a or 540b, the conductor 546, and the insulator 586.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • the conductor 612 is provided on the other of the conductor 540a or the conductor 540b and on the insulator 586.
  • the conductor 612 has a function as a plug, wiring, terminal, or the like for electrically connecting the transistor 500 and a circuit element, wiring, or the like arranged above.
  • the conductor 612 and the conductor 610 may be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to the conductor having a high conductivity may be formed between the conductor having the barrier property and the conductor having a high conductivity.
  • An insulator 630 is provided on the insulator 586 and the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes of the capacitive element 600.
  • Examples of the insulator 630 include silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride.
  • Aluminum oxide or the like can be used.
  • the insulator 630 can be provided as a laminated layer or a single layer by using the above-mentioned materials.
  • the capacitive element 600 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved. It is possible to suppress electrostatic breakdown of the element 600.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may include, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST). Insulators containing high-k material may be used in a single layer or laminated. Further, as the insulator 630, a compound containing hafnium and zirconium may be used. As semiconductor devices become finer and more integrated, problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • the gate insulator and the insulator that functions as a dielectric used for the capacitive element By using a high-k material for the gate insulator and the insulator that functions as a dielectric used for the capacitive element, it is possible to reduce the gate potential during transistor operation and secure the capacitance of the capacitive element while maintaining the physical film thickness. It will be possible.
  • the capacitive element 600 can be used as a ferroelectric capacitor.
  • the conductor 620 is provided so as to be superimposed on the conductor 610 via the insulator 630.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. Further, when it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum) or the like, which are low resistance metal materials, may be used. Further, for example, as the conductor 620, a material applicable to the conductor 610 can be used. Further, the conductor 620 may have a laminated structure of two or more layers instead of a single layer structure.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • the insulator 640 for example, it is preferable to use a film having a barrier property so that hydrogen, impurities and the like do not diffuse in the region where the transistor 500 is provided. Therefore, the same material as the insulator 324 can be used.
  • An insulator 650 is provided on the insulator 640.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650. Therefore, the insulator 650 can be, for example, a material applicable to the insulator 324.
  • the capacitive element 600 shown in FIGS. 19 and 21 is of a planar type, but the shape of the capacitive element is not limited to this.
  • the capacitive element 600 may be, for example, a cylinder type instead of the planar type.
  • a wiring layer may be provided above the capacitive element 600.
  • the insulator 411, the insulator 412, the insulator 413, and the insulator 414 are provided in order above the insulator 650.
  • the insulator 411, the insulator 412, and the insulator 413 are provided with a conductor 416 that functions as a plug or wiring.
  • the conductor 416 can be provided in a region superposed on the conductor 660, which will be described later.
  • the insulator 630, the insulator 640, and the insulator 650 are provided with an opening in a region overlapping with the conductor 612, and the conductor 660 is provided so as to fill the opening.
  • the conductor 660 functions as a plug or wiring electrically connected to the conductor 416 included in the wiring layer described above.
  • the insulator 411 and the insulator 414 for example, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 411 and the insulator 414, for example, a material applicable to the insulator 324 and the like can be used.
  • the insulator 412 and the insulator 413 for example, like the insulator 326, it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings.
  • the conductor 612 and the conductor 416 can be provided, for example, by using the same materials as the conductor 328 and the conductor 330.
  • FIG. 24 shows an example in which the capacitance element 600 located on the upper surface of the insulator 582 and the conductor 546 is changed to the FTJ element 700 in the semiconductor device shown in FIG.
  • the FTJ element 700 has, for example, a conductor 610 that functions as a lower electrode, a conductor 620 that functions as an upper electrode, an insulator 630, and an insulator 631.
  • a material capable of having ferroelectricity can be used as the insulator 631.
  • Examples of the material having strong dielectric property include hafnium oxide, zirconium oxide, zirconium oxide hafnium, and element J1 in hafnium oxide (the element J1 here is zirconium (Zr), silicon (Si), and aluminum (Al). , Gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) added to zirconium oxide with element J2 (here, element J2 is hafnium (Hf), silicon (Si)). , Aluminum (Al), Gadrinium (Gd), Yttrium (Y), Lantern (La), Strontium (Sr), etc.).
  • PbTIO X barium titanate strontium (BST), barium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), bismuth ferrite (BFO).
  • BST barium titanate strontium
  • PZT barium titanate
  • SBT strontium bismuthate tantanate
  • BFO bismuth ferrite
  • Barium titanate, and the like, and a piezoelectric ceramic having a perovskite structure may be used.
  • the material capable of having ferroelectricity for example, a mixture or a compound selected from the materials listed above can be used.
  • the material capable of having ferroelectricity may be a laminated structure composed of a plurality of materials selected from the materials listed above.
  • the crystal structure (characteristics) of hafnium oxide, zirconium oxide, zirconium oxide hafnium, and materials obtained by adding the element J1 to hafnium oxide may change not only depending on the film forming conditions but also depending on various processes.
  • the above-mentioned materials are not only called ferroelectrics, but also materials that can have ferroelectricity.
  • hafnium oxide, or a material having hafnium oxide and zirconium oxide as a material capable of having ferroelectricity is preferable because it can have ferroelectricity even when processed into a thin film of several nm.
  • the film thickness of the insulator 631 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and further preferably 10 nm or less.
  • the conductor 610 and the conductor 612 can be made of the same material as the conductor 610 and the conductor 612 in FIG. Further, in FIG. 24, the conductor 610 and the conductor 612 can be formed in the same manner as the conductor 610 and the conductor 612 in FIG.
  • the insulator 630 is provided on the upper surface of the conductor 610 and a part of the region of the insulator 586. Further, the insulator 631 is provided on the upper surface of the insulator 630, and the conductor 620 is provided on the upper surface of the insulator 631.
  • the insulator 630 functions as a tunnel insulating film in the FTJ element 700.
  • the insulator 630 for example, silicon oxide, silicon nitride, a laminate of silicon oxide and silicon nitride can be used.
  • the insulator 640 is an upper surface of a region including an end portion of the insulator 630, a region including the end portion of the insulator 631, a conductor 620, and a part region of the insulator 586. It is provided in.
  • insulator 640 for example, a material applicable to the insulator 640 of FIG. 19 can be used.
  • the FTJ element 700 can be provided in the semiconductor device shown in FIG. 24
  • the FTJ element 700 shown in FIG. 24 can be, for example, the FTJ element FJAb shown in the above embodiment.
  • the FTJ element 700 can be made into an FTJ element FJA by changing the stacking order of the insulator 630 that functions as a tunnel insulating film and the insulator 631 that contains a material that may have ferroelectricity.
  • FIG. 25 shows a configuration in which the stacking order of the insulator 630 functioning as the tunnel insulating film shown in FIG. 23 and the insulator 631 containing a material having a ferroelectricity is changed.
  • the FTJ element 700 shown in FIG. 25 can be, for example, the FTJ element FJA shown in the above embodiment.
  • the semiconductor device shown in FIG. 26 is a modification of the semiconductor device of FIG. 24, and is provided with an insulator 571, an insulator 544, an insulator 574, an insulator 576, an insulator 581, an insulator 641, an insulator 642, and the like. It has a structure that surrounds the transistor 500 and the FTJ element 700.
  • an insulator 641, an insulator 642, and an insulator 650 are provided in order on the bottom of the opening and the upper surface of the insulator 640.
  • the insulator 641 and the insulator 642 function as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen from above the transistor 500 and the capacitive element 600 to the transistor 500 and the capacitive element 600. Is preferable.
  • a sputtering method can be used as a film forming method for the insulator 641.
  • silicon nitride formed by a sputtering method can be used. Since the sputtering method does not require the use of molecules containing hydrogen in the film-forming gas, the hydrogen concentration of the insulator 641 can be reduced. As described above, the hydrogen concentration of the insulator 641 in contact with the conductor 610, the conductor 612, and the insulator 586 is reduced, so that the insulator 641 becomes the conductor 610, the conductor 612, and the insulator 586. It is possible to suppress the diffusion of hydrogen.
  • the insulator 642 for example, it is preferable to form a film by using the ALD method, particularly the PEALD method.
  • the ALD method particularly the PEALD method.
  • silicon nitride formed by the PEALD method can be used as the insulator 642.
  • the insulator 642 can be formed into a film with good coverage. Therefore, even if pinholes or streaks are formed in the insulator 641 due to the unevenness of the base, hydrogen can be formed by covering them with the insulator 642. Can be reduced from diffusing into the conductor 610, the conductor 612, and the insulator 586.
  • impurities such as water and hydrogen are diffused to the transistor 500 and the FTJ element 700 side via the insulator 512, the insulator 514, the insulator 641, the insulator 642 and the like. Can be prevented. Further, oxygen contained in the insulator 580 and the like can be prevented from diffusing to the outside through the insulator 574, the insulator 641 and the insulator 642.
  • the area of the circuit constituting the semiconductor device can be reduced by achieving a laminated structure, miniaturization, high integration, and the like.
  • a ferroelectric capacitor as a capacitive element included in a semiconductor device
  • the value of the capacitance of the capacitive element can be increased, so that the capacitive element can be miniaturized. Therefore, the area of the circuit including the capacitive element can be reduced.
  • the circuit scale can be increased while suppressing the increase in the circuit area of the semiconductor device.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 27A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (Cloud-AlignedComposite) (excluding single crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 27A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • FIG. 27B the XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement of the CAAC-IGZO film classified as "Crystalline" is shown in FIG. 27B (the vertical axis is the intensity (Intensity) as an arbitrary unit (a.u.)). (Represented by).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 27B may be simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 27C.
  • FIG. 27C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 27A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the replacement of metal atoms, and the like. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities and the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD device, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as limited field electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as limited field electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and have a mixed structure.
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more preferably 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentrations of silicon and carbon in the oxide semiconductor and the concentrations of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • This embodiment shows an example of a semiconductor wafer on which a storage device or the like shown in the above embodiment is formed, and an electronic component in which the storage device is incorporated.
  • the semiconductor wafer 4800 shown in FIG. 28A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the opposite surface on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribe line SCL1 and the scribe line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by a alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 28B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 28A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 28C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 28C has a chip 4800a in the mold 4711.
  • the chip 4800a shown in FIG. 28C shows a configuration in which circuit units 4802 are laminated. That is, the storage device described in the above embodiment can be applied as the circuit unit 4802. In FIG. 28C, a part is omitted in order to show the inside of the electronic component 4700.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 28D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 can be, for example, a storage device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like.
  • HBM High Bandwidth Memory
  • an integrated circuit semiconductor device such as a CPU, GPU, FPGA, or storage device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches. Multiple wirings are provided in a single layer or multiple layers. Further, the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732. For these reasons, the interposer may be referred to as a "rewiring board" or an "intermediate board”. Further, a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode. Further, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided on top of the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 28D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • FIG. 29 is a block diagram showing a configuration of an example of a CPU using the storage device described in the above embodiment as a part.
  • the CPU shown in FIG. 29 has an ALU 1191 (ALU: Arithmetic logic unit, arithmetic unit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, a register controller 1197, and a bus interface 1198 on a substrate 1190. It has a (Bus I / F), a rewritable ROM 1199, and a ROM interface 1189 (ROM I / F).
  • the substrate 1190 a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used.
  • the ROM 1199 and the ROM interface 1189 may be provided on separate chips.
  • FIG. 29 is only an example showing a simplified configuration thereof, and an actual CPU has a wide variety of configurations depending on its use.
  • the configuration including the CPU or the arithmetic circuit shown in FIG. 29 may be regarded as one core, and a configuration including a plurality of the cores and each core operating in parallel, that is, a configuration such as a GPU may be used.
  • the number of bits that the CPU can handle in the internal calculation circuit and the data bus can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, and the like.
  • Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195.
  • the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. Further, the interrupt controller 1194 determines an interrupt request from an external input / output device, a peripheral circuit, or the like from its priority and mask state and processes it while the CPU program is being executed. The register controller 1197 generates the address of the register 1196, and reads or writes the register 1196 according to the state of the CPU.
  • the timing controller 1195 generates a signal for controlling the operation timing of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197.
  • the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal based on the reference clock signal, and supplies the internal clock signal to the above-mentioned various circuits.
  • Register 1196 may include, for example, the storage device shown in the previous embodiment.
  • the register controller 1197 selects the holding operation in the register 1196 according to the instruction from the ALU 1191. That is, in the memory cell of the register 1196, it is selected whether to hold the data by the flip-flop or the data by the capacitive element. When data retention by flip-flop is selected, the power supply voltage is supplied to the memory cells in the register 1196. When the retention of data in the capacitive element is selected, the data is rewritten to the capacitive element, and the supply of the power supply voltage to the memory cell in the register 1196 can be stopped.
  • FIGS. 30A to 30I illustrate how each electronic device includes an electronic component 4700 having the storage device.
  • the information terminal 5500 shown in FIG. 30A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 30B shows an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation button 5903, a crown 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the storage device described in the above embodiment.
  • FIG. 30C shows a notebook type information terminal 5300.
  • the notebook-type information terminal 5300 shown in FIG. 30C is provided with a display unit 5331 in the housing 5330a and a keyboard unit 5350 in the housing 5330b.
  • the notebook-type information terminal 5300 can hold a temporary file generated when the application is executed by applying the storage device described in the above embodiment.
  • smartphones, wearable terminals, and notebook-type information terminals are taken as examples of electronic devices and are shown in FIGS. 30A to 30C, respectively, but information terminals other than smartphones, wearable terminals, and notebook-type information terminals can be applied. can.
  • Examples of information terminals other than smartphones, wearable terminals, and notebook-type information terminals include PDAs (Personal Digital Assistants), desktop information terminals, workstations, and the like.
  • FIG. 30D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 can be used as, for example, IoT (Internet of Things).
  • IoT Internet of Things
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to the above-mentioned information terminal or the like via the Internet or the like. can.
  • the electric refrigerator / freezer 5800 transmits the information, the information can be stored in the storage device as a temporary file.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, etc.
  • FIG. 30E illustrates a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • the video of the portable game machine 5200 can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the storage device described in the above embodiment By applying the storage device described in the above embodiment to the portable game machine 5200, it is possible to realize the portable game machine 5200 with low power consumption. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 30E illustrates a portable game machine as an example of a game machine, but the electronic device of one aspect of the present invention is not limited to this.
  • Examples of the electronic device of one aspect of the present invention include a stationary game machine, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like. Can be mentioned.
  • the storage device described in the above embodiment can be applied to a moving vehicle and the vicinity of the driver's seat of the vehicle.
  • FIG. 30F shows an automobile 5700 which is an example of a moving body.
  • an instrument panel that provides various information by displaying speedometer, tachometer, mileage, fuel gauge, gear status, air conditioner settings, etc. Further, a display device showing such information may be provided around the driver's seat.
  • the storage device described in the above embodiment can temporarily hold information, it is necessary for, for example, in an automatic driving system of an automobile 5700, a road guidance, a system for predicting danger, and the like. It can be used to temporarily retain information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be retained.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like.
  • FIG. 30G illustrates a digital camera 6240, which is an example of an image pickup device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation button 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • ICD implantable cardioverter-defibrillator
  • FIG. 30H is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and paces the heart when the heart rate deviates from the specified range. Also, if pacing does not improve heart rate (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment with electric shock is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the storage device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 30I shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 30I illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the storage device and the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • a storage device described in the above embodiment also for a computer such as a PC (Personal Computer), an SD card that can be attached to an expansion device for an information terminal, an SSD (Solid State Drive), and the like. Can be applied.
  • PC Personal Computer
  • SSD Solid State Drive
  • a new electronic device can be provided by applying the semiconductor device or the storage device described in the first embodiment or the second embodiment to the storage device included in the above-mentioned electronic device.
  • the table below shows the current density of the tunnel current flowing through the FTJ element measured by the applicant of the present application and the literature (M. Kobayashi, et al. IEEE J-EDS, vol.7, pp.134-139, (2016). ) Shows the current density of the tunnel current flowing through the FTJ element.
  • the numerical value on the left side of the table indicates the case where the unit is A / cm 2
  • the numerical value on the right side of the table indicates the case where the unit is A / ⁇ m 2 .
  • the current density of the tunnel current flowing through the FTJ element is small in both the applicant's actual measurement and the literature value.
  • the storage device 200 in order to read data from the amount of tunnel current flowing through the FTJ element FJC, the storage device 200 may handle the current densities described in the above table. It is necessary to have a circuit configuration that can be used.
  • the storage device 200 by increasing the area of the electrode of the FTJ element FJC, the amount of tunnel current flowing through the FTJ element FJC can be increased. As a result, even if the transistor M1d, the transistor M10, or the like is a Si transistor having a large off current, data can be read out from the amount of the tunnel current.
  • the amount of tunnel current is within the range of the amount of current flowing in the subthreshold region of the OS transistor. If so, data can be read from the amount of the transistor current.
  • the FTJ element has a structure in which a lower electrode, a tunnel insulating film, a material capable of having ferroelectricity, and an upper electrode are formed in this order from the lower side.
  • the lower electrode has a laminated structure of tungsten and titanium nitride. Specifically, tungsten is formed at 30 nm by a sputtering method, and titanium nitride is formed at 10 nm on the tungsten by a CVD method.
  • the tunnel insulating film is silicon nitride. Specifically, silicon nitride is formed at 0.5 nm by the ALD method.
  • the material that can have ferroelectricity is an oxide containing hafnium and zirconium. Specifically, the oxide containing hafnium and zirconium is formed at 10 nm by using the ALD method.
  • the upper electrode has a laminated structure of titanium nitride and tungsten. Specifically, titanium nitride is formed at 10 nm by a sputtering method, and tungsten is formed at 20 nm on the titanium nitride by a sputtering method.
  • FIG. 31 shows the measurement results of the current density-voltage characteristics of the FTJ element described above.
  • FIG. 31 shows the current density-voltage characteristics of the FTJ element when the hysteresis loop of the polarization of the material capable of having ferroelectricity is reciprocated 100 times.
  • the solid line is a condition in which the material having a ferroelectricity is polarized in the negative direction
  • the broken line is a condition in which the material having a ferroelectricity is polarized in the positive direction.
  • the current value in increments of 0.025V from 0V to ⁇ 0.5V and the current value in increments of 0.025V from 0V to 0.5V were measured for 4 cycles, respectively. As shown in FIG.
  • the amount of current flowing between the lower electrode and the upper electrode of the FTJ element depends on the polarization direction of the material which may have ferroelectricity. I was able to confirm that there was a difference in.
  • MCA memory cell array
  • MC memory cell
  • MC [1,1] memory cell
  • MC [m, 1] memory cell
  • MC [1, n] memory cell
  • MC [m, n] memory cell
  • WDD Circuit
  • RDD Circuit
  • WRWD Circuit
  • FECD Circuit
  • BUF Buffer circuit
  • M1d Transistor
  • M6: Transistor, M6b Transistor
  • M7 Transistor
  • M8 Transistor
  • M9 Transistor
  • M10 Transistor
  • CS Capacitance, ND: Node
  • FJA FTJ element
  • FJAb FTJ element
  • FJC FTJ element
  • FEA Strong dielectric capacitor
  • FEAb Strong dielectric capacitor
  • ANA Circuit element
  • ANAb Circuit Element
  • WRDL wiring
  • WRDL [1] wiring
  • WRDL [n] wiring
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Abstract

消費電力が低減された、非破壊読み出しが可能な半導体装置を提供する。 第１乃至第４トランジスタと、第１、第２ＦＴＪ素子と、を有する半導体装置である。第１ＦＴＪ素子、及び第２ＦＴＪ素子のそれぞれは、入力端子と、トンネル絶縁膜と、誘電体と、出力端子と、を有する。第１トランジスタのソース又はドレインの一方は、第３トランジスタのソース又はドレインの一方と、第４トランジスタのゲートと、第１ＦＴＪ素子の出力端子と、に電気的に接続されている。また、第２トランジスタのソース又はドレインの一方は、第４トランジスタのソース又はドレインの一方と、第３トランジスタのゲートと、第２ＦＴＪ素子の出力端子と、に電気的に接続されている。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　近年、半導体装置の開発が進められ、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）として、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリなどが主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　また、上述した半導体集積回路に、強誘電性を有する誘電体を用いた、強誘電キャパシタ、ＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ、又はＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｒａｎｓｐｏｒｔａｔｉｏｎ　Ｊｕｎｃｔｉｏｎ）素子、ＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＦＥＴ）などを設けた半導体装置の開発が進められている。例えば、特許文献１には、バックゲート側のゲート絶縁膜に強誘電体膜を設けたトランジスタを有する半導体メモリセルが開示されている。また、例えば、特許文献２には、トランジスタのゲートに強誘電キャパシタを電気的に接続した構成のメモリが開示されている。
特開２００９−１６４４７３号公報 特開２００３−１７８５７７号公報
　近年、電子機器などにおいて扱われるデータ量が増大している傾向にあって、記憶容量を増やすため、記憶装置、特にメモリセルを微細化する試みが行われている。メモリセルの微細化として、容量のサイズを小さくする場合、その静電容量の値が小さくなるため、長い時間データを保持することが難しくなる。また、データを保持するためのリフレッシュ動作の回数も多くなるため、消費電力も高くなる場合がある。そのため、記憶装置は、長い時間データの保持ができるメモリセルを用いることが好ましい。
　特に、記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の構成の場合、メモリセルからデータを読み出した際に、保持されているデータが破壊されてしまうため（破壊読み出しが起こるため）、データの再書き込みが必須となる。そのため、ＤＲＡＭには、読み出した後にデータを書き戻すための回路が必要となる場合がある。また、データの再書き込みを行うため、消費電力も高くなる場合がある。
　本発明の一態様は、データの再書き込みが不要な半導体装置（非破壊読み出しを行う半導体装置）を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、上述したいずれかの半導体装置を有する電子機器を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１ＦＴＪ素子と、第２ＦＴＪ素子と、を有する半導体装置である。また、第１ＦＴＪ素子、及び第２ＦＴＪ素子のそれぞれは、入力端子と、トンネル絶縁膜と、誘電体と、出力端子と、を有することが好ましい。また、第１トランジスタのソース又はドレインの一方は、第３トランジスタのソース又はドレインの一方と、第４トランジスタのゲートと、第１ＦＴＪ素子の出力端子と、に電気的に接続され、第２トランジスタのソース又はドレインの一方は、第４トランジスタのソース又はドレインの一方と、第３トランジスタのゲートと、第２ＦＴＪ素子の出力端子と、に電気的に接続されていることが好ましい。
（２）
　又は、本発明の一態様は、上記（１）において、第１トランジスタのゲートは、第２トランジスタのゲートに電気的に接続されている構成としてもよい。
（３）
　又は、本発明の一態様は、上記（１）又は（２）において、第１ＦＴＪ素子の入力端子は、第２ＦＴＪ素子の入力端子に接続されている構成としてもよい。
（４）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、トンネル絶縁膜は、酸化シリコン、又は窒化シリコンを有し、誘電体は、ハフニウム、及びジルコニウムの一方、又は双方を含む酸化物を有する構成としてもよい。
（５）
　又は、本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１強誘電キャパシタと、第２強誘電キャパシタと、を有する半導体装置である。また、第１トランジスタのソース又はドレインの一方は、第３トランジスタのソース又はドレインの一方と、第４トランジスタのゲートと、第１強誘電キャパシタの第１端子と、に電気的に接続され、第２トランジスタのソース又はドレインの一方は、第４トランジスタのソース又はドレインの一方と、第３トランジスタのゲートと、第２強誘電キャパシタの第１端子と、に電気的に接続されていることが好ましい。
（６）
　又は、本発明の一態様は、上記（５）において、第１トランジスタのゲートは、第２トランジスタのゲートに電気的に接続されている構成としてもよい。
（７）
　又は、本発明の一態様は、上記（５）又は（６）において、第１強誘電キャパシタの第２端子は、第２強誘電キャパシタの第２端子に接続されている構成としてもよい。
（８）
　又は、本発明の一態様は、上記（５）乃至（７）のいずれか一において、第１強誘電キャパシタ、及び第２強誘電キャパシタのそれぞれは、誘電体を有し、誘電体は、ハフニウム、及びジルコニウムの一方、又は双方を含む酸化物を有する構成としてもよい。
（９）
　又は、本発明の一態様は、上記（１）乃至（８）のいずれか一の半導体装置と、筐体と、を有する電子機器である。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、０Ωよりも高い抵抗値を有する配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる場合がある。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、及びドレインの用語は、互いに言い換えることができる場合がある。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧の向上、及び信頼性の向上を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路などを実現することができる。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列、又は並列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、及びデバイス構造に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、及び「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、又は「配線」の用語は、複数の「電極」及び「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、又は「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素など（但し、酸素、水素は含まない）がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。そのため、スイッチは、制御端子とは別に、電流を流す端子を２つ、又は３つ以上有する場合がある。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、例えば、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態、又はソース電極とドレイン電極との間に電流を流すことができる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、データの再書き込みが不要な半導体装置（非破壊読み出しを行う半導体装置）を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、回路面積が低減された半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、上述したいずれかの半導体装置を有する電子機器を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、及び図１Ｂは、半導体装置に係るメモリセルの構成例を示す回路図である。
図２は、半導体装置に係るメモリセルの動作例を説明するタイミングチャートである。
図３は、半導体装置に係るメモリセルの動作例を説明するタイミングチャートである。
図４Ａ乃至図４Ｃは、半導体装置に係るメモリセルの構成例を示す回路図である。
図５Ａ、及び図５Ｂは、半導体装置に係るメモリセルの構成例を示す回路図である。
図６は、半導体装置に係るメモリセルの構成例を示す回路図である。
図７は、半導体装置に係るメモリセルの動作例を説明するタイミングチャートである。
図８は、記憶装置の構成例を示すブロック図である。
図９は、記憶装置の動作例を説明するタイミングチャートである。
図１０は、記憶装置の動作例を説明するタイミングチャートである。
図１１は、記憶装置の動作例を説明するタイミングチャートである。
図１２は、記憶装置の動作例を説明するタイミングチャートである。
図１３は、記憶装置の動作例を説明するタイミングチャートである。
図１４は、演算回路の構成例を示すブロック図である。
図１５は、演算回路の構成例を示すブロック図である。
図１６は、演算回路に含まれる回路の構成例を示す回路図である。
図１７は、記憶装置の構成例を示すブロック図である。
図１８は、記憶装置の動作例を説明するタイミングチャートである。
図１９は、半導体装置の構成例を示す断面模式図である。
図２０Ａ乃至図２０Ｃは、トランジスタの構成例を示す断面模式図である。
図２１は、半導体装置の構成例を示す断面模式図である。
図２２Ａ、及び図２２Ｂは、トランジスタの構成例を示す断面模式図である。
図２３は、トランジスタの構成例を示す断面模式図である。
図２４は、半導体装置の構成例を示す断面模式図である。
図２５は、トランジスタの構成例を示す断面模式図である。
図２６は、半導体装置の構成例を示す断面模式図である。
図２７ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図２７Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図２７Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図２８Ａは半導体ウェハの一例を示す斜視図であり、図２８Ｂはチップの一例を示す斜視図であり、図２８Ｃ、及び図２８Ｄは電子部品の一例を示す斜視図である。
図２９は、ＣＰＵを説明するブロック図である。
図３０Ａ乃至図３０Ｉは、製品の一例を説明する斜視図、又は、模式図である。
図３１は、ＦＴＪ素子の電流密度−電圧特性を示す図である。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について説明する。
＜構成例１＞
　図１Ａには、本発明の一態様の半導体装置である、記憶装置に備えられるメモリセルＭＣの回路構成例を示している。
　メモリセルＭＣは、トランジスタＭ１と、トランジスタＭ１ｂと、トランジスタＭ６と、トランジスタＭ６ｂと、ＦＴＪ素子ＦＪＡと、ＦＴＪ素子ＦＪＡｂと、を有する。
　ＦＴＪ素子ＦＪＡ及びＦＴＪ素子ＦＪＡｂは、一対の電極と、強誘電性を有しうる材料と、トンネル絶縁膜として機能する絶縁体と、を含むトンネル接合素子である。また、ＦＴＪ素子は、強誘電性を有しうる材料の分極の方向、強度などに応じて、抵抗値が変化する機能を有する。
　当該絶縁体は、強誘電性を有しうる材料に重畳するように設けられ、当該絶縁体及び当該強誘電性を有しうる材料は、当該一対の電極の間に設けられる。また、ＦＴＪ素子は、トンネル絶縁膜として機能する絶縁体が強誘電性を有しうる材料に重畳するように設けられているため、整流特性を有する。例えば、ＦＴＪ素子が、一対の電極の一方、トンネル絶縁膜として機能する絶縁体、強誘電性を有しうる材料、一対の電極の他方の順に積層されている構成であるとき、ＦＴＪ素子の電流が流れる順方向は、一対の電極の一方から一対の電極の他方への方向となる。なお、本明細書では、当該一対の電極の一方を入力端子と記載し、当該一対の電極の他方を出力端子と記載する。
　例えば、本明細書等で説明するＦＴＪ素子は、平坦な絶縁膜又は導電膜上に、第１の導電体、トンネル絶縁膜、強誘電性を有しうる材料、第２の導電体の順に積層することで、形成することができる。なお、第１の導電体は下部電極と言い換えることができ、第２の導電体は上部電極と言い換えることができる。また、このとき、第１の導電体及び第２の導電体は上述した一対の電極であり、第１の導電体（下部電極）は、一例として、入力端子として機能し、第２の導電体（上部電極）は、一例として、出力端子として機能する。また、例えば、本明細書等で説明するＦＴＪ素子は、平坦な絶縁膜又は導電膜上に、第１の導電体（下部電極）、強誘電性を有しうる材料、トンネル絶縁膜、第２の導電体（上部電極）の順に積層して形成されてもよい。また、このとき、第１の導電体（下部電極）は、一例として、出力端子として機能し、第２の導電体（上部電極）は、一例として、入力端子として機能する。
　また、トンネル絶縁膜としては、例えば、酸化シリコン、窒化シリコン、酸化シリコンと窒化シリコンの積層体などを用いることができる。
　また、前述したとおり、ＦＴＪ素子は、強誘電性を有しうる材料の分極の方向、強度に応じて、抵抗値が変化する。例えば、ＦＴＪ素子の入力端子と出力端子との間の強誘電性を有しうる材料において、分極の向きが出力端子から入力端子の方向（このとき分極ベクトルの方向を負とする）となっているとき、ＦＴＪ素子において入力端子から出力端子に流れる電流の量は大きくなる。一方、ＦＴＪ素子の入力端子と出力端子との間の強誘電性を有しうる材料において、分極の向きが入力端子から出力端子の方向（このとき分極ベクトルの方向を正とする）となっているとき、ＦＴＪ素子において入力端子から出力端子に流れる電流の量は小さくなる。つまり、ＦＴＪ素子において、分極の方向が入力端子から出力端子の方向となっている場合、ＦＴＪ素子の入力端子から出力端子に流れる電流に対する抵抗値は大きくなり、また、ＦＴＪ素子において、分極の方向が出力端子から入力端子の方向となっている場合、ＦＴＪ素子の入力端子から出力端子に流れる電流に対する抵抗値は小さくなる。
　なお、ＦＴＪ素子の強誘電性を有しうる材料で分極を起こす（分極の方向を変化させる）方法としては、例えば、ＦＴＪ素子の入力端子と出力端子との間に、高電圧を与えればよい。例えば、ＦＴＪ素子の入力端子側に高レベル電位、出力端子側に低レベル電位を与えることで、ＦＴＪ素子の強誘電性を有しうる材料において、分極の向きが入力端子から出力端子の方向（正方向）に向き、一方、ＦＴＪ素子の入力端子側に低レベル電位、出力端子側に高レベル電位を与えることで、分極の向きが出力端子から入力端子の方向（負方向）に向く。なお、ＦＴＪ素子は、分極の強度においてヒステリシス性を有するため、分極を起こす（分極の方向を変化させる）には、ＦＴＪ素子の構造に相応した電圧を印加する必要があり、当該電圧よりも低い電圧では、ＦＴＪ素子において、分極は起こらない（分極の方向は変化しない）。
　なお、本明細書の図面において、ＦＴＪ素子は、ダイオードの回路記号に、矢印を加えたものとして表している。また、本明細書の図面において、配線に接続されているダイオードの回路記号のアノードに相当する三角形の辺を、ＦＴＪ素子における入力端子とし、配線に接続されているダイオードの回路記号のカソードに相当する三角形の頂点及び線を、ＦＴＪ素子における出力端子とする。
　また、強誘電性を有しうる材料としては、例えば、酸化ハフニウムを用いることが好ましい。また、ＦＴＪ素子に含まれる強誘電性を有しうる材料として酸化ハフニウムを用いる場合、酸化ハフニウムの膜厚（又は、ＦＴＪ素子の一対の電極の間の距離）は、１０ｎｍ以下とすることが好ましく、５ｎｍ以下とすることがより好ましく、２ｎｍ以下とすることがさらに好ましい。
　または、強誘電性を有しうる材料としては、酸化ハフニウム以外としては、酸化ジルコニウム、酸化ジルコニウムハフニウム（ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）、又はＨＺＯと記載する場合がある）などの金属酸化物が挙げられる。または、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つ又は複数。）を添加した材料が挙げられる。ここで、ハフニウム原子と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウム原子と元素Ｊ１の原子数を１：１またはその近傍の組成にすればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。又は、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つ又は複数。）を添加した材料などが挙げられる。また、ジルコニウム原子と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウム原子と元素Ｊ２の原子数を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。
　また、強誘電性を有しうる材料としては、窒化アルミニウムスカンジウム（Ａｌ１−ａＳｃａＮｂ（ａは０より大きく、０．５より小さい実数であり、ｂは１またはその近傍の値である。））、Ａｌ−Ｇａ−Ｓｃ窒化物、Ｇａ−Ｓｃ窒化物などが挙げられる。また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ユーロピウム（Ｅｕ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）などから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）などから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、および元素Ｍ３の原子数の比は適宜設定することができる。なお、上記の金属窒化物は、少なくとも、第１３族元素と、第１５族元素である窒素とを含むため、当該金属窒化物を、ＩＩＩ−Ｖ族の強誘電体、ＩＩＩ族窒化物の強誘電体などと呼ぶ場合がある。
　また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などが挙げられる。
　また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物又は化合物とすることができる。又は、強誘電性を有しうる材料としては、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造、及び電気的特性が変わり得る可能性があるため、本明細書等では上述した材料は強誘電体と呼ばれるだけでなく、強誘電性を有しうる材料と呼ばれる。また、強誘電体には、強誘電性を発現する材料のみでなく、強誘電性を有しうる材料も含まれるものとする。
　中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうるため、好ましい。ここで、強誘電性を有しうる材料の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。薄膜化された強誘電体層とすることで、容量素子の一対の電極に当該強誘電体層を挟むことができ、また、当該容量素子を微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、または金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、または金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
　また、強誘電性を有しうる材料としてＨｆＺｒＯＸを用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
　なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
　また、強誘電性を有しうる材料としてＨｆＺｒＯＸ用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
　また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
　また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一の結晶構造または複数を有する複合構造とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
　トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂのそれぞれとしては、例えば、ＯＳトランジスタを適用することができる。また、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、ガリウム、亜鉛の少なくとも一を含む酸化物が含まれていることがより好ましい。又は、当該金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種などが挙げられる。）、亜鉛の少なくとも一を含む酸化物としてもよい。また、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂは、実施の形態５に記載するトランジスタの構造であることが好ましい。
　また、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂのそれぞれとしては、ＯＳトランジスタ以外では、シリコンがチャネル形成領域に含まれるトランジスタ（以後、Ｓｉトランジスタと呼称する）を適用してもよい。また、当該シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとしてもよい。
　また、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂのそれぞれとしては、ＯＳトランジスタ及びＳｉトランジスタ以外では、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を適用してもよい。
　なお、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂのそれぞれのチャネル形成領域は、同じ材料が含まれていてもよいし、互いに異なる材料が含まれていてもよい。例えば、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂのうち、一部がＯＳトランジスタであって、残りがＳｉトランジスタであってもよい。
　また、図１Ａに図示しているトランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂは、一例としては、チャネルの上下にゲートを有する構造のトランジスタとしており、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂのそれぞれは第１ゲートと第２ゲートとを有する。便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　また、本発明の一態様の半導体装置に係るメモリセルＭＣは、トランジスタのバックゲートの接続構成に依らない。図１Ａに図示されているトランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂには、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ１のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに固定電位、又は可変電位を与えてもよい。なお、これについては、図１Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、本発明の一態様の半導体装置に係るメモリセルＭＣは、メモリセルＭＣに含まれるトランジスタの構造に依らない。例えば、図１Ａに図示しているトランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂのそれぞれは、図１Ｂに示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成とし、別の一部のトランジスタは、バックゲートを有さない構成としてもよい。なお、これについては、図１Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、図１Ａに図示しているトランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂは、一例として、ｎチャネル型トランジスタを図示しているが、状況に応じて、又は、場合によって、全て、又は一部をｐチャネル型トランジスタに置き換えてもよい。また、ｎチャネル型トランジスタをｐチャネル型トランジスタに置き換えた場合、メモリセルＭＣが正常に動作するように、メモリセルＭＣなどに入力される電位などを適切に変更する必要がある。また、メモリセルＭＣから出力される結果も変わる場合がある。なお、これについては、図１Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。また、本実施の形態では、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ６、及びトランジスタＭ６ｂがｎチャネル型トランジスタとして、メモリセルＭＣの構成、及び動作を説明する。
　図１ＡのメモリセルＭＣにおいて、トランジスタＭ１の第１端子は、配線ＷＲＤＬに電気的に接続され、トランジスタＭ１のゲートは、配線ＷＲＷＬに電気的に接続されている。また、ＦＴＪ素子ＦＪＡの入力端子は、配線ＦＣＡに電気的に接続されている。また、ＦＴＪ素子ＦＪＡの出力端子は、トランジスタＭ１の第２端子と、トランジスタＭ６の第１端子と、トランジスタＭ６ｂのゲートと、に電気的に接続されている。また、トランジスタＭ６の第２端子は、配線ＦＣＢに電気的に接続されている。また、トランジスタＭ１ｂの第１端子は、配線ＷＲＤＬｂに電気的に接続され、トランジスタＭ１ｂのゲートは、配線ＷＲＷＬに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｂの入力端子は、配線ＦＣＡに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｂの出力端子は、トランジスタＭ１ｂの第２端子と、トランジスタＭ６ｂの第１端子と、トランジスタＭ６のゲートと、に電気的に接続されている。また、トランジスタＭ６ｂの第２端子は、配線ＦＣＢに電気的に接続されている。
　配線ＷＲＤＬは、一例として、メモリセルＭＣに書き込まれるデータを送信する配線として機能する。また、配線ＷＲＤＬは、メモリセルＭＣから読み出されたデータを送信する配線として機能する。つまり、配線ＷＲＤＬは、書き込みデータ線かつ読み出しデータ線として機能してもよい。同様に、配線ＷＲＤＬｂは、一例として、メモリセルＭＣに書き込まれるデータを送信する配線として機能する。また、配線ＷＲＤＬｂは、メモリセルＭＣから読み出されたデータを送信する配線として機能する。つまり、配線ＷＲＤＬｂも、書き込みデータ線かつ読み出しデータ線として機能してもよい。
　配線ＷＲＷＬは、一例として、データを書き込み先となるメモリセルＭＣを選択するための配線として機能する。また、配線ＷＲＷＬは、一例として、データを読み出すメモリセルＭＣを選択するための配線として機能する。つまり、配線ＷＲＷＬは、書き込みワード線かつ読み出しワード線として機能してもよい。
　配線ＦＣＡは、一例として、メモリセルＭＣにデータを書き込むときに、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれに含まれる、強誘電性を有しうる材料（誘電体）に分極を生じさせる程度の可変電位を与える配線として機能する。また、配線ＦＣＡは、一例として、メモリセルＭＣからデータを読み出すときに、当該材料（誘電体）の分極を変化させない程度の電位を与える配線としても機能する。
　ところで、詳細な動作例については、後述するが、メモリセルＭＣの動作としては、配線ＦＣＡに電圧を印加して、ＦＴＪ素子ＦＪＡと、ＦＴＪ素子ＦＪＡｂと、のそれぞれの入力端子に当該電圧をかける。このとき、ＦＴＪ素子ＦＪＡと、ＦＴＪ素子ＦＪＡｂと、のそれぞれには、トンネル電流が流れる場合がある。このとき、トランジスタＭ１を介して、トンネル電流のリークを防ぎたい場合には、トランジスタＭ１及び／又はトランジスタＭ１ｂとしてはＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が非常に低いため、ＦＴＪ素子ＦＪＡ及び／又はＦＴＪ素子ＦＪＡｂに流れるトンネル電流の配線ＷＲＤＬ側へのリークを防ぐことができる場合がある。
＜動作例＞
　次に、図１ＡのメモリセルＭＣにおける、データの書き込み動作例、及びデータの読み出し動作例について説明する。
＜＜データの書き込み動作例＞＞
　図２は、図１ＡのメモリセルＭＣにおけるデータの書き込み動作の一例を示したタイミングチャートである。図２のタイミングチャートは、時刻Ｔ１１から時刻Ｔ１７までの間、及びその近傍の時刻における、配線ＷＲＷＬ、配線ＷＲＤＬ、配線ＷＲＤＬｂ、配線ＦＣＡ、及び配線ＦＣＢの電位の変化を示している。
［時刻Ｔ１１から時刻Ｔ１２まで］
　時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＲＷＬ、及び配線ＷＲＤＬのそれぞれの電位は、低レベル電位（図２には、Ｌｏｗと記載している）となっている。このため、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートには低レベル電位が入力される。したがって、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となっている。
　また、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれには、メモリセルＭＣに書き込むためのデータはまだ入力されていない。そのため、本動作例では、時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれの電位は、一例として、接地電位（図２には、ＧＮＤと記載している）とする。なお、本動作例において、接地電位は０Ｖとすることが好ましい。
　また、配線ＦＣＡ、及び配線ＦＣＢのそれぞれが与える電位は、Ｖ０Ａ、Ｖ０Ｂとする。Ｖ０Ａ、及びＶ０Ｂは、例えば、基準電位、又は基準電位近傍の値とすることができる。また、基準電位ＶＣとしては、例えば、０［Ｖ］、又は接地電位とすることが好ましい。基準電位近傍の値としては、例えば、基準電位をＶＣとしたとき、ＶＣ−０．１［Ｖ］以上、ＶＣ−０．０５［Ｖ］以上、又はＶＣ−０．０１［Ｖ］以上の電位であることが好ましく、かつＶＣ＋０．０１［Ｖ］以下、ＶＣ＋０．０５［Ｖ］以下、又はＶＣ＋０．１［Ｖ］以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、Ｖ０Ａ、及びＶ０Ｂは、互いに等しい電位とすることが更に好ましい。
［時刻Ｔ１２から時刻Ｔ１３まで］
　時刻Ｔ１２から時刻Ｔ１３までの間において、配線ＷＲＷＬが与える電位は、低レベル電位から高レベル電位（図２には、Ｈｉｇｈと記載している）に変化する。このため、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートには高レベル電位が入力されて、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオン状態となる。つまり、配線ＷＲＤＬと、トランジスタＭ６ｂのゲート及びトランジスタＭ６の第１端子（ＦＴＪ素子ＦＪＡの出力端子）との間が導通状態となり、配線ＷＲＤＬｂと、トランジスタＭ６のゲート及びトランジスタＭ６ｂの第１端子（ＦＴＪ素子ＦＪＡｂの出力端子）との間が導通状態となる。したがって、トランジスタＭ６ｂのゲート（ＦＴＪ素子ＦＪＡの出力端子）には、配線ＷＲＤＬが与える接地電位が与えられる。このため、トランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡの出力端子）の電位は、接地電位になるものとする。また、トランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）には、配線ＷＲＤＬｂが与える接地電位が与えられる。このため、トランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）の電位も、接地電位になるものとする。
［時刻Ｔ１３から時刻Ｔ１４まで］
　時刻Ｔ１３から時刻Ｔ１４までの間では、配線ＷＲＤＬ、及び配線ＷＲＤＬｂからメモリセルＭＣに、メモリセルＭＣに書き込むためのデータが送信される。具体的には、例えば、配線ＷＲＤＬには、当該データに応じた電位としてＶ０、又はＶ１の一方が与えられ、配線ＷＲＤＬｂには、当該データに応じた電位としてＶ０、又はＶ１の他方が与えられるものとする。トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれは、時刻Ｔ１３以前からオン状態となっているため、トランジスタＭ６ｂのゲート（ＦＴＪ素子ＦＪＡの出力端子）には、配線ＷＲＤＬからの電位としてＶ０、又はＶ１の一方が与えられ、トランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）には、配線ＷＲＤＬｂからの電位としてＶ０、又はＶ１の他方が与えられる。
　なお、Ｖ０、及びＶ１のそれぞれは、２値のデータ（デジタル値）を表す電位とする。例えば、メモリセルＭＣのＦＴＪ素子ＦＪＡの出力端子の電位がＶ０であるとき、メモリセルＭＣは“０”又は“１”の一方をデータとして保持し、又は、メモリセルＭＣのＦＴＪ素子ＦＪＡの出力端子の電位がＶ１であるとき、メモリセルＭＣは“０”又は“１”の他方をデータとして保持する。本動作例では、一例として、メモリセルＭＣのＦＴＪ素子ＦＪＡの出力端子の電位がＶ０であるとき、メモリセルＭＣは“０”をデータとして保持し、又はメモリセルＭＣのＦＴＪ素子ＦＪＡの出力端子の電位がＶ１であるとき、メモリセルＭＣは“１”をデータとして保持するものとして説明する。また、Ｖ０、及びＶ１の大きさとしては、Ｖ１−Ｖ０がＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの分極を起こす、又は分極の方向を書き換える程度の電圧となるように設定することができる。例えば、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれにおいて、分極を発生させる（分極の方向を変化）させる程度の電圧を３Ｖとした場合、Ｖ１、Ｖ０は、Ｖ１−Ｖ０が３Ｖ以上となるように設定すればよい。なお、Ｖ０は、例えば、Ｖ０Ａ、及び／又はＶ０Ｂの電位と等しいことが好ましい。具体的には、Ｖ０を一例として０Ｖなどとし、Ｖ１を一例として３Ｖなどとすればよい。なお、本動作例では、２値のデータの書き込みについて説明するが、メモリセルＭＣは、例えば、多値のデータ、アナログ電位の書き込みを行うことができる場合がある。
　また、配線ＷＲＤＬ、及び配線ＷＲＤＬｂからメモリセルＭＣに、メモリセルＭＣに書き込むためのデータが送信された後において、配線ＦＣＡには電位Ｖ１Ａが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられる。Ｖ１Ａは、一例として、Ｖ０Ａよりも高い電位であるものとする。また、Ｖ１Ａは、ＦＴＪ素子ＦＪＡの出力端子がＶ０であるときに、ＦＴＪ素子ＦＪＡにて分極が起こる（分極の方向が変化する）程度の電位とする。なお、このとき、当該分極の向きは、ＦＴＪ素子ＦＪＡの入力端子から出力端子への方向（正方向）となる。また、同様に、Ｖ１Ａは、ＦＴＪ素子ＦＪＡｂの出力端子がＶ０であるときに、ＦＴＪ素子ＦＪＡｂにて分極が起こる（分極の方向が変化する）程度の電位でもあるものとする。なお、このとき、当該分極の向きは、ＦＴＪ素子ＦＪＡｂの入力端子から出力端子への方向（正方向）となる。
　なお、本動作例では、Ｖ１Ａは、一例として、Ｖ１の電位と等しいことが好ましい。
　初めに、ＦＴＪ素子ＦＪＡに着目する。ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ６ｂのゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体は、入力端子から出力端子への方向（正方向）に分極する。一方、ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ６ｂのゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体において分極は変化しない。
　次に、ＦＴＪ素子ＦＪＡｂに着目する。ＦＴＪ素子ＦＪＡｂの入力端子（トランジスタＭ６のゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体において分極は変化しない。一方、ＦＴＪ素子ＦＪＡｂの入力端子（トランジスタＭ６のゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体は、入力端子から出力端子への方向（正方向）に分極する。
［時刻Ｔ１４から時刻Ｔ１５まで］
　時刻Ｔ１４から時刻Ｔ１５までの間において、配線ＦＣＡには電位Ｖ０Ａが与えられ、配線ＦＣＢには、引き続き電位Ｖ０Ｂが与えられる。
　初めに、ＦＴＪ素子ＦＪＡに着目する。ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ６ｂのゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体において分極の方向は変化しない。一方、ＦＴＪ素子ＦＪＡの出力端子（トランジスタＭ６ｂのゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体は、出力端子から入力端子への方向（負方向）に分極する。
　次に、ＦＴＪ素子ＦＪＡｂに着目する。ＦＴＪ素子ＦＪＡｂの入力端子（トランジスタＭ６のゲート）の電位がＶ０であるとき、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体は、出力端子から入力端子への方向（負方向）に分極する。一方、ＦＴＪ素子ＦＪＡｂの入力端子（トランジスタＭ６のゲート）の電位がＶ１であるとき、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体において分極の方向は変化しない。
　時刻Ｔ１３から時刻Ｔ１５までの間において、配線ＦＣＡ、及び配線ＦＣＢの電位が、図２のタイミングチャートのとおり変化することで、配線ＷＲＤＬ、及び配線ＷＲＤＬｂからメモリセルＭＣに与えられる電位に応じて、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂの分極の方向が、次の表のとおりに定められる。
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　なお、時刻Ｔ１５以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、それぞれＶ０Ａ、Ｖ０Ｂとする。つまり、時刻Ｔ１５以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、時刻Ｔ１３以前において、配線ＦＣＡ、及び配線ＦＣＢが与える電位と同様としている。
［時刻Ｔ１５から時刻Ｔ１６まで］
　時刻Ｔ１５から時刻Ｔ１６までの間において、配線ＷＲＤＬ、及び配線ＷＲＤＬｂからメモリセルＭＣへのデータの送信が終了する。具体的には、例えば、配線ＷＲＤＬ及び配線ＷＲＤＬｂには、接地電位が与えられるものとする。トランジスタＭ１は、時刻Ｔ１５以前からオン状態となっているため、トランジスタＭ６ｂのゲート（ＦＴＪ素子ＦＪＡの出力端子）には、配線ＷＲＤＬからの接地電位が与えられる。一方、トランジスタＭ１ｂも、時刻Ｔ１５以前からオン状態となっているため、トランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）には、配線ＷＲＤＬｂからの接地電位が与えられる。
　なお、トランジスタＭ６ｂのゲート（ＦＴＪ素子ＦＪＡの出力端子）、及びトランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）のそれぞれの電位が接地電位になったとしても、配線ＦＣＡの電位はＶ０Ａであるため、時刻Ｔ１４から時刻Ｔ１６までの間に書き込まれたＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの分極の方向は、変化しない。
［時刻Ｔ１６から時刻Ｔ１７まで］
　時刻Ｔ１６から時刻Ｔ１７までの間において、配線ＷＲＷＬの電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートには低レベル電位が入力されて、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。
　上述した時刻Ｔ１１から時刻Ｔ１７までの間の動作によって、図１ＡのメモリセルＭＣにデータを書き込むことができる。
＜＜データの読み出し動作例＞＞
　図３は、図１ＡのメモリセルＭＣにおけるデータの読み出し動作の一例を示したタイミングチャートである。図３のタイミングチャートは、時刻Ｔ２１から時刻Ｔ２７での間、及びその近傍の時刻における、配線ＷＲＷＬ、配線ＷＲＤＬ、配線ＷＲＤＬｂ、配線ＦＣＡ、及び配線ＦＣＢの電位の変化について示している。
［時刻Ｔ２１から時刻Ｔ２２まで］
　時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＲＷＬの電位は、低レベル電位（図３には、Ｌｏｗと記載している）となっている。このため、トランジスタＭ１、及びトランジスタＭ１ｂのゲートには低レベル電位が入力される。したがって、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となっている。
　また、時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれの電位は、接地電位（図３には、ＧＮＤと記載している）となっている。
　また、時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＦＣＡ、及び配線ＦＣＢのそれぞれが与える電位は、時刻Ｔ１１から時刻Ｔ１２までの間における配線ＦＣＡ、及び配線ＦＣＢのそれぞれが与える電位と同様に、Ｖ０Ａ、Ｖ０Ｂとする。
［時刻Ｔ２２から時刻Ｔ２３まで］
　時刻Ｔ２２から時刻Ｔ２３までの間では、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれに、一例として、電位ＶＭＤがプリチャージされる。なお、電位ＶＭＤは、Ｖ０Ｂよりも高く、後述するＶＭよりも低い電位とする。
［時刻Ｔ２３から時刻Ｔ２４まで］
　時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＦＣＡには電位ＶＭが与えられ、配線ＦＣＢには電位Ｖ０Ｂが与えられる。ＶＭは、Ｖ０Ａ及びＶ０Ｂよりも高く、かつＶ１Ａよりも低い電位とする。また、配線ＦＣＢの電位がＶ０Ｂであるとき、ＶＭは、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂにて分極の変化が起こらない（分極の方向が変化しない）程度の電位とする。
　初めに、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極している場合を考える。このとき、ＦＴＪ素子ＦＪＡの入力端子から出力端子に流れる電流に対する抵抗値は高くなり、一方で、ＦＴＪ素子ＦＪＡｂの入力端子から出力端子に流れる電流に対する抵抗値は低くなる。そのため、ＦＴＪ素子ＦＪＡｂの出力端子の電位は、配線ＦＣＡが与える電位ＶＭに近くなる。また、トランジスタＭ６のゲートには、電位ＶＭに近い電位（Ｖ０Ｂよりも高い電位）が与えられることになるため、トランジスタＭ６はオン状態となり、ＦＴＪ素子ＦＪＡの出力端子の電位は、配線ＦＣＢが与える電位Ｖ０Ｂに近くなる。また、トランジスタＭ６ｂのゲートには、電位Ｖ０Ｂに近い電位が与えられることになるため、トランジスタＭ６ｂはオフ状態となる。これにより、ＦＴＪ素子ＦＪＡｂの出力端子の電位は、配線ＦＣＡが与える電位ＶＭにより近くなる。
　次に、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極している場合を考える。このとき、ＦＴＪ素子ＦＪＡｂの入力端子から出力端子に流れる電流に対する抵抗値は高くなり、一方で、ＦＴＪ素子ＦＪＡの入力端子から出力端子に流れる電流に対する抵抗値は低くなる。そのため、ＦＴＪ素子ＦＪＡの出力端子の電位は、配線ＦＣＡが与える電位ＶＭに近くなる。また、トランジスタＭ６ｂのゲートには、電位ＶＭに近い電位（Ｖ０Ｂよりも高い電位）が与えられることになるため、トランジスタＭ６ｂはオン状態となり、ＦＴＪ素子ＦＪＡｂの出力端子の電位は、配線ＦＣＢが与える電位Ｖ０Ｂに近くなる。また、トランジスタＭ６のゲートには、電位Ｖ０Ｂに近い電位が与えられることになるため、トランジスタＭ６はオフ状態となる。これにより、ＦＴＪ素子ＦＪＡの出力端子の電位は、配線ＦＣＡが与える電位ＶＭにより近くなる。
　なお、本動作例の説明では、時刻Ｔ２３から時刻Ｔ２４までの間において、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極している場合、便宜上、ＦＴＪ素子ＦＪＡの出力端子の電位はＶ０Ｂとなり、ＦＴＪ素子ＦＪＡｂの出力端子の電位はＶＭとなるものとする。又は、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極している場合、便宜上、ＦＴＪ素子ＦＪＡの出力端子の電位はＶＭとなり、ＦＴＪ素子ＦＪＡｂの出力端子の電位はＶ０Ｂとなるものとする。
［時刻Ｔ２４から時刻Ｔ２５まで］
　時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＷＲＷＬが与える電位は、低レベル電位から高レベル電位（図３ではＨｉｇｈと記載している）に変化する。このため、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートには高レベル電位が入力されて、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオン状態となる。
　初めに、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極している場合を考える。このとき、ＦＴＪ素子ＦＪＡの出力端子の電位はＶ０Ｂとなり、ＦＴＪ素子ＦＪＡｂの出力端子の電位はＶＭとなっている。これにより、配線ＷＲＤＬにプリチャージされている電荷は、トランジスタＭ１、及びトランジスタＭ６を介して、配線ＦＣＢに流れるため、配線ＷＲＤＬの電位はＶＭＤから降圧する。また、配線ＦＣＡから、ＦＴＪ素子ＦＪＡｂ、及びトランジスタＭ１ｂを介して、配線ＷＲＤＬｂに電荷が流れるため、配線ＷＲＤＬｂの電位はＶＭＤから昇圧する。このとき、配線ＷＲＤＬの電位はＶ０Ｒとなり、配線ＷＲＤＬｂの電位はＶＭＲとなるものとする。
　なお、Ｖ０Ｒは、一例としては、Ｖ０Ｂであることが好ましく、また、ＶＭＲは、一例としては、ＶＭであることが好ましい。
　次に、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極している場合を考える。このとき、ＦＴＪ素子ＦＪＡの出力端子の電位はＶＭとなり、ＦＴＪ素子ＦＪＡｂの出力端子の電位はＶ０Ｂとなっている。これにより、配線ＷＲＤＬｂにプリチャージされている電荷は、トランジスタＭ１ｂ、及びトランジスタＭ６ｂを介して、配線ＦＣＢに流れるため、配線ＷＲＤＬｂの電位はＶＭＤから降圧する。また、配線ＦＣＡから、ＦＴＪ素子ＦＪＡ、及びトランジスタＭ１を介して、配線ＷＲＤＬに電荷が流れるため、配線ＷＲＤＬの電位はＶＭＤから昇圧する。このとき、配線ＷＲＤＬの電位はＶＭとなり、配線ＷＲＤＬｂの電位はＶ０Ｒとなるものとする。
　ここで、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれの電位を読み出すことにより、メモリセルＭＣに保持されたデータを読み出すことができる。例えば、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極している場合には、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれの電位を読み出すことで、メモリセルＭＣに書き込まれたデータ“０”を読み出すことができる。また、例えば、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体が出力端子から入力端子への方向（負方向）に分極し、かつＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体が入力端子から出力端子への方向（正方向）に分極している場合には、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれの電位を読み出すことで、メモリセルＭＣに書き込まれたデータ“０”を読み出すことができる。
　なお、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれの電位を読み出す際には、例えば、センスアンプなどを用いることができる。
　なお、時刻Ｔ２５以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、それぞれＶ０Ａ、Ｖ０Ｂとする。つまり、時刻Ｔ２５以降において、配線ＦＣＡ、及び配線ＦＣＢが与える電位は、時刻Ｔ２３以前において、配線ＦＣＡ、及び配線ＦＣＢが与える電位と同様としている。
［時刻Ｔ２５から時刻Ｔ２６まで］
　時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれには、接地電位が入力される。ところで、トランジスタＭ１は、時刻Ｔ２５以前からオン状態となっているため、トランジスタＭ６ｂのゲート（ＦＴＪ素子ＦＪＡの出力端子）には、配線ＷＲＤＬからの接地電位が与えられる。一方、トランジスタＭ１ｂも、時刻Ｔ１２５前からオン状態となっているため、トランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）には、配線ＷＲＤＬｂからの接地電位が与えられる。
　なお、トランジスタＭ６ｂのゲート（ＦＴＪ素子ＦＪＡの出力端子）、及びトランジスタＭ６のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）のそれぞれの電位が接地電位になったとしても、配線ＦＣＡの電位はＶ０Ａであるため、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの分極の方向は、変化しない。
［時刻Ｔ２６から時刻Ｔ２７まで］
　時刻Ｔ２６から時刻Ｔ２７までの間において、配線ＷＲＷＬの電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートには低レベル電位が入力されて、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。
　上述した時刻Ｔ２１から時刻Ｔ２７までの間の動作例によって、図１ＡのメモリセルＭＣに書き込まれたデータを読み出すことができる。また、図１ＡのメモリセルＭＣからデータを読み出したとき、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの分極の方向は変化しないため、上述したデータの読み出し動作例は、破壊読み出しとならない。つまり、メモリセルＭＣに書き込まれたデータを保持したまま、メモリセルＭＣから当該データを読み出すことができる。
　なお、図３のタイミングチャートの読み出し動作例では、破壊読み出しとならない、メモリセルＭＣからのデータの読み出し方法について説明したが、図１のメモリセルＭＣにおけるデータの読み出しは、破壊読み出しとしてもよい。この場合、時刻Ｔ２３から時刻Ｔ２４までの間における、配線ＦＣＡに入力する電位としては、例えば、Ｖ１Ａとすることが好ましい。また、配線ＷＲＤＬ、及び配線ＷＲＤＬｂに電気的に接続される、読み出し回路としては、積分回路（ＱＶ回路）とすることが好ましい。
　なお、本実施の形態で説明した、図２、及び図３のタイミングチャートの動作は、一例であるため、状況に応じて、又は場合によって、その動作を変更することができる。例えば、図２のタイミングチャートの時刻Ｔ１２から時刻Ｔ１６までの間で、配線ＷＲＷＬに高レベル電位が与えられ、時刻Ｔ１３から時刻Ｔ１５までの間で、配線ＷＲＤＬにＶ０、Ｖ１の一方が与えられ、配線ＷＲＤＬｂにＶ０、Ｖ１の他方が与えられているが、配線ＷＲＤＬにＶ０、Ｖ１の一方が与えられ、配線ＷＲＤＬｂにＶ０、Ｖ１の他方が与えられている期間内に、配線ＷＲＷＬに高レベル電位が与えられていてもよい。また、配線ＦＣＡに電位Ｖ１Ａが与えられ、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間、及び配線ＦＣＡに電位Ｖ０Ａが与えられて、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間は、配線ＷＲＷＬに高レベル電位が与えられ、かつ配線ＷＲＤＬにＶ０、Ｖ１の一方が与えられ、配線ＷＲＤＬｂにＶ０、Ｖ１の他方が与えられている期間内であれば、どのタイミングで行ってもよい。また、時刻Ｔ１４から時刻Ｔ１５までの間における、配線ＦＣＡに電位Ｖ０Ａが与えられて、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間は、時刻Ｔ１３から時刻Ｔ１４までの間における、配線ＦＣＡに電位Ｖ１Ａが与えられ、かつ配線ＦＣＢに電位Ｖ０Ｂが与えられている期間よりも先に行われていてもよい。
＜構成例２＞
　本発明の一態様の半導体装置である、記憶装置に備えられるメモリセルＭＣは、図１Ａの回路構成に限定されない。当該記憶装置に備えられるメモリセルＭＣの回路構成は、場合によって、又は、状況に応じて、変更してもよい。本構成例では、図１ＡのメモリセルＭＣに備えられているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂの一方を、別の回路素子に変更したメモリセルＭＣについて説明する。
　例えば、メモリセルＭＣは、図４Ａに示すとおり、ＦＴＪ素子ＦＪＡを強誘電キャパシタＦＥＡに置き換え、かつＦＴＪ素子ＦＪＡｂを強誘電キャパシタＦＥＡｂに置き換えた構成としてもよい。
　なお、本明細書の図面において、強誘電キャパシタ（例えば、強誘電キャパシタＦＥＡ、強誘電キャパシタＦＥＡｂなど）の回路記号は、図４Ａのとおり、容量の回路記号に斜線を加えたものとしている。また、別の回路記号としては、図４Ｂのとおり、容量の回路記号において、互いに平行である２本の線の間に複数の斜線を加えたものとしてもよい。
　図４Ａ、及び図４Ｂでは、強誘電キャパシタＦＥＡの第１端子は、配線ＦＣＡに電気的に接続され、強誘電キャパシタＦＥＡの第２端子は、トランジスタＭ１の第２端子と、トランジスタＭ６の第１端子と、トランジスタＭ６ｂのゲートと、に電気的に接続されている。また、強誘電キャパシタＦＥＡｂの第１端子は、配線ＦＣＡに電気的に接続され、強誘電キャパシタＦＥＡｂの第２端子は、トランジスタＭ１ｂの第２端子と、トランジスタＭ６ｂの第１端子と、トランジスタＭ６のゲートと、に電気的に接続されている。
　図４Ａ、及び図４ＢのメモリセルＭＣのとおり、図１ＡのメモリセルのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれを強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂに置き換えても、図４Ａ、及び図４ＢのメモリセルＭＣは、配線ＷＲＤＬ及び配線ＷＲＤＬｂから送信される書き込み用のデータを保持し、かつ書き込まれたデータを出力することができる。また、このとき、配線ＷＲＤＬ、及び配線ＷＲＤＬｂに電気的に接続される読み出し回路は、例えば、配線に流れる電荷量を電圧に変換する積分回路とすればよい。
　図４Ａ、及び図４ＢのメモリセルＭＣにおける、データの書き込み方法は、例えば、図２に示したデータの書き込み方法を参酌する。
　また、図４Ａ、及び図４ＢのメモリセルＭＣにおける、データの読み出し方法は、例えば、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれをオン状態にし、また、配線ＷＲＤＬと配線ＷＲＤＬｂとのそれぞれの電位を接地電位にする。その後、配線ＦＣＡに所定の電位を入力する。なお、当該電位は、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂのそれぞれの第２端子が接地電位であるとき、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂのそれぞれに含まれる、強誘電性を有しうる材料の分極の方向を変化させる程度の電位とする。そのため、当該電位は、強誘電性を有しうる材料の分極の方向を変化させる程度の電位であれば、負電位としてもよいし、正電位としてもよい。
　強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂのそれぞれの第２端子に接地電位を与えて、かつ配線ＦＣＡに当該電位を与えることによって、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂのそれぞれの強誘電性を有しうる材料の分極の方向を変化する。具体的には、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂのそれぞれの誘電体は、第１端子から第２端子への方向に分極の方向が変化する。なお、データを読み出す前において、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂの一方の誘電体は、第１端子から第２端子への方向に分極しており、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂの他方の誘電体は、第２端子から第１端子への方向に分極しているため、データの読み出し時には、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂの他方の誘電体の分極の方向が変わることとなる。
　このとき、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂの他方の誘電体の分極の方向が変化することによって、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂの他方の電荷が変化する。このため、配線ＷＲＤＬ、又は配線ＷＲＤＬｂに電気的に接続されている積分回路などによって、当該電荷の変化量を読み出すことによって、メモリセルＭＣに保持されているデータを読み出すことができる。
　なお、上述した読み出し動作は、強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂの他方の誘電体の分極の方向が変化するため、破壊読み出しとなる。そのため、メモリセルＭＣに保持されているデータを読み出した後は、再度、メモリセルＭＣに当該データを書き込む必要がある。
　また、図４Ａ、及び図４Ｂでは、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂを強誘電キャパシタＦＥＡ、及び強誘電キャパシタＦＥＡｂに置き換えた例を示したが、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂは、強誘電キャパシタ以外の回路素子に置き換えてもよい。例えば、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂは、図４Ｃに示すとおり、抵抗値を変化させることができる回路素子ＡＮＡ、及び回路素子ＡＮＡｂに置き換えてもよい。具体的には、回路素子ＡＮＡの入力端子は、配線ＦＣＡに電気的に接続され、回路素子ＡＮＡの出力端子は、トランジスタＭ１の第２端子と、トランジスタＭ６の第１端子と、トランジスタＭ６ｂのゲートと、に電気的に接続されている。また、回路素子ＡＮＡｂの入力端子は、配線ＦＣＡに電気的に接続され、回路素子ＡＮＡｂの出力端子は、トランジスタＭ１ｂの第２端子と、トランジスタＭ６ｂの第１端子と、トランジスタＭ６のゲートと、に電気的に接続されている。回路素子ＡＮＡ、及び回路素子ＡＮＡｂとしては、例えば、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに用いられる抵抗変化素子、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに用いられるＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ、又はＭａｇｎｅｔｉｃ　Ｔｒａｎｓｐｏｒｔａｔｉｏｎ　Ｊｕｎｃｔｉｏｎ）素子、相変化メモリ（ＰＣＭ）素子などが挙げられる。
　図４ＣのメモリセルＭＣのとおり、図１ＡのメモリセルのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれを回路素子ＡＮＡ、及び回路素子ＡＮＡｂに置き換えても、回路素子ＡＮＡ、及び回路素子ＡＮＡｂのそれぞれは、図１ＡのメモリセルＭＣのＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂと同様に、抵抗値を変化させることができる。このため、図４ＣのメモリセルＭＣは、図１ＡのメモリセルＭＣと同様に、メモリセルＭＣへのデータの書き込みと、保持したデータを破壊せずに、当該データを読み出すことができる場合がある。
＜構成例３＞
　本構成例では、図１ＡのメモリセルＭＣとは異なる、本発明の一態様の半導体装置である記憶装置に備えることができるメモリセルについて、説明する。
　図５Ａに示すメモリセルＭＣは、図１ＡのメモリセルＭＣの変形例であって、図１ＡのメモリセルＭＣに、更にトランジスタＭ７と、トランジスタＭ８と、が設けられた構成となっている。
　トランジスタＭ７の第１端子は、配線ＶＣＥに電気的に接続され、トランジスタＭ７の第２端子は、トランジスタＭ８の第１端子に電気的に接続され、トランジスタＭ７のゲートは、ＦＴＪ素子ＦＪＡの出力端子と、トランジスタＭ１の第２端子と、トランジスタＭ６の第１端子と、トランジスタＭ６ｂのゲートと、に電気的に接続されている。トランジスタＭ８の第２端子は、配線ＲＤＬに電気的に接続され、トランジスタＭ８のゲートは、配線ＲＷＬＡに電気的に接続されている。
　配線ＶＣＥは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。
　配線ＲＤＬは、一例として、メモリセルＭＣから読み出されたデータを送信する配線として機能する。
　配線ＲＷＬＡは、一例として、一例として、データを読み出すメモリセルＭＣを選択するための配線として機能する。
　また、図５ＡのメモリセルＭＣへのデータの書き込み動作例については、図２のタイミングチャートを参酌する。また、図５ＡのメモリセルＭＣへのデータの書き込み動作時において、配線ＲＷＬＡ、及び配線ＲＤＬが与える電位としては、例えば、低レベル電位、接地電位などとすることが好ましい。
　また、図５ＡのメモリセルＭＣからのデータの読み出し動作例については、図３のタイミングチャートを参酌する。但し、配線ＶＣＥには、一例として、接地電位が与えられているものとする。また、図５ＡのメモリセルＭＣでは、例えば、図３のタイミングチャートの時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＲＷＬＡには高レベル電位が与えられてトランジスタＭ８がオン状態となり、かつ配線ＲＤＬには高レベル電位が与えられることが好ましい。これにより、トランジスタＭ７の第１端子には接地電位が与えられ、トランジスタＭ７の第２端子には高レベル電位が与えられるため、トランジスタＭ７の第１端子−第２端子間に流れる電流の量は、トランジスタＭ７のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）の電位によって決まる。つまり、配線ＲＤＬに当該電流が流れるため、配線ＲＤＬに電気的に接続された電流電圧変換回路などによって、当該電流の量から電圧に変換することで、図５ＡのメモリセルＭＣからのデータの読み出しを行うことができる。
　次に、図１Ａ、図１Ｂ、及び図５ＡのメモリセルＭＣとは異なる、本発明の一態様の半導体装置である記憶装置に備えることができるメモリセルについて、説明する。
　図５Ｂに示すメモリセルＭＣは、図５ＡのメモリセルＭＣの変形例であって、トランジスタＭ９と、容量ＣＳと、を有する点と、トランジスタＭ７のゲートと、ＦＴＪ素子ＦＪＡの出力端子との間には容量ＣＳを介して電気的に接続されている点と、で図５ＡのメモリセルＭＣと異なっている。
　図５ＢのメモリセルＭＣは、図５ＡのメモリセルＭＣの機能に加えて、トランジスタＭ７のしきい値電圧の補正を行う機能を有する。トランジスタＭ７のしきい値電圧を補正することで、トランジスタＭ７の第１端子−第２端子間に流れる電流の量は、トランジスタＭ７のしきい値電圧に依らなくなる場合がある。これにより、例えば、図５ＢのメモリセルＭＣが複数配置されたメモリセルアレイを考えたとき、複数のメモリセルＭＣのそれぞれに含まれるトランジスタＭ７のしきい値電圧のばらつきを低減することができるため、複数のメモリセルＭＣにおいて、誤ったデータの読み出しを防ぐことができる。
　トランジスタＭ７のゲートは、容量ＣＳの第１端子と、トランジスタＭ９の第１端子と、に電気的に接続され、容量ＣＳの第２端子は、ＦＴＪ素子ＦＪＡの出力端子と、トランジスタＭ１の第２端子と、トランジスタＭ６の第１端子と、トランジスタＭ６ｂのゲートと、に電気的に接続されている。トランジスタＭ９の第２端子は、トランジスタＭ７の第２端子と、トランジスタＭ８の第１端子と、に電気的に接続され、トランジスタＭ９のゲートは、配線ＷＣＬに電気的に接続されている。なお、図５Ｂでは、トランジスタＭ７のゲートと、容量ＣＳの第１端子と、トランジスタＭ９の第１端子と、の電気的な接続点をノードＮＤとしている。
　配線ＷＣＬは、一例として、トランジスタＭ９のオン状態とオフ状態との切り替えを行う制御配線として機能する。具体的には、例えば、配線ＷＣＬは、トランジスタＭ７のしきい値電圧を補正するときに、高レベル電位、又は低レベル電位を入力して、トランジスタＭ９をオン状態、又はオフ状態にする機能を有する。
＜＜しきい値電圧の補正の動作例＞＞
　次に、トランジスタＭ７のしきい値電圧を補正する動作について説明する。この動作例は、例えば、図５ＢのメモリセルＭＣにデータを書き込む前、又はデータを書き込んだ後に行うことができる。
　図７は、図５ＢのメモリセルＭＣにおいて、トランジスタＭ７のしきい値電圧を補正する動作例を示したタイミングチャートである。図７に示すタイミングチャートは、時刻Ｔ３１から時刻Ｔ３６までの間と、その近傍の時刻における、配線ＷＲＷＬ、配線ＲＷＬ、配線ＷＣＬ、配線ＷＲＤＬ、配線ＲＤＬ、及びノードＮＤの電位の変化を示している。
［時刻Ｔ３１から時刻Ｔ３２まで］
　時刻Ｔ３１から時刻Ｔ３２までの間において、配線ＷＲＷＬ、配線ＲＷＬ、及び配線ＷＣＬのそれぞれの電位は、一例として、低レベル電位（図７には、Ｌｏｗと記載している）となっている。このため、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートには低レベル電位が入力される。したがって、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ８、及びトランジスタＭ９のそれぞれはオフ状態となっている。
　また、時刻Ｔ３１から時刻Ｔ３２までの間において、配線ＷＲＤＬ、及び配線ＲＤＬのそれぞれの電位は、一例として、接地電位（図７には、ＧＮＤと記載している）となっている。
　また、時刻Ｔ３１から時刻Ｔ３２までの間において、ノードＮＤの電位は、一例として、接地電位としている。
［時刻Ｔ３２から時刻Ｔ３３まで］
　時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＷＲＷＬ、配線ＲＷＬ、及び配線ＷＣＬのそれぞれが与える電位は、低レベル電位から高レベル電位（図７には、Ｈｉｇｈと記載している）に変化する。このため、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ８、及びトランジスタＭ９のそれぞれのゲートには高レベル電位が入力されて、トランジスタＭ１、トランジスタＭ１ｂ、トランジスタＭ８、及びトランジスタＭ９のそれぞれはオン状態となる。つまり、配線ＷＲＤＬｂと容量ＣＳの第２端子との間が導通状態となり、また、配線ＲＤＬと容量ＣＳの第１端子との間が導通状態となる。そのため、ＦＴＪ素子ＦＪＡｂの出力端子、及びノードＮＤの電位は接地電位となり、容量ＣＳの第１端子−第２端子間に電圧は概ね０Ｖとなる。
［時刻Ｔ３３から時刻Ｔ３４まで］
　時刻Ｔ３３から時刻Ｔ３４までの間において、配線ＲＤＬには、電位ＶＤが与えられる。電位ＶＤは、一例として、トランジスタＭ７のしきい値電圧よりも大きい電位とする。このとき、容量ＣＳの第１端子（ノードＮＤ）には、トランジスタＭ８、及びトランジスタＭ９を介して、配線ＲＤＬからの電位ＶＤが与えられる。
［時刻Ｔ３４から時刻Ｔ３５まで］
　時刻Ｔ３４から時刻Ｔ３５までの間において、配線ＲＷＬが与える電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ８のゲートには低レベル電位が入力されて、トランジスタＭ８はオフ状態となる。
　ところで、トランジスタＭ９がオン状態となっているため、トランジスタＭ７の第２端子とゲートとの間は導通状態となっている。また、トランジスタＭ８がオフ状態になっているため、容量ＣＳの第１端子（ノードＮＤ）の電位は、トランジスタＭ７の第１端子−第２端子間に電流が流れることによって低下する。なお、容量ＣＳの第１端子（ノードＮＤ）の電位の低下は、トランジスタＭ７のゲート−ソース間電圧がしきい値電圧（Ｖｔｈとする）に等しくなるまで続く。このため、トランジスタＭ７のゲート（容量ＣＳの第１端子、ノードＮＤ）の電位は、ＶＤからＶｔｈまで低下する。
［時刻Ｔ３５から時刻Ｔ３６まで］
　時刻Ｔ３５から時刻Ｔ３６までの間において、配線ＷＣＬが与える電位は、高レベル電位から低レベル電位に変化する。このため、トランジスタＭ９のゲートには低レベル電位が入力されて、トランジスタＭ９はオフ状態となる。これにより、容量ＣＳの第１端子−第２端子間の電圧が保持される。また、このとき、トランジスタＭ７のゲート（容量ＣＳの第１端子、ノードＮＤ）の電位はＶｔｈとなっており、トランジスタＭ７のゲート−ソース間電圧がしきい値電圧と等しくなっている。
　ここで、例えば、容量ＣＳの第２端子の電位が、接地電位から電位ＶＭＲに変化したとき、トランジスタＭ７のゲートの電位は、ＶＭＲ＋Ｖｔｈとなる。また、このときのトランジスタＭ７のゲート−ソース間電圧としきい値電圧との差は、（ＶＭＲ＋Ｖｔｈ）−Ｖｔｈ＝ＶＭＲとなる。トランジスタＭ７の第２端子に接地電位よりも高い電位を与えることによって、トランジスタＭ７のソース−ドレイン間には、トランジスタＭ７のゲート−ソース間電圧としきい値電圧との差、及びソース−ドレイン間電圧に応じた電流が流れるが、ゲート−ソース間電圧としきい値電圧との差はＶＭＲとなっているので、トランジスタＭ７のソース−ドレイン間に流れる電流は、トランジスタＭ７のしきい値電圧に依存しなくなる。このように、トランジスタＭ７のしきい値電圧を補正することによって、トランジスタＭ７のソース−ドレイン間に、トランジスタＭ７のしきい値電圧に依存しない電流を流すことができる。
　上述したとおり、図７に示した時刻Ｔ３１から時刻Ｔ３６までの間の動作例によって、トランジスタＭ７のしきい値電圧の補正を行うことができる。
＜構成例４＞
　図６に示すメモリセルＭＣは、本発明の一態様の記憶装置に適用できるメモリセルの回路構成の一例である。図６のメモリセルＭＣは、図５ＡのメモリセルＭＣの変形例であって、図５ＡのメモリセルＭＣに、更にトランジスタＭ７ｂと、トランジスタＭ８ｂと、が設けられた構成となっている。
　トランジスタＭ７ｂの第１端子は、配線ＶＣＥに電気的に接続され、トランジスタＭ７ｂの第２端子は、トランジスタＭ８ｂの第１端子に電気的に接続され、トランジスタＭ７ｂのゲートは、ＦＴＪ素子ＦＪＡの出力端子と、トランジスタＭ１の第２端子と、トランジスタＭ６の第１端子と、トランジスタＭ６ｂのゲートと、に電気的に接続されている。トランジスタＭ８ｂの第２端子は、配線ＲＤＬｂに電気的に接続され、トランジスタＭ８とトランジスタＭ８ｂのそれぞれのゲートは、配線ＲＷＬＡに電気的に接続されている。
　配線ＲＤＬｂは、一例として、配線ＲＤＬと同様に、メモリセルＭＣから読み出されたデータを送信する配線として機能する。なお、配線ＲＤＬ、及び配線ＲＤＬｂは、相補データを送信する配線対として機能する。
　また、図６のメモリセルＭＣへのデータの書き込み動作例については、図２のタイミングチャートを参酌する。また、図６のメモリセルＭＣへのデータの書き込み動作時において、配線ＲＷＬＡ、配線ＲＤＬ、及び配線ＲＤＬｂが与える電位としては、例えば、低レベル電位、接地電位などとすることが好ましい。
　また、図６のメモリセルＭＣからのデータの読み出し動作例については、図３のタイミングチャートを参酌する。但し、配線ＶＣＥには、一例として、接地電位が与えられているものとする。また、図６のメモリセルＭＣでは、例えば、図３のタイミングチャートの時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＲＷＬＡには高レベル電位が与えられてトランジスタＭ８、及びトランジスタＭ８ｂがオン状態となり、かつ配線ＲＤＬ、及び配線ＲＤＬｂには高レベル電位が与えられることが好ましい。これにより、トランジスタＭ７の第１端子には接地電位が与えられ、トランジスタＭ７の第２端子には高レベル電位が与えられるため、トランジスタＭ７の第１端子−第２端子間に流れる電流の量は、トランジスタＭ７のゲート（ＦＴＪ素子ＦＪＡｂの出力端子）の電位によって決まる。また、同時に、トランジスタＭ７ｂの第１端子には接地電位が与えられ、トランジスタＭ７ｂの第２端子には高レベル電位が与えられるため、トランジスタＭ７ｂの第１端子−第２端子間に流れる電流の量は、トランジスタＭ７ｂのゲート（ＦＴＪ素子ＦＪＡの出力端子）の電位によって決まる。つまり、配線ＲＤＬ、及び配線ＲＤＬｂのそれぞれには、トランジスタＭ７、及びトランジスタＭ７ｂのそれぞれのソース−ドレイン間電圧に応じた電流が流れるため、例えば、配線ＲＤＬ、及び配線ＲＤＬｂのそれぞれに流れる電流の量を電流電圧変換回路などによって、電圧値に変換することで、図７のメモリセルＭＣからのデータの読み出しを行うことができる。
　本実施の形態で説明した、半導体装置にメモリセルＭＣを適用することによって、データの再書き込みが不要な半導体装置（非破壊読み出しを行う半導体装置）を構成することができる。また、半導体装置にメモリセルＭＣを適用することで、データの再書き込みが不要となるため、再書き込みに必要な消費電力を低減することができる。また、半導体装置にメモリセルＭＣを適用することで、データの再書き込みを行う回路を設ける必要が無くなるため、半導体装置の回路面積を低減することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明したメモリセルＭＣを備えることができる記憶装置について説明する。
＜記憶装置の構成例＞
　図８は、当該記憶装置の回路構成の一例である。記憶装置１００は、メモリセルアレイＭＣＡと、回路ＷＤＤと、回路ＷＲＷＤと、回路ＲＤＤと、回路ＦＥＣＤと、を有する。なお、図８の記憶装置１００に適用できるメモリセルＭＣは、一例として、図１Ａ（図１Ｂ）のメモリセルＭＣとしている。
　メモリセルアレイＭＣＡは、複数のメモリセルＭＣを有する。また、メモリセルアレイＭＣＡにおいて、複数のメモリセルＭＣは、ｍ行ｎ列（ｍ、及びｎは１以上の整数とする）のマトリクス状に配置されている。なお、図８において、例えば、ｉ行ｊ列（ｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である）に位置するメモリセルＭＣは、メモリセルＭＣ［ｉ，ｊ］と図示している。
　また、記憶装置１００のメモリセルアレイＭＣＡには、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］と、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］と、が列方向に延設されている。なお、配線ＷＲＤＬ、及び配線ＷＲＤＬｂに付している［ｊ］は、ｊ列目の配線であることを表している。また、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］と、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、が行方向に延設されている。なお、配線ＷＲＷＬ、配線ＦＣＡ、及び配線ＦＣＢに付している［ｉ］は、ｉ行目の配線であることを示している。
　配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＷＲＤＬに相当する。また、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＷＲＤＬに相当し、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＦＣＡに相当し、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］は、図１Ａ（図１Ｂ）のメモリセルＭＣにおける配線ＦＣＢに相当する。
　回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］と、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］と、に電気的に接続されている。また、回路ＲＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］と、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］と、に電気的に接続されている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、に電気的に接続されている。
　回路ＷＲＷＤは、一例として、書き込みワード線ドライバ回路として機能する。例えば、回路ＷＲＷＤは、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のうち１本の配線に選択信号を送信し、残りの配線に非選択信号を送信することで、メモリセルアレイＭＣＡにおいて、書き込み動作を行う複数のメモリセルＭＣを選択することができる。具体的には、例えば、図１ＡのメモリセルＭＣの場合、選択信号としては高レベル電位とし、非選択信号としては低レベル電位とすればよい。図１ＡのメモリセルＭＣにおいて、配線ＷＲＷＬに高レベル電位が与えられている場合、よってトランジスタＭ１がオン状態となるため、配線ＷＲＤＬ、及び配線ＷＲＤＬｂからメモリセルＭＣに書き込み用のデータを送信することができる。一方、図１Ａ（図１Ｂ）のメモリセルＭＣにおいて、配線ＷＲＷＬに低レベル電位が与えられている場合、トランジスタＭ１がオフ状態となるため、配線ＷＲＤＬ、及び配線ＷＲＤＬｂから別のメモリセルＭＣに対する書き込み用のデータが送信されたとしても、配線ＷＲＷＬから低レベル電位が与えられているメモリセルＭＣに当該データが書き込まれることはない。
　また、回路ＷＲＷＤは、一例として、読み出しワード線ドライバ回路としても機能する。例えば、回路ＷＲＷＤは、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｍ］のうち１本の配線に選択信号を送信し、残りの配線に非選択信号を送信することで、メモリセルアレイＭＣＡにおいて、読み出し動作を行う複数のメモリセルＭＣを選択することができる。具体的には、例えば、図１ＡのメモリセルＭＣの場合、選択信号としては高レベル電位とし、非選択信号としては低レベル電位とすればよい。図１ＡのメモリセルＭＣにおいて、配線ＷＲＷＬに高レベル電位が与えられることによってトランジスタＭ１がオン状態となるため、メモリセルＭＣから配線ＷＲＤＬ、及び配線ＷＲＤＬｂに、メモリセルＭＣに保持されたデータを送信することができる。一方、図１ＡのメモリセルＭＣにおいて、配線ＷＲＷＬに低レベル電位が与えられることによってトランジスタＭ１、及びトランジスタＭ１ｂがオフ状態となるため、メモリセルＭＣから配線ＷＲＤＬ、及び配線ＷＲＤＬｂに、メモリセルＭＣに保持されたデータが送信されることはない。
　回路ＦＥＣＤは、一例として、配線ＦＣＡ及び配線ＦＣＢのそれぞれに電位を与える機能を有する。具体的には、例えば、回路ＦＥＣＤは、メモリセルＭＣへのデータの書き込み時において、配線ＦＣＡ及び配線ＦＣＢのそれぞれに電位を与えることによって、複数のメモリセルＭＣのそれぞれに備わるＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂの分極を発生させる（分極の方向を変える）ことができる。又は、回路ＦＥＣＤは、メモリセルＭＣからデータの読み出し時において、配線ＦＣＡ及び配線ＦＣＢのそれぞれに電位を与えることによって、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの分極の方向に応じて、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの出力端子の電位が定まる。
　回路ＷＤＤは、一例として、書き込みデータ線ドライバ回路として機能する。例えば、回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれに書き込み用のデータ（例えば、電圧）を送信することで、回路ＷＲＷＤによって選択された特定の行に配置されている複数のメモリセルＭＣに、当該書き込み用のデータを書き込むことができる。
　回路ＲＤＤは、一例として、読み出し回路として機能する。例えば、回路ＲＤＤは、回路ＷＲＷＤによって選択された特定の行に配置されている複数のメモリセルＭＣから出力されたデータ（例えば、電圧、電流など）を配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれから取得して、当該データを読み出すことができる。回路ＷＤＤは、一例として、プリチャージ回路、センスアンプ回路、電流電圧変換回路などから選ばれた一、又は複数を有する。
＜記憶装置の動作例＞
　次に、記憶装置１００の動作例について説明する。
＜＜書き込み動作例１＞＞
　図９は、記憶装置１００のメモリセルＭＣへのデータの書き込み動作の一例を示したタイミングチャートである。なお、上記の実施の形態で説明した、図２のタイミングチャートは、１個のメモリセルＭＣにおける動作例について示したものであって、図９のタイミングチャートは、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣへのデータ書き込みの動作例を示したものである。
　図９のタイミングチャートは、時刻Ｕ１から時刻Ｕ１０までの間、及びその近傍の時刻における、配線ＷＲＷＬ［１］、配線ＷＲＷＬ［２］、配線ＷＲＷＬ［ｍ］、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］、配線ＷＲＤＬ［２］、配線ＷＲＤＬｂ［２］、配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［ｎ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［ｍ］の電位の変化を示している。
　時刻Ｕ１から時刻Ｕ２までの間では、例えば、回路ＷＲＷＤは、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］に、初期電位として、低レベル電位（図９ではＬｏｗと記載している）を与える。そのため、メモリセルアレイＭＣＡに含まれている全てのメモリセルＭＣのそれぞれのトランジスタＭ１のゲートには、低レベル電位が与えられるため、トランジスタＭ１はオフ状態となる。
　また、時刻Ｕ１から時刻Ｕ２までの間では、回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］に、書き込み用のデータを送信しない。そのため、時刻Ｕ１から時刻Ｕ２までの間では、回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］に、一例として、接地電位を与えている。
　また、時刻Ｕ１から時刻Ｕ２までの間では、回路ＲＤＤなどに含まれるスイッチなどによって、回路ＲＤＤと、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］とのそれぞれの間は、非導通状態としてもよい。回路ＲＤＤと、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］とのそれぞれの間を非導通状態にすることによって、回路ＷＤＤから配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれに送られる書き込み用のデータが、回路ＲＤＤに入力されることがなくなるため、回路ＷＤＤから配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれに書き込み用のデータの送信に必要な消費電力を低減することができる場合がある。
　また、時刻Ｕ１から時刻Ｕ２までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与える。なお、電位Ｖ０Ａ、及び電位Ｖ０Ｂについては、図２のタイミングチャートの説明を参酌する。
　時刻Ｕ２から時刻Ｕ４までの間では、回路ＷＲＷＤは、配線ＷＲＷＬ［１］に高レベル電位（図９ではＨｉｇｈと記載している）を与え、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂはオン状態となる。また、メモリセルアレイＭＣＡにおいて、２行目からｍ行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに低レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。つまり、回路ＷＲＷＤは、配線ＷＲＷＬ［１］に高レベル電位を与え、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えることで、書き込み先として、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣを選択することができる。
　また、時刻Ｕ２から時刻Ｕ４までの間では、回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれに、一例として、書き換え用のデータの一部である、Ｄａ［１，１］乃至Ｄａ［１，ｎ］を与える。また、回路ＷＤＤは、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれに、一例として、書き込み用のデータとして、Ｄｂ［１，１］乃至Ｄｂ［１，ｎ］を与える。なお、例えば、Ｄａ［１，ｊ］とＤｂ［１，ｊ］（ここでのｊは、１以上ｎ以下の整数である。）のそれぞれがデジタル値である場合、Ｄａ［１，ｊ］とＤｂ［１，ｊ］は、互いに論理反転されたデータとすることが好ましい。具体的には、Ｄａ［１，ｊ］に応じた電位がＶ０であるとき、Ｄｂ［１，ｊ］に応じた電位はＶ１であることが好ましく、又は、Ｄａ［１，ｊ］に応じた電位がＶ１であるとき、Ｄｂ［１，ｊ］に応じた電位はＶ０であることが好ましい。なお、Ｖ０、及びＶ１は、図２のタイミングチャートの動作例で記載したＶ０、及びＶ１の説明を参酌する。また、回路ＷＲＷＤによって、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣが書き込み先として選択されているため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ１の第２端子に、Ｄａ［１，１］乃至Ｄａ［１，ｎ］に応じた電位が与えられ、かつメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ１ｂの第２端子に、Ｄｂ［１，１］乃至Ｄｂ［１，ｎ］に応じた電位が与えられる。
　また、時刻Ｕ２から時刻Ｕ３までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］に電位Ｖ１Ａを与え、配線ＦＣＢ［１］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
　さらに、時刻Ｕ３から時刻Ｕ４までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、引き続き、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
　なお、電位Ｖ１Ａ、及び電位Ｖ１Ｂについては、図２のタイミングチャートの説明を参酌する。
　時刻Ｕ２から時刻Ｕ４までの間の動作によって、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂで発生する分極の方向は、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］から送られているＤａ［１，１］乃至Ｄａ［１，ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］から送られているＤｂ［１，１］乃至Ｄｂ［１，ｎ］に応じて定められる。つまり、ｊ列目に着目すると、時刻Ｕ２から時刻Ｕ４までの動作で、メモリセルＭＣ［１，ｊ］へのＤａ［１，ｊ］、及びＤｂ［１，ｊ］の書き込みが行われる。
　時刻Ｕ４から時刻Ｕ６までの間では、回路ＷＲＷＤは、配線ＷＲＷＬ［２］に高レベル電位を与え、配線ＷＲＷＬ［１］、及び配線ＷＲＷＬ［３］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、２行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂはオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目、及び３行目からｍ行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］、及びメモリセルＭＣ［３，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］、及びメモリセルＭＣ［３，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。つまり、回路ＷＲＷＤは、配線ＷＲＷＬ［２］に高レベル電位を与え、配線ＷＲＷＬ［１］、及び配線ＷＲＷＬ［３］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えることで、書き込み先として、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣを選択することができる。
　また、時刻Ｕ４から時刻Ｕ６までの間では、回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれに、一例として、書き込み用のデータの一部である、Ｄａ［２，１］乃至Ｄａ［２，ｎ］を与える。また、回路ＷＤＤは、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれに、一例として、書き込み用のデータとして、Ｄｂ［２，１］乃至Ｄｂ［２，ｎ］を与える。なお、例えば、Ｄａ［２，ｊ］とＤｂ［２，ｊ］のそれぞれがデジタル値である場合、Ｄａ［２，ｊ］とＤｂ［２，ｊ］は、互いに論理反転されたデータとすることが好ましい。具体的には、Ｄａ［２，ｊ］に応じた電位がＶ０であるとき、Ｄｂ［２，ｊ］に応じた電位はＶ１であることが好ましく、又は、Ｄａ［２，ｊ］に応じた電位がＶ１であるとき、Ｄｂ［２，ｊ］に応じた電位はＶ０であることが好ましい。なお、Ｖ０、及びＶ１は、図２のタイミングチャートの動作例で記載したＶ０、及びＶ１の説明を参酌する。また、回路ＷＲＷＤによって、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣが書き込み先として選択されているため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれのトランジスタＭ１の第２端子に、Ｄａ［２，１］乃至Ｄａ［２，ｎ］に応じた電位が与えられ、かつメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれのトランジスタＭ１ｂの第２端子に、Ｄｂ［２，１］乃至Ｄｂ［２，ｎ］に応じた電位が与えられる。
　また、時刻Ｕ４から時刻Ｕ５までの間では、回路ＦＥＣＤは、配線ＦＣＡ［２］に電位Ｖ１Ａを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、配線ＦＣＡ［１］、及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］、配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
　さらに、時刻Ｕ５から時刻Ｕ６までの間では、回路ＦＥＣＤは、配線ＦＣＡ［２］に電位Ｖ０Ａを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、引き続き、配線ＦＣＡ［１］、及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］、及び配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］のそれぞれに電位Ｖ０Ｂを与える。
　時刻Ｕ４から時刻Ｕ６までの間の動作によって、メモリセルアレイＭＣＡの２行目のメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂで発生する分極の方向は、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］から送られているＤａ［２，１］乃至Ｄａ［２，ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］から送られているＤｂ［２，１］乃至Ｄｂ［２，ｎ］に応じて定められる。つまり、ｊ列目に着目すると、時刻Ｕ４から時刻Ｕ６までの動作で、メモリセルＭＣ［２，ｊ］へのＤａ［２，ｊ］、及びＤｂ［２，ｊ］の書き込みが行われる。
　時刻Ｕ６から時刻Ｕ７までの間では、時刻Ｕ２から時刻Ｕ４までの間で行われたメモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣへのデータの書き込み動作、及び時刻Ｕ４から時刻Ｕ６までの間で行われたメモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣへのデータの書き込み動作、と同様にメモリセルアレイＭＣＡの３行目からｍ−１行目までに配置されているメモリセルＭＣへのデータの書き込み動作が行われる。
　時刻Ｕ７から時刻Ｕ９までの間では、回路ＷＲＷＤは、配線ＷＲＷＬ［ｍ］に高レベル電位を与え、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ−１］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、ｍ行目に配置されているメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が与えられるため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂはオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目からｍ−１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ−１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに低レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ−１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。つまり、回路ＷＲＷＤは、配線ＷＲＷＬ［１］に高レベル電位を与え、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えることで、書き込み先として、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣを選択することができる。
　また、時刻Ｕ７から時刻Ｕ９までの間では、回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれに、一例として、書き換え用のデータの一部である、Ｄａ［ｍ，１］乃至Ｄａ［ｍ，ｎ］を与える。また、回路ＷＤＤは、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれに、一例として、書き込み用のデータとして、Ｄｂ［ｍ，１］乃至Ｄｂ［ｍ，ｎ］を与える。なお、例えば、Ｄａ［ｍ，ｊ］とＤｂ［ｍ，ｊ］のそれぞれがデジタル値である場合、Ｄａ［ｍ，ｊ］とＤｂ［ｍ，ｊ］は、互いに論理反転されたデータとすることが好ましい。具体的には、Ｄａ［ｍ，ｊ］に応じた電位がＶ０であるとき、Ｄｂ［ｍ，ｊ］に応じた電位はＶ１であることが好ましく、又は、Ｄａ［ｍ，ｊ］に応じた電位がＶ１であるとき、Ｄｂ［ｍ，ｊ］に応じた電位はＶ０であることが好ましい。なお、Ｖ０、及びＶ１は、図２のタイミングチャートの動作例で記載したＶ０、及びＶ１の説明を参酌する。また、回路ＷＲＷＤによって、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣが書き込み先として選択されているため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１の第２端子に、Ｄａ［ｍ，１］乃至Ｄａ［ｍ，ｎ］に応じた電位が与えられ、かつメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１ｂの第２端子に、Ｄｂ［ｍ，１］乃至Ｄｂ［ｍ，ｎ］に応じた電位が与えられる。
　また、時刻Ｕ７から時刻Ｕ８までの間では、回路ＦＥＣＤは、配線ＦＣＡ［ｍ］に電位Ｖ１Ａを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ−１］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ−１］のそれぞれに電位Ｖ０Ｂを与える。
　さらに、時刻Ｕ８から時刻Ｕ９までの間では、回路ＦＥＣＤは、配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与える。なお、回路ＦＥＣＤは、引き続き、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ−１］のそれぞれに電位Ｖ０Ａを与え、また、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ−１］のそれぞれに電位Ｖ０Ｂを与える。
　時刻Ｕ７から時刻Ｕ９までの間の動作によって、メモリセルアレイＭＣＡのｍ行目のメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂで発生する分極の方向は、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］から送られているＤａ［ｍ，１］乃至Ｄａ［ｍ，ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］から送られているＤｂ［ｍ，１］乃至Ｄｂ［ｍ，ｎ］に応じて定められる。つまり、ｊ列目に着目すると、時刻Ｕ７から時刻Ｕ８までの動作で、メモリセルＭＣ［ｍ，ｊ］へのＤａ［ｍ，ｊ］、及びＤｂ［ｍ，ｊ］の書き込みが行われる。
　時刻Ｕ１から時刻Ｕ１０までの動作が行われることによって、メモリセルアレイＭＣＡに含まれるメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに、Ｄ［１，１］乃至Ｄ［ｍ，ｎ］を書き込むことができる。
　なお、図９のタイミングチャートでは、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］へのデータの書き込み動作の終了後の動作（時刻Ｕ９から時刻Ｕ１０までの間の動作）として、回路ＷＲＷＤは、一例として、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えている。また、回路ＷＤＤは、一例として、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］に接地電位を与えている。また、回路ＦＥＣＤは、一例として、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与えている。
　なお、図９のタイミングチャートの動作は、一例であるため、状況に応じて、又は場合によって、その動作を変更してもよい。例えば、図９のタイミングチャートの時刻Ｕ２から時刻Ｕ４までの間の動作において、配線ＷＲＷＬ［１］に高レベル電位が与えられて、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］にＤａ［１，１］乃至Ｄａ［１，ｎ］が与えられ、かつ配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］にＤｂ［１，１］乃至Ｄｂ［１，ｎ］が与えられているが、配線ＷＲＷＬ［１］に高レベル電位が与えられている期間内に、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］にＤａ［１，１］乃至Ｄａ［１，ｎ］が与えられ、かつ配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］にＤｂ［１，１］乃至Ｄｂ［１，ｎ］が与えられていてもよい。又は、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］にＤａ［１，１］乃至Ｄａ［１，ｎ］が与えられ、かつ配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］にＤｂ［１，１］乃至Ｄｂ［１，ｎ］が与えられている期間内に、配線ＷＲＷＬ［１］に高レベル電位が与えられていてもよい。また、配線ＦＣＡ［１］に電位Ｖ１Ａが与えられ、かつ配線ＦＣＢ［１］に電位Ｖ０Ｂが与えられている期間、及び配線ＦＣＡ［１］に電位Ｖ０Ａが与えられて、かつ配線ＦＣＢ［１］に電位Ｖ０Ｂが与えられている期間は、配線ＷＲＷＬ［１］に高レベル電位が与えられ、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］にＤａ［１，１］乃至Ｄａ［１，ｎ］が与えられ、かつ配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］にＤｂ［１，１］乃至Ｄｂ［１，ｎ］が与えられている期間内であれば、どのタイミングで行ってもよい。また、配線ＦＣＡ［１］に電位Ｖ０Ａが与えられて、かつ配線ＦＣＢ［１］に電位Ｖ０Ｂが与えられている期間は、配線ＦＣＡ［１］に電位Ｖ１Ａが与えられ、かつ配線ＦＣＢ［１］に電位Ｖ０Ｂが与えられている期間よりも先に行われていてもよい。
＜＜書き込み動作例２＞＞
　次に、図９のタイミングチャートとは異なる、記憶装置１００のメモリセルＭＣへのデータの書き込み動作の一例について説明する。
　図１０に示すタイミングチャートは、図９のタイミングチャートの書き込み動作例とは異なる、書き込み動作の一例を示している。図１０のタイミングチャートは、図９のタイミングチャートと同様に、時刻Ｕ１から時刻Ｕ１０までの間、及びその近傍の時刻における、配線ＷＲＷＬ［１］、配線ＷＲＷＬ［２］、配線ＷＲＷＬ［ｍ］、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］、配線ＷＲＤＬ［２］、配線ＷＲＤＬｂ［２］、配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［ｎ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［ｍ］の電位の変化を示している。
　図１０のタイミングチャートの書き込み動作は、時刻Ｕ２から時刻Ｕ９までの間において配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のそれぞれに高レベル電位が入力されている点と、時刻Ｕ１から時刻Ｕ９までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］のそれぞれの電位変動の点で、図９のタイミングチャートの書き込み動作と異なっている。
　図１０のタイミングチャートの時刻Ｕ２から時刻Ｕ９までの間において配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のそれぞれに高レベル電位が入力されているため、時刻Ｕ２から時刻Ｕ９までの間では、メモリセルアレイＭＣＡに含まれているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が入力されるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１、及びトランジスタＭ１ｂはオン状態となる。つまり、ｊ列目に着目すると、配線ＷＲＤＬ［ｊ］と、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれのトランジスタＭ１の第２端子との間は導通状態となり、かつ配線ＷＲＤＬｂ［ｊ］と、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれのトランジスタＭ１ｂの第２端子との間は導通状態となる。
　また、図１０のタイミングチャートの時刻Ｕ１から時刻Ｕ２までの間において、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］には電位ＶＮＡが与えられている。
　なお、ＶＮＡは、配線ＷＲＤＬからトランジスタＭ１の第２端子に入力される全てのデータ（電位）に対して、ＦＴＪ素子ＦＪＡにて分極が起こらない（変化しない）程度の電位であり、かつ配線ＷＲＤＬｂからトランジスタＭ１ｂの第２端子に入力される全てのデータ（電位）に対して、ＦＴＪ素子ＦＪＡｂにて分極が起こらない（変化しない）程度の電位であるものとする。例えば、ＶＮＡは、Ｖ０Ａよりも高くＶ１Ａよりも低い電位とすることができる。
　また、図１０のタイミングチャートの時刻Ｕ２から時刻Ｕ３までの間において、配線ＦＣＡ［１］には電位Ｖ１Ａが与えられ、配線ＦＣＢ［１］には電位Ｖ０Ｂが与えられている。なお、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれには、引き続き電位ＶＮＡが与えられ、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれには、引き続き電位Ｖ０Ｂが与えられている。
　また、図１０のタイミングチャートの時刻Ｕ３から時刻Ｕ４までの間において、配線ＦＣＡ［１］には電位Ｖ０Ａが与えられ、配線ＦＣＢ［１］には電位Ｖ０Ｂが与えられている。なお、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれには、引き続き電位ＶＮＡが与えられ、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれには、引き続き電位Ｖ０Ｂが与えられている。
　図１０のタイミングチャートの時刻Ｕ２から時刻Ｕ４までの間の動作によって、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡで発生する分極の方向が、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］から送られているＤａ［１，１］乃至Ｄａ［１，ｎ］に応じて定められ、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているＦＴＪ素子ＦＪＡｂで発生する分極の方向が、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］から送られているＤｂ［１，１］乃至Ｄｂ［１，ｎ］に応じて定められる。一方、時刻Ｕ２から時刻Ｕ４までの間において、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］のそれぞれには電位ＶＮＡが与えられ、また、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］のそれぞれには電位Ｖ０Ｂが与えられているため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１がオン状態になっていたとしても、各列のメモリセルＭＣにＤａ［１，１］乃至Ｄａ［１，ｎ］及びＤｂ［１，１］乃至Ｄｂ［１，ｎ］が書き込まれることはない。
　つまり、図１０のタイミングチャートの動作では、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれを、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂの分極の制御用の配線だけでなく、データの書き込みの選択信号線も兼ねて機能させることができる。
　図１０のタイミングチャートにおいて時刻Ｕ４以降についても、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれから送信されるデータにあわせて、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］を用いて、メモリセルアレイＭＣＡの２行目からｍ行目までのメモリセルＭＣを選択することによって、図９のタイミングチャートの動作例と同様に、メモリセルアレイＭＣＡに含まれるメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに、Ｄ［１，１］乃至Ｄ［ｍ，ｎ］を書き込むことができる。
＜＜読み出し動作例１＞＞
　図１１は、記憶装置１００のメモリセルＭＣからのデータの読み出し動作の一例を示したタイミングチャートである。なお、上記の実施の形態で説明した、図３のタイミングチャートは、１個のメモリセルＭＣにおける動作例について示したものであって、図１１のタイミングチャートは、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣへのデータ書き込みの動作例を示したものである。
　図１１のタイミングチャートは、時刻Ｕ２１から時刻Ｕ３３までの間、及びその近傍の時刻における、配線ＷＲＷＬ［１］、配線ＷＲＷＬ［２］、配線ＷＲＷＬ［ｍ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、配線ＦＣＢ［ｍ］、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］、配線ＷＲＤＬ［２］、配線ＷＲＤＬｂ［２］、配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［ｎ］の電位の変化を示している。
　時刻Ｕ２１から時刻Ｕ２２までの間では、例えば、回路ＷＲＷＤは、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］に、初期電位として、低レベル電位（図１１ではＬｏｗと記載している）を与える。そのため、メモリセルアレイＭＣＡに含まれている全てのメモリセルＭＣのトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートには、低レベル電位が与えられるため、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。
　また、時刻Ｕ２１から時刻Ｕ２２までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与える。なお、電位Ｖ０Ａ、及び電位Ｖ０Ｂについては、図２、図３などのタイミングチャートの説明を参酌する。
　また、時刻Ｕ２１から時刻Ｕ２２までの間では、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］には、一例として、電位ＶＭＤが与えられる。なお、ＶＭＤについては、図３などのタイミングチャートの説明を参酌する。
　時刻Ｕ２２から時刻Ｕ２５までの間では、回路ＦＥＣＤは、配線ＦＣＡ［１］に電位ＶＭを与え、配線ＦＣＢ［１］に電位Ｖ０Ｂを与えている。また、回路ＦＥＣＤは、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えている。このとき、配線ＦＣＡ［１］と配線ＦＣＢ［１］との間では、ＶＭ−Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のＦＴＪ素子ＦＪＡ、及びトランジスタＭ６のそれぞれには、当該電圧の分圧がかかる。また、同様に、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のＦＴＪ素子ＦＪＡｂ、及びトランジスタＭ６ｂのそれぞれには、当該電圧の分圧がかかる。また、ＦＴＪ素子ＦＪＡにかかる分圧は、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体の分極の方向によって決まり、ＦＴＪ素子ＦＪＡｂにかかる分圧は、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体の分極の方向によって決まる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれにかかる分圧は、そのメモリセルＭＣに書き込まれているデータによって決められる。
　時刻Ｕ２３から時刻Ｕ２４までの間では、回路ＷＲＷＤは、配線ＷＲＷＬ［１］に高レベル電位（図１１ではＨｉｇｈと記載している）を与える。また、回路ＷＲＷＤは、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオン状態となる。また、メモリセルアレイＭＣＡにおいて、２行目からｍ行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに低レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。
　つまり、回路ＦＥＣＤが配線ＦＣＡ［１］に電位ＶＭを与え、配線ＦＣＢ［１］に電位Ｖ０Ｂを与え、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えて、かつ回路ＷＲＷＤが配線ＷＲＷＬ［１］に高レベル電位を与え、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えることで、読み出し元として、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣを選択することができる。
　また、時刻Ｕ２３から時刻Ｕ２４までの間において、メモリセルアレイＭＣＡの１行目ｊ列目に着目すると、メモリセルＭＣ［１，ｊ］のトランジスタＭ１の第２端子と配線ＷＲＤＬ［ｊ］との間が導通状態になるため、メモリセルＭＣ［１，ｊ］のＦＴＪ素子ＦＪＡに与えられている分圧に応じた電流が、配線ＷＲＤＬ［ｊ］に流れる。又は、メモリセルＭＣ［１，ｊ］のＦＴＪ素子ＦＪＡに与えられている分圧に応じて、配線ＷＲＤＬ［ｊ］の電位が変化する。つまり、配線ＷＲＤＬ［ｊ］には、メモリセルＭＣ［１，ｊ］のＦＴＪ素子ＦＪＡに保持されているデータとして、Ｄａ［１，ｊ］に応じた情報（例えば、電流、又は電圧）が配線ＷＲＤＬ［ｊ］に送信される。
　また、時刻Ｕ２３から時刻Ｕ２４までの間において、メモリセルアレイＭＣＡの１行目ｊ列目に着目すると、メモリセルＭＣ［１，ｊ］のトランジスタＭ１ｂの第２端子と配線ＷＲＤＬｂ［ｊ］との間が導通状態になるため、メモリセルＭＣ［１，ｊ］のＦＴＪ素子ＦＪＡｂに与えられている分圧に応じた電流が、配線ＷＲＤＬｂ［ｊ］に流れる。又は、メモリセルＭＣ［１，ｊ］のＦＴＪ素子ＦＪＡｂに与えられている分圧に応じて、配線ＷＲＤＬｂ［ｊ］の電位が変化する。つまり、配線ＷＲＤＬｂ［ｊ］には、メモリセルＭＣ［１，ｊ］のＦＴＪ素子ＦＪＡｂに保持されているデータとして、Ｄｂ［１，ｊ］に応じた情報（例えば、電流、又は電圧）が配線ＷＲＤＬｂ［ｊ］に送信される。
　また、時刻Ｕ２３から時刻Ｕ２４までの間において、ｊ列以外のメモリセルＭＣについても、上述と同様に、メモリセルアレイＭＣＡの１行目に配置されている、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］から保持されているデータが送信される。
　具体的には、例えば、メモリセルＭＣ［１，１］からは、データＤａ［１，１］及びＤｂ［１，１］が読み出され、メモリセルＭＣ［１，ｎ］からは、データＤａ［１，ｎ］及びＤｂ［１，ｎ］が読み出される。このとき、回路ＲＤＤなどで、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］に送信される情報（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［１，１］に保持されているＤａ［１，１］と、Ｄｂ［１，１］と、を読み出すことができる。一方で、回路ＲＤＤなどで、配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［ｎ］に送信される情報（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［１，ｎ］に保持されているＤａ［１，ｎ］と、Ｄｂ［１，ｎ］と、を読み出すことができる。
　時刻Ｕ２５から時刻Ｕ２７までの間では、回路ＦＥＣＤは、配線ＦＣＡ［２］に電位ＶＭを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与えている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］、及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］、及び配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えている。このとき、配線ＦＣＡ［２］と配線ＦＣＢ［２］との間では、ＶＭ−Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡの２行目のメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のＦＴＪ素子ＦＪＡ、及びトランジスタＭ６のそれぞれには、当該電圧の分圧がかかる。また、同様に、メモリセルアレイＭＣＡの２行目のメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のＦＴＪ素子ＦＪＡｂ、及びトランジスタＭ６ｂのそれぞれには、当該電圧の分圧がかかる。また、ＦＴＪ素子ＦＪＡにかかる分圧は、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体の分極の方向によって決まり、ＦＴＪ素子ＦＪＡｂにかかる分圧は、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体の分極の方向によって決まる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれにかかる分圧は、そのメモリセルＭＣに書き込まれているデータによって決められる。
　時刻Ｕ２６から時刻Ｕ２７までの間では、回路ＷＲＷＤは、配線ＲＷＬ［２］に高レベル電位を与える。また、回路ＷＲＷＤは、配線ＷＲＷＬ［１］、及び配線ＷＲＷＬ［３］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、２行目に配置されているメモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が与えられるため、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目及び３行目からｍ行目に配置されているメモリセルＭＣのそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに低レベル電位が与えられるため、１行目及び３行目からｍ行目に配置されているメモリセルＭＣのそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。
　つまり、回路ＦＥＣＤが配線ＦＣＡ［２］に電位ＶＭを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与え、配線ＦＣＡ［１］及び配線ＦＣＡ［３］乃至配線ＦＣＡ［ｍ］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］及び配線ＦＣＢ［３］乃至配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えて、かつ回路ＷＲＷＤが配線ＷＲＷＬ［２］に高レベル電位を与え、配線ＷＲＷＬ［１］及び配線ＷＲＷＬ［３］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えることで、読み出し元として、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣを選択することができる。
　また、時刻Ｕ２６から時刻Ｕ２７までの間において、メモリセルアレイＭＣＡの２行目ｊ列目に着目すると、メモリセルＭＣ［２，ｊ］のトランジスタＭ１の第２端子と配線ＷＲＤＬ［ｊ］との間が導通状態になるため、メモリセルＭＣ［２，ｊ］のＦＴＪ素子ＦＪＡに与えられている分圧に応じた電流が、配線ＷＲＤＬ［ｊ］に流れる。又は、メモリセルＭＣ［２，ｊ］のＦＴＪ素子ＦＪＡに与えられている分圧に応じて、配線ＷＲＤＬ［ｊ］の電位が変化する。つまり、配線ＷＲＤＬ［ｊ］には、メモリセルＭＣ［２，ｊ］のＦＴＪ素子ＦＪＡに保持されているデータとして、Ｄａ［２，ｊ］に応じた情報（例えば、電流、又は電圧）が配線ＷＲＤＬ［ｊ］に送信される。
　また、時刻Ｕ２６から時刻Ｕ２７までの間において、メモリセルアレイＭＣＡの２行目ｊ列目に着目すると、メモリセルＭＣ［２，ｊ］のトランジスタＭ１ｂの第２端子と配線ＷＲＤＬｂ［ｊ］との間が導通状態になるため、メモリセルＭＣ［２，ｊ］のＦＴＪ素子ＦＪＡｂに与えられている分圧に応じた電流が、配線ＷＲＤＬｂ［ｊ］に流れる。又は、メモリセルＭＣ［２，ｊ］のＦＴＪ素子ＦＪＡｂに与えられている分圧に応じて、配線ＷＲＤＬｂ［ｊ］の電位が変化する。つまり、配線ＷＲＤＬｂ［ｊ］には、メモリセルＭＣ［２，ｊ］のＦＴＪ素子ＦＪＡｂに保持されているデータとして、Ｄｂ［２，ｊ］に応じた情報（例えば、電流、又は電圧）が配線ＷＲＤＬｂ［ｊ］に送信される。
　また、時刻Ｕ２３から時刻Ｕ２４までの間において、ｊ列以外のメモリセルＭＣについても、上述と同様に、メモリセルアレイＭＣＡの２行目に配置されている、メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｎ］から保持されているデータが送信される。
　具体的には、例えば、メモリセルＭＣ［２，１］からは、データＤａ［２，１］及びＤｂ［２，１］が読み出され、メモリセルＭＣ［２，ｎ］からは、データＤａ［２，ｎ］及びＤｂ［２，ｎ］が読み出される。このとき、回路ＲＤＤなどで、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］に送信される情報（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［２，１］に保持されているＤａ［２，１］と、Ｄｂ［２，１］と、を読み出すことができる。一方で、回路ＲＤＤなどで、配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［ｎ］に送信される情報（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［２，ｎ］に保持されているＤａ［２，ｎ］と、Ｄｂ［２，ｎ］と、を読み出すことができる。
　時刻Ｕ２８から時刻Ｕ２９までの間では、時刻Ｕ２２から時刻Ｕ２５までの間で行われたメモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣからのデータの読み出し動作、及び時刻Ｕ２５から時刻Ｕ２８までの間で行われたメモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣからのデータの読み出し動作、と同様にメモリセルアレイＭＣＡの３行目からｍ−１行目までに配置されているメモリセルＭＣからのデータの読み出し動作が行われる。
　時刻Ｕ２９から時刻Ｕ３２までの間では、回路ＦＥＣＤは、配線ＦＣＡ［ｍ］に電位ＶＭを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ−１］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ−１］に電位Ｖ０Ｂを与えている。このとき、配線ＦＣＡ［ｍ］と配線ＦＣＢ［ｍ］との間では、ＶＭ−Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のＦＴＪ素子ＦＪＡ、及びトランジスタＭ６のそれぞれには、当該電圧の分圧がかかる。また、同様に、メモリセルアレイＭＣＡのｍ行目のメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のＦＴＪ素子ＦＪＡｂ、及びトランジスタＭ６ｂのそれぞれには、当該電圧の分圧がかかる。また、ＦＴＪ素子ＦＪＡにかかる分圧は、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体の分極の方向によって決まり、ＦＴＪ素子ＦＪＡｂにかかる分圧は、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体の分極の方向によって決まる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれにかかる分圧は、そのメモリセルＭＣに書き込まれているデータによって決められる。
　時刻Ｕ３０から時刻Ｕ３１までの間では、回路ＷＲＷＤは、配線ＷＲＷＬ［ｍ］に高レベル電位を与える。また、回路ＷＲＷＤは、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ−１］に低レベル電位を与える。そのため、メモリセルアレイＭＣＡにおいて、ｍ行目に配置されているメモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が与えられるため、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオン状態となる。また、メモリセルアレイＭＣＡにおいて、１行目からｍ−１行目に配置されているメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ−１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれのゲートに低レベル電位が与えられるため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ−１，ｎ］のそれぞれに含まれているトランジスタＭ１、及びトランジスタＭ１ｂのそれぞれはオフ状態となる。
　つまり、回路ＦＥＣＤが配線ＦＣＡ［ｍ］に電位ＶＭを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与え、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ−１］に電位Ｖ０Ａを与え、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ−１］に電位Ｖ０Ｂを与えて、かつ回路ＷＲＷＤが配線ＷＲＷＬ［ｍ］に高レベル電位を与え、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ−１］に低レベル電位を与えることで、読み出し元として、メモリセルアレイＭＣＡのｍ行目に配置されているメモリセルＭＣを選択することができる。
　また、時刻Ｕ３０から時刻Ｕ３１までの間において、メモリセルアレイＭＣＡのｍ行目ｊ列目に着目すると、メモリセルＭＣ［ｍ，ｊ］のトランジスタＭ１の第２端子と配線ＷＲＤＬ［ｊ］との間が導通状態になるため、メモリセルＭＣ［ｍ，ｊ］のＦＴＪ素子ＦＪＡに与えられている分圧に応じた電流が、配線ＷＲＤＬ［ｊ］に流れる。又は、メモリセルＭＣ［ｍ，ｊ］のＦＴＪ素子ＦＪＡに与えられている分圧に応じて、配線ＷＲＤＬ［ｊ］の電位が変化する。つまり、配線ＷＲＤＬ［ｊ］には、メモリセルＭＣ［ｍ，ｊ］のＦＴＪ素子ＦＪＡに保持されているデータとして、Ｄａ［ｍ，ｊ］に応じた情報（例えば、電流、又は電圧）が配線ＷＲＤＬ［ｊ］に送信される。
　また、時刻Ｕ３０から時刻Ｕ３１までの間において、メモリセルアレイＭＣＡのｍ行目ｊ列目に着目すると、メモリセルＭＣ［ｍ，ｊ］のトランジスタＭ１ｂの第２端子と配線ＷＲＤＬｂ［ｊ］との間が導通状態になるため、メモリセルＭＣ［ｍ，ｊ］のＦＴＪ素子ＦＪＡｂに与えられている分圧に応じた電流が、配線ＷＲＤＬｂ［ｊ］に流れる。又は、メモリセルＭＣ［ｍ，ｊ］のＦＴＪ素子ＦＪＡｂに与えられている分圧に応じて、配線ＷＲＤＬｂ［ｊ］の電位が変化する。つまり、配線ＷＲＤＬｂ［ｊ］には、メモリセルＭＣ［ｍ，ｊ］のＦＴＪ素子ＦＪＡｂに保持されているデータとして、Ｄｂ［ｍ，ｊ］に応じた情報（例えば、電流、又は電圧）が配線ＷＲＤＬｂ［ｊ］に送信される。
　また、時刻Ｕ３０から時刻Ｕ３１までの間において、ｊ列以外のメモリセルＭＣについても、上述と同様に、メモリセルアレイＭＣＡのｍ行目に配置されている、メモリセルＭＣ［ｍ，１］乃至メモリセルＭＣ［ｍ，ｎ］から保持されているデータが送信される。
　具体的には、例えば、メモリセルＭＣ［ｍ，１］からは、データＤａ［ｍ，１］及びＤｂ［ｍ，１］が読み出され、メモリセルＭＣ［ｍ，ｎ］からは、データＤａ［ｍ，ｎ］及びＤｂ［ｍ，ｎ］が読み出される。このとき、回路ＲＤＤなどで、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］に送信される情報（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［ｍ，１］に保持されているＤａ［ｍ，１］と、Ｄｂ［ｍ，１］と、を読み出すことができる。一方で、回路ＲＤＤなどで、配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［ｎ］に送信される情報（例えば、電流、又は電圧）を取得することによって、メモリセルＭＣ［ｍ，ｎ］に保持されているＤａ［ｍ，ｎ］と、Ｄｂ［ｍ，ｎ］と、を読み出すことができる。
　時刻Ｕ２１から時刻Ｕ３２までの動作が行われることによって、メモリセルアレイＭＣＡに含まれるメモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれから、Ｄ［１，１］乃至Ｄ［ｍ，ｎ］を読み出すことができる。
　なお、図１１のタイミングチャートでは、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］からのデータの読み出し動作の終了後の動作（時刻Ｕ３２から時刻Ｕ３３までの間の動作）として、回路ＷＲＷＤは、一例として、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えている。また、回路ＦＥＣＤは、一例として、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］、及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれに、電位Ｖ０Ａ、及び電位Ｖ０Ｂを与えている。また、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれには、一例として接地電位が与えられている。
＜＜読み出し動作例２＞＞
　次に、図１１のタイミングチャートとは異なる、記憶装置１００のメモリセルＭＣからのデータの読み出し動作の一例について説明する。
　図１２に示すタイミングチャートは、図１１のタイミングチャートの読み出し動作例とは異なる、読み出し動作の一例を示している。図１２のタイミングチャートは、図１１のタイミングチャートと同様に、時刻Ｕ２１から時刻Ｕ３３までの間、及びその近傍の時刻における、配線ＷＲＷＬ［１］、配線ＷＲＷＬ［２］、配線ＷＲＷＬ［ｍ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、配線ＦＣＢ［ｍ］、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］、配線ＷＲＤＬ［２］、配線ＷＲＤＬｂ［２］、配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［ｎ］の電位の変化を示している。
　図１２のタイミングチャートの読み出し動作は、時刻Ｕ２２から時刻Ｕ３２までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］のそれぞれが電位ＶＭになっている点で、図１１のタイミングチャートの読み出し動作と異なっている。
　図１２のタイミングチャートの時刻Ｕ２２から時刻Ｕ３２までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］のそれぞれにＶＭが入力され、かつ配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれにＶ０Ｂが入力されているため、時刻Ｕ２２から時刻Ｕ３２までの間では、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１の第２端子の電位は、そのメモリセルＭＣのＦＴＪ素子ＦＪＡに含まれる強誘電性を有しうる材料の分極の方向によって決まる。また、同様に、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１ｂの第２端子の電位は、そのメモリセルＭＣのＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有しうる材料の分極の方向によって決まる。つまり、トランジスタＭ１、及びトランジスタＭ１ｂのそれぞれの第２端子の電位は、それぞれのメモリセルＭＣに保持されているデータに応じた電位となる。
　また、本動作例において、メモリセルアレイＭＣＡから読み出すメモリセルＭＣを選択する場合は、回路ＷＲＷＤから配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のいずれか一に高レベル電位を入力し、残りの配線に低レベル電位を入力することによって行うことができる。例えば、図１２のタイミングチャートにおいて、時刻Ｕ２３から時刻Ｕ２４までの間のとおり、配線ＷＲＷＬ［１］に高レベル電位を与え、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えることで、メモリセルアレイＭＣＡの１行目に配置されているメモリセルＭＣに保持されているデータを読み出すことができる。同様に、時刻Ｕ２６から時刻Ｕ２７までの間のとおり、配線ＷＲＷＬ［２］に高レベル電位を与え、配線ＷＲＷＬ［１］及び配線ＷＲＷＬ［３］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与えることで、メモリセルアレイＭＣＡの２行目に配置されているメモリセルＭＣに保持されているデータを読み出すことができ、時刻Ｕ３０から時刻Ｕ３１までの間のとおり、配線ＷＲＷＬ［ｍ］に高レベル電位を与え、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ−１］に低レベル電位を与えることで、メモリセルアレイＭＣＡのｍ行目に配置されているメモリセルＭＣに保持されているデータを読み出すことができる。
　つまり、図１２のタイミングチャートの動作例において、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］の電位の変動は、図１１のタイミングチャートの動作例と同様とすることができる。
　図１２のタイミングチャートの動作では、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣの読み出し時において、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、のそれぞれの電位を、読み出すメモリセルＭＣごとに電位を変化させる必要がない。つまり、図１２のタイミングチャートの動作例を適用することで、回路ＦＥＣＤを、セレクタなど信号を送信する配線を選択する回路を有さない構成とすることができる。
＜＜読み出し動作例３＞＞
　次に、図１１、及び図１２のタイミングチャートとは異なる、記憶装置１００のメモリセルＭＣからのデータの読み出し動作の一例について説明する。
　図１３に示すタイミングチャートは、図１１、及び図１２のタイミングチャートの書き込み動作例とは異なる、書き込み動作の一例を示している。図１３のタイミングチャートは、図１１、及び図１２のタイミングチャートと同様に、時刻Ｕ２１から時刻Ｕ３３までの間、及びその近傍の時刻における、配線ＷＲＷＬ［１］、配線ＷＲＷＬ［２］、配線ＷＲＷＬ［ｍ］、配線ＦＣＡ［１］、配線ＦＣＢ［１］、配線ＦＣＡ［２］、配線ＦＣＢ［２］、配線ＦＣＡ［ｍ］、配線ＦＣＢ［ｍ］、配線ＷＲＤＬ［１］、配線ＷＲＤＬｂ［１］、配線ＷＲＤＬ［２］、配線ＷＲＤＬｂ［２］、配線ＷＲＤＬ［ｎ］、及び配線ＷＲＤＬｂ［ｎ］の電位の変化を示している。
　図１３のタイミングチャートの読み出し動作は、時刻Ｕ２２から時刻Ｕ３２までの間において配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のそれぞれが高レベル電位になっている点と、時刻Ｕ２２から時刻Ｕ３２までの間において配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］及び配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］のそれぞれの電位変動の点で、図１１のタイミングチャートの読み出し動作と異なっている。
　図１３のタイミングチャートの時刻Ｕ２２から時刻Ｕ３２までの間において、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のそれぞれに高レベル電位が入力されているため、時刻Ｕ２２から時刻Ｕ３２までの間では、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１及びトランジスタＭ１ｂのそれぞれのゲートに高レベル電位が入力される。このため、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］のそれぞれのトランジスタＭ１、及びトランジスタＭ１ｂは、オン状態となる。
　また、図１３のタイミングチャートの時刻Ｕ２３から時刻Ｕ２４までの間において、配線ＦＣＡ［１］には電位ＶＭが与えられ、配線ＦＣＢ［１］には電位Ｖ０Ｂが与えられる。また、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］には電位Ｖ０Ａが与えられ、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］には電位Ｖ０Ｂが与えられている。このとき、配線ＦＣＡ［１］と配線ＦＣＢ［１］との間では、ＶＭ−Ｖ０Ｂの電圧がかかるため、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のＦＴＪ素子ＦＪＡ、及びトランジスタＭ６のそれぞれには、当該電圧の分圧がかかる。また、同様に、メモリセルアレイＭＣＡの１行目のメモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のＦＴＪ素子ＦＪＡｂ、及びトランジスタＭ６ｂのそれぞれには、当該電圧の分圧がかかる。また、ＦＴＪ素子ＦＪＡにかかる分圧は、ＦＴＪ素子ＦＪＡに含まれる強誘電性を有する誘電体の分極の方向によって決まり、ＦＴＪ素子ＦＪＡｂにかかる分圧は、ＦＴＪ素子ＦＪＡｂに含まれる強誘電性を有する誘電体の分極の方向によって決まる。つまり、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれにかかる分圧は、そのメモリセルＭＣに書き込まれているデータによって決められる。
　また、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ１がオン状態となっているため、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれの電位は、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのＦＴＪ素子ＦＪＡにかかる分圧に応じて決まる。同様に、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ１ｂがオン状態となっているため、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれの電位は、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのＦＴＪ素子ＦＪＡｂにかかる分圧に応じて決まる。このため、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］のそれぞれには、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］に保持されているデータとして、Ｄａ［１，１］乃至Ｄａ［１，ｎ］に応じた情報（例えば、電流、又は電圧）が送信される。また、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］のそれぞれには、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］に保持されているデータとして、Ｄｂ［１，１］乃至Ｄｂ［１，ｎ］に応じた情報（例えば、電流、又は電圧）が送信される。
　一方、配線ＦＣＡ［２］乃至配線ＦＣＡ［ｍ］には電位Ｖ０Ａが与えられ、配線ＦＣＢ［２］乃至配線ＦＣＢ［ｍ］には電位Ｖ０Ｂが与えられているため、メモリセルアレイＭＣＡの２行目からｍ行目までのメモリセルＭＣのＦＴＪ素子ＦＪＡ、トランジスタＭ６のそれぞれには、Ｖ０Ａ−Ｖ０Ｂの分圧がかかる。Ｖ０Ａ−Ｖ０Ｂが０Ｖ又は０Ｖ近傍の値としたとき、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ１の第２端子の電位も０Ｖ又は０近傍の値とすることができる。つまり、トランジスタＭ１のしきい値電圧が適正な値であれば、トランジスタＭ１はオフ状態となるため、メモリセルアレイＭＣＡの２行目からｍ行目までのメモリセルＭＣにおいて、トランジスタＭ１の第２端子と配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］との間は非導通状態となり、メモリセルＭＣに保持されているデータに応じた情報（例えば、電流、電圧など）が、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］に流れることはない。また、同様に、Ｖ０Ａ−Ｖ０Ｂが０Ｖ又は０Ｖ近傍の値としたとき、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｎ］のそれぞれのトランジスタＭ１ｂの第２端子の電位も０Ｖ又は０近傍の値とすることができるため、トランジスタＭ１ｂのしきい値電圧が適正な値であれば、トランジスタＭ１はオフ状態となり、メモリセルアレイＭＣＡの２行目からｍ行目までのメモリセルＭＣにおいて、トランジスタＭ１ｂの第２端子と配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］との間は非導通状態となる。このため、メモリセルＭＣに保持されているデータに応じた情報（例えば、電流、電圧など）が、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］に流れることはない。
　また、本動作例において、メモリセルアレイＭＣＡの２行目のメモリセルＭＣからデータを読み出す場合は、時刻Ｕ２６から時刻Ｕ２７までの間のとおり、配線ＦＣＡ［２］に電位ＶＭを与え、配線ＦＣＢ［２］に電位Ｖ０Ｂを与えればよい。また、メモリセルアレイＭＣＡのｍ行目のメモリセルＭＣからデータを読み出す場合は、時刻Ｕ３０から時刻Ｕ３１までの間のとおり、配線ＦＣＡ［ｍ］に電位ＶＭを与え、配線ＦＣＢ［ｍ］に電位Ｖ０Ｂを与えればよい。
　つまり、図１３のタイミングチャートの動作例では、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］が、メモリセルアレイＭＣＡから読み出すメモリセルＭＣを選択するための選択信号線として機能する。このため、図１３のタイミングチャートの動作例では、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のそれぞれで、読み出すメモリセルＭＣごとに電位を変化させる必要がない。このため、図１３のタイミングチャートの動作例を適用することで、回路ＲＤＤを、セレクタなど信号を送信する配線を選択する回路を有さない構成とすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した記憶装置を演算回路として扱う場合について説明する。
＜演算回路１＞
　一例として、図５ＡのメモリセルＭＣが適用された、図１４の記憶装置１００Ａについて考える。また、この場合、演算回路として機能する記憶装置１００Ａは、例えば、複数の第１データと、複数の第２データと、の積和演算を行うことができる。また、複数の第１データのそれぞれは“０”又は“１”とし、複数の第２データのそれぞれは“０”又は“１”とする。
　図１４に示す記憶装置１００Ａは、図８の記憶装置１００に回路ＲＷＤＡを設けた構成となっている。回路ＲＷＤＡは、一例として、読み出しワード線ドライバ回路として機能する。また、回路ＲＷＤＡは、メモリセルアレイＭＣＡに含まれるメモリセルＭＣに対して、第２データを送信する回路として機能する。つまり、この場合、配線ＲＷＬＡ［１］乃至配線ＲＷＬＡ［ｍ］（図５Ａにおける配線ＲＷＬＡに相当する。）は、第２データを送信する配線として機能する。なお、第１データと第２データとの積の演算を行うメモリセルＭＣの動作については、後述する。
　第１データは、例えば、記憶装置１００ＡのメモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣに保持されるものとする。つまり、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣは、データとして“０”、又は“１”を保持するものとする。具体的には、例えば、実施の形態１のデータの書き込み動作に記載の説明のとおり、メモリセルＭＣに含まれるＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれで発生する分極の方向によって、第１データの値を定めればよい。
　ここで、一例として、記憶装置１００のメモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣに書き込まれる第１データの値と、ＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれで発生する分極の方向と、の関係を、下表のとおり定義する。
Figure JPOXMLDOC01-appb-T000002
　つまり、例えば、メモリセルＭＣに“１”の第１データを書き込む場合、実施の形態１のデータの書き込み動作例で示したとおり、回路ＷＤＤから、配線ＷＲＤＬを介してメモリセルＭＣに電位Ｖ１を入力し、かつ配線ＷＲＤＬｂを介してメモリセルＭＣに電位Ｖ０を入力して、メモリセルＭＣに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの分極を所定の方向に発生させればよい（書き換えればよい）。また、例えば、メモリセルＭＣに“０”の第１データを書き込む場合、実施の形態１のデータの書き込み動作例で示したとおり、回路ＷＤＤから、配線ＷＲＤＬを介してメモリセルＭＣに電位Ｖ０を入力し、かつ配線ＷＲＤＬｂを介してメモリセルＭＣに電位Ｖ１を入力して、メモリセルＭＣに含まれているＦＴＪ素子ＦＪＡ、及びＦＴＪ素子ＦＪＡｂのそれぞれの分極を所定の方向に発生させればよい（書き換えればよい）。
　また、メモリセルＭＣに“１”の第１データが書き込まれている場合、実施の形態１のデータの読み出し動作例の図３のタイミングチャートの時刻Ｔ２３から時刻Ｔ２５までの間の動作が行われることで、ＦＴＪ素子ＦＪＡの出力端子の電位はＶ０Ｂとなり、ＦＴＪ素子ＦＪＡｂの出力端子の電位はＶＭとなる。このため、メモリセルＭＣに含まれているトランジスタＭ７のゲートの電位はＶＭとなる。また、このとき、トランジスタＭ７の第１端子に、一例として、配線ＶＣＥからの低レベル電位が与えられ、かつトランジスタＭ７の第２端子に、一例として、トランジスタＭ８を介して配線ＲＤＬからの高レベル電位が与えられることで、トランジスタＭ７のソース−ドレイン間には、ゲート−ソース間電圧（ＶＭと低レベル電位との電位差）に応じた電流が流れる。また、メモリセルＭＣに“０”の第１データが書き込まれている場合、実施の形態１のデータの読み出し動作例の図３のタイミングチャートの時刻Ｔ２３から時刻Ｔ２５までの間の動作が行われることで、ＦＴＪ素子ＦＪＡの出力端子の電位はＶＭとなり、ＦＴＪ素子ＦＪＡｂの出力端子の電位はＶ０Ｂとなる。このため、メモリセルＭＣに含まれているトランジスタＭ７のゲートの電位はＶ０Ｂとなる。また、このとき、トランジスタＭ７の第１端子に、一例として、配線ＶＣＥからの低レベル電位が与えられ、かつトランジスタＭ７の第２端子に、一例として、トランジスタＭ８を介して配線ＲＤＬからの高レベル電位が与えられることで、トランジスタＭ７のソース−ドレイン間には、ゲート−ソース間電圧（Ｖ０Ｂと低レベル電位との電位差）に応じた電流が流れる。なお、本実施の形態では、メモリセルＭＣに“０”の第１データが書き込まれているときは、つまり、ＦＴＪ素子ＦＪＡｂの出力端子（トランジスタＭ７のゲート）の電位がＶ０Ｂであるときは、トランジスタＭ７の第１端子−第２端子間には電流が流れないもの（トランジスタＭ７がオフ状態、トランジスタＭ７の第１端子−第２端子間には電流量０の電流が流れる、と言い換える場合がある）ものとして、説明する。
　第２データは、例えば、配線ＲＷＬＡに与えられる電位に応じた値とすることができる。例えば、第２データが“０”であるとき、配線ＲＷＬＡは回路ＷＲＷＤによって低レベル電位が与えられ、また、第２データが“１”であるとき、配線ＲＷＬＡは回路ＷＲＷＤによって高レベル電位が与えられるものとする。
　ここで、メモリセルＭＣに保持されている第１データと、メモリセルＭＣに入力される第２データと、に応じたメモリセルＭＣの動作例について説明する。
　メモリセルＭＣに保持されている第１データが“１”であるとき、上述したとおり、トランジスタＭ７の第１端子−第２端子間には、トランジスタＭ７のゲート−ソース間電圧（ＶＭと低レベル電位との電位差）に応じた量の電流が流れる。この電流量をＩｕｔとする。また、メモリセルＭＣに保持されている第１データが“０”であるとき、上述したとおり、トランジスタＭ７の第１端子−第２端子間には、電流が流れない（電流量として０の電流が流れる）。
　また、第２データが“０”であるとき、つまり、配線ＲＷＬＡからメモリセルＭＣに低レベル電位が入力されるとき、メモリセルＭＣに含まれるトランジスタＭ１はオフ状態となる。一方、第２データが“１”であるとき、つまり、配線ＲＷＬＡからメモリセルＭＣに高レベル電位が入力されるとき、メモリセルＭＣに含まれるトランジスタＭ１はオン状態となる。
　上記より、第１データが“１”であって、かつ第２データが“１”であるとき、配線ＶＣＥと配線ＲＤＬと、の間が導通状態となるため、メモリセルＭＣと配線ＲＤＬとの間には、電流量Ｉｕｔの電流が流れる。また、第１データ、第２データの少なくとも一方が“０”であるとき、トランジスタＭ７がオフ状態である、及び／又はトランジスタＭ８がオフ状態であるため、メモリセルＭＣと配線ＲＤＬとの間には電流は流れない。
　つまり、配線ＲＤＬと回路ＲＤＤに流れる電流量は、下表のとおり、第１データの値と、第２データの値と、によって定められる。
Figure JPOXMLDOC01-appb-T000003
　つまり、第１データと第２データの積が“１”であるとき、その演算結果として、メモリセルＭＣから配線ＲＤＬを介して回路ＲＤＤに電流量Ｉｕｔの電流が流れ、第１データと第２データの積が“０”であるとき、その演算結果として、メモリセルＭＣと回路ＲＤＤとの間に電流量０の電流が流れる（メモリセルＭＣと回路ＲＤＤとの間には電流が流れない）。このように、メモリセルＭＣは、メモリセルＭＣに第１データを保持し、その後にメモリセルＭＣに第２データを入力することによって、第１データと第２データとの積を演算することができる。
　次に、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣのそれぞれに第１データが保持されている状態で、配線ＲＷＬＡ［１］乃至配線ＲＷＬＡ［ｍ］のそれぞれに一括に複数の第２データを供給する場合を考える。なお、メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数とし、ｊは１以上ｎ以下の整数とする）に保持される第１データをＷ［ｉ，ｊ］とし、配線ＲＷＬＡ［ｉ］に供給される第２データをＸ［ｉ］とする。
　例えば、ｊ列目において、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれに、配線ＲＷＬＡ［１］乃至配線ＲＷＬＡ［ｍ］から第２データとしてＸ［１］乃至Ｘ［ｍ］が入力されたとき、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれでは、Ｗ［１，ｊ］×Ｘ［１］乃至Ｗ［ｍ，ｊ］×Ｘ［ｍ］の演算が行われる。
　例えば、第１データと第２データとの積が“１”であるとき、そのメモリセルＭＣから配線ＲＤＬ［ｊ］に流れる電流の量はＩｕｔとなる。また、例えば、第１データと第２データとの積が“０”であるとき、そのメモリセルＭＣと配線ＷＲＤＬ［ｊ］との間に流れる電流の量は０となる（そのメモリセルＭＣと配線ＷＲＤＬ［ｊ］との間に電流は流れない）。
　ここで、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のうち、第１データと第２データとの積が“１”となるメモリセルＭＣの個数をｐ個とし、また、第１データと第２データとの積が“０”となるメモリセルＭＣの個数をｑ個としたとき、配線ＲＤＬから回路ＲＤＤに流れる電流の総和は、ｐ×Ｉｕｔ＋ｑ×０＝ｐ×Ｉｕｔとなる。但し、ｐ、及びｑは、ｐ＋ｑ＝ｍを満たす正の整数とする。
　ここで、回路ＲＤＤを、電流電圧変換回路などの機能を有することで、例えば、配線ＲＤＬ［ｊ］に流れる電流の総和を電圧値に変換することができる。つまり、メモリセルアレイＭＣＡのｊ列目のメモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］で行われる積和の結果である電流量ｐ×Ｉｕｔを電圧値として出力することができる。
　また、回路ＲＤＤは、例えば、当該積和の結果を用いて、さらに関数の演算を行う機能を有してもよい。例えば、回路ＲＤＤは、積和の結果を用いて活性化関数の演算を行うことで、人工ニューラルネットワークの演算を行うことができる。当該活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。
　また、上記では、ｊ列目に位置するメモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果について説明したが、複数の第２データは行方向に延設されている配線ＲＷＬＡ［１］乃至配線ＲＷＬＡ［ｍ］によって送信されるため、ｊ列目以外の列においても積和演算を行うことができる。つまり、記憶装置１００Ａを、積和を実行する回路として用いる場合、列の数（図１４ではｎ個）だけ積和演算を同時に実行することができる。
＜演算回路２＞
　上記の演算回路では、第１データが２値（“０”、又は“１”）、第２データが２値（“０”又は“１”）であるときの演算を一例として説明したが、本発明の一態様は、当該演算回路の構成を変更することで、多値、アナログ値などを扱った演算を行うことができる。
　図１５は、“−１”、“０”、又は“１”のいずれかをとる複数の第１データと、“−１”、“０”、及び“１”のいずれかをとる複数の第２データとの積和演算を行うことができる演算回路の構成例である。
　演算回路１１０は、メモリセルアレイＭＣＡと、回路ＷＤＤと、回路ＲＤＤと、回路ＲＷＤＡと、回路ＷＲＷＤと、回路ＦＥＣＤと、を有する。
　メモリセルアレイＭＣＡは、複数のメモリセルＭＣを有する。また、メモリセルアレイＭＣＡにおいて、複数のメモリセルＭＣはｍ行ｎ列（ここでのｍ、ｎのそれぞれは１以上の整数とする）のマトリクス状に配置されている。なお、図１５において、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である）に位置するメモリセルＭＣは、メモリセルＭＣ［ｉ，ｊ］と図示している。また、図１５では、メモリセルＭＣ［１，ｊ］とメモリセルＭＣ［ｍ，ｊ］を抜粋して示している。
　メモリセルＭＣは、回路ＭＰと、回路ＭＰｒと、を有する。回路ＭＰと、回路ＭＰｒと、のそれぞれの回路構成については後述する。
　また、演算回路１１０のメモリセルアレイＭＣＡには、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］と、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］と、配線ＷＲＤＬｒ［１］乃至配線ＷＲＤＬｒ［ｎ］と、配線ＷＲＤＬｂｒ［１］乃至配線ＷＲＤＬｂｒ［ｎ］と、が列方向に延設されている。なお、配線ＷＲＤＬ、配線ＷＲＤＬｂ、配線ＷＲＤＬｒ、及び配線ＷＲＤＬｂｒに付している［ｊ］は、ｊ列目の配線であることを表している。また、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］と、配線ＲＷＬＡａ［１］乃至配線ＲＷＬＡａ［ｍ］と、配線ＲＷＬＡｂ［１］乃至配線ＲＷＬＡｂ［ｍ］と、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、が行方向に延設されている。なお、配線ＷＲＷＬ、配線ＲＷＬＡａ、配線ＲＷＬＡｂ、配線ＦＣＡ、及び配線ＦＣＢに付している［ｉ］は、ｉ行目の配線であることを示している。
　メモリセルＭＣ［１，ｊ］において、回路ＭＰ［１，ｊ］は、配線ＷＲＤＬ［ｊ］と、配線ＷＲＤＬｂ［ｊ］と、配線ＷＲＷＬ［１］と、配線ＦＣＡ［１］と、配線ＦＣＢ［１］と、配線ＲＷＬＡａ［１］と、配線ＲＷＬＡｂ［１］と、に電気的に接続されている。また、回路ＭＰｒ［１，ｊ］は、配線ＷＲＤＬｒ［ｊ］と、配線ＷＲＤＬｂｒ［ｊ］と、配線ＷＲＷＬ［１］と、配線ＦＣＡ［１］と、配線ＦＣＢ［１］と、配線ＲＷＬＡａ［１］と、配線ＲＷＬＡｂ［１］と、に電気的に接続されている。
　また、メモリセルＭＣ［ｍ，ｊ］において、回路ＭＰ［ｍ，ｊ］は、配線ＷＲＤＬ［ｊ］と、配線ＷＲＤＬｂ［ｊ］と、配線ＷＲＷＬ［ｍ］と、配線ＦＣＡ［ｍ］と、配線ＦＣＢ［ｍ］と、配線ＲＷＬＡａ［ｍ］と、配線ＲＷＬＡｂ［ｍ］と、に電気的に接続されている。また、回路ＭＰｒ［ｍ，ｊ］は、配線ＷＲＤＬｒ［ｊ］と、配線ＷＲＤＬｂｒ［ｊ］と、配線ＷＲＷＬ［ｍ］と、配線ＦＣＡ［ｍ］と、配線ＦＣＢ［ｍ］と、配線ＲＷＬＡａ［ｍ］と、配線ＲＷＬＡｂ［ｍ］と、に電気的に接続されている。
　次に、メモリセルＭＣに含まれている回路ＭＰ、及び回路ＭＰｒの構成例について説明する。
　図１６は、図１５の演算回路１１０のメモリセルアレイＭＣＡに含まれるメモリセルＭＣに適用できる回路構成の一例を示している。
　図１６に示す回路ＭＰは、実施の形態１で説明した図５ＡのメモリセルＭＣの構成を変更したもので、図５ＡのメモリセルＭＣに、更にトランジスタＭ８ｍを設けた構成となっている。
　トランジスタＭ８ｍの第１端子は、トランジスタＭ７の第２端子と、トランジスタＭ８の第１端子と、に電気的に接続され、トランジスタＭ８ｍの第２端子は、配線ＲＤＬｒ［ｊ］に電気的に接続されている。また、トランジスタＭ８のゲートは、配線ＲＷＬＡａに電気的に接続され、トランジスタＭ８ｍのゲートは、配線ＲＷＬＡｂに電気的に接続されている。
　また、図１６に示す回路ＭＰｒは、回路ＭＰと同様の構成となっている。そのため、回路ＭＰｒの有する回路素子などには、回路ＭＰの有する回路素子などと区別をするため、符号に「ｒ」を付している。
　回路ＭＰｒにおいて、トランジスタＭ１ｒの第１端子は、配線ＷＲＤＬｒに電気的に接続され、トランジスタＭ１ｒのゲートは、配線ＷＲＷＬに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｒの入力端子は、配線ＦＣＡに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｒの出力端子は、トランジスタＭ１ｒの第２端子と、トランジスタＭ６ｒの第１端子と、トランジスタＭ６ｂｒのゲートと、に電気的に接続されている。また、トランジスタＭ６ｒの第２端子は、配線ＦＣＢに電気的に接続されている。また、トランジスタＭ１ｂｒの第１端子は、配線ＷＲＤＬｂｒに電気的に接続され、トランジスタＭ１ｂｒのゲートは、配線ＷＲＷＬに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｂｒの入力端子は、配線ＦＣＡに電気的に接続されている。また、ＦＴＪ素子ＦＪＡｂｒの出力端子は、トランジスタＭ１ｂｒの第２端子と、トランジスタＭ６ｂｒの第１端子と、トランジスタＭ６ｒのゲートと、トランジスタＭ７ｒのゲートと、に電気的に接続されている。また、トランジスタＭ６ｂｒの第２端子は、配線ＦＣＢに電気的に接続されている。また、トランジスタＭ７ｒの第１端子は、配線ＶＣＥｒに電気的に接続されている。トランジスタＭ８ｒの第１端子は、トランジスタＭ７の第２端子と、トランジスタＭ８ｍｒの第１端子と、に電気的に接続されている。また、トランジスタＭ８ｒの第２端子は、配線ＲＤＬｒに電気的に接続され、トランジスタＭ８ｍｒの第２端子は、配線ＲＤＬ［ｊ］に電気的に接続されている。また、トランジスタＭ８ｍのゲートは、配線ＲＷＬＡａに電気的に接続され、トランジスタＭ８ｍｒのゲートは、配線ＲＷＬＡｂに電気的に接続されている。
　配線ＷＲＤＬ、及び配線ＷＲＤＬｒのそれぞれは、一例として、メモリセルＭＣの回路ＭＰ、及び回路ＭＰｒに書き込むための第１データを送信する配線として機能する。なお、当該第１データは、配線ＷＲＤＬ、及び配線ＷＲＤＬｒに送信される１組の信号によって表現されるものとする。
　また、配線ＲＷＬＡａ、及び配線ＲＷＬＡｂは、一例として、第２データを送信する配線として機能する。なお、当該第２データは、配線ＲＷＬＡａ、及び配線ＲＷＬＡｂに送信される１組の信号によって表現されるものとする。
　また、配線ＲＤＬ、及び配線ＲＤＬｒは、一例として、メモリセルＭＣの回路ＭＰ、及び回路ＭＰｒによる演算結果をデータとして送信する配線として機能する。
　また、配線ＷＲＷＬは、一例として、第１データを書き込み先となるメモリセルＭＣを選択するための配線として機能する。つまり、配線ＷＲＷＬは、書き込みワード線として機能してもよい。
　配線ＦＣＡ、及び配線ＦＣＢのそれぞれは、一例としては、実施の形態１で説明した図１のメモリセルＭＣと同様に、回路ＭＰ、及び回路ＭＰｒに第１データを書き込むときに、ＦＴＪ素子ＦＪＡ、ＦＴＪ素子ＦＪＡｂ、ＦＴＪ素子ＦＪＡｒ、及びＦＴＪ素子ＦＪＡｂｒのそれぞれに含まれる、強誘電性を有しうる材料に分極を生じさせる程度の電位を与える配線として機能する。また、配線ＦＣＡ、及び配線ＦＣＢのそれぞれは、一例として、メモリセルＭＣにおいて、第１データと第２データとの積を演算するときに、当該誘電体の分極を変化させない程度の電位を与える配線としても機能する。また、当該電位は、パルス電圧としてもよい。
　配線ＶＣＥ、及び配線ＶＣＥｒのそれぞれは、一例として、実施の形態１で説明した図５ＡのメモリセルＭＣと同様に、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位などとすることができる。また、配線ＶＣＥ、及び配線ＶＣＥｒが与える電圧は、パルス電圧としてもよい。
　回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］、配線ＷＲＤＬｒ［１］乃至配線ＷＲＤＬｒ［ｎ］、及び配線ＷＲＤＬｂｒ［１］乃至配線ＷＲＤＬｂｒ［ｎ］、に電気的に接続されている。また、回路ＷＲＷＤは、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］に電気的に接続されている。また、回路ＲＷＤＡは、配線ＲＷＬＡａ［１］乃至配線ＲＷＬＡａ［ｍ］、及び配線ＲＷＬＡｂ［１］乃至配線ＲＷＬＡｂ［ｍ］に電気的に接続されている。また、回路ＦＥＣＤは、配線ＦＣＡ［１］乃至配線ＦＣＡ［ｍ］と、配線ＦＣＢ［１］乃至配線ＦＣＢ［ｍ］と、に電気的に接続されている。また、回路ＲＤＤは、配線ＲＤＬ［１］乃至配線ＲＤＬ［ｎ］と、配線ＲＤＬｒ［１］乃至配線ＲＤＬｒ［１］に電気的に接続されている。
　回路ＦＥＣＤについては、実施の形態２で説明した図８の記憶装置１００の回路ＦＥＣＤを参酌する。
　回路ＷＤＤは、一例として、ｊ列目において、配線ＷＲＤＬ［ｊ］、配線ＷＲＤＬｂ［ｊ］、配線ＷＲＤＬｒ［ｊ］、及び配線ＷＲＤＬｂｒ［ｊ］に第１データを供給する回路として機能する。また、回路ＷＤＤは、配線ＷＲＤＬ［１］乃至配線ＷＲＤＬ［ｎ］、配線ＷＲＤＬｂ［１］乃至配線ＷＲＤＬｂ［ｎ］、配線ＷＲＤＬｒ［１］乃至配線ＷＲＤＬｒ［ｎ］、及び配線ＷＲＤＬｂｒ［１］乃至配線ＷＲＤＬｂｒ［ｎ］に対して、一括に第１データを供給することができる構成としてもよい。
　回路ＷＲＷＤは、一例として、第１データを書き込み先となるメモリセルＭＣを選択するための配線として機能する。つまり、図１５の構成において、回路ＷＲＷＤは、書き込み時におけるワード線を選択する回路として機能する。
　回路ＲＷＤＡは、一例として、ｉ行目において、配線ＲＷＬＡａ［ｉ］、及び配線ＲＷＬＡｂ［ｉ］に第２データを供給する回路として機能する。また、回路ＲＷＤＡは、配線ＲＷＬＡａ［１］乃至配線ＲＷＬＡａ［ｍ］、及び配線ＲＷＬＡｂ［１］乃至配線ＲＷＬＡｂ［ｍ］に対して、一括に第２データを供給することができる構成としてもよい。
　ここで、第１データとして、メモリセルＭＣの回路ＭＰ、及び回路ＭＰｒのそれぞれに供給される電位を次のとおり定義する。
　メモリセルＭＣに第１データとして“１”を保持する場合、回路ＭＰに含まれるＦＴＪ素子ＦＪＡの分極の方向が正方向、ＦＴＪ素子ＦＪＡｂの分極の方向が負方向となるように、回路ＷＤＤから配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれを介して回路ＭＰに電位を供給し、かつ回路ＭＰｒに含まれるＦＴＪ素子ＦＪＡｒの分極の方向が負方向、ＦＴＪ素子ＦＪＡｂｒの分極の方向が正方向となるように、回路ＷＤＤから配線ＷＲＤＬｒ、及び配線ＷＲＤＬｂｒのそれぞれを介して回路ＭＰｒに電位を供給する。また、メモリセルＭＣに第１データとして“−１”を保持する場合、回路ＭＰに含まれるＦＴＪ素子ＦＪＡの分極の方向が負方向、ＦＴＪ素子ＦＪＡｂの分極の方向が正方向となるように、回路ＷＤＤから配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれを介して回路ＭＰに電位を供給し、かつ回路ＭＰｒに含まれるＦＴＪ素子ＦＪＡｒの分極の方向が正方向、ＦＴＪ素子ＦＪＡｂｒの分極の方向が負方向となるように、回路ＷＤＤから配線ＷＲＤＬｒ、及び配線ＷＲＤＬｂｒのそれぞれを介して回路ＭＰｒに電位を供給する。また、メモリセルＭＣに第１データとして“０”を保持する場合、回路ＭＰに含まれるＦＴＪ素子ＦＪＡの分極の方向が負方向、ＦＴＪ素子ＦＪＡｂの分極の方向が正方向となるように、回路ＷＤＤから配線ＷＲＤＬ、及び配線ＷＲＤＬｂのそれぞれを介して回路ＭＰに電位を供給し、かつ回路ＭＰｒに含まれるＦＴＪ素子ＦＪＡｒの分極の方向が負方向、ＦＴＪ素子ＦＪＡｂｒの分極の方向が正方向となるように、回路ＷＤＤから配線ＷＲＤＬｒ、及び配線ＷＲＤＬｂｒのそれぞれを介して回路ＭＰｒに電位を供給する。
　また、第２データとして、配線ＲＷＬＡａ、及び配線ＲＷＬＡｂのそれぞれに供給される電位を次のとおり定義する。
　メモリセルＭＣに対して第２データとして“１”を入力する場合、配線ＲＷＬＡａから回路ＭＰ及び回路ＭＰｒに高レベル電位が供給され、配線ＲＷＬＡｂから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給されるものとする。また、メモリセルＭＣに対して第２データとして“−１”を入力する場合、配線ＲＷＬＡａから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給され、配線ＲＷＬＡｂから回路ＭＰ及び回路ＭＰｒに高レベル電位が供給されるものとする。また、メモリセルＭＣに対して第２データとして“０”を入力する場合、配線ＲＷＬＡａから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給され、配線ＲＷＬＡｂから回路ＭＰ及び回路ＭＰｒに低レベル電位が供給されるものとする。
　つまり、メモリセルＭＣに対して第２データとして“１”が入力されているとき、回路ＭＰにおいて、トランジスタＭ８はオン状態、トランジスタＭ８ｍはオフ状態となり、回路ＭＰｒにおいて、トランジスタＭ８ｒはオン状態、トランジスタＭ８ｍｒはオフ状態となるため、回路ＭＰと配線ＲＤＬ［ｊ］との間が導通状態となり、回路ＭＰｒと配線ＲＤＬｒ［ｊ］との間が導通状態となり、回路ＭＰと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬ［ｊ］との間が非導通状態となる。また、メモリセルＭＣに対して第２データとして“−１”が入力されているとき、回路ＭＰにおいて、トランジスタＭ８はオフ状態、トランジスタＭ８ｍはオン状態となり、回路ＭＰｒにおいて、トランジスタＭ８ｒはオフ状態、トランジスタＭ８ｍｒはオン状態となるため、回路ＭＰと配線ＲＤＬ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰと配線ＲＤＬｒ［ｊ］との間が導通状態となり、回路ＭＰｒと配線ＲＤＬ［ｊ］との間が導通状態となる。また、メモリセルＭＣに対して第２データとして“０”が入力されているとき、回路ＭＰにおいて、トランジスタＭ８はオフ状態、トランジスタＭ８ｍはオフ状態となり、回路ＭＰｒにおいて、トランジスタＭ８ｒはオフ状態、トランジスタＭ８ｍｒはオフ状態となるため、回路ＭＰと配線ＲＤＬ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰと配線ＲＤＬｒ［ｊ］との間が非導通状態となり、回路ＭＰｒと配線ＲＤＬ［ｊ］との間が非導通状態となる。
　上記のとおり、メモリセルＭＣに保持される第１データと、メモリセルＭＣに入力される第２データと、を定義することによって、メモリセルＭＣと配線ＲＤＬ、又は配線ＲＤＬｒとの間に流れる電流は下表のとおりとなる。
Figure JPOXMLDOC01-appb-T000004
　つまり、第１データと第２データの積が“１”であるとき、その演算結果として、回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間に電流量Ｉｕｔの電流が流れ、第１データと第２データの積が“−１”であるとき、その演算結果として、回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間に電流量Ｉｕｔの電流が流れ、第１データと第２データの積が“０”であるとき、その演算結果として、回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間、及び回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間に電流量０の電流が流れる（回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間、及び回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間には電流が流れない）。このように、メモリセルＭＣは、メモリセルＭＣに第１データを保持し、その後にメモリセルＭＣに第２データを入力することによって、第１データと第２データとの積を演算することができる。
　次に、メモリセルアレイＭＣＡに含まれる複数のメモリセルＭＣのそれぞれに第１データが保持されている状態で、配線ＲＷＬＡａ［１］乃至配線ＲＷＬＡａ［ｍ］及び配線ＲＷＬＡｂ［１］乃至配線ＲＷＬＡｂ［ｍ］のそれぞれに一括に複数の第２データを供給する場合を考える。なお、メモリセルＭＣ［ｉ，ｊ］（ｉは１以上ｍ以下の整数とし、ｊは１以上ｎ以下の整数とする）に保持される第１データをＷ［ｉ，ｊ］とし、配線ＲＷＬＡａ［ｉ］及び配線ＲＷＬＡｂ［ｉ］に供給される第２データをＸ［ｉ］とする。
　例えば、ｊ列目において、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれに、配線ＲＷＬＡａ［１］乃至配線ＲＷＬＡａ［ｍ］及び配線ＲＷＬＡｂ［１］乃至配線ＲＷＬＡｂ［ｍ］から第２データとしてＸ［１］乃至Ｘ［ｍ］が入力されたとき、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］のそれぞれでは、Ｗ［１，ｊ］×Ｘ［１］乃至Ｗ［ｍ，ｊ］×Ｘ［ｍ］の演算が行われる。
　また、第１データと第２データの積は“１”、“−１”、及び“０”の３通りなので、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］において、第１データと第２データの積が“１”となるメモリセルＭＣの個数をＰ個、第１データと第２データの積が“−１”となるメモリセルＭＣの個数をＱ個、第１データと第２データの積が“０”となるメモリセルＭＣの個数をＲ個とする（Ｐ、Ｑ、Ｒのそれぞれは、０以上であって、Ｐ＋Ｑ＋Ｒ＝ｍを満たす整数である）。このとき、配線ＲＤＬ［ｊ］に流れる電流量の総和は、Ｐ×Ｉｕｔとなり、配線ＲＤＬｒ［ｊ］に流れる電流量の総和は、Ｑ×Ｉｕｔとなる。
　ここで、回路ＲＤＤは、例えば、配線ＲＤＬ［ｊ］に流れる電流量Ｐ×Ｉｕｔと配線ＲＤＬｒ［ｊ］に流れる電流量Ｑ×Ｉｕｔとの差分を取得して、当該差分から電圧値に変換する機能を有することによって、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果を、当該電圧値として出力することができる。
　また、回路ＲＤＤは、例えば、当該積和の結果を用いて、さらに関数の演算を行う機能を有してもよい。例えば、回路ＲＤＤは、積和の結果を用いて活性化関数の演算を行うことで、人工ニューラルネットワークの演算を行うことができる。当該活性化関数としては、例えば、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数、ＲｅＬＵ関数、しきい値関数などを用いることができる。
　また、上記では、ｊ列目に位置するメモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果について説明したが、複数の第２データは行方向に延設されている配線ＲＷＬＡａ［１］乃至配線ＲＷＬＡａ［ｍ］及び配線ＲＷＬＡｂ［１］乃至配線ＲＷＬＡｂ［ｍ］によって送信されるため、ｊ列目以外の列においても積和演算を行うことができる。つまり、演算回路１１０で積和を実行する場合、メモリセルアレイＭＣＡの列の数だけ積和演算を同時に実行することができる。
　また、上記では、第１データを“１”、“０”、“−１”の３値とした場合について説明したが、動作方法の変更、回路構成の変更などを行うことによって、第１データを２値、４値以上、又はアナログ値として扱うことができる場合がある。
　また、上記では、第２データを“１”、“０”、“−１”の３値とした場合について説明したが、動作方法の変更、回路構成の変更などを行うことによって、第２データを２値、４値以上、又はアナログ値として扱うことができる。
　例えば、上記の演算回路の動作において、配線ＲＷＬＡａ、及び配線ＲＷＬＡｂのそれぞれに供給される、第２データに相当する電位をパルス電圧とする。このとき、配線ＲＷＬＡａ、配線ＲＷＬＡｂのいずれか一方が入力するパルス電圧が高レベル電位であるとき、トランジスタＭ８とトランジスタＭ８ｒ、又はトランジスタＭ８ｍとトランジスタＭ８ｍｒの一方がパルス電圧の入力時間だけオン状態となる。
　ここで、回路ＭＰに含まれるＦＴＪ素子ＦＪＡの分極の方向が正方向、ＦＴＪ素子ＦＪＡｂの分極の方向が負方向であって、かつ回路ＭＰｒに含まれるＦＴＪ素子ＦＪＡｒの分極の方向が負方向、ＦＴＪ素子ＦＪＡｂｒの分極の方向が正方向であるとき（つまりメモリセルＭＣに保持されている第１データが“１”であるとき）、回路ＭＰから、配線ＲＤＬ又は配線ＲＤＬｒの一方に、当該入力時間だけ電流が流れる。
　例えば、メモリセルＭＣに第１データとして“１”が保持されている場合を考える。また、第２データが“１”であるとき、入力時間Ｔｕｔだけ、配線ＲＷＬＡａには高レベル電位、配線ＲＷＬＡｂには低レベル電位が与えられるものとする。このとき、メモリセルＭＣの回路ＭＰと配線ＲＤＬとの間に流れる電荷量はＴｕｔ×ＩＭＰとなり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰと配線ＲＤＬｒとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量は０となる。
　また、第２データが“２”であるとき、入力時間２×Ｔｕｔだけ、配線ＲＷＬＡａには高レベル電位、配線ＲＷＬＡｂには低レベル電位が与えられるものとする。このとき、メモリセルＭＣの回路ＭＰと配線ＲＤＬとの間に流れる電荷量は２×Ｔｕｔ×ＩＭＰとなり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰと配線ＲＤＬｒとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量は０となる。
　また、第２データが“−２”であるとき、入力時間２×Ｔｕｔだけ、配線ＲＷＬＡａには低レベル電位、配線ＲＷＬＡｂには高レベル電位が与えられるものとする。このとき、メモリセルＭＣの回路ＭＰと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量は０となり、メモリセルＭＣの回路ＭＰと配線ＲＤＬｒとの間に流れる電荷量は２×Ｔｕｔ×ＩＭＰとなり、メモリセルＭＣの回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量は０となる。
　上述したとおり、配線ＲＷＬＡａ、及び配線ＲＷＬＡｂに与えられるパルス電圧の入力時間を増減することによって、メモリセルＭＣの回路ＭＰ又は回路ＭＰｒと配線ＲＤＬとの間に流れる電荷量、及びメモリセルＭＣの回路ＭＰ又は回路ＭＰｒと配線ＲＤＬｒとの間に流れる電荷量を変化させることができる。具体的には、配線ＲＤＬ及び配線ＲＤＬｒのそれぞれに流れる電荷量は、当該パルス電圧の入力時間に比例するため、第２データの値に応じて当該入力時間を決めることによって、メモリセルＭＣは、第２データを２値、４値以上、又はアナログ値として、第１データと第２データの積の結果に応じた電荷量を配線ＲＤＬ又は配線ＲＤＬｒに流すことができる。
　また、ここで、回路ＲＤＤが、例えば、配線ＲＤＬに流れた電荷量、及び配線ＲＤＬｒに流れた電荷量のそれぞれを電圧値に変換する回路（例えば、ＱＶ変換回路、積分回路など）を有する構成とすることによって、回路ＲＤＤは、配線ＲＤＬに流れた電荷量、及び配線ＲＤＬｒに流れた電荷量のそれぞれを電圧値として取得することができる。
　また、回路ＲＤＤが、例えば、配線ＲＤＬに流れた電荷量に応じた電圧値、及び配線ＲＤＬｒに流れた電荷量に応じた電圧値を比較して、比較結果を電圧値として出力する回路を有する構成とすることによって、回路ＲＤＤは、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］における複数の第１データと複数の第２データとの積和演算の結果を、当該電圧値として出力することができる。
　また、上記の例では、パルス電圧が配線ＲＷＬＡａ、及び配線ＲＷＬＡｂに供給される動作について説明したが、積和演算は、パルス電圧が、例えば、配線ＦＣＡ、配線ＦＣＢなどの少なくとも一に供給される動作としてもよい。例えば、メモリセルＭＣと配線ＲＤＬ及び配線ＲＤＬｒとの間に電荷を流すタイミングで、配線ＦＣＡ及び配線ＦＣＢのそれぞれに所定の電圧をパルス電圧として入力すればよい。また、例えば、積和演算は、パルス電圧が、例えば、配線ＶＣＥ、配線ＶＣＥｒなどの少なくとも一に供給される動作としてもよい。例えば、メモリセルＭＣと配線ＲＤＬ及び配線ＲＤＬｒとの間に電荷を流すタイミングで、配線ＶＣＥ、及び配線ＶＣＥｒのそれぞれに所定の電圧をパルス電圧として入力すればよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態で説明したメモリセルＭＣとは異なる、メモリセルについて説明する。当該メモリセルは、本発明の一態様の半導体装置である記憶装置に適用することができる。
＜構成例＞
　図１７には、記憶装置２００の構成例を示している。記憶装置２００は、一例として、メモリセルアレイＭＣＡと、回路ＷＤＤと、回路ＲＤＤと、回路ＷＲＷＤと、回路ＦＥＣＤと、を有する。
　図１７に示すメモリセルアレイＭＣＡは、複数のメモリセルＭＣを有する。具体的には、メモリセルアレイＭＣＡには、複数のメモリセルＭＣがマトリクス状に配置されている。なお、図１７に示すメモリセルアレイＭＣＡは、一例として、メモリセルＭＣがｍ行配置されている。また、図１７では、メモリセルアレイＭＣＡの複数の列のうちの一列について、図示している。
　そのため、図１７のメモリセルアレイＭＣＡに含まれる回路素子、配線などの符号には、アドレスを示すための［　］を付している。例えば、図１７では、１行目に配置されているメモリセルＭＣを、メモリセルＭＣ［１］と記載しており、また、ｍ行目に配置されているメモリセルＭＣを、メモリセルＭＣ［ｍ］と記載している。
　複数のメモリセルＭＣのそれぞれは、一例として、トランジスタＭ１ｄと、ＦＴＪ素子ＦＪＣと、を有する。
　トランジスタＭ１ｄとしては、例えば、実施の形態１で説明したトランジスタＭ１に適用できるトランジスタを用いることができる。
　ＦＴＪ素子ＦＪＣとしては、例えば、実施の形態１で説明したＦＴＪ素子ＦＪＡ及びＦＴＪ素子ＦＪＡｂに適用できるＦＴＪ素子を用いることができる。
　図１７のメモリセルＭＣ［１］において、トランジスタＭ１ｄの第１端子は、配線ＷＲＤＬに電気的に接続され、トランジスタＭ１ｄの第２端子は、ＦＴＪ素子ＦＪＣの入力端子に電気的に接続され、トランジスタＭ１ｄのゲートは、配線ＷＲＷＬ［１］に電気的に接続されている。また、ＦＴＪ素子ＦＪＣの出力端子は、配線ＦＣＬ［１］に電気的に接続されている。
　図１７のメモリセルＭＣ［ｍ］において、トランジスタＭ１ｄの第１端子は、配線ＷＲＤＬに電気的に接続され、トランジスタＭ１ｄの第２端子は、ＦＴＪ素子ＦＪＣの入力端子に電気的に接続され、トランジスタＭ１ｄのゲートは、配線ＷＲＷＬ［ｍ］に電気的に接続されている。また、ＦＴＪ素子ＦＪＣの出力端子は、配線ＦＣＬ［ｍ］に電気的に接続されている。
　回路ＷＤＤは、配線ＷＲＤＬに電気的に接続されている。回路ＷＤＤは、一例として、配線ＷＲＤＬを介して、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］の一に書き込み用のデータに応じた電位を与える機能を有する。また、回路ＷＤＤは、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］の一から読み出されたデータに応じた電位を読み出し回路などに供給する機能を有する。
　回路ＷＲＷＤは、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のそれぞれと電気的に接続されている。回路ＷＲＷＤは、一例として、書き込み動作、又は読み出し動作を行うとき、それらの対象となるメモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］を選択するために、配線ＷＲＷＬ［１］乃至配線ＷＲＷＬ［ｍ］のいずれか一に選択信号、残りの配線に非選択信号を送信する機能を有する。
　回路ＦＥＣＤは、配線ＦＣＬ［１］乃至配線ＦＣＬ［ｍ］のそれぞれと電気的に接続されている。回路ＦＥＣＤは、一例として、回路ＷＲＷＤによって選択されたメモリセルＭＣにデータを書き込むとき、又はメモリセルＭＣからデータを読み出すときに、選択されたメモリセルとＭＣと同じ行の配線ＦＣＬに所定の電位を与える機能を有する。
　図１７に示す回路ＲＤＤは、スイッチＳＷと、トランジスタＭ１０と、バッファ回路ＢＵＦと、を有する。
　回路ＲＤＤは、一例として、メモリセルアレイＭＣＡに含まれている複数のメモリセルＭＣの一から流れる電流を取得して、当該電流を電圧に変換することによって、その複数のメモリセルＭＣの一に保持されているデータを読み出す機能を有する。
　図１７の回路ＲＤＤにおいて、配線ＷＲＤＬは、スイッチＳＷの第１端子に電気的に接続され、スイッチＳＷの第２端子は、トランジスタＭ１０の第１端子と、バッファ回路ＢＵＦの入力端子と、に電気的に接続されている。また、トランジスタＭ１０の第２端子は、配線ＶＤＬに電気的に接続され、トランジスタＭ１０のゲートは、配線ＢＳＬに電気的に接続されている。また、バッファ回路ＢＵＦの出力端子は配線ＯＬに電気的に接続されている。
　スイッチＳＷは、一例として、配線ＷＲＤＬに電気的に接続されているメモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］のいずれか一において書き込み動作が行われているときは、オフ状態となるように機能する。また、配線ＷＲＤＬに電気的に接続されているメモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］のいずれか一において書き込み動作が行われているときは、オン状態となるように機能する。
　また、スイッチＳＷとしては、例えば、アナログスイッチやトランジスタなどの電気的なスイッチなどを適用することができる。なお、スイッチＳＷとして、例えば、トランジスタを適用する場合、当該トランジスタは、トランジスタＭ１と同様の構造のトランジスタとすることができる。また、電気的なスイッチ以外では、機械的なスイッチを適用してもよい。
　トランジスタＭ１０は、一例として、配線ＷＲＤＬに流れる電流を電圧に変換するための負荷として機能する。例えば、配線ＢＳＬからトランジスタＭ１０のゲートにバイアス電圧を与え、配線ＶＤＬからトランジスタＭ１０の第２端子に高レベル電位を与えることによって、トランジスタＭ１０の第１端子の電位は、配線ＷＲＤＬからスイッチＳＷを介してトランジスタＭ１０の第１端子に流れる電流に応じて定められる。
　回路ＲＤＤに含まれているバッファ回路ＢＵＦは、トランジスタＭ１０の第１端子の電位と等しい電位を配線ＯＬに安定して出力するための回路として機能する。
　つまり、回路ＲＤＤは、トランジスタＭ１０によって、配線ＷＲＤＬに流れる、メモリセルＭＣから読み出されたデータに応じた電流を電圧に変換して、当該電圧を配線ＯＬに出力する。配線ＯＬの電圧を取得することによって、メモリセルＭＣから読み出されたデータを読み出すことができる。
＜動作例＞
　初めに、図１７に記載されているメモリセルＭＣへのデータの書き込み動作について説明する。なお、ここでは、一例として、メモリセルＭＣ［１］へのデータの書き込み動作について説明する。
　メモリセルＭＣ［１］にデータが書き込まれる場合、回路ＷＲＷＤによって、データの書き込み先となるメモリセルＭＣ［１］が選択される。具体的には、回路ＷＲＷＤは、配線ＷＲＷＬ［１］に高レベル電位を与え、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与える。このとき、メモリセルＭＣ［１］のトランジスタＭ１ｄのゲートには高レベル電位が入力されるため、メモリセルＭＣ［１］のトランジスタＭ１ｄはオン状態となる。一方、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｍ］のそれぞれのトランジスタＭ１ｄのゲートには低レベル電位が入力されるため、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｍ］のそれぞれのトランジスタＭ１ｄはオフ状態となる。
　また、記憶装置２００で書き込み動作が行われるとき、配線ＷＲＤＬから回路ＲＤＤへの書き込み用のデータの送信を防ぐため、回路ＲＤＤのスイッチＳＷはオフ状態となっている。
　また、配線ＦＣＬ［１］には、一例として、回路ＦＥＣＤから基準電位が与えられる。なお、基準電位としては、例えば、接地電位、低レベル電位などとしてもよい。
　また、回路ＷＤＤから配線ＷＲＤＬに、書き込み用のデータとして電位Ｖ０、又は電位Ｖ１が与えられる。なお、Ｖ０は、例えば、配線ＦＣＬ［１］に与えられている基準電位よりも低い電位とする。また、ＦＴＪ素子ＦＪＣの入力端子与えられるＶ０は、ＦＴＪ素子ＦＪＣの出力端子に基準電位が与えられている場合において、ＦＴＪ素子ＦＪＣに含まれる強誘電性を有しうる材料に分極を発生させる（分極の方向を変化させる）程度の電位とする。なお、Ｖ０は基準電位よりも低い電位であるため、ＦＴＪ素子ＦＪＣに書き込まれる分極の方向は出力端子から入力端子への方向（負方向）となる。また、Ｖ１は、例えば、配線ＦＣＬ［１］に与えられている基準電位よりも高い電位とする。また、ＦＴＪ素子ＦＪＣの入力端子与えられるＶ１は、ＦＴＪ素子ＦＪＣの出力端子に基準電位が与えられている場合において、ＦＴＪ素子ＦＪＣに含まれる強誘電性を有しうる材料に分極を発生させる（分極の方向を変化させる）程度の電位とする。なお、Ｖ１は基準電位よりも高い電位であるため、ＦＴＪ素子ＦＪＣに書き込まれる分極の方向は入力端子から出力端子への方向（正方向）となる。
　回路ＷＤＤから配線ＷＲＤＬに、書き込み用のデータが与えられた後、回路ＷＲＷＤによって、配線ＷＲＷＬ［１］に低レベル電位が与えられる。このとき、メモリセルＭＣ［１］のトランジスタＭ１ｄのゲートには低レベル電位が入力されるため、メモリセルＭＣ［１］のトランジスタＭ１ｄはオフ状態となる。
　上述した動作によって、記憶装置２００のメモリセルＭＣ［１］にデータを書き込むことができる。
　次に、図１７に記載されているメモリセルＭＣからのデータの読み出し動作について説明する。なお、ここでは、一例として、メモリセルＭＣ［１］からデータを読み出す動作について説明する。
　メモリセルＭＣ［１］からデータを読み出す場合、回路ＷＲＷＤによって、データの読み出し元となるメモリセルＭＣ［１］が選択される。具体的には、回路ＷＲＷＤは、配線ＷＲＷＬ［１］に高レベル電位を与え、配線ＷＲＷＬ［２］乃至配線ＷＲＷＬ［ｍ］に低レベル電位を与える。このとき、メモリセルＭＣ［１］のトランジスタＭ１ｄのゲートには高レベル電位が入力されるため、メモリセルＭＣ［１］のトランジスタＭ１ｄはオン状態となる。一方、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｍ］のそれぞれのトランジスタＭ１ｄのゲートには低レベル電位が入力されるため、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｍ］のそれぞれのトランジスタＭ１ｄはオフ状態となる。
　また、記憶装置２００で読み出し動作が行われるとき、回路ＲＤＤのスイッチＳＷはオン状態となっている。
　また、配線ＦＣＬ［１］には、一例として、回路ＦＥＣＤから基準電位が与えられる。
　また、配線ＶＤＬには、一例として、基準電位よりも大きい電位が与えられる。
　このとき、メモリセルＭＣ［１］のＦＴＪ素子ＦＪＣの入力端子と、回路ＲＤＤのトランジスタＭ１０の第１端子と、の間は導通状態となる。また、メモリセルＭＣ［１］のＦＴＪ素子ＦＪＣの入力端子−出力端子間には、トンネル電流が流れる。なお、トンネル電流の大きさは、ＦＴＪ素子ＦＪＣの強誘電性を有しうる材料の分極している方向（正方向、又は負方向）によって決まる。
　回路ＲＤＤにおいて、トランジスタＭ１０の第１端子の電位は、配線ＷＲＤＬからメモリセルＭＣ［１］のＦＴＪ素子ＦＪＣの入力端子に流れる電流の量に応じて決まる。その結果、バッファ回路ＢＵＦの出力端子には、トランジスタＭ１０の第１端子の電位とほぼ等しい電位が出力される。ここで、配線ＯＬから当該電位を取得することによって、メモリセルＭＣ［１］に保持されているデータを読み出すことができる。
　ところで、記憶装置２００の読み出し動作では、上述したとおり、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］のそれぞれに含まれているＦＴＪ素子ＦＪＣの入力端子−出力端子間には、トンネル電流が流れる。当該トンネル電流の量は、ＦＴＪ素子ＦＪＣに含まれる強誘電性を有しうる材料の分極の方向、当該材料、入力端子−出力端子間の電圧などによって定められるが、概ね１×１０−８Ａ／ｃｍ２以上、１×１０−７Ａ／ｃｍ２以下となる場合がある。
　ここで、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］のそれぞれに含まれているトランジスタＭ１ｄをＳｉトランジスタとしたとき、トランジスタＭ１ｄがオフ状態であったとしても、例えば、概ね１×１０−１０Ａ以下の電流はオフ電流（リーク電流）として流れる場合がある。また、これは、回路ＲＤＤに含まれているトランジスタＭ１０をＳｉトランジスタとしたときも同様である。
　特に、ＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流が、トランジスタＭ１０においてオフ電流が流れる動作領域で流れる電流量である場合、トランジスタＭ１０の第１端子の電位は、トランジスタＭ１０の第２端子の電位、つまり配線ＶＤＬが与える電位と概ね同じとなる。つまり、ＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流の量が変化してもトランジスタＭ１０の第１端子の電位はほとんど変化しない。そのため、メモリセルＭＣのＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流の量から、メモリセルＭＣに保持されているデータを読み出すことは難しい。
　トランジスタＭ１ｄ、トランジスタＭ１０などをＳｉトランジスタとする場合、メモリセルＭＣに保持されているデータを読み出すには、ＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流の量を大きくすることが好ましい。具体的には、例えば、当該トンネル電流の量が、トランジスタＭ１ｄ、トランジスタＭ１０などにおいてサブスレッショルド領域、飽和領域などで流れる電流量とすればよい。ＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流の量を大きくするには、例えば、ＦＴＪ素子ＦＪＣの一対の電極の面積を大きくすればよい。
　また、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］のそれぞれに含まれているトランジスタＭ１ｄをＯＳトランジスタとしたとき、トランジスタＭ１ｄはゲート−ソース間電圧がしきい値電圧よりも低い領域において、１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満といったチャネル幅１μｍ当たりのドレイン電流を流すことができる場合がある。またトランジスタＭ１ｄは、ゲート−ソース間電圧がトランジスタＭ１ｄのしきい値電圧の近傍である領域において、１．０×１０−８Ａ以下、１．０×１０−１２Ａ以下、あるいは１．０×１０−１５Ａ以下といったチャネル幅１μｍ当たりのドレイン電流が流すことができる場合がある。
　図１８にＳｉトランジスタ（Ｓｉ　ＦＥＴ）とＯＳトランジスタ（ＯＳ　ＦＥＴ）とのそれぞれのソース−ドレイン間電流（Ｉｄｓ）とゲート−ソース間電圧（Ｖｇｓ）の特性の概要を示す。なお、図１８の特性において、Ｓｉ　ＦＥＴとＯＳ　ＦＥＴのそれぞれのしきい値電圧（Ｖｔｈ）は等しいものとする。また、例えば、それぞれのトランジスタは、Ｖｇｓがソース−ドレイン間電圧ＶｄｓとＶｔｈの和よりも大きい場合、線形領域として動作し、ＶｇｓがＶｔｈよりも大きくソース−ドレイン間電圧ＶｄｓとＶｔｈの和以下である場合、飽和領域として動作し、ＶｇｓがＶｔｈ以下である場合、サブスレッショルド領域として動作する。
　図１８に示すとおり、ＯＳトランジスタは、Ｓｉトランジスタと比較して、サブスレッショルド領域で動作するゲート電圧の範囲を大きくとることができる。具体的には、ＯＳトランジスタのしきい値電圧をＶｔｈとしたとき、サブスレッショルド領域では、Ｖｔｈ−１．０Ｖ以上Ｖｔｈ以下、またはＶｔｈ−０．５Ｖ以上Ｖｔｈ以下の電圧範囲のゲート電圧を用いた回路動作を行うことができる。
　そのため、トランジスタＭ１ｄ、トランジスタＭ１０などをＯＳトランジスタとした場合、ＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流が、トランジスタＭ１０においてサブスレッショルド領域で流れる電流量である場合、トランジスタＭ１０の第１端子の電位は、当該トンネル電流の量に応じて決められる。そのため、メモリセルＭＣのＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流の量から、メモリセルＭＣに保持されているデータを読み出すことができる。
　また、トランジスタＭ１０をＯＳトランジスタにすることによって、トランジスタＭ１０においてサブスレッショルド領域で流れる電流量を、電位として読み出すことができるため、トランジスタＭ１０がサブスレッショルド領域で動作する範囲であれば、ＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流を小さくすることができる。ＦＴＪ素子ＦＪＣの入力端子−出力端子間に流れるトンネル電流の量を小さくするには、例えば、ＦＴＪ素子ＦＪＣの一対の電極の面積を小さくすればよい。
　つまり、記憶装置２００において、トランジスタＭ１ｄ、トランジスタＭ１０などにＯＳトランジスタを適用することによって、ＦＴＪ素子ＦＪＣに必要な回路面積を低減することができ、記憶装置２００のメモリセルＭＣを微細化することができる。また、ＦＴＪ素子ＦＪＣに流れるトンネル電流の量を小さくすることによって、記憶装置２００の読み出し動作に必要な消費電力を低くすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例１＞
　図１９は、容量素子を含むメモリセルを有する半導体装置であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図２０Ａにはトランジスタ５００のチャネル長方向の断面図、図２０Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図２０Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した、メモリセルＭＣに含まれるトランジスタＭ１、トランジスタＭ１ｂなどに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００を、例えば、トランジスタＭ１、トランジスタＭ１ｂに適用することにより、メモリセルＭＣの容量に書き込んだ電位を長時間保持することができる。
　トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、例えば、メモリセルに書き込まれるデータに応じた電位を保持する容量素子とすることができる。なお、回路構成によっては、図１９に示す容量素子６００は必ずしも設けなくてもよい。
　トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明したトランジスタＭ６、トランジスタＭ６ｂなどに適用することができる。なお、図１９では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、本発明の一態様の半導体装置の構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極の一方を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成とすることができ、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極の一方を介して、トランジスタ５００のゲートに電気的に接続されている構成とすることができ、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成とすることができる。
　また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
　トランジスタ３００は、図２０Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
　なお、図１９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図２０Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２１に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。なお、本明細書等において、単極性回路とは、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方のみの極性のトランジスタを含む回路のことをいう。
　なお、図２１において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図１９の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
　図１９に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０、及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
　絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
　また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体３６４、及び導電体３６６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図２０Ａ、及び図２０Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図２０Ａ、及び図２０Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図２０Ａ、及び図２０Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）の側面、絶縁体５７１（絶縁体５７１ａ、および絶縁体５７１ｂ）の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
　絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
　酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。又は、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。
　導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　ここで、図２０Ａにおけるチャネル形成領域近傍の拡大図を図２２Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図２２Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
　チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
　金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
　なお、図２２Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
　また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
　また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、及び欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
　よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
　そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
　また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
　また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率良く領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
　また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
　このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、導電性を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
　以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
　また、図２０Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
　酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物、及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
　具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　また、図２０Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
　酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散することを抑制できる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
　ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、パルスレーザ堆積（ＰＬＤ）法、原子層堆積（ＡＬＤ）法などを適宜用いてもよい。
　また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
　導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
　また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
　導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、酸化物５３０を高純度真性とし、酸化物５３０から不純物が極力排除された状態であるとする場合、導電体５０３、及び／または導電体５６０に電位を与えずに、トランジスタ５００をノーマリーオフとする（トランジスタ５００のしきい値電圧を０Ｖより大きくする）ことが期待できる場合がある。この場合においては、導電体５６０と、導電体５０３とを接続し、同一電位が与えられるようにすると好適である。
　また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
　なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２０Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタ５００を、ノーマリーオフとして、且つ上記のＳ−Ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。そのため、トランジスタ５００をＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と捉えることもできる。トランジスタ５００をＳ−Ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、酸化物５３０と、ゲート絶縁膜との界面または界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。別言すると、トランジスタ５００をＳ−Ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、キャリアパスをバルク全体として用いる、いわゆるＢｕｌｋ−Ｆｌｏｗタイプとすることができる。Ｂｕｌｋ−Ｆｌｏｗタイプのトランジスタ構造とすることで、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　また、図２０Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
　絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出と、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散と、を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、又は酸化物５３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
　導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
　導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
　また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
　絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
　上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
　絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
　図２０Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
　また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、図２０Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５４４、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、反応のための第１の原料ガス（前駆体、プリカーサ、または金属プリカーサとも呼ぶ）と第２の原料ガス（反応剤、リアクタント、酸化剤、または非金属プリカーサとも呼ぶ）を交互にチャンバーに導入し、これらの原料ガスの導入を繰り返すことで成膜を行う方法である。ＡＬＤ法には、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　図２０Ａ、及び図２０Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図２２Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
　図２２Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
　絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述した絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
　また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図２０Ａおよび図２０Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図２０Ａおよび図２０Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、導電体５６０は、当該２層構造以外としては、単層構造、又は３層以上の積層構造とすることができる。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料との積層構造とすることができる。
　また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
　また、図２０Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
　絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
　また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
　導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図２０Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図１９に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図２０Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図１９に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
　さらに、図２０Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
　導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
　また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
　絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、及び絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａ、及び導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａ、及び導電体５４０ｂに吸収されるのを防ぐことができる。
　絶縁体５４１ａ、及び絶縁体５４１ｂを、図２０Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
　例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
　なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体、及び絶縁体５４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、又は３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体、及び導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、又は３層以上の積層構造として設ける構成にしてもよい。
　また、図１９に示すとおり、導電体５４０ａの上部、及び導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもすることができる。具体的には、例えば、当該導電体は、チタン、又は窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　なお、本発明の一態様の半導体装置に含まれるトランジスタの構造は、図１９、図２０Ａ、図２０Ｂ、及び図２１に示したトランジスタ５００に限定されない。本発明の一態様の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
　例えば、図１９、図２０Ａ、図２０Ｂ、及び図２１に示すトランジスタ５００は、図２３に示す構成としてもよい。図２３のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図１９、図２０Ａ、図２０Ｂ、及び図２１に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図２３のトランジスタのチャネル幅方向の断面の構成については、図２０Ｂ示すトランジスタ５００の断面と同様の構成とすることができる。
　酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
　酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、又はドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、及び信頼性を向上させることができる場合がある。
　また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
　絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
　絶縁体５８２は、酸素、及び水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　続いて、図１９、及び図２１に示す半導体装置に含まれている。容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図１９、及び図２１に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
　容量素子６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
　また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方に配置される回路素子、配線等と、を電気的に接続するプラグ、配線、端子などとしての機能を有する。
　なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図１９では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いることができる。また、絶縁体６３０は、上述した材料を用いて、積層または単層として設けることができる。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子などのリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　特に、絶縁体６３０としては、例えば、強誘電性を有しうる材料を用いることによって、容量素子６００を強誘電キャパシタとして用いることができる。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
　なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２４に適用できる材料とすることができる。
　ところで、図１９、及び図２１に示す容量素子６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量素子６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。
　また、容量素子６００の上方には、配線層を設けてもよい。例えば、図１９において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
　また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、又は配線として機能する。
　絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
　また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
＜半導体装置の構成例２＞
　次に、上述した半導体装置に、ＦＴＪ素子を備えた場合の構成例を説明する。
　図２４は、図１９に示した半導体装置において、絶縁体５８２、及び導電体５４６の上面に位置する容量素子６００をＦＴＪ素子７００に変更した例を示している。
　具体的には、ＦＴＪ素子７００は、一例として、下部電極として機能する導電体６１０と、上部電極として機能する導電体６２０と、絶縁体６３０と、絶縁体６３１と、を有する。特に、絶縁体６３１としては、強誘電性を有しうる材料を用いることができる。
　なお、強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウム、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた混合物又は化合物とすることができる。又は、強誘電性を有しうる材料としては、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウム、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では上述した材料は強誘電体と呼ばれるだけでなく、強誘電性を有しうる材料と呼ばれる。
　中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体６３１の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下にすることができる。薄膜化された強誘電体層を用いることによって、強誘電体キャパシタを、微細化されたトランジスタ５００に組み合わせて半導体装置を形成することができる。
　図２４において、導電体６１０、及び導電体６１２は、図１９の導電体６１０、及び導電体６１２と同様の材料とすることができる。また、図２４において、導電体６１０、及び導電体６１２は、図１９の導電体６１０、及び導電体６１２と同様の方法で形成することができる。
　また、図２４において、絶縁体６３０は、導電体６１０と、絶縁体５８６の一部の領域と、の上面に設けられている。また、絶縁体６３１は、絶縁体６３０の上面に設けられ、導電体６２０は、絶縁体６３１の上面に設けられている。
　絶縁体６３０は、ＦＴＪ素子７００におけるトンネル絶縁膜として機能する。絶縁体６３０としては、例えば、酸化シリコン、窒化シリコン、酸化シリコンと窒化シリコンの積層などを用いることができる。
　また、図２４において、絶縁体６４０は、絶縁体６３０の端部を含む領域と、絶縁体６３１の端部を含む領域と、導電体６２０と、絶縁体５８６の一部の領域と、の上面に設けられている。
　絶縁体６４０としては、例えば、図１９の絶縁体６４０に適用できる材料を用いることができる。
　図２４のとおり、ＦＴＪ素子７００の構成を適用することによって、図１９に示した半導体装置に、ＦＴＪ素子を設けることができる。
　なお、図２４に示したＦＴＪ素子７００は、例えば、上記実施の形態で示した、ＦＴＪ素子ＦＪＡｂとすることができる。なお、トンネル絶縁膜として機能する絶縁体６３０と、強誘電性を有しうる材料を含む絶縁体６３１と、の積層順を変えることで、ＦＴＪ素子７００をＦＴＪ素子ＦＪＡとすることができる。
　例えば、図２３に示したトンネル絶縁膜として機能する絶縁体６３０と、強誘電性を有しうる材料を含む絶縁体６３１と、の積層順を入れ換えた構成を図２５に示す。図２５に示したＦＴＪ素子７００は、例えば、上記実施の形態で示した、ＦＴＪ素子ＦＪＡとすることができる。
　次に、図２４とは異なる、ＦＴＪ素子を備えた場合の半導体装置の構成例について、説明する。
　図２６に示す半導体装置は、図２４の半導体装置の変形例であって、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体６４１、絶縁体６４２などによって、トランジスタ５００と、ＦＴＪ素子７００を取り囲む構造となっている。
　また、図１９、及び図２４のそれぞれの半導体装置では、基板３１０から絶縁体５７４までが順に設けられた後に、絶縁体５１４まで達する開口部が設けられているが、図２６の半導体装置では、基板３１０から絶縁体６４０までが順に設けられた後に、絶縁体５１４まで達する開口部が設けられている。
　また、図２６の半導体装置において、当該開口部の底部と、絶縁体６４０と、の上面には、絶縁体６４１、絶縁体６４２、及び絶縁体６５０が順に設けられている。
　絶縁体６４１、絶縁体６４２としては、例えば、水、水素などの不純物が、トランジスタ５００、及び容量素子６００の上方からトランジスタ５００、及び容量素子６００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。
　絶縁体６４１の成膜方法としては、例えば、スパッタリング法を用いることができる。例えば、絶縁体６４１として、スパッタリング法で成膜した窒化シリコンを用いることができる。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体６４１の水素濃度を低減することができる。このように、導電体６１０、導電体６１２、及び絶縁体５８６に接する絶縁体６４１の水素濃度が低減されていることで、絶縁体６４１から、導電体６１０、導電体６１２、及び絶縁体５８６に水素が拡散することを抑制できる。
　絶縁体６４２としては、例えば、ＡＬＤ法、特にＰＥＡＬＤ法を用いて成膜することが好ましい。例えば、絶縁体６４２として、ＰＥＡＬＤ法で成膜した窒化シリコンを用いることができる。これにより、絶縁体６４２を被覆性良く成膜することができるので、下地の凹凸によって絶縁体６４１にピンホールまたは段切れなどが形成されたとしても、絶縁体６４２でそれらを覆うことで、水素が導電体６１０、導電体６１２、及び絶縁体５８６に拡散することを低減することができる。
　図２６に示す構成を適用することによって、水、水素などの不純物が、絶縁体５１２、絶縁体５１４、絶縁体６４１、絶縁体６４２などを介して、トランジスタ５００、及びＦＴＪ素子７００側への拡散を防ぐことができる。また、絶縁体５８０などに含まれる酸素が、絶縁体５７４、絶縁体６４１、絶縁体６４２などを介して、外部への拡散を防ぐことができる。
　酸化物半導体を有するトランジスタを用いた半導体装置にとして、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。
　また、酸化物半導体を有するトランジスタを用いた半導体装置において、積層構造、微細化、高集積化などを図ることで、半導体装置を構成する回路の面積を低減することができる。特に、半導体装置に含まれる容量素子として、強誘電キャパシタを用いることによって、当該容量素子の静電容量の値を大きくすることができるため、容量素子の微細化を図ることができる。このため、当該容量素子を含む回路の面積を低減することができる。また、本実施の形態で説明したとおり、トランジスタ及び容量素子を積層することにより、半導体装置の回路面積の増加を抑えつつ、回路規模が大きくすることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図２７Ａを用いて説明を行う。図２７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図２７Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図２７Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図２７Ｂに示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図２７Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す場合がある。なお、図２７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２７Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図２７Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２７Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図２７Ｃに示す。図２７Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２７Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図２７Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図２７Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、及び欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態は、上記実施の形態に示す記憶装置などが形成された半導体ウェハ、及び当該記憶装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、記憶装置などが形成された半導体ウェハの例を、図２８Ａを用いて説明する。
　図２８Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図２８Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図２８Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図２８Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図２８Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図２８Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。つまり、回路部４８０２として、上記の実施の形態で説明した記憶装置を適用することができる。図２８Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図２８Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した記憶装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図２８Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
　本実施の形態では、上記の実施の形態の記憶装置を備えることができるＣＰＵについて説明する。
　図２９は、上記の実施の形態で説明した記憶装置を一部に用いたＣＰＵの一例の構成を示すブロック図である。
　図２９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ　Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ　Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい。また、ＣＰＵが内部演算回路、データバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
　バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
　ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置、周辺回路などからの割り込み要求を、その優先度、マスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出し、又は書き込みを行なう。
　また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
　図２９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６は、例えば、先の実施の形態に示した記憶装置などを有してもよい。
　図２９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
　本実施の形態では、上記実施の形態で説明した記憶装置を有する電子機器の一例について説明する。なお、図３０Ａ乃至図３０Ｉには、当該記憶装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図３０Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　また、図３０Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、リューズ５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図３０Ｃには、ノート型情報端末５３００が図示されている。図３０Ｃに示すノート型情報端末５３００には、一例として、筐体５３３０ａに表示部５３３１、筐体５３３０ｂにキーボード部５３５０が備えられている。
　ノート型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、ノート型情報端末を例として、それぞれ図３０Ａ乃至図３０Ｃに図示したが、スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、ノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ用情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図３０Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した記憶装置を適用することによって、電気冷凍冷蔵庫５８００を、例えば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）として利用することができる。ＩｏＴを利用することによって、電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、上述したような情報端末などに送受信することができる。また、電気冷凍冷蔵庫５８００は、当該情報を送信する際に、当該情報を一時ファイルとして、当該記憶装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図３０Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　また、携帯ゲーム機５２００の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　図３０Ｅでは、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した記憶装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図３０Ｆには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
　上記実施の形態で説明した記憶装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を自動車５７００の自動運転システム、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した記憶装置は、カメラに適用することができる。
　図３０Ｇには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ＩＣＤ］
　上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図３０Ｈは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカのとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した記憶装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図３０Ｉは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３０Ｉは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した記憶装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
　また、図示していないが、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに取り付けが可能なＳＤカード、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）などについても、上記実施の形態で説明した記憶装置を適用することができる。
　実施の形態１、又は実施の形態２で説明した半導体装置、又は記憶装置を、上述した電子機器に含まれている記憶装置に適用することによって、新規の電子機器を提供することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
　本実施例では、ＦＴＪ素子のトンネル電流の電流密度の測定結果について説明する。
　下の表には、本願出願人が実測したＦＴＪ素子に流れるトンネル電流の電流密度と、文献（Ｍ．Ｋｏｂａｙａｓｈｉ，ｅｔ　ａｌ．ＩＥＥＥ　Ｊ−ＥＤＳ，ｖｏｌ．７，ｐｐ．１３４−１３９，（２０１８））に記載されているＦＴＪ素子に流れるトンネル電流の電流密度と、を示している。なお、表の左側の数値は、単位がＡ／ｃｍ２である場合を示しており、表の右側の数値は、単位がＡ／μｍ２である場合を示している。
Figure JPOXMLDOC01-appb-T000005
　上記の表のとおり、ＦＴＪ素子に流れるトンネル電流の電流密度は、出願人実測、又は文献値のいずれも小さな値となっている。
　このため、例えば、実施の形態４で説明した記憶装置２００において、ＦＴＪ素子ＦＪＣに流れるトンネル電流の量からデータを読み出すには、記憶装置２００は、上記の表に記載の電流密度を扱うことができる回路構成とする必要がある。
　例えば、実施の形態４で説明したとおり、記憶装置２００において、ＦＴＪ素子ＦＪＣの電極の面積を大きくすることによって、ＦＴＪ素子ＦＪＣに流れるトンネル電流の量を大きくすることができる。これにより、トランジスタＭ１ｄ、トランジスタＭ１０などが、例えば、オフ電流が大きいＳｉトランジスタとしても、当該トンネル電流の量からデータを読み出すことができる。
　また、例えば、実施の形態４で説明したとおり、記憶装置２００において、トランジスタＭ１ｄ、トランジスタＭ１０などをＯＳトランジスタにすることによって、トンネル電流の量がＯＳトランジスタにおけるサブスレッショルド領域で流れる電流量の範囲であれば、当該トンネル電流の量からデータを読み出すことができる。
　本実施例では、ＦＴＪ素子を実際に作製して、電流密度−電圧特性を測定した結果について説明する。
　ＦＴＪ素子は、下側から下部電極、トンネル絶縁膜、強誘電性を有しうる材料、及び上部電極という順に成膜された構成を有する。
　下部電極は、タングステンと、窒化チタンと、の積層構造としている。具体的には、タングステンは、スパッタリング法によって３０ｎｍ形成されており、窒化チタンは、ＣＶＤ法によって当該タングステン上に１０ｎｍ形成されている。
　トンネル絶縁膜は、窒化シリコンとしている。具体的には、窒化シリコンは、ＡＬＤ法によって０．５ｎｍ形成されている。
　強誘電性を有しうる材料は、ハフニウム、及びジルコニウムを含む酸化物としている。具体的には、ハフニウム、及びジルコニウムを含む酸化物は、ＡＬＤ法を用いて１０ｎｍ形成されている。
　上部電極は、窒化チタンと、タングステンと、の積層構造としている。具体的には、窒化チタンは、スパッタリング法によって１０ｎｍ形成されており、タングステンは、スパッタリング法によって当該窒化チタン上に２０ｎｍ形成されている。
　上記で説明したＦＴＪ素子の電流密度−電圧特性の測定結果を図３１に示す。図３１は、強誘電性を有しうる材料の分極のヒステリシスループを１００往復させたときのＦＴＪ素子の電流密度−電圧特性である。なお、図３１において、実線は、強誘電性を有しうる材料を負方向に分極させた条件とし、破線は、強誘電性を有しうる材料を正方向に分極させた条件としている。また、各条件において、０．０２５Ｖ刻みで０Ｖから−０．５Ｖまでにおける電流値と、０．０２５Ｖ刻みで０Ｖから０．５Ｖまでにおける電流値と、をそれぞれ４サイクル測定した。図３１のとおり、ＦＴＪ素子の下部電極−上部電極間に電圧を印加することによって、強誘電性を有しうる材料の分極方向に応じて、ＦＴＪ素子の下部電極−上部電極間に流れる電流量に差が現れていることを確認できた。
ＭＣＡ：メモリセルアレイ、ＭＣ：メモリセル、ＭＣ［１，１］：メモリセル、ＭＣ［ｍ，１］：メモリセル、ＭＣ［１，ｎ］：メモリセル、ＭＣ［ｍ，ｎ］：メモリセル、ＷＤＤ：回路、ＲＤＤ：回路、ＷＲＷＤ：回路、ＦＥＣＤ：回路、ＢＵＦ：バッファ回路、Ｍ１：トランジスタ、Ｍ１ｂ：トランジスタ、Ｍ１ｄ：トランジスタ、Ｍ６：トランジスタ、Ｍ６ｂ：トランジスタ、Ｍ７：トランジスタ、Ｍ８：トランジスタ、Ｍ９：トランジスタ、Ｍ１０：トランジスタ、ＣＳ：容量、ＮＤ：ノード、ＦＪＡ：ＦＴＪ素子、ＦＪＡｂ：ＦＴＪ素子、ＦＪＣ：ＦＴＪ素子、ＦＥＡ：強誘電キャパシタ、ＦＥＡｂ：強誘電キャパシタ、ＡＮＡ：回路素子、ＡＮＡｂ：回路素子、ＷＲＤＬ：配線、ＷＲＤＬ［１］：配線、ＷＲＤＬ［ｎ］：配線、ＷＲＤＬｂ：配線、ＷＲＤＬｂ［１］：配線、ＷＲＤＬｂ［ｎ］：配線、ＷＲＷＬ：配線、ＷＲＷＬ［１］：配線、ＷＲＷＬ［ｍ］：配線、ＦＣＡ：配線、ＦＣＡ［１］：配線、ＦＣＡ［ｍ］：配線、ＦＣＢ：配線、ＦＣＢ［１］：配線、ＦＣＢ［ｍ］：配線、ＦＣＬ：配線、ＲＷＬＡ：配線、ＲＤＬ：配線、ＲＷＬ：配線、ＷＣＬ：配線、ＶＣＥ：配線、ＢＳＬ：配線、ＯＬ：配線、ＶＤＬ：配線、ＶＣＥｒ：配線、Ｍ１ｒ：トランジスタ、Ｍ１ｂｒ：トランジスタ、Ｍ６ｒ：トランジスタ、Ｍ６ｂｒ：トランジスタ、Ｍ７ｂ：トランジスタ、Ｍ７ｒ：トランジスタ、Ｍ８ｂ：トランジスタ、Ｍ８ｒ：トランジスタ、Ｍ８ｍ：トランジスタ、Ｍ８ｍｒ：トランジスタ、ＲＤＬｂ：配線、ＲＤＬｒ：配線、ＲＷＬＡａ：配線、ＲＷＬＡｂ：配線、ＷＲＤＬｒ：配線、ＷＲＤＬｂｒ：配線、ＲＷＤＡ：回路、ＷＷＤ：回路、ＭＰ：回路、ＭＰｒ：回路、ＦＪＡｒ：ＦＴＪ素子、ＦＪＡｂｒ：ＦＴＪ素子、１００：記憶装置、１００Ａ：記憶装置、１１０：演算回路、２００：記憶装置、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４１：絶縁体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：酸化物、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１：絶縁体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６４０：絶縁体、６４１：絶縁体、６４２：絶縁体、６５０：絶縁体、６６０：導電体、７００：ＦＴＪ素子、１１８９：ＲＯＭインターフェース、１１９０：基板、１１９１：ＡＬＵ、１１９２：ＡＬＵコントローラ、１１９３：インストラクションデコーダ、１１９４：インタラプトコントローラ、１１９５：タイミングコントローラ、１１９６：レジスタ、１１９７：レジスタコントローラ、１１９８：バスインターフェース、１１９９：ＲＯＭ、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：ノート型情報端末、５３３０ａ：筐体、５３３０ｂ：筐体、５３３１：表示部、５３５０：キーボード部、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：リューズ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ

Claims (9)

  1. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１ＦＴＪ素子と、第２ＦＴＪ素子と、を有し、
    　前記第１ＦＴＪ素子、及び前記第２ＦＴＪ素子のそれぞれは、入力端子と、トンネル絶縁膜と、誘電体と、出力端子と、を有し、
    　前記第１トランジスタのソース又はドレインの一方は、前記第３トランジスタのソース又はドレインの一方と、前記第４トランジスタのゲートと、前記第１ＦＴＪ素子の前記出力端子と、に電気的に接続され、
    　前記第２トランジスタのソース又はドレインの一方は、前記第４トランジスタのソース又はドレインの一方と、前記第３トランジスタのゲートと、前記第２ＦＴＪ素子の前記出力端子と、に電気的に接続されている、
    　半導体装置。
  2. 　請求項１において、
    　前記第１トランジスタのゲートは、前記第２トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  3. 　請求項１、又は請求項２において、
    　前記第１ＦＴＪ素子の前記入力端子は、前記第２ＦＴＪ素子の前記入力端子に接続されている、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記トンネル絶縁膜は、酸化シリコン、又は窒化シリコンを有し、
    　前記誘電体は、ハフニウム、及びジルコニウムの一方、又は双方を含む酸化物を有する、
    　半導体装置。
  5. 　第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第１強誘電キャパシタと、第２強誘電キャパシタと、を有し、
    　前記第１トランジスタのソース又はドレインの一方は、前記第３トランジスタのソース又はドレインの一方と、前記第４トランジスタのゲートと、前記第１強誘電キャパシタの第１端子と、に電気的に接続され、
    　前記第２トランジスタのソース又はドレインの一方は、前記第４トランジスタのソース又はドレインの一方と、前記第３トランジスタのゲートと、前記第２強誘電キャパシタの第１端子と、に電気的に接続されている、
    　半導体装置。
  6. 　請求項５において、
    　前記第１トランジスタのゲートは、前記第２トランジスタのゲートに電気的に接続されている、
    　半導体装置。
  7. 　請求項５、又は請求項６において、
    　前記第１強誘電キャパシタの第２端子は、前記第２強誘電キャパシタの第２端子に接続されている、
    　半導体装置。
  8. 　請求項５乃至請求項７のいずれか一において、
    　前記第１強誘電キャパシタ、及び前記第２強誘電キャパシタのそれぞれは、誘電体を有し、
    　前記誘電体は、ハフニウム、及びジルコニウムの一方、又は双方を含む酸化物を有する、
    　半導体装置。
  9. 　請求項１乃至請求項８のいずれか一の半導体装置と、筐体と、を有する、
    　電子機器。
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