WO2022106956A1 - 半導体装置 - Google Patents

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WO2022106956A1
WO2022106956A1 PCT/IB2021/060338 IB2021060338W WO2022106956A1 WO 2022106956 A1 WO2022106956 A1 WO 2022106956A1 IB 2021060338 W IB2021060338 W IB 2021060338W WO 2022106956 A1 WO2022106956 A1 WO 2022106956A1
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insulator
oxide
transistor
conductor
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山崎舜平
大貫達也
Original Assignee
株式会社半導体エネルギー研究所
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • One aspect of the present invention relates to semiconductor devices and electronic devices.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specific technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors. , Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • Non-Patent Document 1 research and development of a memory using a ferroelectric substance (ferroelectric) are being actively carried out. Further, for the next-generation ferroelectric memory, research on ferroelectric HfO 2 -based materials (Non-Patent Document 2), research on ferroelectricity of hafnium oxide thin films (Non-Patent Document 3), HfO 2 Hafnium oxide-related, such as research on ferroelectricity of thin films (Non-Patent Document 4) and demonstration of integration of FeRAM and CMOS using ferroelectric Hf 0.5 Zr 0.5 O 2 (Non-Patent Document 5). Is also being actively researched.
  • ferroelectric memory data writing and reading operations are performed by utilizing the reversal of the polarization of a ferroelectric substance (a material having a ferroelectric property). Further, in order to accurately retain the written data, it is required to increase the residual polarization of the ferroelectric substance.
  • a ferroelectric substance a material having a ferroelectric property
  • a ferroelectric memory provided with a capacitive element using a ferroelectric substance (also referred to as "ferroelectric capacitance”)
  • ferroelectric capacitance also referred to as "ferroelectric capacitance”
  • the larger the capacitance value of the capacitive element the higher the reliability of data retention.
  • the increase in capacitance value can be realized by thinning the dielectric and / or increasing the area of the capacitive element.
  • it was difficult to realize the former method because the residual polarization is reduced.
  • the latter method has a trade-off relationship with the reduction of the occupied area due to the densification of the storage element (“memory cell”).
  • One aspect of the present invention is to provide a novel storage device. Alternatively, one aspect of the present invention is to provide a storage device having a small occupied area. Alternatively, one aspect of the present invention is to provide a highly reliable storage device. Alternatively, one aspect of the present invention is to provide a storage device with low power consumption. Alternatively, one aspect of the present invention is to provide a storage device having a large storage capacity. Alternatively, one aspect of the present invention is to provide a novel semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having a small occupied area. Alternatively, one aspect of the present invention is to provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention is to provide a semiconductor device having low power consumption. Alternatively, one aspect of the present invention is to provide a semiconductor device having a large storage capacity.
  • the problems of one aspect of the present invention are not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention includes first and second transistors and first and second capacitive elements, and the first transistor is electrically connected to the first capacitive element and is a second transistor. Is electrically connected to the second capacitive element, the first and second capacitive elements are provided above the first and second transistors, and the first and second capacitive elements each have a strong dielectric.
  • the first and second capacitive elements are semiconductor devices having regions that overlap each other.
  • Another aspect of the present invention includes first and second transistors, first and second capacitive elements, and first to third wiring, and the gate of the first transistor is the first. Electrically connected to the wiring, the gate of the second transistor is electrically connected to the second wiring, one of the source or drain of the first transistor is electrically connected to the first capacitive element, the second transistor. One of the source or drain of the source or drain is electrically connected to the second capacitive element, and the other of the source or drain of each of the first and second transistors is electrically connected to the third wiring, and the first and second capacitances are connected.
  • the elements are semiconductor devices, each of which has a strong dielectric, and the first and second capacitive elements have regions that overlap each other.
  • the first and second transistors may be provided on the same layer.
  • Another aspect of the present invention includes first to fourth transistors and first to fourth capacitive elements, the first transistor being electrically connected to the first capacitive element, and the first.
  • the two transistors are electrically connected to the second capacitance element, the third transistor is electrically connected to the third capacitance element, the fourth transistor is electrically connected to the fourth capacitance element, and the first to second transistors are connected.
  • the fourth capacitance element is provided above the first to fourth transistors, the first to fourth capacitance elements each have a strong dielectric, and the third capacitance element and the fourth capacitance element are on the same layer.
  • the first to third capacitive elements provided are semiconductor devices having regions that overlap each other.
  • Another aspect of the present invention includes first to fourth transistors, first to fourth capacitive elements, and first to fourth wiring, and gates of the first and third transistors, respectively. Is electrically connected to the first wiring, the gates of the second and fourth transistors are electrically connected to the second wiring, and one of the source or drain of the first transistor is electrically connected to the first capacitive element. One of the source or drain of the second transistor is electrically connected to the second capacitive element, and one of the source or drain of the third transistor is electrically connected to the third capacitive element.
  • One of the source or drain of the four transistors is electrically connected to the fourth capacitive element, the other of the source or drain of each of the first and second transistors is electrically connected to the third wiring, and the third and third transistors are connected.
  • the other of the source or drain of each of the four transistors is electrically connected to the second wiring, the third capacitance element and the fourth capacitance element are provided on the same layer, and the first to third capacitance elements are regions where they overlap each other. It is a semiconductor device having.
  • Another aspect of the present invention includes first to fourth transistors and first to fourth capacitive elements, the first transistor being electrically connected to the first capacitive element, and the first.
  • the two transistors are electrically connected to the second capacitance element, the third transistor is electrically connected to the third capacitance element, the fourth transistor is electrically connected to the fourth capacitance element, and the first to second transistors are connected.
  • the fourth capacitive element is provided above the first to fourth transistors, the first to fourth capacitive elements each have a strong dielectric, and the first to fourth capacitive elements have regions that overlap each other. It is a semiconductor device.
  • Another aspect of the present invention includes first to fourth transistors, first to fourth capacitive elements, and first to fourth wiring, and gates of the first and third transistors, respectively. Is electrically connected to the first wiring, the gates of the second and fourth transistors are electrically connected to the second wiring, and one of the source or drain of the first transistor is electrically connected to the first capacitive element. One of the source or drain of the second transistor is electrically connected to the second capacitive element, and one of the source or drain of the third transistor is electrically connected to the third capacitive element.
  • One of the source or drain of the four transistors is electrically connected to the fourth capacitive element, the other of the source or drain of each of the first and second transistors is electrically connected to the third wiring, and the third and third transistors are connected.
  • the other of the source or drain of each of the four transistors is electrically connected to the second wiring, the first to fourth capacitive elements each have a strong dielectric, and the first to fourth capacitive elements overlap each other. It is a semiconductor device having.
  • the first to fourth transistors may be provided on the same layer.
  • the first to fourth transistors include an oxide semiconductor in the semiconductor layer on which the channel is formed.
  • the oxide semiconductor preferably contains at least one of indium and zinc.
  • the ferroelectric substance a material containing at least one of hafnium or zirconium may be used, or a material containing at least one element selected from the group III-V elements may be used.
  • a novel storage device can be provided. Alternatively, according to one aspect of the present invention, it is possible to provide a storage device having a small occupied area. Alternatively, one aspect of the present invention can provide a highly reliable storage device. Alternatively, one aspect of the present invention can provide a storage device with low power consumption. Alternatively, one aspect of the present invention can provide a storage device having a large storage capacity. Alternatively, a novel semiconductor device can be provided by one aspect of the present invention. Alternatively, according to one aspect of the present invention, it is possible to provide a semiconductor device having a small occupied area. Alternatively, one aspect of the present invention can provide a highly reliable semiconductor device. Alternatively, one aspect of the present invention can provide a semiconductor device with low power consumption. Alternatively, one aspect of the present invention can provide a semiconductor device having a large storage capacity.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1A and 1B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 2A is a diagram showing a circuit configuration example of two adjacent memory cells.
  • FIG. 2B is a perspective view showing a configuration example of two adjacent memory cells.
  • FIG. 2C is a top view of two adjacent memory cells.
  • FIG. 2D is a front view of two adjacent memory cells.
  • 3A to 3C are top views for explaining one aspect of the present invention.
  • FIG. 4A is a perspective view showing a configuration example of two adjacent memory cells.
  • FIG. 4B is a front view of two adjacent memory cells.
  • FIG. 4C is a diagram showing a circuit configuration example of two adjacent memory cells.
  • 5A to 5E are top views for explaining one aspect of the present invention.
  • FIG. 5A to 5E are top views for explaining one aspect of the present invention.
  • FIG. 6A is a perspective view showing a configuration example of two adjacent memory cells.
  • FIG. 6B is a front view of two adjacent memory cells.
  • FIG. 6C is a diagram showing a circuit configuration example of two adjacent memory cells.
  • 7A to 7F are top views for explaining one aspect of the present invention.
  • FIG. 8 is a diagram showing an example of hysteresis characteristics.
  • FIG. 9A is a top view showing a configuration example of the transistor.
  • 9B to 9D are cross-sectional views showing a configuration example of a transistor.
  • 10A and 10B are cross-sectional views of a semiconductor device according to an aspect of the present invention.
  • FIG. 11A is a diagram illustrating the classification of crystal structures.
  • FIG. 11A is a diagram illustrating the classification of crystal structures.
  • FIG. 11B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 11C is a diagram illustrating a micro electron beam diffraction pattern of the CAAC-IGZO film.
  • FIG. 12 is a cross-sectional view for explaining a configuration example of the semiconductor device.
  • FIG. 13 is a cross-sectional view for explaining a configuration example of the semiconductor device.
  • FIG. 14 is a cross-sectional view for explaining a configuration example of the semiconductor device.
  • 15A is a perspective view showing an example of a semiconductor wafer
  • FIG. 15B is a perspective view showing an example of a chip
  • FIGS. 15C and 15D are perspective views showing an example of an electronic component.
  • 16A to 16J are perspective views or schematic views illustrating an example of an electronic device.
  • 17A to 17E are perspective views or schematic views illustrating an example of an electronic device.
  • 18A to 18C are diagrams illustrating an example of an electronic device.
  • the semiconductor device is a device utilizing semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have a semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the signal potential level, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.), X and Y It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the components of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” for example, a circuit element having a resistance value higher than 0 ⁇ , wiring and the like can be used. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be paraphrased into terms such as “resistance”, “load”, and “region having resistance value”, and conversely, the terms “resistance”, “load”, and “region having resistance value” are used. , Can be paraphrased into terms such as “resistance element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the resistance value may be determined by the length of the wiring.
  • a conductor having a resistivity different from that of the conductor used as wiring may be used as the resistance element.
  • the resistance value may be determined by doping the semiconductor with impurities.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, and a transistor. It can be the gate capacitance of. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic element generated between the wirings. It shall include the capacitance, the gate capacitance generated between the gate and one of the source or drain of the transistor, and the like.
  • capacitor element means “capacitive element”, “parasitic capacitance”, and “capacity”. It can be paraphrased into terms such as “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as "a pair of conductors", “a pair of conductive regions", “a pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that act as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type, p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • the "node” can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on the circuit configuration, device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as "nodes”.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • high level potential also referred to as” high level potential ",” H potential “, or” H
  • low level potential low level potential
  • L low level potential
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in the wiring or the like is the direction in which the positive carrier moves, and is described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like is assumed to be the component referred to in “second” in another embodiment or in the scope of claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments, claims, and the like.
  • the terms indicating the arrangement such as “above”, “below”, “above”, or “below” explain the positional relationship between the components with reference to the drawings. In order to do so, it may be used for convenience. Further, the positional relationship between the constituent elements changes appropriately depending on the direction in which each configuration is depicted. Therefore, it is not limited to the words and phrases explained in the specification and the like, and can be appropriately paraphrased according to the situation. For example, in the expression of "insulator located on the upper surface of the conductor”, it can be paraphrased as "insulator located on the lower surface of the conductor” by rotating the direction of the drawing shown by 180 degrees.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the electrode B does not have to be formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” also includes the case where a plurality of “electrodes” or “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be part of the “wiring” or “terminal”, and for example, the “terminal” can be part of the “wiring” or “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transitional metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements excluding oxygen and hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • non-conducting state means a state in which the source electrode and the drain electrode of the transistor can be
  • a mechanical switch there is a switch using MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to its size or aspect ratio.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing deviation.
  • FIG. 1A shows a block diagram showing a configuration example of the semiconductor device 100, which is one aspect of the present invention.
  • the semiconductor device 100 shown in FIG. 1A includes a drive circuit 21 and a memory array 20.
  • the memory array 20 has a plurality of memory cells 10.
  • FIG. 1A shows an example in which the memory array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are integers of 2 or more).
  • the rows and columns extend in the directions orthogonal to each other.
  • the X direction (direction along the X axis) is defined as a "row” and the Y direction (direction along the Y axis) is defined as a "column”, but the X direction is defined as a “column” and the Y direction is defined as “column”. It may be "line”.
  • the memory cell 10 in the first row and the first column is shown as the memory cell 10 [1,1] and the memory cell 10 in the mth row and the nth column is shown as the memory cell 10 [m, n].
  • the memory cell 10 in the i-row and j-th column is indicated as the memory cell 10 [i, j].
  • the memory array 20 includes m wiring WL extending in the row direction, m wiring PL extending in the row direction, and n wiring BL extending in the column direction.
  • the wiring WL provided on the first line (first line) is referred to as wiring WL [1]
  • the wiring WL provided on the mth line (mth line) is referred to as wiring WL [m]. ..
  • the wiring PL provided on the first line (first line) is referred to as wiring PL [1]
  • the wiring PL provided on the mth line (mth line) is referred to as wiring PL [m].
  • the wiring BL provided in the first line (first row) is referred to as wiring BL [1]
  • the wiring BL provided in the nth line (nth row) is referred to as wiring BL [n].
  • the plurality of memory cells 10 provided in the i-th row are electrically connected to the wiring WL (wiring WL [i]) in the i-th row and the wiring PL (wiring PL [i]) in the i-th row.
  • the plurality of memory cells 10 provided in the j-th column are electrically connected to the wiring BL (wiring BL [j]) in the j-th column.
  • the drive circuit 21 has a PSW22 (power switch), a PSW23, and a peripheral circuit 31.
  • the peripheral circuit 31 includes a peripheral circuit 41, a control circuit 32 (Control Circuit), and a voltage generation circuit 33.
  • each circuit, each signal, and each voltage can be appropriately discarded as needed. Alternatively, other circuits or other signals may be added.
  • the signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • the signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • the signal CE is a chip enable signal
  • the signal GW is a global write enable signal
  • the signal BW is a byte write enable signal.
  • the signal ADDR is an address signal.
  • the signal WDA is write data and the signal RDA is read data.
  • the signal PON1 and the signal PON2 are power gating control signals.
  • the signal PON1 and the signal PON2 may be generated by the control circuit 32.
  • the control circuit 32 is a logic circuit having a function of controlling the overall operation of the semiconductor device 100. For example, the control circuit logically performs a signal CE, a signal GW, and a signal BW to determine an operation mode (for example, a write operation and a read operation) of the semiconductor device 100. Alternatively, the control circuit 32 generates a control signal of the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33. For example, when an H level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to and from the memory cell 10.
  • the peripheral circuit 41 includes a row decoder 42 (Low Decoder), a column decoder 44 (Column Decoder), a row driver 43 (Low Driver), a column driver 45 (Column Driver), an input circuit 47 (Input Cir.), And an output circuit 48 (output circuit 48). It has an Output Cir.) And a sense amplifier 46 (Sense Amplifier).
  • the row decoder 42 and the column decoder 44 have a function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for designating the row to be accessed
  • the column decoder 44 is a circuit for designating the column to be accessed.
  • the row driver 43 has a function of selecting the wiring WL specified by the row decoder 42.
  • the column driver 45 has a function of writing data to the memory cell 10, a function of reading data from the memory cell 10, a function of holding the read data, and the like.
  • the input circuit 47 has a function of holding the signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written to the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout. Further, the output circuit 48 has a function of outputting the Dout to the outside of the semiconductor device 100.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW 22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • the PSW 23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the semiconductor device 100 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to raise the word line to a high level, which is higher than VDD.
  • the signal PON1 controls the on / off of the PSW22
  • the signal PON2 controls the on / off of the PSW23.
  • the number of power supply domains to which VDD is supplied in the peripheral circuit 31 is set to 1, but it can be set to a plurality. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 21 and the memory array 20 may be provided on the same plane. Further, as shown in FIG. 1B, the drive circuit 21 and the memory array 20 may be provided in an overlapping manner. By providing the drive circuit 21 and the memory array 20 in an overlapping manner, the signal propagation distance can be shortened. In addition, the semiconductor device 100 can be miniaturized.
  • FIG. 2 shows a configuration example of two adjacent memory cells 10 (memory cell 10a and memory cell 10b).
  • FIG. 2A is a diagram showing a circuit configuration example of two adjacent memory cells 10.
  • the memory cell 10a includes a transistor 120a and a capacitive element 130a.
  • the memory cell 10b includes a transistor 120b and a capacitive element 130b.
  • One of the source or drain of the transistor 120a is electrically connected to the wiring BL1 and the other is electrically connected to one electrode of the capacitive element 130a.
  • the gate of the transistor 120a is electrically connected to the wiring WL1 and the other electrode of the capacitive element 130a is electrically connected to the wiring PL1.
  • One of the source or drain of the transistor 120b is electrically connected to the wiring BL1 and the other is electrically connected to one of the electrodes of the capacitive element 130b.
  • the gate of the transistor 120b is electrically connected to the wiring WL2, and the other electrode of the capacitive element 130b is electrically connected to the wiring PL2.
  • the memory cell 10a is the memory cell 10 [i, j]
  • the memory cell 10b can be represented as the memory cell 10 [i + 1, j].
  • the wiring WL1 is the wiring WL [i]
  • the wiring WL2 can be expressed as the wiring WL [i + 1].
  • the wiring BL1 can be expressed as the wiring BL [j].
  • the wiring PL1 is the wiring PL [i]
  • the wiring PL2 can be expressed as the wiring PL [i + 1]. It is preferable that a fixed potential is supplied to the wiring PL. Further, in the present embodiment and the like, it is assumed that the wiring PL extends along the X axis, but the present invention is not limited to this. For example, the wiring PL may extend along the Y axis. Wiring PL1 and wiring PL2 may be electrically connected.
  • a material capable of having ferroelectricity is used for the dielectric constituting the capacitive element 130 (capacitive element 130a, capacitive element 130b, etc.).
  • the capacitive element 130 functions as a ferroelectric capacitor.
  • hafnium oxide is preferable.
  • a metal oxide such as zirconium oxide or HfZrO X (X is a real number larger than 0; hereinafter, simply referred to as HfZrOx) can be used.
  • hafnium oxide is added to the element J1 (the element J1 here is zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)).
  • hafnium oxide is added to the element J1 (the element J1 here is zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)).
  • lanthanum (La), strontium (Sr), etc.) can be added.
  • the ratio of the number of atoms of the hafnium atom to the element J1 can be appropriately set, and for example, the number of atoms of the hafnium atom and the element J1 may be 1: 1 or close to it.
  • element J2 is added to zirconium oxide (the element J2 here is hafnium (Hf), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)).
  • the element J2 here is hafnium (Hf), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y)
  • lanthanum (La), strontium (Sr), etc.) and the like can be used.
  • the ratio of the number of atoms of the zirconium atom to the element J2 can be appropriately set, and for example, the number of atoms of the zirconium atom to the element J2 may be 1: 1 or close to it.
  • materials capable of having a piezoelectricity lead titanate (PbTiO X ), barium titanate strontium (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), Piezoelectric ceramics having a perovskite structure such as bismuth ferrite (BFO) and barium titanate may be used.
  • Al nitride scandium Al 1-a Sc a N b (a is a real number larger than 0 and smaller than 0.5, and b is a value of 1 or its vicinity).
  • AlScN Al-Ga-Sc nitride
  • Ga-Sc nitride and the like can be used.
  • a metal nitride having an element M1, an element M2, and nitrogen can be used as a material capable of having ferroelectricity.
  • the element M1 is one or a plurality selected from aluminum (Al), gallium (Ga), indium (In) and the like.
  • the element M2 is boron (B), scandium (Sc), yttrium (Y), lanthanoid (lantern (La), cerium (Ce), placeodim (Pr), neodym (Nd), promethium (Pm), samarium (Pm).
  • the metal oxide having the element M1 and nitrogen may have ferroelectricity even if the element M2 is not contained.
  • a material capable of having ferroelectricity a material in which the element M3 is added to the metal nitride can be used.
  • the element M3 is one or a plurality selected from magnesium (Mg), calcium (Ca), strontium (Sr), zinc (Zn), cadmium (Cd) and the like.
  • Mg magnesium
  • Ca calcium
  • Zn zinc
  • Cd cadmium
  • the ratio of the number of atoms of the element M1, the number of atoms of the element M2, and the number of atoms of the element M3 can be appropriately set.
  • the metal nitride contains at least a Group 13 element and nitrogen which is a Group 15 element, the metal nitride is a strong dielectric of Group III-V and a strength of Group III nitride. It may be called a dielectric or the like.
  • perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, GaFeO 3 having a ⁇ -alumina type structure, and the like can be used.
  • the material capable of having ferroelectricity can be, for example, a mixture or a compound composed of a plurality of materials selected from the materials listed above.
  • the material capable of having ferroelectricity may be a laminated structure composed of a plurality of materials selected from the materials listed above.
  • the materials exhibiting ferroelectricity are referred to in the present specification and the like. Not only is it called a body, but it is also called a material that can have ferroelectricity or a material that gives it ferroelectricity.
  • hafnium oxide As a material capable of having ferroelectricity, hafnium oxide, or a material having hafnium oxide and zirconium oxide (typically HfZrOx) can have ferroelectricity even when processed into a thin film of several nm. Therefore, it is suitable.
  • AlScN aluminum nitride scandium
  • AlScN aluminum nitride scandium
  • the film thickness of the material having a ferroelectricity can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, still more preferably 10 nm or less (typically 2 nm or more and 9 nm or less). ..
  • the film thickness is preferably 8 nm or more and 12 nm or less.
  • the strong dielectric layer By forming a strong dielectric layer that can be thinned, the strong dielectric layer can be sandwiched between a pair of electrodes of a capacitive element, and the capacitive element can be combined with a semiconductor element such as a miniaturized transistor. Can form a semiconductor device. That is, it becomes easy to realize a semiconductor device having a reduced occupied area.
  • a layered material capable of having ferroelectricity may be referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film.
  • such a device having a ferroelectric layer, a metal oxide film, or a metal nitride film may be referred to as a ferroelectric device in the present specification and the like.
  • HfZrOX When used as a material capable of having ferroelectricity, it is preferable to form a film by using an atomic layer deposition (ALD) method, particularly a thermal ALD method. Further, when a material capable of having ferroelectricity is formed by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (also referred to as Hydro Carbon, HC) as a precursor. When one or both of hydrogen and carbon are contained in the material which may have a ferroelectricity, the crystallization of the material which may have a ferroelectricity may be hindered.
  • ALD atomic layer deposition
  • HC Hydro Carbon
  • a precursor containing no hydrocarbon a chlorine-based material can be mentioned.
  • HfZrO x hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • a dopant typically silicon, carbon, etc.
  • a forming method using a material containing a hydrocarbon in the precursor may be used.
  • high-purity intrinsicity is achieved by thoroughly eliminating at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film. It is possible to form a film having a strong ferroelectricity. It should be noted that the film having high-purity intrinsic ferroelectricity and the high-purity intrinsic oxide semiconductor shown in the embodiment described later have very high consistency in the manufacturing process. Therefore, it is possible to provide a method for manufacturing a semiconductor device having high productivity.
  • the impurity concentration of the material having ferroelectricity is low.
  • the hydrogen concentration of the material capable of having ferroelectricity is preferably 5 ⁇ 10 20 atoms / cm 3 or less, and more preferably 1 ⁇ 10 20 atoms / cm 3 or less.
  • the carbon concentration of the material capable of having ferroelectricity is preferably 5 ⁇ 10 19 atoms / cm 3 or less, and more preferably 1 ⁇ 10 19 atoms / cm 3 or less.
  • HfZrOX is used as a material capable of having ferroelectricity
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • the oxidizing agent in the thermal ALD method may contain one or more selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 .
  • the crystal structure of the material capable of having ferroelectricity is not particularly limited.
  • the crystal structure of the material that may have strong dielectric property may be one or more selected from cubic, tetragonal, orthorhombic, and monoclinic.
  • a material capable of having ferroelectricity it is preferable to have an orthorhombic crystal structure because ferroelectricity is exhibited.
  • a layer that enhances crystallinity may be formed before forming a material that may have ferroelectricity.
  • a metal oxide such as hafnium oxide or zirconium oxide, or hafnium or zirconium can be used as the layer for enhancing crystallinity.
  • AlScN When AlScN is used as a material having a ferroelectricity, it is preferable to use aluminum nitride, a metal nitride such as scandium nitride, or aluminum or scandium as the layer for enhancing crystallinity.
  • the layer for enhancing crystallinity may be formed after forming a material capable of having ferroelectricity.
  • a composite structure having an amorphous structure and a crystal structure may be used as a material capable of having ferroelectricity.
  • FIG. 8 is a diagram showing an example of hysteresis characteristics.
  • the hysteresis characteristic can be measured by a capacitive element (ferroelectric capacitor) using a ferroelectric layer as the dielectric layer.
  • the horizontal axis indicates the voltage (electric field) applied to the ferroelectric layer.
  • the voltage is the potential difference between one electrode and the other electrode of the capacitive element using the ferroelectric layer as the dielectric layer.
  • the electric field strength can be obtained by dividing the potential difference by the thickness of the ferroelectric layer.
  • the vertical axis shows the polarization of the ferroelectric layer.
  • the polarization is positive, it indicates that the positive charge in the ferroelectric layer is biased toward one electrode side of the capacitive element and the negative charge is biased toward the other electrode side of the capacitive element.
  • the polarization is negative, it indicates that the negative charge in the ferroelectric layer is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element.
  • the polarization shown on the vertical axis of the graph of FIG. 8 is positive when the negative charge is biased to one electrode side of the capacitive element and the positive charge is biased to the other electrode side of the capacitive element, and the positive charge is capacitive. It may be negative when it is biased toward one electrode side of the element and the negative charge is biased toward the other electrode side of the capacitive element.
  • the hysteresis characteristic of the ferroelectric layer can be represented by the curve 51 and the curve 52.
  • the voltage at the intersection of the curve 51 and the curve 52 is referred to as a saturated polarization voltage VSP and a saturated polarization voltage ⁇ VSP. It can be said that VSP and -VSP have different polarities.
  • the polarization of the ferroelectric layer increases according to the curve 51.
  • the voltage applied to the ferroelectric layer is lowered after applying a voltage equal to or higher than VSP to the ferroelectric layer, the polarization of the ferroelectric layer decreases according to the curve 52.
  • the VSP may be referred to as a "positive saturated polarization voltage” or a "first saturated polarization voltage”
  • the -VSP may be referred to as a "negative saturation polarization voltage” or a "second saturation polarization voltage”.
  • the absolute value of the first saturated polarization voltage and the absolute value of the second saturation polarization voltage may be the same or different.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 51 is called a coercive voltage Vc.
  • the voltage at which the polarization becomes 0 when the polarization of the ferroelectric layer changes according to the curve 52 is called a coercive voltage ⁇ Vc.
  • the value of Vc and the value of -Vc are values between -VSP and VSP.
  • Vc may be referred to as "positive coercive voltage” or "first coercive voltage”
  • -Vc may be referred to as "negative coercive voltage” or "second coercive voltage”.
  • the absolute value of the first coercive voltage and the absolute value of the second coercive voltage may be the same or different.
  • the maximum value of polarization is called “residual polarization Pr”, and the minimum value is called “residual polarization-Pr”.
  • the absolute value of the difference between the residual polarization Pr and the residual polarization-Pr is called “residual polarization 2Pr”.
  • the larger the residual polarization 2Pr the larger the fluctuation range of the capacitance value of the ferroelectric capacitor due to the inversion of the polarization.
  • the larger the residual polarization 2Pr the more preferable.
  • the memory cell 10 includes a capacitive element 130 which is a ferroelectric capacitor and a transistor 120, and has a function of storing information by using a change in the capacitive value due to the reversal of the polarization of the capacitive element 130.
  • the memory cell 10 functions as a ferroelectric memory.
  • a memory cell composed of one transistor and one ferroelectric capacitor is also referred to as a 1T1F type memory cell.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination. ..
  • the semiconductor material for example, silicon, germanium or the like can be used. Further, compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the transistor uses an oxide semiconductor, which is a kind of metal oxide, in the semiconductor layer on which the channel of the transistor 120 is formed (also referred to as “OS transistor”). Since the bandgap of the oxide semiconductor is 2 eV or more, the off-current is remarkably small. Therefore, the power consumption of the memory cell 10 can be reduced. Therefore, the power consumption of the semiconductor device 100 including the memory cell 10 can be reduced.
  • oxide semiconductor which is a kind of metal oxide
  • a memory cell including an OS transistor can be called an "OS memory”.
  • the semiconductor device 100 including the memory cell can also be called an "OS memory”.
  • the OS transistor has stable operation even in a high temperature environment and has little characteristic fluctuation.
  • the off-current hardly increases even in a high temperature environment.
  • the off-current hardly increases even at an environmental temperature of room temperature or higher and 200 ° C. or lower.
  • the on-current does not easily decrease even in a high temperature environment. Therefore, the operation of the OS memory is stable even in a high temperature environment, and high reliability can be obtained.
  • the OS transistor has a high dielectric strength between the source and the drain.
  • the voltage required for the inversion of the polarization can be supplied to the capacitive element 130 even if the channel length of the transistor 120 is reduced. Therefore, the occupied area of the memory cell 10 can be reduced. Therefore, the storage capacity and / or the storage density of the semiconductor device can be increased.
  • FIG. 2B is a perspective view showing a configuration example of two adjacent memory cells 10.
  • arrows indicating the X direction (direction along the X axis), the Y direction (direction along the Y axis), and the Z direction (direction along the Z axis) may be added.
  • the "X direction” is a direction along the X axis, and there is a case where the forward direction and the reverse direction are not distinguished. The same applies to the "Y direction” and the "Z direction”.
  • the X direction, the Y direction, and the Z direction are directions in which they intersect with each other. More specifically, the X, Y, and Z directions are directions orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a "first direction”. Further, the other one may be referred to as a "second direction” or a “second direction”. Further, the remaining one may be referred to as a "third direction” or a “third direction”.
  • the direction in which the wiring WL extends is the X direction
  • the direction in which the wiring BL extends is the Y direction.
  • FIG. 2C is a top view of the configuration example shown in FIG. 2B.
  • FIG. 2D is a view (front view) of the configuration example shown in FIG. 2B as viewed in the X direction.
  • the two memory cells 10 are provided in the transistor layer 151, the first capacitance layer 152, and the second capacitance layer 153.
  • the first capacitive layer 152 is provided on the transistor layer 151, and the second capacitive layer 153 is provided on the first capacitive layer 152.
  • the transistor 120a and the transistor 120b are provided in the transistor layer 151.
  • the capacitive element 130b is provided on the first capacitive layer 152.
  • the capacitive element 130a is provided on the second capacitive layer 153.
  • FIG. 3A is a top view of the transistor layer 151 when viewed in the Z direction.
  • FIG. 3B is a top view of the first capacitance layer 152 when viewed in the Z direction.
  • FIG. 3C is a top view of the second capacitance layer 153 when viewed in the Z direction.
  • the region where the semiconductor Semi1 and the wiring WL1 overlap functions as a channel forming region of the transistor 120a. Further, the region where the semiconductor Semi1 and the wiring WL2 overlap functions as a channel forming region of the transistor 120b.
  • the region of the semiconductor Semi1 that does not overlap with either the wiring WL1 or the wiring WL2 functions as a source or a drain. Therefore, the wiring WL1 functions as a gate of the transistor 120a.
  • the wiring WL2 functions as a gate for the transistor 120b.
  • One of the source and drain of each of the transistor 120a and the transistor 120b is electrically connected to the wiring BL1 via the conductor 141.
  • the other of the source or drain of the transistor 120a is electrically connected to the capacitive element 130a via the conductor 142a.
  • the other of the source or drain of the transistor 120b is electrically connected to the capacitive element 130b via the conductor 142b.
  • the capacitive element 130a is electrically connected to the wiring PL1 via the conductor 143a.
  • the capacitive element 130b is electrically connected to the wiring PL2 via the conductor 143b.
  • the capacitive element 130a and the capacitive element 130b are provided on different layers. That is, when viewed from the Z direction, the capacitive element 130a and the capacitive element 130b have regions that overlap each other. By superimposing the capacitive element 130a and the capacitive element 130b on the transistor 120a and the transistor 120b, the area of the capacitive element 130 can be increased without increasing the occupied area of the memory cell 10.
  • the capacitance element 130a and the capacitance element 130b can be extended in the Y direction. Therefore, the reliability of the memory cell 10 can be improved without reducing the degree of integration of the memory cell 10. Therefore, the reliability of the storage device including the memory cell 10 can be improved.
  • the residual polarization of the capacitive element 130a and the residual polarization of the capacitive element 130b are equal.
  • the capacitance value of the capacitance element 130a and the capacitance value of the capacitance element 130b are equal to each other.
  • the configuration example 1 of the memory cell a configuration in which two layers of the capacitive elements 130 are stacked is shown, but one aspect of the present invention is not limited to this.
  • 4 and 5 show a configuration example in which three layers of capacitive elements 130 of four adjacent memory cells 10 are stacked.
  • FIG. 4 shows a configuration example of four adjacent memory cells 10 (memory cell 10a, memory cell 10b, memory cell 10c, and memory cell 10d).
  • FIG. 4A is a perspective view showing a configuration example of four adjacent memory cells 10.
  • FIG. 4B is a view (front view) of the configuration example shown in FIG. 4A as viewed in the X direction.
  • FIG. 4C is a diagram showing a circuit configuration example of four adjacent memory cells 10.
  • the memory cell 10c includes a transistor 120c and a capacitive element 130c.
  • the memory cell 10d includes a transistor 120d and a capacitive element 130d.
  • One of the source or drain of the transistor 120c is electrically connected to the wiring BL2, and the other is electrically connected to one electrode of the capacitive element 130c.
  • the gate of the transistor 120c is electrically connected to the wiring WL1 and the other electrode of the capacitive element 130c is electrically connected to the wiring PL3.
  • One of the source or drain of the transistor 120d is electrically connected to the wiring BL2, and the other is electrically connected to one of the electrodes of the capacitive element 130d.
  • the gate of the transistor 120d is electrically connected to the wiring WL2, and the other electrode of the capacitive element 130d is electrically connected to the wiring PL4.
  • the memory cell 10a is the memory cell 10 [i, j]
  • the memory cell 10b can be represented as the memory cell 10 [i + 1, j].
  • the memory cell 10c can be represented as the memory cell 10 [i, j + 1].
  • the memory cell 10d can be represented as the memory cell 10 [i + 1, j + 1].
  • the wiring WL1 is the wiring WL [i]
  • the wiring WL2 can be expressed as the wiring WL [i + 1].
  • the wiring BL1 is the wiring BL [j]
  • the wiring BL2 can be expressed as the wiring BL [j + 1].
  • the wiring PL1, the wiring PL2, the wiring PL3, and the wiring PL4 may be electrically connected.
  • the transistor 120 included in the four memory cells 10 is provided in the transistor layer 151, and the capacitive element 130 is the first capacitive layer 152, the second capacitive layer 153, or the third capacitive layer. It is provided in any of the capacitive layers 154.
  • the first capacitance layer 152 is provided on the transistor layer 151
  • the second capacitance layer 153 is provided on the first capacitance layer 152
  • the third capacitance layer 154 is provided on the second capacitance layer 153.
  • the transistor 120a, the transistor 120b, the transistor 120c, and the transistor 120d are provided in the transistor layer 151. Further, the capacitive element 130b is provided in the first capacitive layer 152. The capacitive element 130a is provided on the second capacitive layer 153. The capacitive element 130c and the capacitive element 130d are provided in the third capacitive layer 154.
  • the capacitive element 130a to the capacitive element 130d are provided on an insulator (insulating layer). Further, the capacitive element 130c and the capacitive element 130d are provided on the same insulating layer, and the capacitive element 130a and the capacitive element 130b are provided on different insulating layers.
  • FIG. 5A is a top view of the transistor layer 151 when viewed in the Z direction.
  • FIG. 5B is a top view of the first capacitance layer 152 when viewed in the Z direction.
  • FIG. 5C is a top view of the second capacitance layer 153 when viewed in the Z direction.
  • FIG. 5D is a top view of the third capacitance layer 154 when viewed in the Z direction.
  • the region where the semiconductor Semi1 and the wiring WL1 overlap functions as a channel forming region of the transistor 120a. Further, the region where the semiconductor Semi1 and the wiring WL2 overlap functions as a channel forming region of the transistor 120b.
  • the region of the semiconductor Semi1 that does not overlap with either the wiring WL1 or the wiring WL2 functions as a source or a drain. Therefore, the wiring WL1 functions as a gate of the transistor 120a.
  • the wiring WL2 functions as a gate for the transistor 120b.
  • the region where the semiconductor Semi2 and the wiring WL1 overlap functions as a channel forming region of the transistor 120c. Further, the region where the semiconductor Semi2 and the wiring WL2 overlap functions as a channel forming region of the transistor 120d.
  • the region of the semiconductor Semi2 that does not overlap with either the wiring WL1 or the wiring WL2 functions as a source or a drain. Therefore, the wiring WL1 functions as a gate of the transistor 120c.
  • the wiring WL2 functions as a gate for the transistor 120d.
  • One of the source and drain of each of the transistor 120a and the transistor 120b is electrically connected to the wiring BL1 via the conductor 141a.
  • the other of the source or drain of the transistor 120a is electrically connected to the capacitive element 130a via the conductor 142a.
  • the other of the source or drain of the transistor 120b is electrically connected to the capacitive element 130b via the conductor 142b.
  • the capacitive element 130a is electrically connected to the wiring PL1 via the conductor 143a.
  • the capacitive element 130b is electrically connected to the wiring PL2 via the conductor 143b.
  • One of the source and drain of each of the transistor 120c and the transistor 120d is electrically connected to the wiring BL2 via the conductor 141b.
  • the other of the source or drain of the transistor 120a is electrically connected to the capacitive element 130c via the conductor 142c.
  • the other of the source or drain of the transistor 120d is electrically connected to the capacitive element 130d via the conductor 142d.
  • the capacitive element 130c is electrically connected to the wiring PL3 via the conductor 143c.
  • the capacitive element 130d is electrically connected to the wiring PL4 via the conductor 143d.
  • the area of the capacitance element can be increased by stacking the capacitance elements of the memory cell 10a, the memory cell 10b, the memory cell 10c, and the memory cell 10d.
  • the capacitance element 130 can be expanded in the Y direction, but in the configuration disclosed in the memory cell configuration example 2, it can be expanded not only in the Y direction but also in the X direction. Therefore, in the configuration disclosed in the memory cell configuration example 2, the area of the capacitance element 130 can be further increased as compared with the configuration disclosed in the memory cell configuration example 1.
  • capacitance elements 130 are provided in the first to third capacitance layers. Therefore, of the four capacitive elements 130, two capacitive elements 130 (capacitive element 130c and capacitive element 130d) are provided in the same capacitive layer.
  • FIG. 5E shows a view of the four capacitive elements 130 as viewed in the Z direction from the third capacitive layer 154 side.
  • a part of each of the capacitive element 130a, the capacitive element 130b, and the capacitive element 130c overlaps.
  • a part of each of the capacitive element 130a, the capacitive element 130b, and the capacitive element 130d overlaps.
  • the configuration disclosed in the memory cell configuration example 2 can increase the area of the capacitance element 130 as compared with the configuration disclosed in the memory cell configuration example 1. Therefore, the reliability of the storage device can be further improved.
  • ⁇ Memory cell configuration example 3> 6 and 7 show a configuration example in which four layers of capacitive elements 130 of four adjacent memory cells 10 are stacked. In order to avoid repeating the explanation, the points different from the above-mentioned configuration example will be mainly described.
  • FIG. 6 shows a configuration example of four adjacent memory cells 10 (memory cell 10a, memory cell 10b, memory cell 10c, and memory cell 10d).
  • FIG. 6A is a perspective view showing a configuration example of four adjacent memory cells 10.
  • FIG. 6B is a view (front view) of the configuration example shown in FIG. 6A as viewed in the X direction.
  • FIG. 6C is a diagram showing a circuit configuration example of four adjacent memory cells 10.
  • the circuit configuration example shown in FIG. 6C is substantially the same as the circuit configuration example shown in FIG. 4C, but the other electrode of the capacitive element 130c is electrically connected to the wiring PL1 and the other electrode of the capacitive element 130d is wired. The difference is that it is electrically connected to PL2.
  • the transistor 120 included in the four memory cells 10 is provided in the transistor layer 151, and the capacitance element 130 is the first capacitance layer 152, the second capacitance layer 153, and the third capacitance. It is provided on either the layer 154 or the fourth capacitance layer 155.
  • the first capacitance layer 152 is provided on the transistor layer 151
  • the second capacitance layer 153 is provided on the first capacitance layer 152
  • the third capacitance layer 154 is provided on the second capacitance layer 153
  • the fourth capacitance layer 152 is provided.
  • the layer 155 is provided on the third capacitance layer 154.
  • the transistor 120a, the transistor 120b, the transistor 120c, and the transistor 120d are provided in the transistor layer 151.
  • the capacitive element 130b is provided on the first capacitive layer 152.
  • the capacitive element 130a is provided on the second capacitive layer 153.
  • the capacitive element 130d is provided in the third capacitive layer 154.
  • the capacitive element 130c is provided on the fourth capacitive layer 155.
  • the capacitive element 130a to the capacitive element 130d are provided on different insulators (insulating layers).
  • FIG. 7A is a top view of the transistor layer 151 when viewed in the Z direction.
  • FIG. 7B is a top view of the first capacitance layer 152 when viewed in the Z direction.
  • FIG. 7C is a top view of the second capacitance layer 153 when viewed in the Z direction.
  • FIG. 7D is a top view of the third capacitance layer 154 when viewed in the Z direction.
  • FIG. 7E is a top view of the fourth capacitance layer 155 when viewed in the Z direction.
  • connection configuration of the transistor 120, the capacitive element 130, the conductor 142, and the conductor 143 is substantially the same as that shown in the configuration example 2, but there is no wiring PL3 and wiring PL4, and the conductivity when viewed from the Z direction. The points that the arrangement of the body 143a and the conductor 143b are different, and the like are different. Further, since there is no wiring PL3 and wiring PL4, the capacitive element 130c is electrically connected to the wiring PL1 via the conductor 143c. The capacitive element 130d is electrically connected to the wiring PL2 via the conductor 143d. The wiring PL1 and the wiring PL2 are provided above the capacitance element 130c.
  • the area of the capacitance element can be increased by stacking the capacitance elements of the memory cell 10a, the memory cell 10b, the memory cell 10c, and the memory cell 10d.
  • the number of wirings can be reduced as compared with the configuration disclosed in the memory cell configuration example 2.
  • the capacitance element 130 can be further expanded in the Y direction as compared with the configuration disclosed in the memory cell configuration example 2. Therefore, in the configuration disclosed in the memory cell configuration example 3, the area of the capacitance element 130 can be increased as compared with the configuration disclosed in the memory cell configuration example 2.
  • each of the four capacitive elements 130 when viewed from the Z direction, has a region where each of the four capacitive elements 130 overlaps with each other.
  • FIG. 7F shows a view of the four capacitance elements 130 viewed from the fourth capacitance layer 155 side in the Z direction. In the region 911, a part of each of the capacitive element 130a, the capacitive element 130b, the capacitive element 130c, and the capacitive element 130d overlaps.
  • the area of the capacitance element 130 can be increased. Therefore, the reliability of the storage device can be further improved.
  • FIG. 9A is a top view of the transistor 200 that can be used for the transistor 120a, the transistor 120b, and the like.
  • 9B to 9D are cross-sectional views of the transistor.
  • FIG. 9B is a cross-sectional view of the portion shown by the alternate long and short dash line of A1-A2 in FIG. 9A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 9C is a cross-sectional view of the portion shown by the alternate long and short dash line of A3-A4 in FIG. 9A, and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 9D is a cross-sectional view of a portion shown by a dotted chain line of A5-A6 in FIG. 9A. In the top view of FIG. 9A, some elements are omitted for the purpose of clarifying the figure.
  • the transistor 200 includes an insulator 212 on a substrate (not shown), an insulator 214 on the insulator 212, a transistor 200 on the insulator 214, and an insulator 280 on the insulator 275 provided on the transistor 200. And an insulator 282 on the insulator 280, an insulator 283 on the insulator 282, an insulator 274 on the insulator 283, and an insulator 285 on the insulator 283 and on the insulator 274. .
  • the insulator 212, the insulator 214, the insulator 216, the insulator 275, the insulator 280, the insulator 282, the insulator 283, the insulator 285, and the insulator 274 function as an interlayer film. Further, the insulator 283 is in contact with the side surface of the insulator 214, the side surface of the insulator 216, the side surface of the insulator 222, the side surface of the insulator 275, the side surface of the insulator 280, and the side surface and the upper surface of the insulator 282.
  • the transistor 200 is on the insulator 216 on the insulator 214, the insulator 205 (conductor 205a and the conductor 205b) arranged so as to be embedded in the insulator 214 and / or the insulator 216, and the insulator 216.
  • the insulator 252 includes an upper surface of the insulator 222, a side surface of the insulator 224, a side surface of the oxide 230a, a side surface and an upper surface of the oxide 230b, and a side surface of the conductor 242. It is in contact with the side surface of the insulator 271, the side surface of the insulator 275, the side surface of the insulator 280, and the lower surface of the insulator 250.
  • the upper surface of the conductor 260 is arranged so as to substantially coincide in height with the uppermost portion of the insulator 254, the uppermost portion of the insulator 250, the uppermost portion of the insulator 252, and the upper surface of the insulator 280. Further, the insulator 282 is in contact with at least a part of the upper surface of each of the conductor 260, the insulator 252, the insulator 250, the insulator 254, and the insulator 280.
  • the oxide 230a and the oxide 230b may be collectively referred to as an oxide 230.
  • the conductor 242a and the conductor 242b may be collectively referred to as a conductor 242.
  • the insulator 271a and the insulator 271b may be collectively referred to as an insulator 271.
  • the insulator 280 and the insulator 275 are provided with an opening reaching the oxide 230b.
  • Insulator 252, insulator 250, insulator 254, and conductor 260 are arranged in the opening. Further, in the channel length direction of the transistor 200, the conductor 260, the insulator 252, the insulator 250, and the insulator 254 are placed between the insulator 271a and the conductor 242a and the insulator 271b and the conductor 242b. It is provided.
  • the insulator 254 has a region in contact with the side surface of the conductor 260 and a region in contact with the bottom surface of the conductor 260.
  • the oxide 230 preferably has an oxide 230a disposed on the insulator 224 and an oxide 230b disposed on the oxide 230a.
  • the oxide 230a By having the oxide 230a under the oxide 230b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b.
  • the transistor 200 shows a configuration in which the oxide 230 is laminated with two layers of the oxide 230a and the oxide 230b, but the present invention is not limited to this.
  • a single layer of the oxide 230b or a laminated structure of three or more layers may be provided, or each of the oxide 230a and the oxide 230b may have a laminated structure.
  • the conductor 260 functions as a first gate (also referred to as a top gate) electrode, and the conductor 205 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 252, the insulator 250 and the insulator 254 function as the first gate insulator, and the insulator 222 and the insulator 224 function as the second gate insulator.
  • the gate insulator may be referred to as a gate insulating layer or a gate insulating film.
  • the conductor 242a functions as one of the source or the drain, and the conductor 242b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 260 of the oxide 230 functions as a channel forming region.
  • FIG. 10A an enlarged view of the vicinity of the channel formation region in FIG. 9B is shown in FIG. 10A.
  • the oxide 230b is provided so as to sandwich the region 230bc that functions as a channel forming region of the transistor 200, and the region 230ba and the region 230bb that function as a source region or a drain region. , Have.
  • At least a part of the region 230bc overlaps with the conductor 260.
  • the region 230bc is provided in the region between the conductor 242a and the conductor 242b.
  • the region 230ba is provided so as to be superimposed on the conductor 242a
  • the region 230bb is provided so as to be superimposed on the conductor 242b.
  • the region 230bc that functions as a channel forming region is a high resistance region having a low carrier concentration because it has less oxygen deficiency or a lower impurity concentration than the regions 230ba and 230bb. Therefore, it can be said that the region 230bc is i-type (intrinsic) or substantially i-type.
  • the region 230bc can be easily formed by performing microwave treatment in an atmosphere containing oxygen, for example.
  • the microwave processing refers to processing using, for example, a device having a power source for generating high-density plasma using microwaves. Further, in the present specification and the like, microwave refers to an electromagnetic wave having a frequency of 300 MHz or more and 300 GHz or less.
  • the region 230ba and the region 230bb that function as the source region or the drain region are regions where the carrier concentration is increased and the resistance is lowered due to a large oxygen deficiency or a high concentration of impurities such as hydrogen, nitrogen and metal elements. be. That is, the region 230ba and the region 230bb are n-type regions having a high carrier concentration and low resistance as compared with the region 230bc.
  • the carrier concentration of the region 230 bc that functions as the channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , still more preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration in the region 230 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration is equal to or lower than the carrier concentration of the region 230 ba and the region 230 bb, and equal to or higher than the carrier concentration of the region 230 bc.
  • Regions may be formed. That is, the region functions as a junction region between the region 230 bc and the region 230 ba or the region 230 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration of the region 230ba and the region 230bb, and may be equal to or higher than the hydrogen concentration of the region 230bc.
  • the junction region may have an oxygen deficiency equal to or less than that of the region 230ba and the region 230bb, and may be equal to or greater than the oxygen deficiency of the region 230bc.
  • FIG. 10A shows an example in which the region 230ba, the region 230bb, and the region 230bc are formed on the oxide 230b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 230b but also with the oxide 230a.
  • the concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, the closer the region is to the channel formation region, the lower the concentration of the metal element and the impurity elements such as hydrogen and nitrogen is sufficient.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 230 (oxide 230a and oxide 230b) containing a channel forming region.
  • the metal oxide functioning as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • Zinc, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used as the oxide 230.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 230b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230a under the oxide 230b By arranging the oxide 230a under the oxide 230b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 230a to the oxide 230b. ..
  • the oxide 230a and the oxide 230b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Since the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency (VO, etc.)).
  • the CAAC-OS is heat-treated at a temperature at which the metal oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), whereby CAAC-OS has a more crystalline and dense structure. Can be.
  • a temperature at which the metal oxide does not polycrystallize for example, 400 ° C. or higher and 600 ° C. or lower
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a transistor using an oxide semiconductor if impurities and oxygen deficiencies are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated. Further, hydrogen in the vicinity of the oxygen deficiency may form a defect in which hydrogen is contained in the oxygen deficiency (hereinafter, may be referred to as VOH) to generate an electron as a carrier. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in which the channel is formed in the oxide semiconductor is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • the oxide semiconductor is removed from the insulator.
  • Oxygen can be supplied to reduce oxygen deficiency and VOH.
  • the on-current of the transistor 200 may decrease or the field effect mobility may decrease.
  • the amount of oxygen supplied to the source region or the drain region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the region 230bac that functions as a channel forming region preferably has a reduced carrier concentration and is i-type or substantially i-type, but the region 230ba that functions as a source region or a drain region and The region 230bb has a high carrier concentration and is preferably n-type. That is, it is preferable to reduce oxygen deficiency and VOH in the region 230bc of the oxide semiconductor so that an excessive amount of oxygen is not supplied to the region 230ba and the region 230bb.
  • microwave treatment in an atmosphere containing oxygen with the conductor 242a and the conductor 242b provided on the oxide 230b to reduce oxygen deficiency and VOH in the region 230bc .
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma by using a high frequency such as microwave or RF, and the oxygen plasma can be allowed to act.
  • the region 230bc can be irradiated with a high frequency such as microwaves or RF.
  • the VO H of the region 230 bc can be divided, the hydrogen H can be removed from the region 230 bc, and the oxygen -deficient VO can be supplemented with oxygen. That is, in the region 230bc , the reaction “VOH ⁇ H + VO” occurs, and the hydrogen concentration in the region 230bc can be reduced. Therefore, oxygen deficiency and VOH in the region 230bc can be reduced, and the carrier concentration can be lowered.
  • the action of microwaves, high frequencies such as RF, oxygen plasma, etc. is shielded by the conductors 242a and 242b and does not reach the regions 230ba and 230bb. ..
  • the action of the oxygen plasma can be reduced by the insulator 271 and the insulator 280 provided overlying the oxide 230b and the conductor 242.
  • the reduction of VOH and the supply of an excessive amount of oxygen do not occur in the region 230ba and the region 230bb , so that the reduction of the carrier concentration can be prevented.
  • microwave treatment in an atmosphere containing oxygen after forming the insulating film to be the insulator 252 or after forming the insulating film to be the insulator 250.
  • microwave treatment in an atmosphere containing oxygen through the insulator 252 or the insulator 250 in this way, oxygen can be efficiently injected into the region 230 bc.
  • the insulator 252 so as to be in contact with the side surface of the conductor 242 and the surface of the region 230 bc, the injection of more oxygen than necessary into the region 230 bc is suppressed, and the oxidation of the side surface of the conductor 242 is suppressed. be able to.
  • oxidation of the side surface of the conductor 242 can be suppressed when the insulating film to be the insulator 250 is formed.
  • oxygen injected into the region 230bc has various forms such as oxygen atoms, oxygen molecules, and oxygen radicals (also referred to as O radicals, atoms or molecules having unpaired electrons, or ions).
  • the oxygen injected into the region 230bc may be any one or more of the above-mentioned forms, and it is particularly preferable that it is an oxygen radical.
  • the film quality of the insulator 252 and the insulator 250 can be improved, the reliability of the transistor 200 is improved.
  • oxygen deficiency and VOH can be selectively removed in the region 230 bc of the oxide semiconductor to make the region 230 bc i-type or substantially i-type. Further, it is possible to suppress the supply of excess oxygen to the region 230ba and the region 230bb that function as the source region or the drain region, and maintain the n-type. As a result, it is possible to suppress fluctuations in the electrical characteristics of the transistor 200 and suppress variations in the electrical characteristics of the transistor 200 within the substrate surface.
  • a curved surface may be provided between the side surface of the oxide 230b and the upper surface of the oxide 230b in a cross-sectional view of the transistor 200 in the channel width direction. That is, the end portion of the side surface and the end portion of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 230b in the region overlapping the conductor 242, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 230 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 230b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 230b even if heat treatment is performed, so that the transistor 200 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 230a and the oxide 230b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b.
  • the oxide 230a and the oxide 230b have a common element other than oxygen as a main component, a mixed layer having a low defect level density can be formed.
  • the oxide 230b is an In-M-Zn oxide
  • the oxide 230a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the oxide 230a and the oxide 230b are preferably formed by a sputtering method.
  • Oxygen or a mixed gas of oxygen and a rare gas is used as the sputtering gas.
  • the film forming method of the oxide 230a and the oxide 230b is not limited to the sputtering method, and a CVD method, an MBE method, a PLD method, an ALD method, or the like may be appropriately used.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the interface between the oxide 230 and the insulator 252 and its vicinity thereof can be provided.
  • Indium contained in the oxide 230 may be unevenly distributed.
  • the vicinity of the surface of the oxide 230 has an atomic number ratio close to that of indium oxide or an atomic number ratio close to that of In—Zn oxide.
  • the defect level density at the interface between the oxide 230a and the oxide 230b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 has impurities such as water and hydrogen from the substrate side or the transistor 200. It is preferable to function as a barrier insulating film that suppresses diffusion from above to the transistor 200. Therefore, at least one of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, and the like.
  • an insulating material having a function of suppressing the diffusion of impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms (the above impurities are difficult to permeate).
  • impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms
  • an insulating material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 are insulators having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
  • impurities such as water and hydrogen, and oxygen.
  • silicon nitride or the like it is preferable to use silicon nitride or the like having a higher hydrogen barrier property.
  • the insulator 214 it is preferable to use aluminum oxide or magnesium oxide having a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 200 side via the insulator 212 and the insulator 214. Alternatively, it is possible to prevent impurities such as water and hydrogen from diffusing to the transistor 200 side from the interlayer insulating film or the like arranged outside the insulator 285. Alternatively, it is possible to prevent oxygen contained in the insulator 224 or the like from diffusing toward the substrate side via the insulator 212 and the insulator 214.
  • the transistor 200 has an insulator 212, an insulator 214, an insulator 271, an insulator 275, an insulator 282, an insulator 283, and an insulator 212 having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen. It is preferable to have a structure surrounded by an insulator 285.
  • the “nitride oxide” refers to a material having a higher oxygen content than nitrogen as a main component.
  • silicon oxide refers to a material containing silicon, nitrogen, and oxygen, which has a higher oxygen content than nitrogen.
  • the “nitride oxide” refers to a material having a higher nitrogen content than oxygen as a main component.
  • aluminum nitride oxide refers to a material containing aluminum, nitrogen, and oxygen, which has a higher nitrogen content than oxygen.
  • an oxide having an amorphous structure as the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing or fixing hydrogen.
  • a metal oxide having such an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, hydrogen contained in the transistor 200 or hydrogen existing around the transistor 200 is captured or fixed. be able to. In particular, it is preferable to capture or fix hydrogen contained in the channel forming region of the transistor 200.
  • a metal oxide having an amorphous structure as a component of the transistor 200 or providing it around the transistor 200, it is possible to manufacture the transistor 200 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 preferably have an amorphous structure, but a region of a polycrystal structure is partially formed. It may be formed. Further, the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 are multi-layered in which a layer having an amorphous structure and a layer having a polycrystalline structure are laminated. It may be a structure. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285 may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 212, the insulator 214, the insulator 271, the insulator 275, the insulator 282, the insulator 283, and the insulator 285. Can be reduced.
  • the film forming method is not limited to the sputtering method, and includes chemical vapor deposition (CVD) method, molecular beam epitaxy (MBE) method, pulsed laser deposition (PLD) method, atomic layer deposition (ALD) method, and the like. It may be used as appropriate.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • ALD atomic layer deposition
  • the resistivity of the insulator 212, the insulator 275, and the insulator 283 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 216, the insulator 274, the insulator 280, and the insulator 285 have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • silicon oxide, silicon oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Silicon oxide having pores or the like may be appropriately used.
  • the conductor 205 is arranged so as to overlap the oxide 230 and the conductor 260.
  • the conductor 205 is embedded in the opening formed in the insulator 216. Further, a part of the conductor 205 may be embedded in the insulator 214.
  • the conductor 205 has a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 205b is provided so as to be embedded in the recess formed in the conductor 205a.
  • the height of the upper surface of the conductor 205b is substantially the same as the height of the upper surface of the conductor 205a and the height of the upper surface of the insulator 216.
  • the conductor 205a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 205a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 205a, impurities such as hydrogen contained in the conductor 205b are prevented from diffusing into the oxide 230 via the insulator 224 and the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 205a, it is possible to prevent the conductor 205b from being oxidized and the conductivity from being lowered. As the conductive material having a function of suppressing the diffusion of oxygen, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 205a, the above-mentioned conductive material may be a single layer or a laminated material. For example, titanium nitride may be used for the conductor 205a.
  • the conductor 205b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • tungsten may be used for the conductor 205b.
  • the conductor 205 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260.
  • Vth threshold voltage
  • by applying a negative potential to the conductor 205 it is possible to increase the Vth of the transistor 200 and reduce the off-current. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when it is not applied.
  • the electrical resistivity of the conductor 205 is designed in consideration of the potential applied to the conductor 205, and the film thickness of the conductor 205 is set according to the electrical resistivity.
  • the film thickness of the insulator 216 is substantially the same as that of the conductor 205.
  • the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced, so that the impurities can be reduced from diffusing into the oxide 230. ..
  • the conductor 205 may be provided larger than the size of the region that does not overlap with the conductor 242a and the conductor 242b of the oxide 230.
  • the conductor 205 is also stretched in a region outside the ends of the oxides 230a and 230b in the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 are superimposed via an insulator on the outside of the side surface of the oxide 230 in the channel width direction.
  • the channel forming region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 that functions as the first gate electrode and the electric field of the conductor 205 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is called a curved channel (S-channel) structure.
  • the transistor having an S-channel structure represents the structure of a transistor that electrically surrounds the channel forming region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 205 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 205. Further, it is not always necessary to provide one conductor 205 for each transistor. For example, the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 shows a configuration in which the conductor 205a and the conductor 205b are laminated, but the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 222 and the insulator 224 function as a gate insulator.
  • the insulator 222 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, it is preferable that the insulator 222 has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 222 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 224.
  • the insulator 222 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • an oxide containing hafnium and zirconium for example, hafnium zirconium oxide.
  • the insulator 222 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 200, and the generation of oxygen deficiency in the oxide 230 can be suppressed. Further, it is possible to suppress the conductor 205 from reacting with the oxygen contained in the insulator 224 and the oxide 230.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 222 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide may be used in a single layer or in a laminated state.
  • a high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, and hafnium zirconium oxide.
  • a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • silicon oxide, silicon nitride nitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 230 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 230 can be repaired by the supplied oxygen, in other words, the reaction of "VO + O ⁇ null" can be promoted. .. Further, the oxygen supplied to the hydrogen remaining in the oxide 230 reacts, so that the hydrogen can be removed (dehydrated) as H2O . As a result, it is possible to suppress the hydrogen remaining in the oxide 230 from being recombined with the oxygen deficiency to form VOH.
  • the insulator 222 and the insulator 224 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 224 may be formed in an island shape by superimposing on the oxide 230a. In this case, the insulator 275 is in contact with the side surface of the insulator 224 and the upper surface of the insulator 222.
  • the conductor 242a and the conductor 242b are provided in contact with the upper surface of the oxide 230b.
  • the conductor 242a and the conductor 242b function as a source electrode or a drain electrode of the transistor 200, respectively.
  • Examples of the conductor 242 include a nitride containing tantalum, a nitride containing titanium, a nitride containing molybdenum, a nitride containing tungsten, and a nitride containing tantalum and aluminum. It is preferable to use a nitride containing titanium and aluminum. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • Hydrogen contained in the oxide 230b or the like may diffuse into the conductor 242a or the conductor 242b.
  • hydrogen contained in the oxide 230b or the like is likely to diffuse into the conductor 242a or the conductor 242b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 242a or the conductor 242b. That is, hydrogen contained in the oxide 230b or the like may be absorbed by the conductor 242a or the conductor 242b.
  • the conductor 242 it is preferable that no curved surface is formed between the side surface of the conductor 242 and the upper surface of the conductor 242.
  • the cross-sectional area of the conductor 242 in the cross section in the channel width direction as shown in FIG. 9D can be increased.
  • the conductivity of the conductor 242 can be increased and the on-current of the transistor 200 can be increased.
  • the insulator 271a is provided in contact with the upper surface of the conductor 242a, and the insulator 271b is provided in contact with the upper surface of the conductor 242b.
  • the insulator 271 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 271 has a function of suppressing the diffusion of oxygen.
  • the insulator 271 preferably has a function of suppressing the diffusion of oxygen more than the insulator 280.
  • an insulator such as aluminum oxide or magnesium oxide may be used.
  • the insulator 275 is provided so as to cover the insulator 224, the oxide 230a, the oxide 230b, the conductor 242, and the insulator 271. It is preferable that the insulator 275 has a function of capturing hydrogen and fixing hydrogen. In that case, it is preferable that the insulator 275 includes an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. Further, for example, as the insulator 275, a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used.
  • the conductor 242 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 224 and the insulator 280 from diffusing into the conductor 242. As a result, the conductor 242 is directly oxidized by the oxygen contained in the insulator 224 and the insulator 280 to increase the resistivity and suppress the decrease in the on-current.
  • the insulator 252 functions as part of the gate insulator. As the insulator 252, it is preferable to use a barrier insulating film against oxygen. As the insulator 252, an insulator that can be used for the above-mentioned insulator 282 may be used. As the insulator 252, an insulator containing an oxide of one or both of aluminum and hafnium may be used. As the insulator, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used. In this embodiment, aluminum oxide is used as the insulator 252. In this case, the insulator 252 is an insulator having at least oxygen and aluminum.
  • the insulator 252 is provided in contact with the upper surface and the side surface of the oxide 230b, the side surface of the oxide 230a, the side surface of the insulator 224, and the upper surface of the insulator 222. That is, the region overlapping the oxide 230a, the oxide 230b, and the conductor 260 of the insulator 224 is covered with the insulator 252 in the cross section in the channel width direction. Thereby, when the heat treatment or the like is performed, the desorption of oxygen by the oxide 230a and the oxide 230b can be blocked by the insulator 252 having a barrier property against oxygen.
  • the insulator 280 and the insulator 250 contain an excessive amount of oxygen, it is possible to suppress the excessive supply of the oxygen to the oxide 230a and the oxide 230b. Therefore, it is possible to prevent the region 230ba and the region 230bb from being excessively oxidized through the region 230bc to cause a decrease in the on-current of the transistor 200 or a decrease in the field effect mobility.
  • the insulator 252 is provided in contact with the side surfaces of the conductor 242, the insulator 271, the insulator 275, and the insulator 280. Therefore, it is possible to reduce the oxidation of the side surface of the conductor 242 and the formation of an oxide film on the side surface. As a result, it is possible to suppress a decrease in the on-current of the transistor 200 or a decrease in the field effect mobility.
  • the insulator 252 needs to be provided in the opening formed in the insulator 280 or the like together with the insulator 254, the insulator 250, and the conductor 260. In order to miniaturize the transistor 200, it is preferable that the film thickness of the insulator 252 is thin.
  • the film thickness of the insulator 252 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 252 may have a region having the above-mentioned film thickness at least in a part thereof.
  • the film thickness of the insulator 252 is preferably thinner than the film thickness of the insulator 250. In this case, the insulator 252 may have a region having a film thickness thinner than that of the insulator 250, at least in part.
  • the insulator 252 In order to form the insulator 252 with a thin film thickness as described above, it is preferable to form the insulator by using the ALD method.
  • the ALD method include a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, and a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactor.
  • a thermal ALD Thermal ALD
  • PEALD Laser ALD
  • the ALD method utilizes the characteristics of atoms, which are self-regulating properties, and can deposit atoms layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature. Therefore, the insulator 252 can be formed on the side surface of the opening formed in the insulator 280 or the like with good coverage and with a thin film thickness as described above.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • the quantification of impurities can be performed by using secondary ion mass spectrometry (SIMS), X-ray photoelectron spectroscopy (XPS), or Auger electron spectroscopy (AES).
  • the insulator 250 functions as part of the gate insulator.
  • the insulator 250 is preferably arranged in contact with the upper surface of the insulator 252.
  • the insulator 250 includes silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, and the like. Can be used. In particular, silicon oxide and silicon nitride nitride are preferable because they are heat-stable. In this case, the insulator 250 is an insulator having at least oxygen and silicon.
  • the insulator 250 preferably has a reduced concentration of impurities such as water and hydrogen in the insulator 250.
  • the film thickness of the insulator 250 is preferably 1 nm or more and 20 nm or less, and more preferably 0.5 nm or more and 15.0 nm or less. In this case, the insulator 250 may have, at least in part, a region having the above-mentioned film thickness.
  • FIGS. 9A to 9D show a configuration in which the insulator 250 is a single layer
  • the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 250 may have a two-layer laminated structure of the insulator 250a and the insulator 250b on the insulator 250a.
  • the lower insulator 250a is formed by using an insulator that easily permeates oxygen
  • the upper insulator 250b is a diffusion of oxygen. It is preferable to use an insulator having a function of suppressing the above. With such a configuration, oxygen contained in the insulator 250a can be suppressed from diffusing into the conductor 260. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 230. Further, it is possible to suppress the oxidation of the conductor 260 by the oxygen contained in the insulator 250a.
  • the insulator 250a may be provided by using a material that can be used for the above-mentioned insulator 250, and the insulator 250b may be an insulator containing an oxide of one or both of aluminum and hafnium.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • hafnium oxide is used as the insulator 250b.
  • the insulator 250b is an insulator having at least oxygen and hafnium.
  • the film thickness of the insulator 250b is 0.5 nm or more and 5.0 nm or less, preferably 1.0 nm or more and 5.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 250b may have, at least in part, a region having the above-mentioned film thickness.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the insulator 250b.
  • the gate insulator By forming the gate insulator into a laminated structure of the insulator 250a and the insulator 250b, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator. Therefore, the withstand voltage of the insulator 250 can be increased.
  • EOT equivalent oxide film thickness
  • the insulator 254 functions as part of the gate insulator.
  • silicon nitride formed by the PEALD method may be used as the insulator 254.
  • the insulator 254 is an insulator having at least nitrogen and silicon.
  • the insulator 254 may further have a barrier property against oxygen. As a result, oxygen contained in the insulator 250 can be suppressed from diffusing into the conductor 260.
  • the insulator 254 needs to be provided in the opening formed in the insulator 280 or the like together with the insulator 252, the insulator 250, and the conductor 260. In order to miniaturize the transistor 200, it is preferable that the film thickness of the insulator 254 is thin.
  • the film thickness of the insulator 254 is 0.1 nm or more and 5.0 nm or less, preferably 0.5 nm or more and 3.0 nm or less, and more preferably 1.0 nm or more and 3.0 nm or less.
  • the insulator 254 may have, at least in part, a region having the above-mentioned film thickness.
  • the film thickness of the insulator 254 is preferably thinner than the film thickness of the insulator 250. In this case, the insulator 254 may have a region having a film thickness thinner than that of the insulator 250, at least in part.
  • the conductor 260 functions as a first gate electrode of the transistor 200.
  • the conductor 260 preferably has a conductor 260a and a conductor 260b arranged on the conductor 260a.
  • the conductor 260a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 260b.
  • the upper surface of the conductor 260 substantially coincides with the upper surface of the insulator 250.
  • the conductor 260 is shown as a two-layer structure of the conductor 260a and the conductor 260b in FIGS. 9B and 9C, it may be a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a it is preferable to use a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 260a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 260 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 260b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a laminated structure, for example, titanium or a laminated structure of titanium nitride and the conductive material.
  • the conductor 260 is self-aligned so as to fill the opening formed in the insulator 280 or the like.
  • the conductor 260 can be reliably arranged in the region between the conductor 242a and the conductor 242b without aligning the conductor 260.
  • the height is preferably lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 which functions as a gate electrode, covers the side surface and the upper surface of the channel forming region of the oxide 230b via an insulator 250 or the like, so that the electric field of the conductor 260 can be applied to the channel forming region of the oxide 230b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • the difference is 0 nm or more and 100 nm or less, preferably 3 nm or more and 50 nm or less, and more preferably 5 nm or more and 20 nm or less.
  • the insulator 280 is provided on the insulator 275, and an opening is formed in a region where the insulator 250 and the conductor 260 are provided. Further, the upper surface of the insulator 280 may be flattened.
  • the insulator 280 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant As an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 280 is provided by using the same material as the insulator 216, for example.
  • silicon oxide and silicon nitride nitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon nitride nitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the insulator 280 preferably has an excess oxygen region or excess oxygen. Further, it is preferable that the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • silicon oxide, silicon oxide, or the like may be appropriately used for the insulator 280.
  • the insulator 280 By providing an insulator having excess oxygen in contact with the oxide 230, oxygen deficiency in the oxide 230 can be reduced and the reliability of the transistor 200 can be improved.
  • the insulator 280 By forming the insulator 280 in an atmosphere containing oxygen by a sputtering method, the insulator 280 containing excess oxygen can be formed. Further, by using a sputtering method that does not require hydrogen to be used as the film forming gas, the hydrogen concentration in the insulator 280 can be reduced.
  • the insulator 282 in contact with the upper surface of the insulator 280 may be formed into a film by a sputtering method in an atmosphere containing oxygen, and oxygen may be added to the insulator 280.
  • the film forming method of the insulator 280 is not limited to the sputtering method, and the CVD method, MBE method, PLD method, ALD method and the like are appropriately used. You may.
  • the insulator 280 may have a laminated structure of silicon oxide formed by a sputtering method and silicon oxide formed on the insulator by a CVD method. Further, silicon nitride may be further laminated on the silicon nitride.
  • the insulator 282 preferably functions as a barrier insulating film that suppresses the diffusion of impurities such as water and hydrogen into the insulator 280 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 282 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 282 is an insulator having at least oxygen and aluminum.
  • the insulator 282 which has a function of capturing impurities such as hydrogen in contact with the insulator 280 in the region sandwiched between the insulator 212 and the insulator 283, hydrogen contained in the insulator 280 and the like can be obtained. Impurities can be captured and the amount of hydrogen in the region can be kept constant. In particular, it is preferable to use aluminum oxide having an amorphous structure as the insulator 282 because hydrogen may be captured or fixed more effectively. This makes it possible to manufacture a transistor 200 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 282 is preferably formed by using a sputtering method. Oxygen can be added to the insulator 280 by forming the insulator 282 by the sputtering method.
  • the film forming method of the insulator 282 is not limited to the sputtering method, and a CVD method, an MBE method, a PLD method, an ALD method, or the like may be appropriately used.
  • the insulator 283 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 280 from above.
  • the insulator 283 is placed on top of the insulator 282.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 283.
  • a silicon nitride film having a high density can be formed.
  • silicon nitride formed by the PEALD method or the CVD method may be further laminated on the silicon nitride formed by the sputtering method.
  • the conductor 240 (conductor 240a and conductor 240b) connected to the transistor 200 is shown.
  • the conductor 240 is provided so as to embed the openings formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285.
  • the lower surface of the conductor 240a is in contact with the upper surface of the conductor 242a.
  • the lower surface of the conductor 240b is in contact with the upper surface of the conductor 242b.
  • the conductor 240 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 240 may have a laminated structure of a first conductor having a thin film thickness provided along the side surface and the bottom surface of the opening and the second conductor on the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen is used for the first conductor arranged in the vicinity of the insulator 285 and the insulator 280.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen is used for the first conductor arranged in the vicinity of the insulator 285 and the insulator 280.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated manner.
  • impurities such as water and hydrogen contained in the layer above the insulator 283 can be suppressed from being mixed into the oxide 230 through the conductor 240.
  • the above-mentioned conductive material containing tungsten, copper, or aluminum as a main component may be used.
  • the conductor 240 shown in FIG. 9B shows a configuration in which the first conductor and the second conductor are laminated, but the present invention is not limited to this.
  • the conductor 240 may be provided as a single layer or a laminated structure having three or more layers.
  • an insulator 241a that functions as a barrier insulating film is provided between the conductor 240a and the insulator 280. It is preferable that an insulator 241b functioning as a barrier insulating film is provided between the conductor 240b and the insulator 280.
  • the insulator 241 (insulator 241a and insulator 241b) is arranged in contact with the side surfaces of the openings formed in the insulator 271, the insulator 275, the insulator 280, the insulator 282, the insulator 283, and the insulator 285. Is preferable.
  • an insulator substrate for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (yttria stabilized zirconia substrate, etc.), a resin substrate, and the like.
  • the semiconductor substrate include a semiconductor substrate made of silicon and germanium, and a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • the conductor substrate includes a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate and the like.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided in an insulator substrate a substrate in which a conductor or an insulator is provided in a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided in a conductor substrate, and the like.
  • those boards provided with elements may be used.
  • Elements provided on the substrate include a capacitance element, a resistance element, a switch element, a light emitting element, a storage element, and the like.
  • Insulator examples include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, metal nitride oxides and the like.
  • Examples of the insulator having a high specific dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides having aluminum and hafnium, nitrides having aluminum and hafnium, oxides having silicon and hafnium, silicon and hafnium. There are nitrides having oxides, or nitrides having silicon and hafnium.
  • Examples of the insulator having a low specific dielectric constant include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and empty. There are silicon oxide with pores, resin, and the like.
  • the transistor using the metal oxide can stabilize the electrical characteristics of the transistor by surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulations containing, lanthanum, neodymium, hafnium, or tantalum may be used in single layers or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen
  • Metal oxides such as tantalum oxide and metal nitrides such as aluminum nitride, silicon nitride and silicon nitride can be used.
  • the insulator that functions as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxygen deficiency of the oxide 230 can be compensated by having the structure in which silicon oxide or silicon oxide having a region containing oxygen desorbed by heating is in contact with the oxide 230.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-mentioned metal element as a component, an alloy in which the above-mentioned metal element is combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferable.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize.
  • a plurality of conductive layers formed of the above materials may be laminated and used.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be formed in which the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • a laminated structure in which the above-mentioned material containing a metal element and a conductive material containing oxygen are combined is used for the conductor functioning as a gate electrode.
  • a conductive material containing oxygen may be provided on the channel forming region side.
  • the conductor that functions as the gate electrode it is preferable to use a conductive material containing a metal element and oxygen contained in the metal oxide in which the channel is formed.
  • the above-mentioned conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride and tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium zinc oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal Oxide As the oxide 230, it is preferable to use a metal oxide (oxide semiconductor) that functions as a semiconductor.
  • a metal oxide oxide semiconductor
  • the metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained.
  • the metal oxide is an In—M—Zn oxide having indium, the element M, and zinc.
  • the element M is aluminum, gallium, yttrium, or tin.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like.
  • the element M a plurality of the above-mentioned elements may be combined in some cases.
  • a metal oxide having nitrogen may also be generically referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • FIG. 11A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes completely amorphous.
  • the “Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned composite).
  • single crystal, poly crystal, and single crystal atomous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 11A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystalline phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 11B may be simply referred to as an XRD spectrum in the present specification.
  • the thickness of the CAAC-IGZO film shown in FIG. 11B is 500 nm.
  • the horizontal axis is 2 ⁇ [deg. ], And the vertical axis is intensity [a. u. ].
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 11C.
  • FIG. 11C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 11A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between the atoms changes due to the replacement of metal atoms. it is conceivable that.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor having high crystallinity and no clear grain boundary is confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities, the generation of defects, etc., CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • nc-OS may be indistinguishable from a-like OS or amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS. In addition, a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region containing indium oxide, indium zinc oxide, or the like as a main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and have a mixed structure.
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor having high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ . It is 10 11 cm -3 or less, more preferably 1 ⁇ 10 10 cm -3 or less, and 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the channel forming region of the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the channel forming region of the oxide semiconductor is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less. ..
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms. / Cm 3 or less, more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the channel forming region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 5 ⁇ 10 19 atoms / cm 3 , more preferably 1 ⁇ 10. It should be less than 19 atoms / cm 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor material that can be used for the oxide 230 is not limited to the above-mentioned metal oxide.
  • a semiconductor material having a bandgap (a semiconductor material that is not a zero-gap semiconductor) may be used.
  • a semiconductor of a single element such as silicon, a compound semiconductor such as gallium arsenide, a layered substance (also referred to as an atomic layer substance, a two-dimensional material, or the like) that functions as a semiconductor as a semiconductor material.
  • a layered substance also referred to as an atomic layer substance, a two-dimensional material, or the like
  • the layered substance is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are laminated via bonds that are weaker than covalent or ionic bonds, such as van der Waals forces.
  • the layered material has high electrical conductivity in the unit layer, that is, high two-dimensional electrical conductivity.
  • Layered substances include graphene, silicene, chalcogenides and the like.
  • Chalcogenides are compounds containing chalcogens. Chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Examples of chalcogenides include transition metal chalcogenides and group 13 chalcogenides.
  • transition metal chalcogenide that functions as a semiconductor.
  • Specific transition metal chalcogenides applicable as oxide 230 include molybdenum sulfide (typically MoS 2 ), molybdenum selenate (typically MoSe 2 ), and molybdenum tellurium (typically MoTe 2 ).
  • Tungsten sulfide typically WS 2
  • tungsten selenate typically WSe 2
  • tellurium tungsten typically WTe 2
  • hafnium sulfide typically HfS 2
  • hafnium selenate typically HfS 2
  • Typical examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenium (typically ZrSe 2 ).
  • FIG. 12 shows a cross-sectional configuration example of the semiconductor device (storage device) according to one aspect of the present invention.
  • FIG. 12 is a cross-sectional view showing a part of the semiconductor device 100 using the memory cell configuration example 1 in the memory array 20.
  • a transistor 120a and a transistor 120b are provided above the transistor 300 provided in the drive circuit 21. Further, a capacitive element 130a and a capacitive element 130b are provided above the transistor 120a and the transistor 120b.
  • the transistor 120a the transistor 200 described in the previous embodiment can be used.
  • the transistor 120a shown in FIG. 12 has a configuration in which the insulator 241b and the insulator 241b are removed from the transistor 200 shown in FIG.
  • the transistor 120b the transistor 200 described in the previous embodiment can be used.
  • the transistor 120b shown in FIG. 12 has a configuration in which the insulator 241a and the insulator 241a are removed from the transistor 200 shown in FIG.
  • a transistor 120a and a transistor 120b are provided in one oxide 230.
  • the conductor 240b electrically connected to the transistor 120a is omitted.
  • the conductor 240a electrically connected to the transistor 120b is omitted.
  • the insulator 228 that functions as a dielectric of the capacitive element 130a and the insulator 234 that functions as a dielectric of the capacitive element 130b are polarized internally by applying an electric field from the outside, and even if the electric field is set to zero, the polarization is generated.
  • a material having a residual property and capable of having a ferroelectricity is used. This makes it possible to form a non-volatile storage element using the capacitive element. That is, a 1-transistor 1-capacitor type ferroelectric memory can be formed by using a capacitive element that functions as a ferroelectric capacitor and a transistor.
  • the transistor 120a and the transistor 120b are OS transistors.
  • the OS transistor has a characteristic of having a high withstand voltage. Therefore, even if the transistor 120a and the transistor 120b are miniaturized, a high voltage can be applied to the transistor 120a and the transistor 120b. By miniaturizing the transistor 120a and the transistor 120b, the area occupied by the semiconductor device can be reduced.
  • the transistor 300 is provided on the substrate 311 and has a conductor 316 that functions as a gate, an insulator 315 that functions as a gate insulator, a semiconductor region 313 that is a part of the substrate 311 and a low that functions as a source region or a drain region. It has a resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the semiconductor region 313 (a part of the substrate 311) on which the channel is formed has a convex shape. Further, the side surface and the upper surface of the semiconductor region 313 are provided so as to be covered by the conductor 316 via the insulator 315.
  • the conductor 316 may be made of a material that adjusts the work function. Since such a transistor 300 utilizes a convex portion of a semiconductor substrate, it is also called a FIN type transistor. In addition, it may have an insulator that is in contact with the upper part of the convex portion and functions as a mask for forming the convex portion. Further, although the case where a part of the semiconductor substrate is processed to form a convex portion is shown here, the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 300 shown in FIG. 12 is an example, and the transistor 300 is not limited to the structure thereof, and an appropriate transistor may be used depending on the circuit configuration or the driving method.
  • a wiring layer provided with an interlayer film, wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided according to the design.
  • the conductor having a function as a plug or wiring may collectively give a plurality of structures the same reference numeral. Further, in the present specification and the like, the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are laminated on the transistor 300 in this order as an interlayer film. Further, the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with the transistor 120a, the conductor 328 electrically connected to the transistor 120b, the conductor 330, and the like. The conductor 328 and the conductor 330 function as a contact plug or wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are laminated in this order on the insulator 326 and the conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a contact plug or wiring.
  • the insulator 357 is provided on the insulator 354 and the conductor 356, and the conductor 359 is provided on the insulator 357.
  • the conductor 359 corresponds to the wiring BL shown in the above embodiment.
  • a conductor 358 is embedded in the insulator 357.
  • the conductor 358 functions as a contact plug or wiring.
  • the conductor 359 and the conductor 356 are electrically connected via the conductor 358.
  • An insulator 361 is provided on the conductor 359, and a transistor 120a and a transistor 120b are provided above the insulator 361.
  • the conductor 260 corresponds to the wiring WL shown in the above embodiment.
  • the conductor 359 is electrically connected to the oxide 230 via the conductor 141.
  • the conductor 141 has a function as a contact plug or wiring.
  • An insulator 241 is provided in contact with the side surface of the conductor 141 that functions as a contact plug, similarly to the conductor 240 shown in the above embodiment.
  • the conductor 233 is provided on the insulator 285 and the conductor 240b.
  • the conductor 233 is electrically connected to the transistor 120b via the conductor 240b.
  • An insulator 234 is provided on the conductor 233, and a conductor 235 is provided on the insulator 234. The region where the conductor 233 and the conductor 235 overlap with each other via the insulator 234 functions as the capacitive element 130b.
  • the insulator 234 it is preferable to use a material that can have ferroelectricity.
  • the capacitive element 130b can function as a ferroelectric capacitor.
  • an insulator 236, an insulator 237, an insulator 238, and an insulator 239 are provided so as to cover the conductor 235.
  • the conductor 225 is provided so as to be embedded in the insulator 234, the insulator 236, the insulator 237, the insulator 238, and the insulator 239.
  • the conductor 225 has a function as a contact plug or wiring.
  • the conductor 225 is electrically connected to the conductor 240a.
  • the conductor 226 is provided so as to be embedded in the insulator 236, the insulator 237, the insulator 238, and the insulator 239.
  • the conductor 226 has a function as a contact plug or wiring.
  • the conductor 226 is electrically connected to the conductor 235.
  • the conductor 227 is provided on the insulator 239 and the conductor 225.
  • the conductor 227 is electrically connected to the transistor 120a via the conductor 225 and the conductor 240a.
  • An insulator 228 is provided on the conductor 227, and a conductor 229 is provided on the insulator 228. The region where the conductor 229 and the conductor 227 overlap each other via the insulator 228 functions as the capacitive element 130a.
  • the insulator 2208 it is preferable to use a material that can have ferroelectricity.
  • the capacitive element 130b can function as a ferroelectric capacitor.
  • an insulator 243, an insulator 244, and an insulator 247 are provided so as to cover the conductor 229.
  • a conductor 249 is provided so as to be embedded in the insulator 247, the insulator 244, the insulator 243, and the insulator 228.
  • the conductor 249 has a function as a contact plug or wiring.
  • the conductor 249 is electrically connected to the conductor 235 via the conductor 226.
  • the conductor 248 is provided so as to be embedded in the insulator 247, the insulator 244, and the insulator 243.
  • the conductor 248 functions as a contact plug or wiring.
  • the conductor 248 is electrically connected to the conductor 229.
  • the conductor 256 is provided on the conductor 248 and the insulator 247.
  • the conductor 256 is electrically connected to the conductor 229 via the conductor 248.
  • the conductor 257 is provided on the conductor 249 and the insulator 247.
  • the conductor 257 is electrically connected to the conductor 235 via the conductor 249 and the conductor 226.
  • the conductor 256 and the conductor 257 function as a wiring PL.
  • the insulator 256a, the insulator 258b, and the insulator 261 may be provided so as to cover the conductor 256 and the conductor 257.
  • At least one of the insulator 258a and the insulator 258b is preferably an insulating film having a barrier property against hydrogen.
  • a barrier insulating film that can be used for the above-mentioned insulator 283 or the like may be used. By providing such a barrier insulating film, it is possible to reduce the diffusion of impurities such as hydrogen contained in the insulator 261 and the like to the transistor 200 via the conductor 256 and the conductor 257 and the like.
  • the film of the insulator 258a may be formed by using a sputtering method.
  • a sputtering method silicon nitride formed by a sputtering method can be used. Since the sputtering method does not require the use of molecules containing hydrogen in the film-forming gas, the hydrogen concentration of the insulator 258a can be reduced.
  • the film of the insulator 258b is preferably formed by using the ALD method, particularly the PEALD method.
  • the insulator 258b silicon nitride formed by the PEALD method can be used.
  • the insulator 258b can be formed into a film with good coverage. Therefore, even if pinholes or step breaks are formed in the insulator 258a due to the unevenness of the base, hydrogen can be formed by covering them with the insulator 258b. Can be reduced from spreading to the transistor 200.
  • the film forming method of the insulator 258a and the insulator 258b is not limited to the sputtering method and the ALD method, and a CVD method, an MBE method, a PLD method and the like can be appropriately used.
  • the two-layer structure of the insulator 258a and the insulator 258b is shown above, the present invention is not limited to this, and a single-layer structure or a laminated structure of three or more layers may be used.
  • Examples of the insulator that can be used as the interlayer film include oxides having insulating properties, nitrides, nitride oxides, nitride oxides, metal oxides, metal oxide nitrides, and metal nitride oxides.
  • the material may be selected according to the function of the insulator.
  • the insulator 361, the insulator 352, the insulator 354, and the like have an insulator having a low relative permittivity.
  • the insulator preferably has silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having pores, or a resin.
  • the insulator may be silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine, silicon oxide with carbon, silicon oxide with carbon and nitrogen, or silicon oxide with pores.
  • silicon oxide and silicon oxynitride are thermally stable, they can be combined with a resin to form a laminated structure that is thermally stable and has a low relative permittivity.
  • the resin include polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, and the like.
  • the transistor using the oxide semiconductor can stabilize the electrical characteristics of the transistor by surrounding the transistor with an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen. Therefore, for the insulator 214, the insulator 212, the insulator 350, and the like, an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen may be used.
  • Examples of the insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. Insulations containing, lanthanum, neodymium, hafnium or tantalum may be used in a single layer or in layers.
  • an insulator having a function of suppressing the permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide or Metal oxides such as tantalum oxide, silicon nitride oxide, silicon nitride and the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, berylium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity such as polycrystalline silicon containing an impurity element such as phosphorus, and a silicide such as nickel silicide may be used.
  • the conductor 328, the conductor 330, the conductor 356, the conductor 141, the conductor 256, the conductor 257, and the like may be a metal material, an alloy material, a metal nitride material, or a metal oxidation formed of the above materials.
  • Conductive materials such as physical materials can be used as a single layer or laminated. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • the conductor 229 and the conductor 235 are formed into a film by a method involving substrate heating such as a thermal ALD method, so that high-temperature baking is not performed after formation. Residual polarization can be increased. Therefore, since the semiconductor device can be manufactured without baking at a high temperature, a low resistance conductive material such as copper having a low melting point can be used.
  • the conductor 229 functions as an upper electrode of the capacitive element 130a
  • the conductor 227 functions as a lower electrode of the capacitive element 130a
  • the insulator 228 functions as a dielectric of the capacitive element 130a.
  • the conductor 235 functions as an upper electrode of the capacitive element 130b
  • the conductor 233 functions as a lower electrode of the capacitive element 130b
  • the insulator 234 functions as a dielectric of the capacitive element 130b.
  • the insulator 228 and the insulator 234 the materials capable of having the ferroelectricity shown in the above-described embodiment are used.
  • the insulator 228 and the insulator 234 may be a laminate of a plurality of materials that may have ferroelectricity.
  • the film thickness of the insulator 228 and the insulator 234 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and further preferably 10 nm or less.
  • the insulator 228 and the insulator 234 may be formed into a laminated structure of the above-mentioned material capable of having ferroelectricity and a material having a large dielectric strength.
  • Materials with high insulation resistance include silicon oxide, silicon oxide, silicon nitride, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and oxidation with pores. There are silicon or resin.
  • the conductor 227 and the conductor 233 that function as the lower electrode, and the conductor 229 and the conductor 235 that function as the upper electrode may be formed by using an ALD method, a CVD method, a sputtering method, or the like.
  • titanium nitride may be formed into a film by using the thermal ALD method as the lower electrode.
  • the conductor functioning as the upper electrode and the conductor functioning as the lower electrode may be a stack of a plurality of conductors.
  • the upper electrode titanium nitride may be formed by the ALD method and then tungsten may be formed by the sputtering method.
  • heat treatment at about 400 ° C. to 500 ° C. may be performed.
  • heat treatment may be performed at 500 ° C. for 60 seconds by the RTA method.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor. In that case, it is preferable to provide an insulator having a barrier property between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • an insulator 241 may be provided between the insulator 280 having excess oxygen and the conductor 240 (see the second embodiment).
  • the transistor 120 can be sealed by the insulator having a barrier property.
  • the excess oxygen contained in the insulator 280 is less likely to be absorbed by the conductor 240. Further, by having the insulator 241, it is possible to suppress the diffusion of hydrogen, which is an impurity, to the transistor 200 via the conductor 240.
  • an insulating material having a function of suppressing the diffusion of impurities such as water or hydrogen and oxygen it is preferable to use silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide and the like.
  • silicon nitride is preferable because it has a high blocking property against hydrogen.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide can be used.
  • the transistor 120 is preferably configured to be sealed with an insulator 212, an insulator 214, an insulator 282, and an insulator 283.
  • an insulator 212, an insulator 214, an insulator 282, and an insulator 283 With such a configuration, it is possible to reduce the mixing of hydrogen contained in the insulator 274, the insulator 285, and the like into the insulator 280 and the like.
  • the insulator 212, the insulator 214, the insulator 282, and the insulator 283 function as a sealing film.
  • the conductor 240 penetrates through the insulator 283 and the insulator 282, and the conductor 141 penetrates through the insulator 214 and the insulator 212.
  • Insulators 241 are provided in contact with each other.
  • hydrogen mixed in the insulator 212, the insulator 214, the insulator 282, and the insulator 283 can be reduced through the conductor 240 and the conductor 141.
  • the transistor 120 can be sealed, and impurities such as hydrogen contained in the insulator 274 and the like can be reduced from being mixed into the transistor 120.
  • two transistors 120 are shown in the region sealed with the insulator 212 and the insulator 283, but the present invention is not limited to this, and the sealed region is not limited to this.
  • One or three or more transistors 120 can be provided.
  • a dicing line (sometimes referred to as a scribe line, a division line, or a cutting line) provided when a plurality of semiconductor devices are taken out in the form of chips by dividing a large-area substrate into semiconductor elements will be described. ..
  • a dividing method for example, there is a case where a groove (dicing line) for dividing a semiconductor element is first formed on a substrate, then the dicing line is cut, and the semiconductor device is divided (divided) into a plurality of semiconductor devices.
  • the region where the insulator 283 and the insulator 212 are in contact overlap with the dicing line it is preferable to design so that the region where the insulator 283 and the insulator 212 are in contact overlap with the dicing line. That is, in the vicinity of the region serving as the dicing line provided on the outer edge of the memory cell having the plurality of transistors 200, the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, the insulator 216, and the insulator.
  • An opening is provided in 214.
  • the insulator 283 and the insulator 212 come into contact with each other at the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, the insulator 216, and the insulator 214.
  • the insulator 212 and the insulator 283 may be formed by using the same material and the same method. By providing the insulator 212 and the insulator 283 with the same material and the same method, the adhesion can be enhanced. For example, silicon nitride may be used.
  • openings may be provided in the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, and the insulator 216.
  • the insulator 283 and the insulator 214 are in contact with each other at the openings provided in the insulator 282, the insulator 280, the insulator 275, the insulator 224, the insulator 222, and the insulator 216.
  • the transistor 120 can be wrapped by the insulator 212, the insulator 214, the insulator 282, and the insulator 283. At least one of the insulator 214, the insulator 282, and the insulator 283 has a function of suppressing the diffusion of oxygen, hydrogen, and water.
  • the insulator 214, the insulator 282, and the insulator 283 has a function of suppressing the diffusion of oxygen, hydrogen, and water.
  • the structure can prevent the excess oxygen of the insulator 280 and the insulator 224 from diffusing to the outside. Therefore, the excess oxygen of the insulator 280 and the insulator 224 is efficiently supplied to the oxide in which the channel of the transistor 120 is formed.
  • the oxygen can reduce the oxygen deficiency of the oxide in which the channel is formed in the transistor 120.
  • the oxide in which the channel is formed in the transistor 120 can be made into an oxide semiconductor having a low defect level density and stable characteristics. That is, it is possible to suppress fluctuations in the electrical characteristics of the transistor 120 and improve reliability.
  • FIG. 12 A modification of the storage device shown in FIG. 12 is shown in FIG.
  • the conductor 141 is provided so as to be embedded in the insulator 224, the insulator 222, the insulator 216, the insulator 214, the insulator 212, and the insulator 361, but the insulator 285, the insulator 283, It may be provided so as to be embedded in the insulator 282, the insulator 280, the insulator 271, and the insulator 275.
  • the conductor 292 is provided on the conductor 141 and the insulator 285, and the insulator 293 and the insulator 294 are provided on the conductor 292 and the insulator 285. Further, the conductor 295 and the conductor 296 are provided so as to be embedded in the insulator 293 and the insulator 294.
  • the conductor 233 and the insulator 234 are provided above the insulator 294.
  • the conductor 225 and the conductor 240a are electrically connected via the conductor 295.
  • the conductor 233 is electrically connected to the conductor 240b via the conductor 296.
  • the conductor 292 is electrically connected to the conductor 359.
  • the conductor 359 is provided below the transistor 120 in FIG. 13, it may be provided above the transistor 120.
  • the superposition of the capacitive elements 130 is not limited to two. Three or more capacitive elements 130 may be provided in an overlapping manner.
  • FIG. 14 shows a configuration example in which not only the capacitive element 130a and the capacitive element 130b but also the capacitive element 130m and the capacitive element 130n are provided in an overlapping manner.
  • the semiconductor wafer 4800 shown in FIG. 15A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous step. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 can be reduced and the size of the wafer can be reduced.
  • a dicing step is performed. Dicing is performed along the scribe line SCL1 and the scribe line SCL2 (sometimes referred to as a dicing line or a cutting line) indicated by a alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 15B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 15A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the element and the device for manufacturing the element.
  • FIG. 15C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 15C has a chip 4800a in the mold 4711.
  • As the chip 4800a a semiconductor device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by a wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 15D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the semiconductor device 4710 may be, for example, a chip 4800a, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like. Further, as the semiconductor device 4735, an integrated circuit (semiconductor device) such as a CPU, GPU, FPGA, or storage device can be used.
  • a semiconductor device such as a CPU, GPU, FPGA, or storage device.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches. Multiple wirings are provided in a single layer or multiple layers. Further, the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732. For these reasons, the interposer may be referred to as a "rewiring board" or an "intermediate board”. Further, a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode. Further, in the silicon interposer, a TSV (Through Silicon Via) can be used as a through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • the reliability is unlikely to be lowered due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 15D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the semiconductor device is applied to, for example, various electronic devices (for example, information terminals, computers, smartphones, electronic book terminals, digital still cameras, video cameras, recording / playback devices, navigation systems, game machines, etc.). can. It can also be used for image sensors, IoT (Internet of Things), healthcare-related devices, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • an electronic device having a large storage capacity per unit area can be realized.
  • the semiconductor device according to one aspect of the present invention it is possible to realize miniaturization of electronic devices.
  • 16A to 16J and 17A to 17E show how each electronic device includes an electronic component 4700 having the semiconductor device.
  • the information terminal 5500 shown in FIG. 16A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when an application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 16B shows an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • FIG. 16C shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples as electronic devices and are shown in FIGS. 16A to 16C, respectively, but information terminals other than smartphones, wearable terminals, and desktop information terminals can be applied. can. Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • PDAs Personal Digital Assistants
  • FIG. 16D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT (Internet of Things).
  • the semiconductor device can be applied to the electric freezer / refrigerator 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric refrigerator / freezer 5800 can hold a temporary file generated when transmitting the information in the semiconductor device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, etc.
  • FIG. 16E illustrates a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 16F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel, a stick, a rotary knob, a slide-type knob, and the like, which are input interfaces other than buttons. ..
  • the controller 7522 is not limited to the shape shown in FIG. 16F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller having a shape imitating a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, or the like instead of using a controller, and may be operated by a game player's gesture and / or voice.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the semiconductor device described in the above embodiment By applying the semiconductor device described in the above embodiment to the portable game machine 5200 or the stationary game machine 7500, it is possible to realize the portable game machine 5200 or the stationary game machine 7500 having a large storage capacity without increasing the occupied area. Further, it is possible to realize a portable game machine 5200 having low power consumption or a stationary game machine 7500 having low power consumption. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 16E shows a portable game machine.
  • FIG. 16F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a moving body and around the driver's seat of the automobile.
  • FIG. 16G shows an automobile 5700, which is an example of a moving body.
  • an instrument panel that provides various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, an air conditioner setting, and the like is provided. Further, a display device showing such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can temporarily hold information, for example, the semiconductor device is necessary in a system for automatically driving an automobile 5700, road guidance, danger prediction, and the like. It can be used to temporarily retain information.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be retained.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like.
  • FIG. 16H shows a digital camera 6240, which is an example of an image pickup apparatus.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 16I illustrates a video camera 6300, which is an example of an image pickup apparatus.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. be.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306.
  • the video camera 6300 When recording the video captured by the video camera 6300, it is necessary to encode the data according to the recording format. By utilizing the above-mentioned semiconductor device, the video camera 6300 can hold a temporary file generated during encoding.
  • ICD implantable cardioverter-defibrillator
  • FIG. 16J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, with two wires passing through the human subclavian vein 5405 and superior vena cava 5406, with one wire tip in the right ventricle and the other wire tip in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and paces the heart when the heart rate deviates from a specified range. Also, if pacing does not improve heart rate (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment with electric shock is given.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 17A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 17A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a substrate 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the semiconductor device or the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The semiconductor device described in the above embodiment can be applied to an SD card that can be attached to an electronic device such as an information terminal or a digital camera.
  • FIG. 17B is a schematic diagram of the appearance of the SD card
  • FIG. 17C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a semiconductor device and a circuit for driving the semiconductor device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the write circuit, low driver, read circuit, etc. provided in the electronic component may be configured to be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 17D is a schematic diagram of the appearance of the SSD
  • FIG. 17E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152 and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a storage device and a circuit for driving the storage device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is built in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5156 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 18A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 18B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 18C is an example of a processing board including a CPU, GPU, storage device, and the like.
  • the PC card 5621 has a board 5622.
  • the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 18C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, an interface for supplying power to the PC card 5621, inputting a signal, and the like. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), and the like.
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • the respective standards include HDMI (registered trademark) and the like.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU, and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer.
  • the computer 5600 By using the computer 5600 as a parallel computer, for example, it is possible to perform large-scale calculations necessary for learning artificial intelligence and inference.
  • the semiconductor device of one aspect of the present invention By using the semiconductor device of one aspect of the present invention for the above-mentioned various electronic devices, it is possible to reduce the size and / or reduce the power consumption of the electronic devices. Further, since the semiconductor device of one aspect of the present invention has low power consumption, it is possible to reduce heat generation from the circuit. Therefore, it is possible to reduce the adverse effect of the heat generation on the circuit itself, the peripheral circuit, and the module. Further, by using the semiconductor device of one aspect of the present invention, it is possible to realize an electronic device whose operation is stable even in a high temperature environment. Therefore, the reliability of the electronic device can be improved.

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Abstract

新規な構成を備えた半導体装置を提供する。 トランジスタと容量素子を含むメモリセルを複数備えた半導体装置であって、隣接するメモリセルに含まれるそれぞれの容量素子を重ねて設ける。第１メモリセルに含まれる第１容量素子を、第１容量素子の一部が第１メモリセルに隣接する第２メモリセルと重なるように配置する。第２メモリセルに含まれる第２容量素子は、第１容量素子と異なる層上に設けられる。第２容量素子は、第２容量素子の一部が第１メモリセルと重なるように配置される。第１容量素子と第２容量素子は、互いに重なる領域を有する。第１および第２容量素子は強誘電体を有する。強誘電体は、ハフニウム、ジルコニウム、またはＩＩＩ－Ｖ族の元素の中から選ばれる少なくとも一の元素を含むことが好ましい。トランジスタはチャネルが形成される半導体層に酸化物半導体を含むことが好ましい。

Description

半導体装置
本発明の一態様は、半導体装置および電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的な本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、またはそれらの検査方法を一例として挙げることができる。
近年、ＬＳＩ、ＣＰＵ、メモリ（記憶装置）などの半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、メモリは、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどがある。
また、非特許文献１に示すように、強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いたメモリの研究開発が活発に行われている。また、次世代の強誘電性メモリのために、強誘電性のＨｆＯ２ベースの材料の研究（非特許文献２）、ハフニウム酸化物薄膜の強誘電性に関する研究（非特許文献３）、ＨｆＯ２薄膜の強誘電性に関する研究（非特許文献４）、及び強誘電体Ｈｆ０．５Ｚｒ０．５Ｏ２を用いたＦｅＲＡＭとＣＭＯＳとの統合の実証（非特許文献５）など、酸化ハフニウム関連の研究も活発に行われている。
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ，ｅｔ　ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ　ｉｎ　ｈａｆｎｉｕｍ　ｏｘｉｄｅ　ｔｈｉｎ　ｆｉｌｍｓ"，ＡＰＬ９９，２０１１ Ｚｈｅｎ　Ｆａｎ，ｅｔ　ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＨｆＯ▲２▼−ｂａｓｅｄ　ｍａｔｅｒｉａｌｓ　ｆｏｒ　ｎｅｘｔ−ｇｅｎｅｒａｔｉｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｍｅｍｏｒｉｅｓ"，ＪＯＵＲＮＡＬ　ＯＦ　ＡＤＶＡＮＣＥＤ　ＤＩＥＬＥＣＴＲＩＣＳ，Ｖｏｌ．６，Ｎｏ．２，２０１６ Ｊｕｎ　Ｏｋｕｎｏ，ｅｔ　ａｌ，"ＳｏＣ　ｃｏｍｐａｔｉｂｌｅ　１Ｔ１Ｃ　ＦｅＲＡＭ　ｍｅｍｏｒｙ　ａｒｒａｙ　ｂａｓｅｄ　ｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▲"，ＶＬＳＩ　２０２０ 鳥海　明、「ＨｆＯ▲２▼薄膜の強誘電性」、応用物理学会、第８８巻、第９号、２０１９ Ｔ．Ｆｒａｎｃｏｉｓ，ｅｔ　ａｌ，"Ｄｅｍｏｎｓｔｒａｔｉｏｎ　ｏｆ　ＢＥＯＬ−ｃｏｍｐａｔｉｂｌｅ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ▲０．５▼Ｚｒ▲０．５▼Ｏ▲２▲　ｓｃａｌｅｄ　ＦｅＲＡＭ　ｃｏ−ｉｎｔｅｇｒａｔｅｄ　ｗｉｔｈ　１３０ｎｍ　ＣＭＯＳ　ｆｏｒ　ｅｍｂｅｄｄｅｄ　ＮＶＭ　ａｐｐｌｉｃａｔｉｏｎｓ"，ＩＥＤＭ　２０１９
強誘電性メモリでは、強誘電体（強誘電性を有しうる材料）の分極の反転を利用してデータの書き込みおよび読み出し動作が行われる。また、書き込まれたデータを正確に保持するため、強誘電体の残留分極の増大が求められている。
また、強誘電体を用いた容量素子（「強誘電性容量」ともいう。）を備える強誘電性メモリでは、該容量素子の容量値が大きいほどデータ保持の信頼性を高めることができる。容量値の増大は、誘電体の薄膜化および／または容量素子の面積増加によって実現可能である。しかしながら、前者の方法では残留分極が低下するため実現が困難であった。また、後者の方法は、記憶素子（「メモリセル」）の高密度化に伴う占有面積の低減とトレードオフの関係にある。
本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。または、本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、占有面積が小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、および他の課題の全てを解決する必要はない。
（１）本発明の一態様は、第１および第２トランジスタと、第１および第２容量素子と、を有し、第１トランジスタは、第１容量素子と電気的に接続され、第２トランジスタは、第２容量素子と電気的に接続され、第１および第２容量素子は、第１および第２トランジスタの上方に設けられ、第１および第２容量素子は、それぞれが強誘電体を有し、第１および第２容量素子は、互いに重なる領域を有する半導体装置である。
（２）本発明の別の一態様は、第１および第２トランジスタと、第１および第２容量素子と、第１乃至第３配線と、を有し、第１トランジスタのゲートは、第１配線と電気的に接続され、第２トランジスタのゲートは、第２配線と電気的に接続され、第１トランジスタのソースまたはドレインの一方は、第１容量素子と電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第２容量素子と電気的に接続され、第１および第２トランジスタそれぞれの、ソースまたはドレインの他方は第３配線と電気的に接続され、第１および第２容量素子は、それぞれが強誘電体を有し第１および第２容量素子は、互いに重なる領域を有する半導体装置である。
上記（１）または（２）において、第１および第２トランジスタは、同一層上に設けてもよい。
（３）本発明の別の一態様は、第１乃至第４トランジスタと、第１乃至第４容量素子と、を有し、第１トランジスタは、第１容量素子と電気的に接続され、第２トランジスタは、第２容量素子と電気的に接続され、第３トランジスタは、第３容量素子と電気的に接続され、第４トランジスタは、第４容量素子と電気的に接続され、第１乃至第４容量素子は、第１乃至第４トランジスタの上方に設けられ、第１乃至第４容量素子は、それぞれが強誘電体を有し、第３容量素子と第４容量素子は同一層上に設けられ、第１乃至第３容量素子は、互いに重なる領域を有する半導体装置である。
（４）本発明の別の一態様は、第１乃至第４トランジスタと、第１乃至第４容量素子と、第１乃至第４配線と、を有し、第１および第３トランジスタそれぞれのゲートは、第１配線と電気的に接続され、第２および第４トランジスタそれぞれのゲートは、第２配線と電気的に接続され、第１トランジスタのソースまたはドレインの一方は、第１容量素子と電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第２容量素子と電気的に接続され、第３トランジスタのソースまたはドレインの一方は、第３容量素子と電気的に接続され、第４トランジスタのソースまたはドレインの一方は、第４容量素子と電気的に接続され、第１および第２トランジスタそれぞれの、ソースまたはドレインの他方は第３配線と電気的に接続され、第３および第４トランジスタそれぞれの、ソースまたはドレインの他方は第２配線と電気的に接続され、第３容量素子と第４容量素子は同一層上に設けられ、第１乃至第３容量素子は、互いに重なる領域を有する半導体装置である。
（５）本発明の別の一態様は、第１乃至第４トランジスタと、第１乃至第４容量素子と、を有し、第１トランジスタは、第１容量素子と電気的に接続され、第２トランジスタは、第２容量素子と電気的に接続され、第３トランジスタは、第３容量素子と電気的に接続され、第４トランジスタは、第４容量素子と電気的に接続され、第１乃至第４容量素子は、第１乃至第４トランジスタの上方に設けられ、第１乃至第４容量素子は、それぞれが強誘電体を有し、第１乃至第４容量素子は、互いに重なる領域を有する半導体装置である。
（６）本発明の別の一態様は、第１乃至第４トランジスタと、第１乃至第４容量素子と、第１乃至第４配線と、を有し、第１および第３トランジスタそれぞれのゲートは、第１配線と電気的に接続され、第２および第４トランジスタそれぞれのゲートは、第２配線と電気的に接続され、第１トランジスタのソースまたはドレインの一方は、第１容量素子と電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第２容量素子と電気的に接続され、第３トランジスタのソースまたはドレインの一方は、第３容量素子と電気的に接続され、第４トランジスタのソースまたはドレインの一方は、第４容量素子と電気的に接続され、第１および第２トランジスタそれぞれの、ソースまたはドレインの他方は第３配線と電気的に接続され、第３および第４トランジスタそれぞれの、ソースまたはドレインの他方は第２配線と電気的に接続され、第１乃至第４容量素子は、それぞれが強誘電体を有し第１乃至第４容量素子は、互いに重なる領域を有する半導体装置である。
上記（３）乃至（６）のいずれか一において、第１乃至第４トランジスタは同一層上に設けてもよい。
また、上記（３）乃至（６）のいずれか一において、第１乃至第４トランジスタは、チャネルが形成される半導体層に酸化物半導体を含むことが好ましい。また、酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。また、強誘電体は、ハフニウムまたはジルコニウムの少なくとも一方を含む材料を用いてもよいし、ＩＩＩ−Ｖ族の元素の中から選ばれる少なくとも一の元素を含む材料を用いてもよい。
本発明の一態様によって、新規な記憶装置を提供することができる。または、本発明の一態様によって、占有面積が小さい記憶装置を提供することができる。または、本発明の一態様によって、信頼性が高い記憶装置を提供することができる。または、本発明の一態様によって、消費電力が少ない記憶装置を提供することができる。または、本発明の一態様によって、記憶容量が大きい記憶装置を提供することができる。または、本発明の一態様によって、新規な半導体装置を提供することができる。または、本発明の一態様によって、占有面積が小さい半導体装置を提供することができる。または、本発明の一態様によって、信頼性が高い半導体装置を提供することができる。または、本発明の一態様によって、消費電力が少ない半導体装置を提供することができる。または、本発明の一態様によって、記憶容量が大きい半導体装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａおよび図１Ｂは、半導体装置の構成例を示す図である。
図２Ａは、隣接する二つのメモリセルの回路構成例を示す図である。図２Ｂは、隣接する二つのメモリセルの構成例を示す斜視図である。図２Ｃは、隣接する二つのメモリセルの上面図である。図２Ｄは、隣接する二つのメモリセルの正面図である。
図３Ａ乃至図３Ｃは、本発明の一態様を説明するための上面図である。
図４Ａは、隣接する二つのメモリセルの構成例を示す斜視図である。図４Ｂは、隣接する二つのメモリセルの正面図である。図４Ｃは、隣接する二つのメモリセルの回路構成例を示す図である。
図５Ａ乃至図５Ｅは、本発明の一態様を説明するための上面図である。
図６Ａは、隣接する二つのメモリセルの構成例を示す斜視図である。図６Ｂは、隣接する二つのメモリセルの正面図である。図６Ｃは、隣接する二つのメモリセルの回路構成例を示す図である。
図７Ａ乃至図７Ｆは、本発明の一態様を説明するための上面図である。
図８は、ヒステリシス特性の一例を示す図である。
図９Ａは、トランジスタの構成例を示す上面図である。図９Ｂ乃至図９Ｄは、トランジスタの構成例を示す断面図である。
図１０Ａおよび図１０Ｂは、本発明の一態様である半導体装置の断面図である。
図１１Ａは結晶構造の分類を説明する図である。図１１ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１１ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１２は、半導体装置の構成例を説明するための断面図である。
図１３は、半導体装置の構成例を説明するための断面図である。
図１４は、半導体装置の構成例を説明するための断面図である。
図１５Ａは半導体ウェハの一例を示す斜視図であり、図１５Ｂはチップの一例を示す斜視図であり、図１５Ｃおよび図１５Ｄは電子部品の一例を示す斜視図である。
図１６Ａ乃至図１６Ｊは、電子機器の一例を説明する斜視図、または、模式図である。
図１７Ａ乃至図１７Ｅは、電子機器の一例を説明する斜視図、または、模式図である。
図１８Ａ乃至図１８Ｃは、電子機器の一例を説明する図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該配線の長さによって抵抗値を決める場合がある。または、配線として用いる導電体とは異なる抵抗率を有する導電体を抵抗素子として用いる場合がある。または、半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に生じる寄生容量、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する二つの端子は、トランジスタの入出力端子である。二つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースおよびドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、「ノード」は、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等を「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。
また、本明細書等において、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」および「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、「ＯＳトランジスタ」と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、図面を理解しやすくするため、斜視図または上面図などにおいて、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさもしくは縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号の末尾に“Ａ”、“ａ”、“＿１”、“［ｉ］”、“［ｍ，ｎ］”等の識別用の文字を付記して記載する場合がある。例えば、配線Ａが２つある場合、一方を配線Ａ［１］と記載し、他方を配線Ａ［２］と記載する場合がある。
（実施の形態１）
はじめに、メモリセル１０（「記憶素子」ともいう。）を含む半導体装置１００の構成例について説明する。
図１Ａに、本発明の一態様である半導体装置１００の構成例を示すブロック図を示す。図１Ａに示す半導体装置１００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１０を有する。図１Ａでは、メモリアレイ２０がｍ行ｎ列（ｍおよびｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。
なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向（Ｘ軸に沿う方向）を「行」とし、Ｙ方向（Ｙ軸に沿う方向）を「列」としているが、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
図１Ａでは、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、および周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路３３を有する。
半導体装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
コントロール回路３２は、半導体装置１００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置１００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ４２および列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを半導体装置１００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置１００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図１Ａでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
駆動回路２１とメモリアレイ２０は同一平面上に設けてもよい。また、図１Ｂに示すように、駆動回路２１とメモリアレイ２０を重ねて設けてもよい。駆動回路２１とメモリアレイ２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、半導体装置１００の小型化が実現できる。
＜メモリセルの構成例１＞
続いて、メモリセル１０の構成例について説明する。図２では、隣接する二つのメモリセル１０（メモリセル１０ａおよびメモリセル１０ｂ）の構成例を示している。図２Ａは、隣接する二つのメモリセル１０の回路構成例を示す図である。
メモリセル１０ａは、トランジスタ１２０ａと、容量素子１３０ａと、を有する。メモリセル１０ｂは、トランジスタ１２０ｂと、容量素子１３０ｂと、を有する。トランジスタ１２０ａのソースまたはドレインの一方は配線ＢＬ１と電気的に接続され、他方は容量素子１３０ａの一方の電極と電気的に接続される。トランジスタ１２０ａのゲートは配線ＷＬ１と電気的に接続され、容量素子１３０ａの他方の電極は配線ＰＬ１と電気的に接続される。トランジスタ１２０ｂのソースまたはドレインの一方は配線ＢＬ１と電気的に接続され、他方は容量素子１３０ｂの一方の電極と電気的に接続される。トランジスタ１２０ｂのゲートは配線ＷＬ２と電気的に接続され、容量素子１３０ｂの他方の電極は配線ＰＬ２と電気的に接続される。
例えば、メモリセル１０ａがメモリセル１０［ｉ，ｊ］のとき、メモリセル１０ｂをメモリセル１０［ｉ＋１，ｊ］と表すことができる。また、配線ＷＬ１が配線ＷＬ［ｉ］のとき、配線ＷＬ２を配線ＷＬ［ｉ＋１］と表すことができる。また、配線ＢＬ１を配線ＢＬ［ｊ］と表すことができる。
また、配線ＰＬ１が配線ＰＬ［ｉ］のとき、配線ＰＬ２を配線ＰＬ［ｉ＋１］と表すことができる。なお、配線ＰＬには固定電位が供給されることが好ましい。また、本実施の形態などでは、配線ＰＬがＸ軸に沿って延在するものとしているが、これに限定されない。例えば、配線ＰＬはＹ軸に沿って延在してもよい。配線ＰＬ１および配線ＰＬ２は電気的に接続されてもよい。
容量素子１３０（容量素子１３０ａおよび容量素子１３０ｂなど）を構成する誘電体に強誘電性を有しうる材料を用いる。容量素子１３０は強誘電体キャパシタとして機能する。
強誘電性を有しうる材料としては、例えば、酸化ハフニウムとすることが好ましい。または、強誘電性を有しうる材料としては、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする。以下、単にＨｆＺｒＯｘと示す。）などの金属酸化物を用いることができる。または、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つ又は複数。）を添加した材料を用いることができる。ここで、ハフニウム原子と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウム原子と元素Ｊ１の原子数を１：１またはその近傍にすればよい。又は、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つ又は複数。）を添加した材料などを用いることができる。また、ジルコニウム原子と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウム原子と元素Ｊ２の原子数を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
また、強誘電性を有しうる材料としては、窒化アルミニウムスカンジウム（Ａｌ１−ａＳｃａＮｂ（ａは０より大きく、０．５より小さい実数であり、ｂは１またはその近傍の値である。以下、単にＡｌＳｃＮとして示す。））、Ａｌ−Ｇａ−Ｓｃ窒化物、Ｇａ−Ｓｃ窒化物などを用いることができる。また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物を用いることができる。ここで、元素Ｍ１は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、及びルテチウム（Ｌｕ））、アクチノイド（アクチニウム（Ａｃ）からローレンシウム（Ｌｒ）までの１５の元素）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）などから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料を用いることができる。なお、元素Ｍ３は、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）などから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、および元素Ｍ３の原子数の比は適宜設定することができる。なお、上記の金属窒化物は、少なくとも、第１３族元素と、第１５族元素である窒素とを含むため、当該金属窒化物を、ＩＩＩ−Ｖ族の強誘電体、ＩＩＩ族窒化物の強誘電体などと呼ぶ場合がある。
また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などを用いることができる。
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物又は化合物とすることができる。又は、強誘電性を有しうる材料としては、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料は、成膜条件だけでなく、各種プロセスなどによっても結晶構造、または特性が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけではなく、強誘電性を有しうる材料または強誘電性を有せしめる材料とも呼んでいる。
強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料（代表的にはＨｆＺｒＯｘ）は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため好適である。
または、強誘電性を有しうる材料として、窒化アルミニウムスカンジウム（ＡｌＳｃＮ）は、スパッタリング法により形成することが可能であり、膜中の不純物濃度を低減することができる、または緻密な膜を形成することができるため好適である。強誘電性を有しうる材料として、窒化アルミニウムスカンジウム（ＡｌＳｃＮ）を用いる場合、信頼性の高い膜とすることが期待できる。
また、強誘電性を有しうる材料の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。強誘電性を有しうる材料の膜厚を上記のようにすることで、薄膜化、かつ、強誘電性の発現を図ることができる。薄膜化することができる強誘電体層とすることで、容量素子の一対の電極に当該強誘電体層を挟むことができ、また、当該容量素子を微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。すなわち、占有面積が低減された半導体装置の実現が容易となる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、または金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、または金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
また、強誘電性を有しうる材料としてＨｆＺｒＯＸを用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。一方で、強誘電性を有しうる材料に、分極状態を制御するためのドーパント（代表的にはシリコン、炭素など）を添加してもよい。この場合、ドーパントとして炭素を添加する手段の一つとして、プリカーサに炭化水素を含む材料を用いた形成方法を用いてもよい。
なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
また、強誘電性を有しうる材料の不純物濃度は低い方が好ましい。特に、水素（Ｈ）および炭素（Ｃ）の濃度が低いほど好ましい。具体的には、強誘電性を有しうる材料の水素濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０２０ａｔｏｍｓ／ｃｍ３以下がより好ましい。また、強誘電性を有しうる材料の炭素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましい。
また、強誘電性を有しうる材料としてＨｆＺｒＯＸを用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。なお、強誘電性を有しうる材料を形成する前に結晶性を高める層を形成してもよい。例えば、強誘電性を有しうる材料として、ＨｆＺｒＯｘを用いる場合、結晶性を高める層としては、酸化ハフニウム、または酸化ジルコニウムなどの金属酸化物、もしくは、ハフニウム、またはジルコニウムを用いることができる。また、強誘電性を有しうる材料として、ＡｌＳｃＮを用いる場合、結晶性を高める層としては、窒化アルミニウム、または窒化スカンジウムなどの金属窒化物、もしくは、アルミニウム、またはスカンジウムを用いると好ましい。なお、結晶性を高める層は、強誘電性を有しうる材料を形成した後に形成してもよい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
強誘電体はヒステリシス特性を示す場合がある。図８は、ヒステリシス特性の一例を示す図である。ヒステリシス特性は、誘電体層として強誘電体層を用いた容量素子（強誘電体キャパシタ）で測定できる。図８において、横軸は強誘電体層に印加する電圧（電界）を示す。当該電圧は、強誘電体層を誘電体層として用いた容量素子の、一方の電極と他方の電極の電位差である。なお、該電位差を強誘電体層の厚さで除算すると電界強度が求められる。
図８において、縦軸は強誘電体層の分極を示す。分極が正の場合は、強誘電体層中の正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っていることを示す。一方、分極が負の場合は、強誘電体層中の負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っていることを示す。
また、図８のグラフの縦軸に示す分極を、負電荷が容量素子の一方の電極側に偏り、正電荷が容量素子の他方の電極側に偏っている場合に正とし、正電荷が容量素子の一方の電極側に偏り、負電荷が容量素子の他方の電極側に偏っている場合に負としてもよい。
図８に示すように、強誘電体層のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の交点における電圧を、飽和分極電圧ＶＳＰ、および飽和分極電圧−ＶＳＰと呼ぶ。ＶＳＰと−ＶＳＰは、極性が異なるということができる。
強誘電体層に−ＶＳＰ以下の電圧を印加した後に、強誘電体層に印加する電圧を高くしていくと、強誘電体層の分極は、曲線５１に従って増加する。一方、強誘電体層にＶＳＰ以上の電圧を印加した後に、強誘電体層に印加する電圧を低くしていくと、強誘電体層の分極は、曲線５２に従って減少する。なお、ＶＳＰを「正の飽和分極電圧」または「第１の飽和分極電圧」と呼び、−ＶＳＰを「負の飽和分極電圧」または「第２の飽和分極電圧」と呼ぶ場合がある。第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値は同じでもよいし異なっていてもよい。
ここで、強誘電体層の分極が曲線５１に従って変化する際の、分極が０になる電圧を抗電圧Ｖｃと呼ぶ。また、強誘電体層の分極が曲線５２に従って変化する際の、分極が０になる電圧を抗電圧−Ｖｃと呼ぶ。Ｖｃの値および−Ｖｃの値は、−ＶＳＰとＶＳＰの間の値である。なお、Ｖｃを「正の抗電圧」または「第１の抗電圧」と呼び、−Ｖｃを「負の抗電圧」または「第２の抗電圧」と呼ぶ場合がある。第１の抗電圧の絶対値と、第２の抗電圧の絶対値とは同じでもよいし異なっていてもよい。
また、強誘電体層に電圧が印加されていない時（電圧が０Ｖの時）の、分極の最大値を「残留分極Ｐｒ」と呼び、最小値を「残留分極−Ｐｒ」と呼ぶ。また、残留分極Ｐｒと残留分極−Ｐｒの差の絶対値を「残留分極２Ｐｒ」と呼ぶ。残留分極２Ｐｒが大きいほど、分極の反転による強誘電体キャパシタの容量値の変動幅が大きくなる。残留分極２Ｐｒは大きいほど好ましい。
メモリセル１０は、強誘電体キャパシタである容量素子１３０と、トランジスタ１２０を含み、容量素子１３０の分極の反転による容量値の変化を用いて情報を記憶する機能を有する。メモリセル１０は、強誘電体メモリとして機能する。１つのトランジスタと１つの強誘電体キャパシタで構成されるメモリセルを、１Ｔ１Ｆ型のメモリセルともいう。
トランジスタ１２０（トランジスタ１２０ａおよびトランジスタ１２０ｂなど）のチャネルが形成される半導体層としては、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
なお、トランジスタ１２０のチャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）であることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、メモリセル１０の消費電力を低減できる。よって、メモリセル１０を含む半導体装置１００の消費電力を低減できる。
また、ＯＳトランジスタを含むメモリセルを「ＯＳメモリ」と呼ぶことができる。また、当該メモリセルを含む半導体装置１００も「ＯＳメモリ」と呼ぶことができる。
また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳメモリは、高温環境下においても動作が安定し、高い信頼性が得られる。
また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。トランジスタ１２０にＯＳトランジスタを用いることで、トランジスタ１２０のチャネル長を小さくしても、分極の反転に必要な電圧を容量素子１３０に供給することができる。よって、メモリセル１０の占有面積を低減できる。よって、半導体装置の記憶容量および／または記憶密度を高めることができる。
図２Ｂは、隣接する二つのメモリセル１０の構成例を示す斜視図である。なお、図面などにおいて、Ｘ方向（Ｘ軸に沿う方向）、Ｙ方向（Ｙ軸に沿う方向）、およびＺ方向（Ｚ軸に沿う方向）を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。図２などでは、配線ＷＬが延在する方向をＸ方向とし、配線ＢＬが延在する方向をＹ方向としている。
図２Ｃは、図２Ｂに示した構成例の上面図である。また、図２Ｄは、図２Ｂに示した構成例をＸ方向に見た図（正面図）である。図２に示す構成例では、二つのメモリセル１０は、トランジスタ層１５１、第１容量層１５２、および第２容量層１５３に設けられている。第１容量層１５２は、トランジスタ層１５１上に設けられ、第２容量層１５３は第１容量層１５２上に設けられている。
また、トランジスタ１２０ａおよびトランジスタ１２０ｂは、トランジスタ層１５１に設けられている。容量素子１３０ｂは、第１容量層１５２に設けられている。容量素子１３０ａは、第２容量層１５３に設けられている。
図３Ａは、トランジスタ層１５１をＺ方向に見たときの上面図である。図３Ｂは、第１容量層１５２をＺ方向に見たときの上面図である。図３Ｃは、第２容量層１５３をＺ方向に見たときの上面図である。
半導体Ｓｅｍ１と配線ＷＬ１が重なる領域がトランジスタ１２０ａのチャネル形成領域として機能する。また、半導体Ｓｅｍ１と配線ＷＬ２が重なる領域がトランジスタ１２０ｂのチャネル形成領域として機能する。半導体Ｓｅｍ１の、配線ＷＬ１および配線ＷＬ２のどちらにも重ならない領域は、ソースまたはドレインとして機能する。よって、配線ＷＬ１はトランジスタ１２０ａのゲートとして機能する。配線ＷＬ２はトランジスタ１２０ｂのゲートとして機能する。
トランジスタ１２０ａおよびトランジスタ１２０ｂそれぞれの、ソースまたはドレインの一方は導電体１４１を介して配線ＢＬ１と電気的に接続される。トランジスタ１２０ａのソースまたはドレインの他方は、導電体１４２ａを介して容量素子１３０ａと電気的に接続される。トランジスタ１２０ｂのソースまたはドレインの他方は、導電体１４２ｂを介して容量素子１３０ｂと電気的に接続される。
また、容量素子１３０ａは導電体１４３ａを介して配線ＰＬ１と電気的に接続される。容量素子１３０ｂは導電体１４３ｂを介して配線ＰＬ２と電気的に接続される。
図２Ｂ乃至図２Ｄに示すように、容量素子１３０ａおよび容量素子１３０ｂを、異なる層に重ねて設ける。すなわち、Ｚ方向から見て、容量素子１３０ａおよび容量素子１３０ｂは互いに重なる領域を有する。トランジスタ１２０ａおよびトランジスタ１２０ｂの上方に、容量素子１３０ａおよび容量素子１３０ｂを重ねて設けることで、メモリセル１０の占有面積を増加させずに容量素子１３０の面積を増やすことができる。
例えば、図２に示す構成例では、メモリセル１０ａおよびメモリセル１０ｂがＹ方向に隣接しているため、容量素子１３０ａおよび容量素子１３０ｂをＹ方向に延在させることができる。よって、メモリセル１０の集積度を減少させることなく、メモリセル１０の信頼性を高めることができる。よって、メモリセル１０を含む記憶装置の信頼性を高めることができる。
また、容量素子１３０ａの残留分極と、容量素子１３０ｂの残留分極は等しいことが好ましい。残留分極を揃えることで、メモリセル間の書き込み特性および読み出し特性のばらつきが低減され、消費電力の低減および信頼性の向上などが実現できる。
また、容量素子１３０ａの容量値と、容量素子１３０ｂの容量値は等しいことが好ましい。容量値を揃えることで、メモリセル間の特性ばらつきが低減され、消費電力の低減および信頼性の向上などが実現できる。
＜メモリセルの構成例２＞
メモリセルの構成例１では、容量素子１３０を２層積層する構成を示したが、本発明の一態様はこれに限定されない。図４および図５に、隣接する四つのメモリセル１０の容量素子１３０を３層積層する構成例を示す。
図４では、隣接する四つのメモリセル１０（メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ、およびメモリセル１０ｄ）の構成例を示している。図４Ａは、隣接する四つのメモリセル１０の構成例を示す斜視図である。また、図４Ｂは、図４Ａに示した構成例をＸ方向に見た図（正面図）である。図４Ｃは隣接する四つのメモリセル１０の回路構成例を示す図である。
図４Ｃにおいて、メモリセル１０ａおよびメモリセル１０ｂの回路構成は図２Ａで説明した回路構成と同じである。メモリセル１０ｃは、トランジスタ１２０ｃと、容量素子１３０ｃと、を有する。メモリセル１０ｄは、トランジスタ１２０ｄと、容量素子１３０ｄと、を有する。トランジスタ１２０ｃのソースまたはドレインの一方は配線ＢＬ２と電気的に接続され、他方は容量素子１３０ｃの一方の電極と電気的に接続される。トランジスタ１２０ｃのゲートは配線ＷＬ１と電気的に接続され、容量素子１３０ｃの他方の電極は配線ＰＬ３と電気的に接続される。トランジスタ１２０ｄのソースまたはドレインの一方は配線ＢＬ２と電気的に接続され、他方は容量素子１３０ｄの一方の電極と電気的に接続される。トランジスタ１２０ｄのゲートは配線ＷＬ２と電気的に接続され、容量素子１３０ｄの他方の電極は配線ＰＬ４と電気的に接続される。
例えば、メモリセル１０ａがメモリセル１０［ｉ，ｊ］のとき、メモリセル１０ｂをメモリセル１０［ｉ＋１，ｊ］と表すことができる。また、メモリセル１０ｃをメモリセル１０［ｉ，ｊ＋１］と表すことができる。また、メモリセル１０ｄをメモリセル１０［ｉ＋１，ｊ＋１］と表すことができる。また、配線ＷＬ１が配線ＷＬ［ｉ］のとき、配線ＷＬ２を配線ＷＬ［ｉ＋１］と表すことができる。また、配線ＢＬ１が配線ＢＬ［ｊ］のとき、配線ＢＬ２を配線ＢＬ［ｊ＋１］と表すことができる。また、配線ＰＬ１、配線ＰＬ２、配線ＰＬ３、および配線ＰＬ４は電気的に接続されてもよい。
図４Ａおよび図４Ｂに示す構成例では、四つのメモリセル１０に含まれるトランジスタ１２０が、トランジスタ層１５１に設けられ、容量素子１３０が、第１容量層１５２、第２容量層１５３、または第３容量層１５４のいずれかに設けられている。第１容量層１５２は、トランジスタ層１５１上に設けられ、第２容量層１５３は第１容量層１５２上に設けられ、第３容量層１５４は第２容量層１５３上に設けられている。
より具体的には、トランジスタ１２０ａ、トランジスタ１２０ｂ、トランジスタ１２０ｃ、およびトランジスタ１２０ｄがトランジスタ層１５１に設けられている。また、容量素子１３０ｂが第１容量層１５２に設けられている。容量素子１３０ａが第２容量層１５３に設けられている。容量素子１３０ｃおよび容量素子１３０ｄが第３容量層１５４に設けられている。
なお、図４には示していないが、容量素子１３０ａ乃至容量素子１３０ｄは絶縁体（絶縁層）上に設けられる。また、容量素子１３０ｃおよび容量素子１３０ｄは同じ絶縁層上に設けられ、容量素子１３０ａおよび容量素子１３０ｂは異なる絶縁層上に設けられる。
図５Ａは、トランジスタ層１５１をＺ方向に見たときの上面図である。図５Ｂは、第１容量層１５２をＺ方向に見たときの上面図である。図５Ｃは、第２容量層１５３をＺ方向に見たときの上面図である。図５Ｄは、第３容量層１５４をＺ方向に見たときの上面図である。
半導体Ｓｅｍ１と配線ＷＬ１が重なる領域がトランジスタ１２０ａのチャネル形成領域として機能する。また、半導体Ｓｅｍ１と配線ＷＬ２が重なる領域がトランジスタ１２０ｂのチャネル形成領域として機能する。半導体Ｓｅｍ１の、配線ＷＬ１および配線ＷＬ２のどちらにも重ならない領域は、ソースまたはドレインとして機能する。よって、配線ＷＬ１はトランジスタ１２０ａのゲートとして機能する。配線ＷＬ２はトランジスタ１２０ｂのゲートとして機能する。
半導体Ｓｅｍ２と配線ＷＬ１が重なる領域がトランジスタ１２０ｃのチャネル形成領域として機能する。また、半導体Ｓｅｍ２と配線ＷＬ２が重なる領域がトランジスタ１２０ｄのチャネル形成領域として機能する。半導体Ｓｅｍ２の、配線ＷＬ１および配線ＷＬ２のどちらにも重ならない領域は、ソースまたはドレインとして機能する。よって、配線ＷＬ１はトランジスタ１２０ｃのゲートとして機能する。配線ＷＬ２はトランジスタ１２０ｄのゲートとして機能する。
トランジスタ１２０ａおよびトランジスタ１２０ｂそれぞれの、ソースまたはドレインの一方は導電体１４１ａを介して配線ＢＬ１と電気的に接続される。トランジスタ１２０ａのソースまたはドレインの他方は、導電体１４２ａを介して容量素子１３０ａと電気的に接続される。トランジスタ１２０ｂのソースまたはドレインの他方は、導電体１４２ｂを介して容量素子１３０ｂと電気的に接続される。
また、容量素子１３０ａは導電体１４３ａを介して配線ＰＬ１と電気的に接続される。容量素子１３０ｂは導電体１４３ｂを介して配線ＰＬ２と電気的に接続される。
トランジスタ１２０ｃおよびトランジスタ１２０ｄそれぞれの、ソースまたはドレインの一方は導電体１４１ｂを介して配線ＢＬ２と電気的に接続される。トランジスタ１２０ａのソースまたはドレインの他方は、導電体１４２ｃを介して容量素子１３０ｃと電気的に接続される。トランジスタ１２０ｄのソースまたはドレインの他方は、導電体１４２ｄを介して容量素子１３０ｄと電気的に接続される。
また、容量素子１３０ｃは導電体１４３ｃを介して配線ＰＬ３と電気的に接続される。容量素子１３０ｄは導電体１４３ｄを介して配線ＰＬ４と電気的に接続される。
図４および図５に示すように、メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ、およびメモリセル１０ｄそれぞれの容量素子を積層して設けることで、容量素子の面積を増やすことができる。メモリセルの構成例１では容量素子１３０をＹ方向に広げることができるが、メモリセルの構成例２で開示した構成では、Ｙ方向だけでなくＸ方向にも広げることができる。よって、メモリセルの構成例２で開示した構成では、メモリセルの構成例１で開示した構成よりも、さらに容量素子１３０の面積を増やすことができる。
また、メモリセルの構成例２では、四つの容量素子１３０を第１乃至第３容量層に設けている。このため、四つの容量素子１３０のうち、二つの容量素子１３０（容量素子１３０ｃおよび容量素子１３０ｄ）が同じ容量層に設けられている。
よって、メモリセルの構成例２では、Ｚ方向から見て、四つの容量素子１３０のうち、三つの容量素子１３０が互いに重なる領域を有する。図５Ｅに四つの容量素子１３０を第３容量層１５４側からＺ方向に見た図を示す。領域９０１において、容量素子１３０ａ、容量素子１３０ｂ、および容量素子１３０ｃのそれぞれの一部が重なっている。領域９０２において、容量素子１３０ａ、容量素子１３０ｂ、および容量素子１３０ｄのそれぞれの一部が重なっている。
メモリセルの構成例２で開示した構成は、メモリセルの構成例１で開示した構成よりも容量素子１３０の面積を増やすことができる。よって、記憶装置の信頼性をさらに高めることができる。
＜メモリセルの構成例３＞
図６および図７に、隣接する四つのメモリセル１０の容量素子１３０を４層積層する構成例を示す。説明の繰り返しをさけるため、主に前述した構成例と異なる点について説明する。
図６では、隣接する四つのメモリセル１０（メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ、およびメモリセル１０ｄ）の構成例を示している。図６Ａは、隣接する四つのメモリセル１０の構成例を示す斜視図である。また、図６Ｂは、図６Ａに示した構成例をＸ方向に見た図（正面図）である。図６Ｃは隣接する四つのメモリセル１０の回路構成例を示す図である。
図６Ｃに示す回路構成例は、図４Ｃに示した回路構成例と概略同じであるが、容量素子１３０ｃの他方の電極が配線ＰＬ１と電気的に接続し、容量素子１３０ｄの他方の電極が配線ＰＬ２と電気的に接続する点が異なる。
図６Ａおよび図６Ｂに示す構成例では、四つのメモリセル１０に含まれるトランジスタ１２０が、トランジスタ層１５１に設けられ、容量素子１３０が、第１容量層１５２、第２容量層１５３、第３容量層１５４、または第４容量層１５５のいずれかに設けられている。第１容量層１５２は、トランジスタ層１５１上に設けられ、第２容量層１５３は第１容量層１５２上に設けられ、第３容量層１５４は第２容量層１５３上に設けられ、第４容量層１５５は第３容量層１５４上に設けられている。
より具体的には、トランジスタ１２０ａ、トランジスタ１２０ｂ、トランジスタ１２０ｃ、およびトランジスタ１２０ｄがトランジスタ層１５１に設けられている。容量素子１３０ｂが第１容量層１５２に設けられている。容量素子１３０ａが第２容量層１５３に設けられている。容量素子１３０ｄが第３容量層１５４に設けられている。容量素子１３０ｃが第４容量層１５５に設けられている。
なお、図６には示していないが、容量素子１３０ａ乃至容量素子１３０ｄは、それぞれが異なる絶縁体（絶縁層）上に設けられる。
図７Ａは、トランジスタ層１５１をＺ方向に見たときの上面図である。図７Ｂは、第１容量層１５２をＺ方向に見たときの上面図である。図７Ｃは、第２容量層１５３をＺ方向に見たときの上面図である。図７Ｄは、第３容量層１５４をＺ方向に見たときの上面図である。図７Ｅは、第４容量層１５５をＺ方向に見たときの上面図である。
トランジスタ１２０、容量素子１３０、導電体１４２、および導電体１４３の接続構成は構成例２に示した内容と概略同じであるが、配線ＰＬ３および配線ＰＬ４が無い点、Ｚ方向から見たときの導電体１４３ａおよび導電体１４３ｂの配置が異なる点、などが異なる。また、配線ＰＬ３および配線ＰＬ４が無いため、容量素子１３０ｃは導電体１４３ｃを介して配線ＰＬ１と電気的に接続される。容量素子１３０ｄは導電体１４３ｄを介して配線ＰＬ２と電気的に接続される。配線ＰＬ１および配線ＰＬ２は、容量素子１３０ｃの上方に設けられる。
図６および図７に示すように、メモリセル１０ａ、メモリセル１０ｂ、メモリセル１０ｃ、およびメモリセル１０ｄそれぞれの容量素子を積層して設けることで、容量素子の面積を増やすことができる。メモリセルの構成例３では、メモリセルの構成例２に開示した構成よりも配線数を低減できる。また、メモリセルの構成例３では、メモリセルの構成例２に開示した構成よりも、さらに容量素子１３０をＹ方向に広げることができる。よって、メモリセルの構成例３で開示した構成では、メモリセルの構成例２で開示した構成よりも、容量素子１３０の面積を増やすことができる。
また、メモリセルの構成例３では、Ｚ方向から見て、四つの容量素子１３０のそれぞれが互いに重なる領域を有する。図７Ｆに四つの容量素子１３０を第４容量層１５５側からＺ方向に見た図を示す。領域９１１において、容量素子１３０ａ、容量素子１３０ｂ、容量素子１３０ｃ、および容量素子１３０ｄのそれぞれの一部が重なっている。
隣接するメモリセル１０を増やし、それぞれの容量素子１３０を重ねて設けることで、容量素子１３０の面積を増やすことができる。よって、記憶装置の信頼性をさらに高めることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、半導体装置の一例として、トランジスタの構成例について説明する。
＜半導体装置の構成例＞
図９Ａは、トランジスタ１２０ａおよびトランジスタ１２０ｂなどに用いることができるトランジスタ２００の上面図である。また、図９Ｂ乃至図９Ｄは、当該トランジスタの断面図である。ここで、図９Ｂは、図９ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図９Ｃは、図９ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図９Ｄは、図９ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いている。
トランジスタ２００は、基板（図示せず）上の絶縁体２１２と、絶縁体２１２上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００に設けられた絶縁体２７５上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８３と、絶縁体２８３上の絶縁体２７４と、絶縁体２８３上、および絶縁体２７４上の絶縁体２８５と、を有する。絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、絶縁体２８５、および絶縁体２７４は層間膜として機能する。また、絶縁体２８３は、絶縁体２１４の側面、絶縁体２１６の側面、絶縁体２２２の側面、絶縁体２７５の側面、絶縁体２８０の側面、ならびに絶縁体２８２の側面および上面と接する。
トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１４および／または絶縁体２１６に埋め込まれるように配置された導電体２０５（導電体２０５ａ、および導電体２０５ｂ）と、絶縁体２１６上、および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａと、導電体２４２ａ上の絶縁体２７１ａと、酸化物２３０ｂ上の導電体２４２ｂと、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０ｂ上の絶縁体２５２と、絶縁体２５２上の絶縁体２５０と、絶縁体２５０上の絶縁体２５４と、絶縁体２５４上に位置し、酸化物２３０ｂの一部と重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２ａ、導電体２４２ｂ、絶縁体２７１ａ、および絶縁体２７１ｂ上に配置される絶縁体２７５と、を有する。ここで、図９Ｂおよび図９Ｃに示すように、絶縁体２５２は、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面および上面、導電体２４２の側面、絶縁体２７１の側面、絶縁体２７５の側面、絶縁体２８０の側面、および絶縁体２５０の下面と接する。また、導電体２６０の上面は、絶縁体２５４の最上部、絶縁体２５０の最上部、絶縁体２５２の最上部、および絶縁体２８０の上面と高さが概略一致するように配置される。また、絶縁体２８２は、導電体２６０、絶縁体２５２、絶縁体２５０、絶縁体２５４、および絶縁体２８０のそれぞれの上面の少なくとも一部と接する。
なお、以下において、酸化物２３０ａと酸化物２３０ｂをまとめて酸化物２３０と呼ぶ場合がある。また、導電体２４２ａと導電体２４２ｂをまとめて導電体２４２と呼ぶ場合がある。また、絶縁体２７１ａと絶縁体２７１ｂをまとめて絶縁体２７１と呼ぶ場合がある。
絶縁体２８０、および絶縁体２７５には、酸化物２３０ｂに達する開口が設けられる。当該開口内に、絶縁体２５２、絶縁体２５０、絶縁体２５４、および導電体２６０が配置されている。また、トランジスタ２００のチャネル長方向において、絶縁体２７１ａ、および導電体２４２ａと、絶縁体２７１ｂ、および導電体２４２ｂと、の間に導電体２６０、絶縁体２５２、絶縁体２５０、および絶縁体２５４が設けられている。絶縁体２５４は、導電体２６０の側面と接する領域と、導電体２６０の底面と接する領域と、を有する。
酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
なお、トランジスタ２００では、酸化物２３０が、酸化物２３０ａ、および酸化物２３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよいし、酸化物２３０ａ、および酸化物２３０ｂのそれぞれが積層構造を有していてもよい。
導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体２５２、絶縁体２５０および絶縁体２５４は、第１のゲート絶縁体として機能し、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体２４２ａは、ソースまたはドレインの一方として機能し、導電体２４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物２３０の導電体２６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
ここで、図９Ｂにおけるチャネル形成領域近傍の拡大図を図１０Ａに示す。酸化物２３０ｂに酸素が供給されることで、導電体２４２ａと導電体２４２ｂの間の領域にチャネル形成領域が形成される。よって、図１０Ａに示すように、酸化物２３０ｂは、トランジスタ２００のチャネル形成領域として機能する領域２３０ｂｃと、領域２３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂと、を有する。領域２３０ｂｃは、少なくとも一部が導電体２６０と重畳している。言い換えると、領域２３０ｂｃは、導電体２４２ａと導電体２４２ｂの間の領域に設けられている。領域２３０ｂａは、導電体２４２ａに重畳して設けられており、領域２３０ｂｂは、導電体２４２ｂに重畳して設けられている。
チャネル形成領域として機能する領域２３０ｂｃは、領域２３０ｂａおよび領域２３０ｂｂよりも、酸素欠損が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域２３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。領域２３０ｂｃは、例えば、酸素を含む雰囲気でマイクロ波処理を行うことで形成しやすくなる。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、本明細書などにおいて、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。
また、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂは、酸素欠損が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３０ｂａおよび領域２３０ｂｂは、領域２３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
ここで、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域２３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
また、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂとの間に、キャリア濃度が、領域２３０ｂａおよび領域２３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域２３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域２３０ｂｃと領域２３０ｂａまたは領域２３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域２３０ｂａおよび領域２３０ｂｂの水素濃度と同等、またはそれよりも低く、領域２３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域２３０ｂａおよび領域２３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域２３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
なお、図１０Ａでは、領域２３０ｂａ、領域２３０ｂｂ、および領域２３０ｂｃが酸化物２３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されてもよい。
また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、および酸化物２３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物２３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
ここで、酸化物２３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
このように、酸化物２３０ｂの下に酸化物２３０ａを配置することで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物および酸素の拡散を抑制することができる。
また、酸化物２３０ａおよび酸化物２３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物２３０ａと酸化物２３０ｂの界面における欠陥準位密度を低くすることができる。酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損（ＶＯなど））が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
よって、酸化物半導体中において、チャネル形成領域として機能する領域２３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域２３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域２３０ｂａおよび領域２３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
そこで、酸化物２３０ｂ上に導電体２４２ａおよび導電体２４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域２３０ｂｃの酸素欠損、およびＶＯＨの低減を図ることが好ましい。
酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域２３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域２３０ｂｃのＶＯＨを分断し、水素Ｈを領域２３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域２３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域２３０ｂｃの水素濃度を低減することができる。よって、領域２３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体２４２ａおよび導電体２４２ｂに遮蔽され、領域２３０ｂａおよび領域２３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物２３０ｂ、および導電体２４２を覆って設けられている、絶縁体２７１、および絶縁体２８０によって、低減することができる。これにより、マイクロ波処理の際に、領域２３０ｂａおよび領域２３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
また、絶縁体２５２となる絶縁膜の成膜後、または絶縁体２５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体２５２、または絶縁体２５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域２３０ｂｃ中へ酸素を注入することができる。また、絶縁体２５２を導電体２４２の側面、および領域２３０ｂｃの表面と接するように配置することで、領域２３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体２４２の側面の酸化を抑制することができる。また、絶縁体２５０となる絶縁膜の成膜時に導電体２４２の側面の酸化を抑制することができる。
また、領域２３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域２３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。また、絶縁体２５２、および絶縁体２５０の膜質を向上させることができるので、トランジスタ２００の信頼性が向上する。
このようにして、酸化物半導体の領域２３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域２３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域２３０ｂａおよび領域２３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ２００の電気特性の変動を抑制し、基板面内でトランジスタ２００の電気特性がばらつくのを抑制することができる。
また、図９Ｃに示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２と重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５２、絶縁体２５０、絶縁体２５４、および導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物２３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物および欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
ここで、酸化物２３０ａと酸化物２３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａと酸化物２３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物２３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
ここで、酸化物２３０ａおよび酸化物２３０ｂは、スパッタリング法を用いて形成することが好ましい。スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される膜中の酸素を増やすことができる。なお、酸化物２３０ａおよび酸化物２３０ｂの成膜方法は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
また、図９Ｃなどに示すように、酸化物２３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体２５２を設けることにより、酸化物２３０と絶縁体２５２の界面およびその近傍に、酸化物２３０に含まれるインジウムが偏在する場合がある。これにより、酸化物２３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物２３０、特に酸化物２３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ２００の電界効果移動度を向上させることができる。
酸化物２３０ａおよび酸化物２３０ｂを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、および高い周波数特性を得ることができる。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ２００の上方からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２１２、絶縁体２７５、および絶縁体２８３として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２１４、絶縁体２７１、絶縁体２８２、および絶縁体２８５として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体２１２、および絶縁体２１４を介して、基板側からトランジスタ２００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体２８５よりも外側に配置されている層間絶縁膜などから、トランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１２、および絶縁体２１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体２８０などに含まれる酸素が、絶縁体２８２などを介してトランジスタ２００より上方に、拡散するのを抑制することができる。この様に、トランジスタ２００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５で取り囲む構造とすることが好ましい。
なお、本明細書等において、「酸化窒化物」とは、主成分として窒素よりも酸素の含有量が多い材料を指す。例えば「酸化窒化シリコン」とは、窒素よりも酸素の含有量が多い、シリコンと、窒素と、酸素と、を含む材料を指す。また、本明細書等において、「窒化酸化物」とは、主成分として酸素よりも窒素の含有量が多い材料を指す。例えば「窒化酸化アルミニウム」とは、酸素よりも窒素の含有量が多い、アルミニウムと、窒素と、酸素と、を含む材料を示す。
ここで、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、またはトランジスタ２００の周囲に設けることで、トランジスタ２００に含まれる水素、またはトランジスタ２００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ２００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ２００の構成要素として用いる、またはトランジスタ２００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ２００、および半導体装置を作製することができる。
また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体２１２、絶縁体２１４、絶縁体２７１、絶縁体２７５、絶縁体２８２、絶縁体２８３、および絶縁体２８５の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、パルスレーザ堆積（ＰＬＤ）法、原子層堆積（ＡＬＤ）法などを適宜用いてもよい。
また、絶縁体２１２、絶縁体２７５、および絶縁体２８３の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１２、絶縁体２７５、および絶縁体２８３の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１２、絶縁体２７５、および絶縁体２８３が、導電体２０５、導電体２４２、または導電体２６０のチャージアップを緩和することができる場合がある。絶縁体２１２、絶縁体２７５、および絶縁体２８３の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
また、絶縁体２１６、絶縁体２７４、絶縁体２８０、および絶縁体２８５は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２７４、絶縁体２８０、および絶縁体２８５として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体２０５の一部が絶縁体２１４に埋め込まれる場合がある。
導電体２０５は、導電体２０５ａ、および導電体２０５ｂを有する。導電体２０５ａは、当該開口の底面および側壁に接して設けられる。導電体２０５ｂは、導電体２０５ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体２０５ｂの上面の高さは、導電体２０５ａの上面の高さおよび絶縁体２１６の上面の高さと概略一致する。
ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２２４等を介して、酸化物２３０に拡散するのを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体２０５ａは、窒化チタンを用いればよい。
また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを用いればよい。
導電体２０５は、第２のゲート電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５および絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物２３０に拡散するのを低減することができる。
なお、導電体２０５は、図９Ａに示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図９Ｃに示すように、導電体２０５は、酸化物２３０ａおよび酸化物２３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
また、図９Ｃに示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
なお、トランジスタ２００では、導電体２０５は、導電体２０５ａ、および導電体２０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
絶縁体２２２、および絶縁体２２４は、ゲート絶縁体として機能する。
絶縁体２２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２は、絶縁体２２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。または、ハフニウムおよびジルコニウムを含む酸化物、例えばハフニウムジルコニウム酸化物を用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０から基板側への酸素の放出および、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁体２２２を設けることで、水素等の不純物が、トランジスタ２００の内側へ拡散することを抑制し、酸化物２３０中の酸素欠損の生成を抑制することができる。また、導電体２０５が、絶縁体２２４および、酸化物２３０が有する酸素と反応することを抑制することができる。
または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体２２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物などの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体２２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
また、トランジスタ２００の作製工程中において、酸化物２３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物２３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物２３０に加酸素化処理を行うことで、酸化物２３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物２３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物２３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体２２４は、酸化物２３０ａと重畳して島状に形成してもよい。この場合、絶縁体２７５が、絶縁体２２４の側面および絶縁体２２２の上面に接する構成になる。
導電体２４２ａ、および導電体２４２ｂは酸化物２３０ｂの上面に接して設けられる。導電体２４２ａおよび導電体２４２ｂは、それぞれトランジスタ２００のソース電極またはドレイン電極として機能する。
導電体２４２（導電体２４２ａ、および導電体２４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａまたは導電体２４２ｂに拡散する場合がある。特に、導電体２４２ａおよび導電体２４２ｂに、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに拡散しやすく、拡散した水素は、導電体２４２ａまたは導電体２４２ｂが有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａまたは導電体２４２ｂに吸い取られる場合がある。
また、導電体２４２の側面と導電体２４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体２４２とすることで、図９Ｄに示すような、チャネル幅方向の断面における、導電体２４２の断面積を大きくすることができる。これにより、導電体２４２の導電率を大きくし、トランジスタ２００のオン電流を大きくすることができる。
絶縁体２７１ａは、導電体２４２ａの上面に接して設けられており、絶縁体２７１ｂは、導電体２４２ｂの上面に接して設けられている。絶縁体２７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２７１は、絶縁体２８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体２７１としては、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。
絶縁体２７５は、絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、および絶縁体２７１を覆うように設けられる。絶縁体２７５として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体２７５としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体２７５として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
上記のような絶縁体２７１および絶縁体２７５を設けることで、酸素に対するバリア性を有する絶縁体で導電体２４２を包み込むことができる。つまり、絶縁体２２４、および絶縁体２８０に含まれる酸素が、導電体２４２に拡散するのを防ぐことができる。これにより、絶縁体２２４、および絶縁体２８０に含まれる酸素によって、導電体２４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
絶縁体２５２は、ゲート絶縁体の一部として機能する。絶縁体２５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体２５２としては、上述の絶縁体２８２に用いることができる絶縁体を用いればよい。絶縁体２５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２５２として、酸化アルミニウムを用いる。この場合、絶縁体２５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
図９Ｃに示すように、絶縁体２５２は、酸化物２３０ｂの上面および側面、酸化物２３０ａの側面、絶縁体２２４の側面、および絶縁体２２２の上面に接して設けられる。つまり、酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４の導電体２６０と重なる領域は、チャネル幅方向の断面において、絶縁体２５２に覆われている。これにより、熱処理などを行った際に、酸化物２３０ａおよび酸化物２３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体２５２でブロックすることができる。よって、酸化物２３０ａおよび酸化物２３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域２３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。
また、逆に、絶縁体２８０および絶縁体２５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａおよび酸化物２３０ｂに過剰に供給されるのを抑制することができる。よって、領域２３０ｂｃを介して、領域２３０ｂａおよび領域２３０ｂｂが過剰に酸化され、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、図９Ｂに示すように、絶縁体２５２は、導電体２４２、絶縁体２７１、絶縁体２７５、および絶縁体２８０、それぞれの側面に接して設けられる。よって、導電体２４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
また、絶縁体２５２は、絶縁体２５４、絶縁体２５０、および導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５２の膜厚は薄いことが好ましい。絶縁体２５２の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５２の膜厚は絶縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５２は、少なくとも一部において、絶縁体２５０より膜厚が薄い領域を有していればよい。
絶縁体２５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２５２を絶縁体２８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ）、Ｘ線光電子分光法（ＸＰＳ）、またはオージェ電子分光法（ＡＥＳ）を用いて行うことができる。
絶縁体２５０は、ゲート絶縁体の一部として機能する。絶縁体２５０は、絶縁体２５２の上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
絶縁体２５０は、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、０．５ｎｍ以上１５．０ｎｍ以下とするのがより好ましい。この場合、絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
図９Ａ乃至図９Ｄなどでは、絶縁体２５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図１０Ｂに示すように、絶縁体２５０を、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂの２層の積層構造にしてもよい。
図１０Ｂに示すように、絶縁体２５０を２層の積層構造とする場合、下層の絶縁体２５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体２５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体２５０ａに含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０ａに含まれる酸素による導電体２６０の酸化を抑制することができる。例えば、絶縁体２５０ａは、上述した絶縁体２５０に用いることができる材料を用いて設け、絶縁体２５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体２５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体２５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体２５０ｂの膜厚は、０．５ｎｍ以上、５．０ｎｍ以下、好ましくは、１．０ｎｍ以上５．０ｎｍ以下、より好ましくは、１．０ｎｍ以上、３．０ｎｍ以下とする。この場合、絶縁体２５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
なお、絶縁体２５０ａに酸化シリコンまたは酸化窒化シリコンなどを用いる場合、絶縁体２５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体２５０ａと絶縁体２５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体２５０の絶縁耐圧を高くすることができる。
絶縁体２５４は、ゲート絶縁体の一部として機能する。絶縁体２５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、絶縁体２５０、および酸化物２３０ｂに拡散するのを防ぐことができる。絶縁体２５４としては、上述の絶縁体２８３に用いることができる絶縁体を用いればよい。例えば、絶縁体２５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体２５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
また、絶縁体２５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体２５０に含まれる酸素が、導電体２６０へ拡散するのを抑制することができる。
また、絶縁体２５４は、絶縁体２５２、絶縁体２５０、および導電体２６０と、ともに、絶縁体２８０などに形成された開口に設ける必要がある。トランジスタ２００の微細化を図るにあたって、絶縁体２５４の膜厚は薄いことが好ましい。絶縁体２５４の膜厚は、０．１ｎｍ以上５．０ｎｍ以下、好ましくは０．５ｎｍ以上３．０ｎｍ以下、より好ましくは１．０ｎｍ以上３．０ｎｍ以下とする。この場合、絶縁体２５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５４の膜厚は絶縁体２５０の膜厚より薄いことが好ましい。この場合、絶縁体２５４は、少なくとも一部において、絶縁体２５０より膜厚が薄い領域を有していればよい。
導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。また、図９Ｂおよび図９Ｃに示すように、導電体２６０の上面は、絶縁体２５０の上面と概略一致している。なお、図９Ｂおよび図９Ｃでは、導電体２６０は、導電体２６０ａと導電体２６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
また、図９Ｃに示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準としたときの、導電体２６０の、導電体２６０と酸化物２３０ｂとが重ならない領域の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、絶縁体２５０などを介して、酸化物２３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体２２２の底面を基準としたときの、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
絶縁体２８０は、絶縁体２７５上に設けられ、絶縁体２５０、および導電体２６０が設けられる領域に開口が形成されている。また、絶縁体２８０の上面は、平坦化されていてもよい。
層間膜として機能する絶縁体２８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体２８０は、例えば、絶縁体２１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁体２８０は、過剰酸素領域または過剰酸素を有することが好ましい。また、絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。過剰酸素を有する絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。絶縁体２８０を、酸素を含む雰囲気で、スパッタリング法で成膜することで、過剰酸素を含む絶縁体２８０を形成することができる。また、成膜ガスに水素を用いなくてもよいスパッタリング法を用いることで、絶縁体２８０中の水素濃度を低減することができる。また、絶縁体２８０の上面に接する絶縁体２８２を、酸素を含む雰囲気で、スパッタリング法で成膜し、絶縁体２８０に酸素を添加してもよい。絶縁体２８２の成膜で絶縁体２８０に酸素を添加する場合、絶縁体２８０の成膜方法は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。また、例えば、絶縁体２８０は、スパッタリング法で成膜した酸化シリコンと、その上に積層されたＣＶＤ法で成膜された酸化窒化シリコンの積層構造としてもよい。また、さらに上に窒化シリコンを積層してもよい。
絶縁体２８２は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体２８２は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体２８２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体２１２と絶縁体２８３に挟まれた領域内で、絶縁体２８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体２８２を設けることで、絶縁体２８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体２８２として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ２００、および半導体装置を作製することができる。
絶縁体２８２は、スパッタリング法を用いて形成することが好ましい。スパッタリング法で絶縁体２８２を成膜することで、絶縁体２８０に酸素を添加することができる。ただし、絶縁体２８２の成膜方法は、スパッタリング法に限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを適宜用いてもよい。
絶縁体２８３は、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体２８３は、絶縁体２８２の上に配置される。絶縁体２８３としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体２８３としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体２８３をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体２８３として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
また、図９では、トランジスタ２００に接続する導電体２４０（導電体２４０ａおよび導電体２４０ｂ）が示されている。導電体２４０は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８５に形成された開口を埋め込むように設けられる。導電体２４０ａの下面は、導電体２４２ａの上面に接する。導電体２４０ｂの下面は、導電体２４２ｂの上面に接する。導電体２４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料などを用いることが好ましい。また、導電体２４０は、上記開口の側面および底面に沿って設けられる膜厚の薄い第１の導電体と、第１の導電体上の第２の導電体の積層構造にしてもよい。
導電体２４０を積層構造とする場合、絶縁体２８５および絶縁体２８０の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体２８３より上層に含まれる水、水素などの不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制することができる。なお、第２の導電体としては、上述のタングステン、銅、またはアルミニウムを主成分とする導電性材料などを用いればよい。
なお、図９Ｂに示す導電体２４０では、第１の導電体および第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
また、導電体２４０ａと絶縁体２８０の間に、バリア絶縁膜として機能する絶縁体２４１ａが設けられることが好ましい。導電体２４０ｂと絶縁体２８０の間に、バリア絶縁膜として機能する絶縁体２４１ｂが設けられることが好ましい。絶縁体２４１（絶縁体２４１ａおよび絶縁体２４１ｂ）は、絶縁体２７１、絶縁体２７５、絶縁体２８０、絶縁体２８２、絶縁体２８３、および絶縁体２８５に形成された開口の側面に接して配置されることが好ましい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
また、金属酸化物を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
酸化物２３０として、半導体として機能する金属酸化物（酸化物半導体）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫とする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜結晶構造の分類＞
まず、酸化物半導体における、結晶構造の分類について、図１１Ａを用いて説明を行う。図１１Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
図１１Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
なお、図１１Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」および、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１１Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１１Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、本明細書中において、単にＸＲＤスペクトルと記す場合がある。なお、図１１Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１１Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
図１１Ｂでは、横軸は２θ［ｄｅｇ．］であり、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）［ａ．ｕ．］である。図１１Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１１Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１１Ｃに示す。図１１Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１１Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
図１１Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
なお、酸化物半導体は、結晶構造に着目した場合、図１１Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物および欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳまたは非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンおよび炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンまたは炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜＜その他の半導体材料＞＞
酸化物２３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物２３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
酸化物２３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物２３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の一例を、図１２を用いて説明する。
［半導体装置の構成例］
本発明の一態様に係る半導体装置（記憶装置）の断面構成例を図１２に示す。図１２は、メモリアレイ２０に、メモリセルの構成例１を用いた半導体装置１００の一部を示す断面図である。
図１２に示す半導体装置は、駆動回路２１に設けられたトランジスタ３００の上方に、トランジスタ１２０ａおよびトランジスタ１２０ｂが設けられている。また、トランジスタ１２０ａおよびトランジスタ１２０ｂの上方に、容量素子１３０ａおよび容量素子１３０ｂが設けられている。なお、トランジスタ１２０ａとして、先の実施の形態で説明したトランジスタ２００を用いることができる。例えば、図１２に示すトランジスタ１２０ａは、図９に示すトランジスタ２００から絶縁体２４１ｂおよび絶縁体２４１ｂを除いた構成を有する。トランジスタ１２０ｂとして、先の実施の形態で説明したトランジスタ２００を用いることができる。例えば、図１２に示すトランジスタ１２０ｂは、図９に示すトランジスタ２００から絶縁体２４１ａおよび絶縁体２４１ａを除いた構成を有する。
また、図１２では１つの酸化物２３０にトランジスタ１２０ａおよびトランジスタ１２０ｂが設けられている。図１２では、トランジスタ１２０ａと電気的に接続する導電体２４０ｂが省略されている。また、図１２では、トランジスタ１２０ｂと電気的に接続する導電体２４０ａが省略されている。
容量素子１３０ａの誘電体として機能する絶縁体２２８および容量素子１３０ｂの誘電体として機能する絶縁体２３４は、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する、強誘電性を有しうる材料が用いられている。これにより、該容量素子を用いて不揮発性の記憶素子を形成することができる。つまり、強誘電体キャパシタとして機能する容量素子と、トランジスタを用いて、１トランジスタ１キャパシタ型の強誘電体メモリを形成することができる。
トランジスタ１２０ａおよびトランジスタ１２０ｂは、ＯＳトランジスタである。ＯＳトランジスタは、高耐圧であるという特性を有する。よって、トランジスタ１２０ａおよびトランジスタ１２０ｂを微細化しても、トランジスタ１２０ａおよびトランジスタ１２０ｂに高電圧を印加することができる。トランジスタ１２０ａおよびトランジスタ１２０ｂを微細化することにより、半導体装置の占有面積を小さくできる。
＜トランジスタ３００＞
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
ここで、図１２に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
＜配線層＞
各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはトランジスタ１２０ａおよびトランジスタ１２０ｂと電気的に接続する導電体３２８、および導電体３３０などが埋め込まれている。なお、導電体３２８、および導電体３３０はコンタクトプラグまたは配線として機能する。
また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図１２において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
絶縁体３５４および導電体３５６上に、絶縁体３５７が設けられ、絶縁体３５７上に導電体３５９が設けられている。導電体３５９は上記実施の形態に示した配線ＢＬに相当する。絶縁体３５７には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。導電体３５９と導電体３５６は、導電体３５８を介して電気的に接続される。
導電体３５９上には絶縁体３６１が設けられ、絶縁体３６１の上方にトランジスタ１２０ａおよびトランジスタ１２０ｂが設けられている。導電体２６０は、上記実施の形態に示した配線ＷＬに相当する。導電体３５９は導電体１４１を介して酸化物２３０と電気的に接続する。導電体１４１はコンタクトプラグまたは配線としての機能を有する。コンタクトプラグとして機能する導電体１４１の側面に接して、上記実施の形態に示す導電体２４０と同様に、絶縁体２４１が設けられる。
また、絶縁体２８５および導電体２４０ｂの上に導電体２３３が設けられる。導電体２３３は、導電体２４０ｂを介してトランジスタ１２０ｂと電気的に接続される。導電体２３３上に絶縁体２３４が設けられ、絶縁体２３４上に導電体２３５が設けられている。絶縁体２３４を介して導電体２３３と導電体２３５が重なる領域が容量素子１３０ｂとして機能する。
絶縁体２３４は、強誘電性を有しうる材料を用いることが好ましい。絶縁体２３４に、強誘電性を有しうる材料を用いることで、容量素子１３０ｂが強誘電体キャパシタとして機能できる。また、導電体２３５を覆って、絶縁体２３６、絶縁体２３７、絶縁体２３８、および絶縁体２３９が設けられている。
絶縁体２３４、絶縁体２３６、絶縁体２３７、絶縁体２３８、および絶縁体２３９に埋め込むように導電体２２５が設けられている。導電体２２５はコンタクトプラグまたは配線としての機能を有する。導電体２２５は、導電体２４０ａと電気的に接続される。また、絶縁体２３６、絶縁体２３７、絶縁体２３８、および絶縁体２３９に埋め込むように導電体２２６が設けられている。導電体２２６はコンタクトプラグまたは配線としての機能を有する。導電体２２６は、導電体２３５と電気的に接続される。
また、絶縁体２３９および導電体２２５の上に導電体２２７が設けられる。導電体２２７は、導電体２２５および導電体２４０ａを介してトランジスタ１２０ａと電気的に接続される。導電体２２７上に絶縁体２２８が設けられ、絶縁体２２８上に導電体２２９が設けられている。絶縁体２２８を介して導電体２２９と導電体２２７が重なる領域が容量素子１３０ａとして機能する。
絶縁体２２８は、強誘電性を有しうる材料を用いることが好ましい。絶縁体２２８に、強誘電性を有しうる材料を用いることで、容量素子１３０ｂが強誘電体キャパシタとして機能できる。また、導電体２２９を覆って、絶縁体２４３、絶縁体２４４、および絶縁体２４７が設けられている。
絶縁体２４７、絶縁体２４４、絶縁体２４３、および絶縁体２２８に埋め込むように導電体２４９が設けられている。導電体２４９はコンタクトプラグまたは配線としての機能を有する。導電体２４９は、導電体２２６を介して導電体２３５と電気的に接続される。また、絶縁体２４７、絶縁体２４４、および絶縁体２４３に埋め込むように導電体２４８が設けられている。導電体２４８はコンタクトプラグまたは配線としての機能を有する。導電体２４８は、導電体２２９と電気的に接続される。
また、導電体２４８および絶縁体２４７の上に導電体２５６が設けられる。導電体２５６は、導電体２４８を介して導電体２２９と電気的に接続される。また、導電体２４９および絶縁体２４７の上に導電体２５７が設けられる。導電体２５７は、導電体２４９および導電体２２６を介して導電体２３５と電気的に接続される。導電体２５６および導電体２５７は、配線ＰＬとして機能する。
また、導電体２５６および導電体２５７を覆って、絶縁体２５８ａ、絶縁体２５８ｂ、および絶縁体２６１を設けてもよい。絶縁体２５８ａまたは絶縁体２５８ｂの少なくとも一方は、水素に対するバリア性を有する絶縁膜であることが好ましい。水素に対するバリア性を有する絶縁膜としては、上述の絶縁体２８３などに用いることができるバリア絶縁膜を用いればよい。このようなバリア絶縁膜を設けることで、絶縁体２６１などに含まれる水素などの不純物が、導電体２５６および導電体２５７などを介して、トランジスタ２００に拡散することを低減できる。
絶縁体２５８ａの成膜は、スパッタリング法を用いて行えばよい。例えば、絶縁体２５８ａとして、スパッタリング法で成膜した窒化シリコンを用いることができる。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体２５８ａの水素濃度を低減することができる。
絶縁体２５８ｂの成膜は、ＡＬＤ法、特にＰＥＡＬＤ法を用いて成膜することが好ましい。例えば、絶縁体２５８ｂとして、ＰＥＡＬＤ法で成膜した窒化シリコンを用いることができる。これにより、絶縁体２５８ｂを被覆性良く成膜することができるので、下地の凹凸によって絶縁体２５８ａにピンホールまたは段切れなどが形成されたとしても、絶縁体２５８ｂでそれらを覆うことで、水素のトランジスタ２００への拡散を低減できる。
ただし、絶縁体２５８ａおよび絶縁体２５８ｂの成膜方法は、スパッタリング法およびＡＬＤ法のみに限られるものではなく、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法などを適宜用いることもできる。また、上記において、絶縁体２５８ａと絶縁体２５８ｂの２層構造を示したが、本発明はこれに限られるものではなく、単層構造または３層以上の積層構造にしてもよい。
層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
例えば、絶縁体３６１、絶縁体３５２、および絶縁体３５４などには、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１４、絶縁体２１２および絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
例えば、導電体３２８、導電体３３０、導電体３５６、導電体１４１、導電体２５６および導電体２５７などとしては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。また、強誘電体キャパシタとして機能する容量素子１３０は、導電体２２９および導電体２３５を熱ＡＬＤ法などの基板加熱を伴う方法で成膜することで、形成後に高温のベークを行わなくても、残留分極を高めることができる。よって、高温のベークを行わずに、半導体装置を作製することができるので、融点の低い銅などの低抵抗導電性材料を用いることができる。
＜容量素子＞
導電体２２９は容量素子１３０ａの上部電極として機能し、導電体２２７は容量素子１３０ａの下部電極として機能し、絶縁体２２８は容量素子１３０ａの誘電体として機能する。導電体２３５は容量素子１３０ｂの上部電極として機能し、導電体２３３は容量素子１３０ｂの下部電極として機能し、絶縁体２３４は容量素子１３０ｂの誘電体として機能する。
絶縁体２２８および絶縁体２３４として、上記実施の形態に示した強誘電性を有しうる材料を用いる。絶縁体２２８および絶縁体２３４は、複数の強誘電性を有しうる材料の積層であってもよい。
強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体２２８および絶縁体２３４の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下にすることができる。薄膜化することができる強誘電体層とすることで、容量素子１３０を微細化されたトランジスタ１２０に組み合わせた半導体装置が形成できる。
なお、絶縁体２２８および絶縁体２３４は、上記の強誘電性を有しうる材料と、絶縁耐力が大きい材料の積層構造にできる場合がある。絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。このような、絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子１３０のリーク電流を抑制できる場合がある。
下部電極として機能する導電体２２７および導電体２３３、ならびに、上部電極として機能する導電体２２９および導電体２３５は、ＡＬＤ法、ＣＶＤ法、またはスパッタリング法などを用いて成膜すればよい。例えば、下部電極として熱ＡＬＤ法を用いて窒化チタンを成膜してもよい。
また、上部電極として機能する導電体および下部電極として機能する導電体は、複数の導電体の積層であってもよい。例えば、上部電極として、ＡＬＤ法を用いて窒化チタンを成膜した後に、スパッタリング法を用いてタングステンを成膜してもよい。
上部電極の形成後に、４００℃乃至５００℃程度の熱処理を行なってもよい。例えば、上部電極の形成後に、ＲＴＡ法により、５００℃で６０秒の熱処理を行なってもよい。
＜酸化物半導体が設けられた層の配線、またはプラグ＞
トランジスタ１２０に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体を設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
例えば、過剰酸素を有する絶縁体２８０と、導電体２４０との間に、絶縁体２４１を設けるとよい（実施の形態２参照。）。絶縁体２４１と、絶縁体２８２、および絶縁体２８３とが接して設けられることで、トランジスタ１２０を、バリア性を有する絶縁体により封止する構造にできる。
つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されにくくなる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制できる。
絶縁体２４１としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、窒化シリコン、窒化酸化シリコン、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。特に、窒化シリコンは水素に対するブロッキング性が高いため好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。
上記実施の形態で示したように、トランジスタ１２０は、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３で封止される構成が好ましい。このような構成とすることで、絶縁体２７４、絶縁体２８５などに含まれる水素が絶縁体２８０などに混入することを低減できる。このとき、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３は、封止膜として機能する。
ここで絶縁体２８３、および絶縁体２８２では導電体２４０が貫通し、絶縁体２１４、および絶縁体２１２では導電体１４１が貫通しているが、上記の通り、導電体２４０と導電体１４１には、それぞれ絶縁体２４１が接して設けられている。これにより、導電体２４０および導電体１４１を介して、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３の内側に混入する水素を低減できる。このようにして、トランジスタ１２０を封止し、絶縁体２７４などに含まれる水素などの不純物のトランジスタ１２０への混入を低減できる。なお、図１２においては、絶縁体２１２および絶縁体２８３などで封止された領域内に、トランジスタ１２０を２個示しているが、これに限られることなく、当該封止された領域内に、１または３以上のトランジスタ１２０を設けることができる。
＜ダイシングライン＞
以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、または切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
ここで、例えば、絶縁体２８３と絶縁体２１２が接する領域がダイシングラインと重なるように設計することが好ましい。つまり、複数のトランジスタ２００を有するメモリセルの外縁に設けられるダイシングラインとなる領域近傍において、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、絶縁体２１６、および絶縁体２１４に開口を設ける。
つまり、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、絶縁体２１６、および絶縁体２１４に設けた開口において、絶縁体２８３と絶縁体２１２が接する。なお、絶縁体２１２と絶縁体２８３は、同材料及び同方法を用いて形成してもよい。絶縁体２１２、および絶縁体２８３を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、窒化シリコンを用いてもよい。
また、例えば、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、および絶縁体２１６に開口を設けてもよい。このような構成とすることで、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２２４、絶縁体２２２、および絶縁体２１６に設けた開口において、絶縁体２８３と絶縁体２１４が接する。
当該構造により、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８３で、トランジスタ１２０を包み込むことができる。絶縁体２１４、絶縁体２８２、および絶縁体２８３の少なくとも一は、酸素、水素、及び水の拡散を抑制する機能を有する。本実施の形態に係る半導体素子が形成された回路領域ごとに、基板を分断することにより、水素または水などの不純物が、分断部分からトランジスタ１２０へ拡散することを防ぐことができる。
また、当該構造により、絶縁体２８０、および絶縁体２２４の過剰酸素が外部に拡散することを防ぐことができる。従って、絶縁体２８０、および絶縁体２２４の過剰酸素は、効率的にトランジスタ１２０のチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ１２０におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ１２０におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ１２０の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
＜記憶装置の変形例１＞
図１２に示した記憶装置の変形例を図１３に示す。図１２では、導電体１４１を絶縁体２２４、絶縁体２２２、絶縁体２１６、絶縁体２１４、絶縁体２１２、および絶縁体３６１に埋め込まれるように設けていたが、絶縁体２８５、絶縁体２８３、絶縁体２８２、絶縁体２８０、絶縁体２７１、および絶縁体２７５に埋め込まれるように設けてもよい。
図１３では、導電体１４１と絶縁体２８５の上に導電体２９２が設けられ、導電体２９２および絶縁体２８５の上に、絶縁体２９３および絶縁体２９４が設けられている。また、絶縁体２９３および絶縁体２９４に埋め込まれるように、導電体２９５および導電体２９６が設けられている。
導電体２３３および絶縁体２３４は、絶縁体２９４の上方に設けられる。導電体２２５と導電体２４０ａは導電体２９５を介して電気的に接続される。導電体２３３は、導電体２９６を介して導電体２４０ｂと電気的に接続される。導電体２９２は導電体３５９と電気的に接続される。なお、図１３では導電体３５９をトランジスタ１２０の下方に設けているが、トランジスタ１２０の上方に設けてもよい。
＜記憶装置の変形例２＞
上記実施の形態で示した通り、容量素子１３０の重ね合わせは２つに限らない。３つ以上の容量素子１３０を重ねて設けてもよい。図１４では、容量素子１３０ａおよび容量素子１３０ｂだけでなく、容量素子１３０ｍおよび容量素子１３０ｎまで重ねて設ける構成例を示している。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置などが形成された半導体ウェハ、および当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの一例を、図１５Ａを用いて説明する。
図１５Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１およびスクライブラインＳＣＬ２（ダイシングライン、または切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図１５Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、またはスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図１５Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、および素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
図１５Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１５Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る半導体装置などを用いることができる。
図１５Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
図１５Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
半導体装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
パッケージ基板４７３２は、セラミックス基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰまたはＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１５Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置の応用例について説明する。
本発明の一態様に係る半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器などに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る半導体装置を用いることで、単位面積当たりの記憶容量の大きな電子機器が実現できる。本発明の一態様に係る半導体装置を用いることで、電子機器の小型化が実現できる。
本発明の一態様に係る半導体装置を有する電子機器の一例について説明する。なお、図１６Ａ乃至図１６Ｊ、図１７Ａ乃至図１７Ｅには、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
図１６Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
情報端末５５００は、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
また、図１６Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
また、図１６Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図１６Ａ乃至図１６Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
また、図１６Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
電気冷凍冷蔵庫５８００に本発明の一態様に係る半導体装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該半導体装置に保持することができる。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図１６Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図１６Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図１６Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなる、タッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図１６Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、および／または音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、占有面積を増やさずに記憶容量の大きな携帯ゲーム機５２００または据え置き型ゲーム機７５００を実現できる。また、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現できる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
ゲーム機の一例として図１６Ｅに携帯ゲーム機を示す。また、図１６Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
図１６Ｇには移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
上記実施の形態で説明した半導体装置は、情報を一時的に保持することができるため、例えば、当該半導体装置を、自動車５７００の自動運転、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図１６Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図１６Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
図１６Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品４７００に記憶することができる。
また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
図１７Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図１７Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
上記実施の形態で説明した半導体装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
図１７ＢはＳＤカードの外観の模式図であり、図１７Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、半導体装置および半導体装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
上記実施の形態で説明した半導体装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
図１７ＤはＳＳＤの外観の模式図であり、図１７Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１５６と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
図１８Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
計算機５６２０は、例えば、図１８Ｂに示す斜視図の構成とすることができる。図１８Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図１８Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１８Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
上記の各種電子機器などに、本発明の一態様の半導体装置を用いることにより、電子機器の小型化、および／または低消費電力化を図ることができる。また、本発明の一態様の半導体装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
１００：半導体装置、１２０：トランジスタ、１３０：容量素子、１４１：導電体、１４２：導電体、１４３：導電体、１５１：トランジスタ層、１５２：容量層、１５３：容量層、１５４：容量層、１５５：容量層

Claims (12)

  1. 　第１および第２トランジスタと、
    　第１および第２容量素子と、を有し、
    　前記第１トランジスタは、前記第１容量素子と電気的に接続され、
    　前記第２トランジスタは、前記第２容量素子と電気的に接続され、
    　前記第１および前記第２容量素子は、前記第１および前記第２トランジスタの上方に設けられ、
    　前記第１および前記第２容量素子は、それぞれが強誘電体を有し、
    　前記第１および前記第２容量素子は、互いに重なる領域を有する半導体装置。
  2. 　第１および第２トランジスタと、
    　第１および第２容量素子と、
    　第１乃至第３配線と、を有し、
    　前記第１トランジスタのゲートは、
    　前記第１配線と電気的に接続され、
    　前記第２トランジスタのゲートは、
    　前記第２配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１容量素子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２容量素子と電気的に接続され、
    　前記第１および前記第２トランジスタそれぞれの、ソースまたはドレインの他方は
    　前記第３配線と電気的に接続され、
    　前記第１および前記第２容量素子は、それぞれが強誘電体を有し
    　前記第１および前記第２容量素子は、互いに重なる領域を有する半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１および前記第２トランジスタが同一層上に設けられている半導体装置。
  4. 　第１乃至第４トランジスタと、
    　第１乃至第４容量素子と、を有し、
    　前記第１トランジスタは、前記第１容量素子と電気的に接続され、
    　前記第２トランジスタは、前記第２容量素子と電気的に接続され、
    　前記第３トランジスタは、前記第３容量素子と電気的に接続され、
    　前記第４トランジスタは、前記第４容量素子と電気的に接続され、
    　前記第１乃至前記第４容量素子は、前記第１乃至前記第４トランジスタの上方に設けられ、
    　前記第１乃至前記第４容量素子は、それぞれが強誘電体を有し、
    　前記第３容量素子と前記第４容量素子は同一層上に設けられ、
    　前記第１乃至前記第３容量素子は、互いに重なる領域を有する半導体装置。
  5. 　第１乃至第４トランジスタと、
    　第１乃至第４容量素子と、
    　第１乃至第４配線と、を有し、
    　前記第１および前記第３トランジスタそれぞれのゲートは、
    　前記第１配線と電気的に接続され、
    　前記第２および前記第４トランジスタそれぞれのゲートは、
    　前記第２配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１容量素子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２容量素子と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの一方は、前記第３容量素子と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの一方は、前記第４容量素子と電気的に接続され、
    　前記第１および前記第２トランジスタそれぞれの、ソースまたはドレインの他方は
    　前記第３配線と電気的に接続され、
    　前記第３および前記第４トランジスタそれぞれの、ソースまたはドレインの他方は
    　前記第２配線と電気的に接続され、
    　前記第３容量素子と前記第４容量素子は同一層上に設けられ、
    　前記第１乃至前記第３容量素子は、互いに重なる領域を有する半導体装置。
  6. 　第１乃至第４トランジスタと、
    　第１乃至第４容量素子と、を有し、
    　前記第１トランジスタは、前記第１容量素子と電気的に接続され、
    　前記第２トランジスタは、前記第２容量素子と電気的に接続され、
    　前記第３トランジスタは、前記第３容量素子と電気的に接続され、
    　前記第４トランジスタは、前記第４容量素子と電気的に接続され、
    　前記第１乃至前記第４容量素子は、前記第１乃至前記第４トランジスタの上方に設けられ、
    　前記第１乃至前記第４容量素子は、それぞれが強誘電体を有し、
    　前記第１乃至前記第４容量素子は、互いに重なる領域を有する半導体装置。
  7. 　第１乃至第４トランジスタと、
    　第１乃至第４容量素子と、
    　第１乃至第４配線と、を有し、
    　前記第１および前記第３トランジスタそれぞれのゲートは、
    　前記第１配線と電気的に接続され、
    　前記第２および前記第４トランジスタそれぞれのゲートは、
    　前記第２配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１容量素子と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２容量素子と電気的に接続され、
    　前記第３トランジスタのソースまたはドレインの一方は、前記第３容量素子と電気的に接続され、
    　前記第４トランジスタのソースまたはドレインの一方は、前記第４容量素子と電気的に接続され、
    　前記第１および前記第２トランジスタそれぞれの、ソースまたはドレインの他方は
    　前記第３配線と電気的に接続され、
    　前記第３および前記第４トランジスタそれぞれの、ソースまたはドレインの他方は
    　前記第２配線と電気的に接続され、
    　前記第１乃至前記第４容量素子は、それぞれが強誘電体を有し
    　前記第１乃至前記第４容量素子は、互いに重なる領域を有する半導体装置。
  8. 　請求項４乃至請求項７のいずれか一項において、
    　前記第１乃至前記第４トランジスタが同一層上に設けられている半導体装置。
  9. 　請求項４乃至請求項８のいずれか一項において、
    　前記第１乃至前記第４トランジスタのそれぞれは、チャネルが形成される半導体層に酸化物半導体を含む半導体装置。
  10. 　請求項９において、
    　前記酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含む半導体装置。
  11. 　請求項１乃至請求項１０のいずれか一項において、
    　前記強誘電体は、ハフニウムまたはジルコニウムの少なくとも一方を含む半導体装置。
  12. 　請求項１乃至請求項１０のいずれか一項において、
    　前記強誘電体は、ＩＩＩ−Ｖ族の元素の中から選ばれる少なくとも一の元素を含む半導体装置。
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