WO2022064304A1 - 半導体装置の駆動方法 - Google Patents

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WO2022064304A1
WO2022064304A1 PCT/IB2021/058177 IB2021058177W WO2022064304A1 WO 2022064304 A1 WO2022064304 A1 WO 2022064304A1 IB 2021058177 W IB2021058177 W IB 2021058177W WO 2022064304 A1 WO2022064304 A1 WO 2022064304A1
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WO
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insulator
transistor
oxide
conductor
wiring
Prior art date
Application number
PCT/IB2021/058177
Other languages
English (en)
French (fr)
Inventor
松嵜隆徳
大貫達也
青木健
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • One aspect of the present invention relates to a method for driving a semiconductor device, a semiconductor device, or the like.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, image pickup devices, display devices, light emitting devices, power storage devices, storage devices, display systems, electronic devices, lighting devices, input devices, and input / output devices.
  • Devices, their driving methods, or their manufacturing methods can be mentioned as an example.
  • the semiconductor device refers to all devices that utilize semiconductor characteristics, and the storage device is a semiconductor device.
  • IGZO In-Ga-Zn oxides
  • Exo In-Ga-Zn oxides
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline structure
  • Oxide semiconductor transistors having metal oxide semiconductors in the channel formation region
  • OS transistors have been reported to have a minimum off-current (for example, non-patented).
  • Various semiconductor devices using OS transistors have been manufactured (for example, Non-Patent Documents 3 and 4).
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • 2T 2-transistor type
  • 3T 3-transistor type
  • the OS transistor has an extremely small leakage current, that is, a current flowing between the source and the drain in the off state.
  • the NOSRAM can be used as a non-volatile memory by holding a charge corresponding to the data in the cell using the characteristic that the leakage current is extremely small.
  • the charge corresponding to the data is held in the capacity of the memory cell.
  • NOSRAM the charge corresponding to the data is held in the capacity of the memory cell.
  • One aspect of the present invention is to provide a semiconductor device capable of holding data for a long period of time and a method for driving the semiconductor device.
  • one aspect of the present invention is to provide a semiconductor device having low power consumption and a method for driving the same.
  • one aspect of the present invention is to provide a highly reliable semiconductor device and a driving method thereof.
  • one aspect of the present invention is to provide a novel semiconductor device and a method for driving the same.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and / or other problems.
  • One aspect of the present invention has a memory cell having a capacitance having a dielectric layer between the first electrode and the second electrode, and writing data to the memory cell polarizes the dielectric layer to the capacitance. It is a method of driving a semiconductor device, which is performed by applying a first voltage to be inverted, and reading data from a memory cell is performed by applying a second voltage that does not polarize and invert the dielectric layer to the capacitance. ..
  • One aspect of the present invention has a memory cell having a capacitance having a strong dielectric layer between the first electrode and the second electrode, a first transistor, and a second transistor, and data to the memory cell.
  • the writing is performed by applying a first voltage that reverses the polarization of the strong dielectric layer to the capacitance, and the first voltage is applied to the data signal given to the first electrode via the first transistor and to the second electrode.
  • the given control signal and the voltage given by, the reading of data from the memory cell is done by applying a second voltage smaller than the first voltage to the capacitance, the second voltage is given to the second electrode. It is a driving method of a semiconductor device, which is a voltage given by a control signal.
  • the gate of the second transistor is electrically connected to the first electrode, and the current flowing between the source and drain of the second transistor is strong determined by the application of the first voltage.
  • a method for driving the semiconductor device which differs depending on the polarization state of the dielectric layer, is preferable.
  • a method for driving a semiconductor device in which the first transistor and the second transistor are transistors having an oxide semiconductor in the channel.
  • One aspect of the present invention has a memory cell having a capacitance having a strong dielectric layer between the first electrode and the second electrode and a first transistor, and writing data to the memory cell is capacitive. It is performed by applying a first voltage that reverses the polarization of the strong dielectric layer, and the first voltage is a data signal given to the first electrode via the first transistor and a control signal given to the second electrode. , And the reading of data from the memory cell is performed by applying a second voltage smaller than the first voltage to the capacitance, and the second voltage is given by the control signal given to the second electrode. It is a method of driving a semiconductor device, which is a voltage to be generated.
  • One aspect of the present invention has a capacitance having a strong dielectric layer between the first electrode and the second electrode, and a memory cell having a first transistor, a second transistor, and a third transistor.
  • the writing of data to the memory cell is performed by applying a first voltage that reverses the polarization of the dielectric layer to the capacitance, and the first voltage is applied to the first electrode via the first transistor and the second transistor. It is a voltage given by a data signal to be generated and a control signal given to the second electrode, and reading of data from the memory cell is performed by applying a second voltage smaller than the first voltage to the capacitance.
  • the 2 voltage is a method of driving a semiconductor device, which is a voltage given by a control signal given to the second electrode.
  • the gate of the third transistor is electrically connected to one of the source or drain of the first transistor and one of the source or drain of the second transistor, with the source and drain of the third transistor.
  • a method for driving a semiconductor device is preferable, in which the current flowing between them differs depending on the polarization state of the strong dielectric layer determined by the application of the first voltage.
  • a method for driving a semiconductor device in which the first transistor and the second transistor are transistors having an oxide semiconductor in the channel.
  • a method for driving a semiconductor device, in which the ferroelectric layer has hafnium oxide and / or zirconium oxide is preferable.
  • One aspect of the present invention can provide a semiconductor device capable of retaining data for a long period of time, and a method for driving the semiconductor device.
  • one aspect of the present invention can provide a semiconductor device having low power consumption and a method for driving the same.
  • one aspect of the present invention can provide a highly reliable semiconductor device and a method for driving the same.
  • one aspect of the present invention can provide a novel semiconductor device and a driving method thereof.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and / or other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 1A and 1B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 2 is a diagram showing a configuration example of a semiconductor device.
  • 3A, 3B, 3C, 3D, and 3E are diagrams showing a configuration example of a semiconductor device.
  • FIG. 4 is a diagram showing a configuration example of a semiconductor device.
  • 5A, 5B, and 5C are diagrams showing a configuration example of a semiconductor device.
  • 6A, 6B, and 6C are diagrams showing the hysteresis characteristics of the ferroelectric substance.
  • FIG. 7 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 8 is a diagram showing a configuration example of a semiconductor device.
  • 9A and 9B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 10A and 10B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 11 is a diagram showing a configuration example of a semiconductor device.
  • 12A and 12B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 13 is a diagram showing a configuration example of a semiconductor device.
  • 14A and 14B are diagrams showing a configuration example of a semiconductor device.
  • 15A and 15B are diagrams showing a configuration example of a semiconductor device.
  • 16A and 16B are diagrams showing a configuration example of a semiconductor device.
  • 17A and 17B are diagrams showing a configuration example of a semiconductor device.
  • 18A and 18B are diagrams showing a configuration example of a semiconductor device.
  • 19A and 19B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 11 is a diagram showing a configuration example of a semiconductor device.
  • 12A and 12B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 13
  • FIG. 20 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 21 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 22 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 23A to 23C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 24 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 25A and 25B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 26 is a schematic cross-sectional view showing a configuration example of a transistor.
  • 27A to 27C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 28 is a schematic cross-sectional view showing a configuration example of a transistor.
  • FIG. 29A and 29B are schematic cross-sectional views showing a configuration example of a transistor.
  • 30A and 30B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 31A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 31B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 31C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO. ..
  • FIG. 32A is a perspective view showing an example of a semiconductor wafer.
  • FIG. 32B is a perspective view showing an example of the chip.
  • 32C and 32D are perspective views showing an example of an electronic component.
  • 33A to 33J are diagrams illustrating an example of an electronic device.
  • 34A to 34E are diagrams illustrating an example of an electronic device.
  • 35A to 35C are diagrams illustrating an example of an electronic device.
  • the ordinal numbers "1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like is regarded as another embodiment or the component referred to in “second” in the scope of claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the scope of claims.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide can be referred to as a metal oxide semiconductor. can. Further, in the case of describing as an OS FET or an OS transistor, it can be paraphrased as a transistor having a metal oxide or an oxide semiconductor.
  • the cell has a function of holding data. Specifically, the cell has a capacity, and by holding a charge in the capacity, the data written in the cell can be held. Therefore, the cell can be called a memory cell, and the semiconductor device can be called a storage device.
  • the capacitance is configured to include a first electrode, a second electrode, and a ferroelectric layer.
  • the ferroelectric layer is provided between the first electrode and the second electrode.
  • the capacitance provided with the ferroelectric layer between the first electrode and the second electrode retains data for a long time without taking a structure for increasing the capacitance, for example, a trench structure. be able to. This makes it possible to obtain a semiconductor device having a structure that is easy to make.
  • FIG. 1A is a schematic diagram of the capacity of the cell 100 included in the semiconductor device according to one aspect of the present invention.
  • the cell 100 is also referred to as a memory cell.
  • the cell 100 has a configuration including a transistor and the like in addition to the capacitance, but only the capacitance is shown in FIG. 1A.
  • the capacity C1 of the cell 100 illustrated in FIG. 1A is a capacity provided with a ferroelectric layer FE between the electrode UE and the electrode LE.
  • the capacitance C1 provided with the ferroelectric layer may be referred to as a ferroelectric capacitance (ferroelectric capacitor).
  • the capacitance C1 provided with the ferroelectric layer polarizes the ferroelectric layer FE according to the application direction and the amount of the voltage applied. The direction and the amount of polarization change.
  • a signal (data) is stored (written) between the electrode UE and the electrode LE by utilizing the change in the polarization state of the ferroelectric layer FE.
  • the capacitance C1 even if the voltage between the electrode UE and the electrode LE is set to zero, the polarization remains in the ferroelectric layer FE (residual polarization).
  • a voltage for reversing the polarization (polarization inversion voltage) is applied.
  • FIG. 1B is a graph showing the magnitude (polarization amount) of polarization according to the electric field to the ferroelectric layer FE.
  • the horizontal axis shows the electric field E applied to the ferroelectric layer.
  • the vertical axis indicates the amount of polarization P of the ferroelectric layer.
  • the polarization P represents the magnitude of polarization (amount of polarization).
  • the polarization of the ferroelectric layer increases.
  • E H the electric field applied to the ferroelectric layer and then the electric field applied to the ferroelectric layer is lowered, the positive charge is biased to one electrode side of the capacitance, and the negative charge is biased to the other electrode side of the capacitance. Since it is biased, positive polarization remains when the electric field becomes zero.
  • the electric field applied to the ferroelectric layer FE is lowered, the polarization of the ferroelectric layer becomes smaller.
  • the voltage for applying the electric field E H and the electric field EL to the ferroelectric layer FE can be said to be a polarization inversion voltage.
  • a voltage not exceeding the polarization inversion voltage is applied to the capacitance C1, and the polarization state of the ferroelectric layer FE returns to the original state even when the electric field is returned to 0. It works like this.
  • an electric field ER at which the ferroelectric layer FE does not invert the polarization is applied, and the amount of change in polarization ( PH , PL ) when the electric field ER is used is used. Then, the data is read from the cell 100.
  • the electric field ER can be, for example, an electric field (counterelectric field) at which the polarization becomes zero.
  • the voltage for applying the electric field ER to the ferroelectric layer FE can be said to be a voltage that does not reverse the polarization.
  • a voltage that does not reverse the polarization to the capacitance C1
  • the change in potential according to the amount of change in polarization ( PH , PL ) can be amplified and data can be read out from the cell 100.
  • a negative electric field is shown as the electric field ER in FIG. 1B, it may be a positive electric field.
  • the semiconductor device provided with the cell 100 is excellent in the reliability of the data to be read. Further, the semiconductor device provided with the cell 100 can reduce power consumption. In addition, the area of the capacitance can be made smaller than that of the capacitance having a normal dielectric.
  • Materials that can have strong dielectric properties that can be used for the strong dielectric layer FE include hafnium oxide, zirconium oxide, HfZrOX ( X is a real number larger than 0), hafnium oxide and element J1 (here).
  • Element J1 is added to zirconium oxide, a material to which zirconium (Zr), silicon (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) are added.
  • Element J2 (where element J2 is hafnium (Hf), silicon (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) was added. Materials, etc. can be mentioned. Further, as materials capable of having strong dielectric property, PbTIO X , barium titanate strontium (BST), barium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), bismuth ferrite (BFO). , Barium titanate, and the like, and a piezoelectric ceramic having a perovskite structure may be used.
  • the material capable of having ferroelectricity for example, a laminated structure composed of a plurality of materials selected from the materials listed above or a plurality of materials selected from the materials listed above may be used. can.
  • the crystal structure (characteristics) of hafnium oxide, zirconium oxide, HfZrOX , and materials obtained by adding the element J1 to hafnium oxide may change not only depending on the film forming conditions but also depending on various processes.
  • a material exhibiting ferroelectricity is not only referred to as a ferroelectric substance, but is also referred to as a material capable of having ferroelectricity or a material having a ferroelectricity.
  • hafnium oxide, or hafnium oxide and zirconium oxide which are materials used for the ferroelectric layer, are preferable because they can have ferroelectricity even when processed into a thin film of several nm.
  • the film thickness of the ferroelectric layer can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, still more preferably 10 nm or less (typically 2 nm or more and 9 nm or less).
  • HfZrOX When used as a material capable of having ferroelectricity, it is preferable to form a film by using an atomic layer deposition (ALD) method, particularly a thermal ALD method. Further, when a material capable of having ferroelectricity is formed by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (also referred to as Hydro Carbon, HC) as a precursor. When one or both of hydrogen and carbon are contained in the material which may have a ferroelectricity, the crystallization of the material which may have a ferroelectricity may be inhibited.
  • ALD atomic layer deposition
  • HC Hydro Carbon
  • a precursor containing no hydrocarbon a chlorine-based material can be mentioned.
  • HfZrO x hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • high-purity intrinsicity is achieved by thoroughly eliminating at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film. It is possible to form a film having a strong ferroelectricity. It should be noted that the film having high-purity intrinsic ferroelectricity and the high-purity intrinsic oxide semiconductor shown in the embodiment described later have very high consistency in the manufacturing process. Therefore, it is possible to provide a method for manufacturing a semiconductor device having high productivity.
  • HfZrOX is used as a material capable of having ferroelectricity
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • the oxidizing agent in the thermal ALD method may contain one or more selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 .
  • the crystal structure of the material that can have ferroelectricity is not particularly limited.
  • the crystal structure of the material that may have strong dielectric property may be one or more selected from cubic, tetragonal, orthorhombic, and monoclinic.
  • a material capable of having ferroelectricity it is preferable to have an orthorhombic crystal structure because ferroelectricity is exhibited.
  • a composite structure having an amorphous structure and a crystal structure may be used as a material capable of having ferroelectricity.
  • the cell 100 shown in FIG. 2 has a transistor M1, a transistor M2, a transistor M3, and a capacitance C1.
  • the capacitance C1 is a ferroelectric capacitance provided with a ferroelectric layer between a pair of electrodes.
  • the capacitance C1, which is a ferroelectric capacitance provided with the ferroelectric layer shown in FIG. 2, is represented by a circuit symbol different from the capacitance not provided with the ferroelectric layer.
  • One of the source and drain of the transistor M1 is connected to the terminal that transmits the signal of the wiring WBL.
  • the gate of the transistor M1 is connected to a terminal that transmits a signal of the wiring WWL.
  • the other of the source or drain of the transistor M1 is connected to one electrode of the capacitance C1 and the gate of the transistor M2.
  • a node to which the other of the source or drain of the transistor M1, one electrode of the capacitance C1 and the gate of the transistor M2 are electrically connected is referred to as a node SN.
  • the other electrode of the capacitance C1 is connected to a terminal that transmits a signal of the wiring PL.
  • One of the source and drain of the transistor M2 is connected to a terminal that transmits a signal of the wiring SL.
  • the other of the source or drain of the transistor M2 is connected to one of the source or drain of the transistor M3.
  • the other of the source or drain of the transistor M3 is connected to a terminal that carries the signal of the wiring RBL.
  • the gate of the transistor M3 is connected to a terminal that transmits a signal of the wiring RWL.
  • transistors M1 to M3 a transistor having silicon in the channel forming region (hereinafter referred to as Si transistor) and / or a transistor having an oxide semiconductor in the channel forming region (hereinafter referred to as OS transistor) can be used.
  • Si transistor silicon in the channel forming region
  • OS transistor oxide semiconductor in the channel forming region
  • the silicon used for the channel formation region of the Si transistor can be, for example, amorphous silicon (sometimes called hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like.
  • the transistors M1 to M3 include transistors containing Ge and the like in the channel forming region, and compound semiconductors such as ZnSe, CdS, GaAs, InP, GaN, and SiGe in the channel forming region.
  • Transistors included, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • the OS transistor can be freely arranged by stacking it on a circuit using a Si transistor, integration can be easily performed.
  • the silicon for example, amorphous silicon (sometimes referred to as hydrided amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon and the like can be used.
  • the OS transistor can be manufactured by using the same manufacturing apparatus as the Si transistor, it can be manufactured at low cost.
  • the OS transistor has better electrical characteristics than the Si transistor in a high temperature environment. Specifically, since the ratio of the on current to the off current is large even at a high temperature such as 100 ° C. or higher and 200 ° C. or lower, preferably 125 ° C. or higher and 150 ° C. or lower, good switching operation can be performed.
  • the wiring WBL is a wiring to which a signal (data signal) corresponding to the data written in the cell 100 is given.
  • the wiring WBL may be referred to as a write bit line.
  • the wiring WBL can be common wiring with other wiring, for example, wiring RBL.
  • the wiring WWL is a wiring to which a signal (selection signal) for writing data to the cell 100 is given.
  • the wiring WWL may be referred to as a write word line.
  • the wiring PL is a wiring to which a signal for writing data to the cell 100 (control signal) and a signal for reading data from the cell 100 (control signal) are given.
  • the wiring PL has a function of controlling the polarization state of the layer having the ferroelectric substance of the capacitance C1, and may be referred to as a polarization control line.
  • the wiring SL is a wiring to which a constant potential for reading data from the cell 100 is given.
  • the wiring SL has a function for passing a current between the wiring SL and the wiring RBL according to the data stored in the cell 100, and may be referred to as a source line.
  • the wiring RBL is a wiring to which a signal corresponding to the data read from the cell 100 is given.
  • the wiring RBL may be referred to as a read bit line.
  • the wiring RBL can be a wiring common to other wiring, for example, the wiring WBL.
  • the wiring RWL is a wiring to which a signal (selection signal) for reading data from the cell 100 is given.
  • the wiring RWL may be referred to as a read word line.
  • each transistor will be described as an n-channel type transistor.
  • the transistor M1 is an n-channel type transistor and the wiring WWL is set to a high potential (also referred to as H level potential or H level), the transistor M1 can be turned on. Further, when the wiring WWL is set to a low potential (also referred to as L level potential or L level), the transistor M1 can be turned off. The same applies to the transistor M3.
  • the write-in data signal applies a polarization inversion voltage to the capacitance C1.
  • the ferroelectric layer having the capacitance C1 can take different polarization states depending on the data signal. Depending on this polarization state, the capacitance value of the capacitance C1 can be made different. This difference between the polarization state and the capacitance value of the capacitance C1 is maintained even when the electric field to the capacitance C1 is zero.
  • the data is read from the cell 100 by using the capacitive coupling in the capacitance C1 when the potential of the wiring PL is changed.
  • the potential of the wiring PL is such that the voltage applied to the capacitance C1 does not reverse the polarization of the ferroelectric layer.
  • the node SN is electrically suspended, so that capacitive coupling occurs at the capacitance C1. Therefore, the potential of the node SN changes according to the change of the potential of the wiring PL.
  • the change in the potential of the node SN differs depending on the state of the capacitance value of the capacitance C1. Therefore, the potential of the gate of the transistor M2 can be made different according to the stored data. Since the potential of the gate of the transistor is different, the amount of current flowing between the source and the drain of the transistor M2 is different. Data can be read from the cell 100 depending on the difference in the amount of current.
  • FIG. 3A is a timing chart for explaining the operation of writing data in the cell 100 shown in FIG.
  • FIG. 3A shows the signals or potentials of the wiring WWL, the wiring WBL, the wiring PL, the node SN, the wiring RBL, the wiring RWL, and the wiring SL in the cell 100.
  • "data1” and “data0” are shown as data to be written in the cell 100.
  • “Data1” is shown as an H level signal
  • “data0” is shown as an L level signal.
  • the wiring WWL is set to the H level.
  • a signal corresponding to the data data1 or data0 to be written to the cell 100 is given to the wiring WBL, and a potential corresponding to the signal is given to the node SN.
  • the wiring PL is H level.
  • Wiring RBL, wiring RWL and wiring SL shall be at L level.
  • the H level signal given to the wiring WBL, the wiring PL, and the node SN is shown as the potential VPL1, and the L level signal is shown as the potential 0V.
  • the potential VPL1 is a potential at which an inverting polarization voltage is applied to the ferroelectric layer of the capacitance C1 by applying the potential VPL1 and the potential 0V to the capacitance C1.
  • the potential VPL1 is preferably 2.5 V or higher.
  • the transistors M1 to M3 are preferably transistors having excellent resistance (withstand voltage) to a high voltage.
  • the transistors M1 to M3 are preferably composed of OS transistors.
  • the OS transistor has a characteristic of having excellent withstand voltage as compared with the Si transistor.
  • the wiring WWL is set to the H level following the period P11. Following the period P11, the wiring WBL is given a signal corresponding to the data data1 or data0 to be written to the cell 100, and the potential corresponding to the signal is given to the node SN.
  • the wiring PL is L level. Wiring RBL, wiring RWL and wiring SL shall be at L level.
  • the potential shown in FIG. 3D is applied to the electrode of the capacitance C1.
  • a voltage VPL1 that becomes an inverting polarization voltage is applied to the electrode of the capacitance C1 in the direction opposite to the period P11, and an electric field EH is generated in the ferroelectric layer. Therefore, in the capacitance C1, the polarization state corresponding to the data1 is written.
  • both the electrodes of the capacitance C1 have the same potential as the potential 0V, so that the voltage exceeding the inverting polarization voltage is It is not applied and no electric field is generated on the ferroelectric layer.
  • FIG. 4 is a timing chart for explaining the operation of reading data in the cell 100 shown in FIG. FIG. 4 shows the signals or potentials of the wiring WWL, the wiring WBL, the wiring PL, the node SN, the wiring RBL, the wiring RWL, and the wiring SL in the cell 100. Further, in FIG. 4, “data1” and “data0” are shown as data read from the cell 100. “Data1” and “data0” correspond to the data stored as the polarization state of the ferroelectric layer having the capacitance C1 in the data writing operation.
  • the wiring WWL is set to the L level, and the node SN is electrically suspended.
  • the wiring PL is set to the potential VPL2.
  • Wiring WBL, wiring RWL and wiring SL shall be at L level.
  • the wiring RBL is precharged to a potential whose potential fluctuates depending on the current flowing through the transistor M2 and the transistor M3. For example, it is precharged to a potential smaller than the potential VPL1.
  • the node SN in the cell 100 has a capacitance C2 which is a parasitic capacitance such as the gate capacitance of the transistor M2.
  • C2 is a parasitic capacitance such as the gate capacitance of the transistor M2.
  • the potential V SN of the node SN is determined by CFE for the capacity value of the capacity C1, CS for the capacity value of the capacity C2, and voltage VPL2 corresponding to the voltage of the capacity C1 and can be expressed by the equation (1).
  • the capacitance value of the capacitance C1 is determined by the polarization state of the ferroelectric layer of the capacitance C1. This polarization state differs depending on the written data “data1” or “data0”. Therefore, the potential V SN of the node SN can be made different depending on the written data “data1” or “data0”.
  • the parasitic capacitance CS of the node SN is smaller than the capacitance CFE of the capacitance C1 having the ferroelectric layer. The difference in potential due to the difference in the capacitance value according to the polarization state of the capacitance C1 appears as Vdata1 or Vdata2 in the potential VSN of the node SN .
  • the wiring RWL is set to the H level.
  • a conduction state is established between the source and the drain of the transistor M3.
  • a current corresponding to the potential of the node SN flows through the transistor M2.
  • the potential of the node SN by setting the wiring PL to the voltage VPL2 can take two states of the potential Vdata0 or the potential Vdata1 (> Vdata0) as shown in FIGS. 5B and 5C.
  • the potential of the precharged wiring RBL changes depending on the magnitude relationship of the current Idata0 or Idata1, and data can be read from the cell 100 depending on the magnitude relationship with the reference voltage V REF .
  • the potential of the precharged wiring RBL is preferably smaller than the potential VPL1. With this configuration, the fluctuation of the potential of the wiring RBL can be reduced. Therefore, even if the circuit having the transistor electrically connected to the wiring RBL is a miniaturized transistor such as a Si transistor and the withstand voltage is small, it can be operated without any problem.
  • the operation of reading the data in the cell 100 of FIG. 2 may have a different configuration. For example, it may be operated as shown in the timing chart of FIG. 6A.
  • the potential of the wiring SL is high (VSL in FIG. 6A), and the current is passed according to the potential of the node SN with the wiring RBL precharged to 0V. That is, as shown in FIGS. 6B and 6C, a current Idata0 or Idata1 (> Idata0) corresponding to the potential Vdata0 or Vdata1 flows from the wiring SL toward the wiring RBL in the transistor M2, and the magnitude of the current is large.
  • the data corresponding to the above can be read from the cell 100.
  • the operation of reading the data in the cell 100 of FIG. 2 may have a different configuration. For example, it may be operated as shown in the timing chart of FIG.
  • FIG. 7 corresponds to the configuration in which the operation of setting the potential of the node SN is added in the configuration of FIG.
  • the potential of the wiring WBL is set to the potential V PRE_SN for which the potential is to be set, and the wiring WWL is set to the H level.
  • the potential of the node SN is the potential V PRE_SN .
  • the wiring WWL is set to the L level, and the node SN is electrically suspended.
  • FIG. 8 is a block diagram for explaining a configuration example of a semiconductor device including a plurality of cells 100 shown in FIG. 2.
  • cells 100_11 to 100_mn are arranged in m rows and n columns (m and n are natural numbers).
  • Cell 100 shown in FIG. 2 can be applied to cells 100_11 to 100_mn.
  • the cells 100_11 to 100_mn are connected to the wiring RWL, the wiring PL, the wiring WWL, the wiring WBL, and the wiring RBL arranged in each row or each column. Further, the cells 100_11 to 100_mn are connected to the wiring SL, although not shown. Further, drive circuits 111 to 114 are illustrated around cells 100_11 to 100_mn. The drive circuits 111 to 114 can be arranged so as to overlap with the cells 100_11 to 100_mn by configuring the cells 100_11 to 100_mn with OS transistors.
  • the drive circuit 111 is a circuit for generating a signal for selective control of writing data to cells 100_11 to 100_mn, for example.
  • the drive circuit 111 is a circuit that generates a signal given to the wiring WWL and a circuit that generates a signal given to the wiring PL.
  • the drive circuit 111 can generate a signal for desired selection control by using a decoder circuit, a shift register circuit, or the like.
  • the drive circuit 112 is a circuit for generating a signal for selective control of reading data to cells 100_11 to 100_mn, for example.
  • the drive circuit 112 is a circuit that generates a signal given to the wiring RWL and a circuit that generates a signal given to the wiring PL.
  • the drive circuit 112 can generate a signal for desired selection control using a decoder circuit, a shift register circuit, or the like.
  • the drive circuit 113 is a circuit for outputting a voltage such as a data signal to be written to cells 100_11 to 100_mn, for example.
  • the drive circuit 113 is a circuit that outputs a data signal given to the wiring WBL and / or a circuit that outputs a precharge voltage.
  • the drive circuit 113 can output a desired voltage by using a decoder circuit, a shift register circuit, or the like.
  • the drive circuit 114 is a circuit for outputting a voltage read from cells 100_11 to 100_mn to the outside, for example.
  • the drive circuit 114 is a circuit for comparing the precharge voltage applied to the wiring RBL, the potential of the wiring RBL, and the reference voltage.
  • the drive circuit 113 can generate a desired voltage to output the voltage read out by using a precharge circuit, an amplifier circuit, a comparison circuit, or the like.
  • FIG. 9A is a circuit diagram showing a modification of the cell 100 applicable to the cells 100_11 to 100_mn.
  • the cell 100A shown in FIG. 9A illustrates a configuration in which the transistors M1 to M3 in the cell 100 of FIG. 2 have a back gate electrode to which a back gate voltage VBG is applied.
  • VBG back gate voltage
  • the backgate voltage applied to the backgate of each transistor may be the same voltage or may be different.
  • FIG. 9B is a circuit diagram showing a modification of the cell 100 applicable to the cells 100_11 to 100_mn.
  • the cell 100B shown in FIG. 9B illustrates a configuration in which the wiring WBL and the wiring RBL in the cell 100 of FIG. 2 are shared as a wiring BL. With the configuration shown in FIG. 9B, the number of wires connected to the cell can be reduced.
  • FIG. 10A is a circuit diagram showing a modification of the cell 100 applicable to the cells 100_11 to 100_mn.
  • the cell 100C shown in FIG. 10A is shown in which the transistor M3 in the cell 100 of FIG. 2 is omitted and the wiring RWL is connected to the back gate of the transistor M2.
  • the selection signal given to the wiring RWL controls whether or not a current flows between the wiring RWL and the wiring SL by controlling the threshold voltage of the transistor M2. With the configuration of FIG. 10A, the number of transistors in the cell can be reduced.
  • FIG. 10B is a circuit diagram showing a modification of the cell 100 applicable to the cells 100_11 to 100_mn.
  • the cell 100D shown in FIG. 10B illustrates a configuration that combines the transistors and wiring-reducing configurations described in FIGS. 9B and 10A. With the configuration of FIG. 10B, the number of wirings connected to the cell and the transistor included in the cell can be reduced.
  • the cell 200 shown in FIG. 11 has a storage unit 210_1, 210_1, and a signal control unit 220 as a plurality of storage units.
  • the storage unit 210_1 has a transistor M11 and a capacitance C11.
  • the storage unit 210_2 has a transistor M12 and a capacitance C12.
  • the signal control unit 220 includes a transistor M4, a transistor M5, and a transistor M6.
  • the capacitance C11 and the capacitance C12 are ferroelectric capacitances having a ferroelectric layer between a pair of electrodes. Capacities C11 and capacities C12, which are the ferroelectric capacitances with the ferroelectric layer shown in FIG. 11, are represented by circuit symbols different from those without the ferroelectric layer.
  • the transistor, capacitance, etc. shown in FIG. 11 are connected as shown in the figure. Specifically, one of the source and drain of the transistor M4 is connected to a terminal that transmits a signal of the wiring WBL. The gate of the transistor M4 is connected to a terminal that transmits a signal of the wiring SW. The other of the source or drain of the transistor M4 is connected to one of the source or drain of the transistors M11 and M12 of the storage units 210_1 and 210_2, and the gate of the transistor M5.
  • a node in which the other of the source or drain of the transistor M4, one of the source or drain of the transistors M11 and M12 of the storage units 210_1 and 210_2, and the gate of the transistor M5 are electrically connected is referred to as a node SN. do.
  • One of the source and drain of the transistor M5 is connected to a terminal that transmits a signal of the wiring SL.
  • the other of the source or drain of the transistor M5 is connected to one of the source or drain of the transistor M6.
  • the other of the source or drain of the transistor M6 is connected to a terminal that carries the signal of the wiring RBL.
  • the other of the source or drain of the transistors M11 and M12 included in the storage units 210_1 and 210_1 is connected to one of the electrodes of the capacitances C11 and C12.
  • the gates of the transistors M11 and M12 included in the storage units 210_1 and 210_1 are connected to terminals that transmit signals of the wirings WWL1 and WWL2.
  • the other electrodes of the capacitances C11 and C12 of the storage units 210_1 and 210_1 are connected to terminals that transmit signals of the wirings PL1 and PL2.
  • the transistor M11, the transistor M12, the transistor M4 to the transistor M6 are a transistor having silicon in the channel forming region (hereinafter referred to as Si transistor) and / or a transistor having an oxide semiconductor in the channel forming region (hereinafter referred to as OS transistor). Can be used.
  • the silicon used for the channel formation region of the Si transistor can be, for example, amorphous silicon (sometimes called hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon, or the like.
  • a transistor containing Ge or the like in the channel forming region ZnSe, CdS, GaAs, InP, GaN, SiGe and the like can be used.
  • Transistors in which compound semiconductors are contained in the channel forming region, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • the OS transistor can be freely arranged by stacking it on a circuit using a Si transistor, integration can be easily performed.
  • the silicon for example, amorphous silicon (sometimes referred to as hydrided amorphous silicon), microcrystalline silicon, polycrystalline silicon, single crystal silicon and the like can be used.
  • the OS transistor can be manufactured by using the same manufacturing apparatus as the Si transistor, it can be manufactured at low cost.
  • the OS transistor has better electrical characteristics than the Si transistor in a high temperature environment. Specifically, since the ratio of the on current to the off current is large even at a high temperature such as 100 ° C. or higher and 200 ° C. or lower, preferably 125 ° C. or higher and 150 ° C. or lower, good switching operation can be performed.
  • the wiring WBL is a wiring to which a signal (data signal) corresponding to the data written in the cell 200 is given.
  • the wiring WBL may be referred to as a write bit line.
  • the wiring WBL can be common wiring with other wiring, for example, wiring RBL.
  • the wiring SW is a wiring to which a signal (selection signal) for writing data is given to any one of the storage units 210_1 and 210_2 of the cell 200.
  • Wiring WWL1 and WWL2 are wirings to which signals (selection signals) for selectively writing data are given to the storage units 210_1 and 210_2 of the cell 200.
  • the wirings WWL1 and WWL2 may be referred to as write word lines.
  • the wirings PL1 and PL2 are a signal (control signal) for writing data to any one of the storage units 210_1 and 210_2 of the cell 200 and a signal for reading data from any one of the storage units 210_1 and 210_1 of the cell 200 (control signal). It is a wiring to which a control signal) is given.
  • the wirings PL1 and PL2 have a function of controlling the polarization state of the layer having a ferroelectric substance having the capacitances C11 and C12, and may be referred to as a polarization control line.
  • the wiring SL is a wiring to which a constant potential for reading data from the cell 200 is given.
  • the wiring SL has a function for passing a current between the wiring SL and the wiring RBL according to the data stored in the cell 200, and may be referred to as a source line.
  • the wiring RBL is a wiring to which a signal corresponding to the data read from the cell 200 is given.
  • the wiring RBL may be referred to as a read bit line.
  • the wiring RBL can be a wiring common to other wiring, for example, the wiring WBL.
  • each transistor will be described as an n-channel type transistor.
  • the transistor M4 is an n-channel type transistor and the wiring SW is set to a high potential (also referred to as H level potential or H level), the transistor M4 can be turned on. Further, when the wiring SW is set to a low potential (also referred to as L level potential or L level), the transistor M4 can be turned off. The same applies to the transistor M6.
  • the writing of data to the cell 200 is performed according to the direction of the electric field to the layer having the ferroelectric substance having the capacitance C11 (or C12) given by the potential of the node SN and the potential of the wiring PL1 (or PL2). ..
  • the data signal to be written applies a polarization inversion voltage to the capacitance C11 (or C12).
  • the ferroelectric layer of the capacitance C11 (or C12) can take different polarization states depending on the data signal. Depending on this polarization state, the capacitance value of the capacitance C11 (or C12) can be made different. This difference between the polarization state and the capacitance value of the capacitance C11 (or C12) is maintained even when the electric field to the capacitance C11 (or C12) is zero.
  • the data read from the cell 200 is performed by utilizing the capacitive coupling in the capacitance C11 (or C12) when the potential of the wiring PL1 (or PL2) is changed.
  • the potential of the wiring PL1 (or PL2) is such that the voltage applied to the capacitance C11 (or C12) does not reverse the polarization of the ferroelectric layer.
  • the node SN is electrically suspended, so that capacitive coupling occurs at the capacitance C11 (or C12). Therefore, the potential of the node SN changes according to the change of the potential of the wiring PL1 (or PL2).
  • the change in the potential of the node SN differs depending on the state of the capacitance value of the capacitance C11 (or C12). Therefore, the potential of the gate of the transistor M5 can be made different according to the stored data. Since the potential of the gate of the transistor M5 is different, the amount of current flowing between the source and the drain of the transistor M5 is different. Data can be read from the cell 200 depending on the difference in the amount of current.
  • FIG. 12A is a timing chart for explaining the operation of writing data in the cell 200 shown in FIG. Note that FIG. 12A describes an operation of writing data to the storage unit 210_1.
  • Wiring WWL2 and wiring PL2 remain at L level.
  • FIG. 12A shows the signals or potentials of the wiring WWL1, the wiring WBL, the wiring SW, the wiring PL1, the node SN, the wiring RBL, the wiring RWL, and the wiring SL in the cell 200.
  • “data1” and “data0” are shown as data to be written in the cell 200.
  • Data1 is shown as an H level signal
  • “data0” is shown as an L level signal.
  • the wiring WWL1 and the wiring SW are set to the H level.
  • a signal corresponding to the data data1 or data0 to be written to the storage unit 210_1 of the cell 200 is given to the wiring WBL, and a potential corresponding to the signal is given to the node SN.
  • Wiring PL1 is H level.
  • Wiring RBL, wiring RWL and wiring SL shall be at L level.
  • the H level signal given to the wiring WBL, the wiring PL1, and the node SN is shown as the potential VPL1, and the L level signal is shown as the potential 0V.
  • the potential VPL1 is a potential at which an inverting polarization voltage is applied to the ferroelectric layer of the capacitance C11 by applying the potential VPL1 and the potential 0V to the capacitance C11.
  • the potential VPL1 is preferably 2.5 V or higher.
  • the transistor M11, the transistor M12, the transistor M4 to the transistor M6 are preferably transistors having excellent resistance (withstand voltage) to a high voltage.
  • the transistor M11, the transistor M12, and the transistor M4 to the transistor M6 are preferably composed of an OS transistor.
  • the OS transistor has a characteristic of having excellent withstand voltage as compared with the Si transistor.
  • the electrodes of the capacitance C11 have the same potential at the potential VPL1, so that a voltage exceeding the inverting polarization voltage is not applied. No electric field is generated in the strong dielectric layer.
  • the electrode of the capacitance C11 when the wiring WWL1 is at the H level, the wiring PL1 is at the H level, and the node SN is at the L level, the electrode of the capacitance C11 generates an electric field EL in the ferroelectric layer. Therefore, in the capacitance C1, the polarization state corresponding to data0 is written.
  • the wiring SW and the wiring WWL1 are set to the H level following the period P41.
  • the wiring WBL is given a signal corresponding to the data data1 or data0 to be written in the storage unit 210_1 of the cell 200, and the potential corresponding to the signal is given to the node SN.
  • the wiring PL1 is set to L level.
  • Wiring RBL, wiring RWL and wiring SL shall be at L level.
  • the electrode of the capacitance C11 is in the opposite direction to the period P41, and the electrode of the capacitance C11 is the voltage VPL1 which is the inverting polarization voltage. Is applied, and an electric field E H is generated in the ferroelectric layer. Therefore, in the capacitance C11, the polarization state corresponding to data1 is written.
  • both the electrodes of the capacitance C11 have the same potential as the potential of 0V, so that a voltage exceeding the inverting polarization voltage is applied. No electric field is generated on the strong dielectric layer.
  • FIG. 12B is a timing chart for explaining the operation of reading data in the cell 200 shown in FIG. Note that FIG. 12B describes an operation of reading data from the storage unit 210_1.
  • Wiring WWL2 and wiring PL2 remain at L level.
  • FIG. 12B shows the signals or potentials of the wiring WWL1, the wiring WBL, the wiring SW, the wiring PL1, the node SN, the wiring RBL, the wiring RWL, and the wiring SL in the cell 200.
  • “data1” and “data0” are shown as data read from the cell 200.
  • “Data1” and “data0” correspond to the data stored as the polarization state of the ferroelectric layer of the capacitance C11 in the data writing operation.
  • the wiring SW is set to the L level, and the node SN is electrically suspended.
  • the wiring WWL1 is set to H level.
  • the wiring PL1 is set to the potential VPL2.
  • Wiring WBL, wiring RWL and wiring SL shall be at L level.
  • the wiring RBL is precharged to a potential whose potential fluctuates depending on the current flowing through the transistor M5 and the transistor M6. For example, it is precharged to a potential smaller than the potential VPL1.
  • the node SN in the cell 200 has a parasitic capacitance such as the gate capacitance of the transistor M5.
  • a parasitic capacitance such as the gate capacitance of the transistor M5.
  • the capacitance value of the capacitance C11 is determined by the polarization state of the ferroelectric layer possessed by the capacitance C11. This polarization state differs depending on the written data "data1" or “data0". Therefore, the potential of the node SN can be made different depending on the written data "data1" or "data0".
  • the parasitic capacitance of the node SN is smaller than the capacitance C11 having the ferroelectric layer. The difference in potential due to the difference in the capacitance value according to the polarization state of the capacitance C11 appears in the potential of the node SN as Vdata0 or Vdata1.
  • the wiring RWL is set to the H level.
  • a conduction state is established between the source and the drain of the transistor M6.
  • a current corresponding to the potential of the node SN flows through the transistor M5.
  • the potential of the node SN due to the wiring PL1 being VPL2 can take two states of potential Vdata0 or potential Vdata1 (> Vdata0).
  • a current Idata0 or Idata1 (> Idata0) corresponding to the potential Vdata0 or Vdata1 flows through the transistor M5.
  • the potential of the precharged wiring RBL changes depending on the magnitude relationship of the current Idata0 or Idata1, and data can be read out from the storage unit 210_1 of the cell 200 depending on the magnitude relationship with the reference voltage V REF .
  • the potential of the precharged wiring RBL is preferably smaller than the potential VPL1. With this configuration, the fluctuation of the potential of the wiring RBL can be reduced. Therefore, even if the circuit having the transistor electrically connected to the wiring RBL is a miniaturized transistor such as a Si transistor and the withstand voltage is small, the circuit can be operated without any problem.
  • the operation of reading the data in the cell 100 of FIG. 12B may have a different configuration.
  • the period P61 and P62 shown in the timing chart of FIG. 13 may be operated.
  • the potential of the wiring SL is increased (VSL in FIG. 13), and the current is passed according to the potential of the node SN with the wiring RBL precharged to 0V. That is, a current Idata0 or Idata1 (> Idata0) corresponding to the potential Vdata0 or Vdata1 flows from the wiring SL to the wiring RBL in the transistor M5, and data corresponding to the magnitude of the current is stored in the storage unit 210_1 of the cell 200. Can be read from.
  • FIG. 14A is a schematic diagram for explaining a configuration in which the storage units 210_1 and 210_1 and the signal control unit 220 included in the cell 200 shown in FIG. 11 are stacked.
  • the layer having the transistor of the storage unit 210_1, the layer having the transistor of the storage unit 210_1, and the layer having the transistor of the signal control unit 220 are in the z direction when the direction perpendicular to the surface of the substrate on which the transistor is provided is the z direction. Can be laminated to.
  • the wiring connected to the signal control unit 220 in the z direction the distance between the drive circuit and the signal control unit 220 can be shortened.
  • the transistor M11, the transistor M12, and the transistor M4 to the transistor M6 can be laminated and provided.
  • FIG. 15A is a circuit diagram showing a modified example of the cell 200 shown in FIG.
  • the cell 200A shown in FIG. 15A illustrates a configuration in which the transistor M11, the transistor M12, and the transistors M4 to M6 in the cell 200 of FIG. 11 have a back gate electrode to which a back gate voltage VBG is applied.
  • VBG back gate voltage
  • FIG. 15B is a circuit diagram showing a modified example of the cell 200 shown in FIG.
  • the cell 200B shown in FIG. 15B illustrates a configuration in which the wiring WBL and the wiring RBL in the cell 200 of FIG. 11 are shared. With the configuration of FIG. 15A, the number of wirings connected to the cell can be reduced.
  • FIG. 16A is a circuit diagram showing a modified example of the cell 200 shown in FIG.
  • the cell 200C shown in FIG. 16A is shown in which the transistor M6 in the cell 200 of FIG. 11 is omitted and the wiring RWL is connected to the back gate of the transistor M5.
  • the selection signal given to the wiring RWL controls whether or not a current flows between the wiring RWL and the wiring SL by controlling the threshold voltage of the transistor M5.
  • FIG. 16B is a circuit diagram showing a modified example of the cell 200 shown in FIG.
  • the cell 200D shown in FIG. 16B illustrates a configuration that combines the transistors and wiring-reducing configurations described in FIGS. 15B and 16A. With the configuration shown in FIG. 16B, the number of wires connected to the cell and the number of transistors included in the cell can be reduced.
  • FIG. 17A is a circuit diagram showing a modified example of the cell 200 shown in FIG.
  • the cell 200E shown in FIG. 17A illustrates a configuration in which the transistor M4 and the transistor M6 of FIG. 11 are deleted and the transistor M7 and the transistor M8 are added.
  • the wiring LRE connected to the gate of the transistor M7 is given a signal for controlling the reading of data in the cell 200E.
  • the wiring LWE connected to the gate of the transistor M8 is given a signal for controlling the writing of data in the cell 200E.
  • FIG. 17B is a circuit diagram showing a modified example of the cell 200 shown in FIG.
  • the cell 200F shown in FIG. 17B illustrates a configuration in which a transistor M9 is added to FIG. 17A.
  • the wiring LMUX connected to the gate of the transistor M9 is given a signal for selecting the cell 200F to write and read data. With the configuration of FIG. 17B, it is possible to selectively write data to the cell 200F, read data, or correct the threshold voltage.
  • the transistors M1 to M3 included in the cell 100A can be composed of OS transistors.
  • the circuit composed of the OS transistor can be provided by stacking on the circuit composed of the Si transistor.
  • the wiring WBL and the wiring RBL can be operated as different wirings. It is possible to operate using a signal having an amplitude voltage different from that of the wiring WBL and the wiring RBL.
  • FIG. 18A illustrates a timing chart illustrating an operation of writing data to the cell 100 illustrated in FIG. 3A, and illustrates a state in which the voltage of the signal given to the wiring WBL is 2.5V. .. The voltage of the signal given to the node SN and the wiring PL is also 2.5V.
  • FIG. 18B illustrates a timing chart illustrating an operation of reading data from the cell 100 illustrated in FIG. 4, wherein the voltage of the signal given to the wiring RBL is lower than the amplitude voltage of the signal given to the wiring WBL1. It is shown how the voltage becomes 2V.
  • the configuration in which the signals given to the wiring WBL and the wiring RBL shown in FIGS. 18A and 18B are operated by signals having different amplitude voltages is particularly used when the Si transistor circuit and the OS transistor circuit are stacked and operated. It is valid. For example, when the amplitude voltage of the signal to be written to the cell 100A is set high as shown in FIG. 18A and the amplitude voltage of the signal for reading data from the cell 100A is set low as shown in FIG. 18B, the voltage is converted. Signals can be input and output between circuits with different withstand voltages without interposing circuits.
  • FIG. 19A is a block diagram showing the entire arithmetic processing system 10.
  • FIG. 19A illustrates the CPU 22 and the bus 23 in addition to the accelerator unit 21.
  • the accelerator unit 21 has a plurality of arithmetic units 30 and a control unit 31 for controlling data input / output between the arithmetic units 30.
  • the CPU 22 has a function of performing general-purpose processing such as execution of an operating system, control of data, various operations, or execution of a program.
  • the bus 23 electrically connects the CPU 22 and the accelerator unit 21. That is, the CPU 22 and the accelerator unit 21 can transmit data via the bus 23.
  • the arithmetic unit 30 has a function as an accelerator that executes a program (also called a kernel or a kernel program) called from a host program.
  • the arithmetic unit 30 can perform, for example, parallel processing of matrix operations in graphic processing, parallel processing of product-sum operations of neural networks, parallel processing of floating-point operations in scientific and technological calculations, and the like.
  • the control unit 31 has a memory circuit such as an SRAM inside.
  • the control unit 31 holds the output data obtained by the plurality of arithmetic units 30 in the memory circuit. Then, the output data held in the memory circuit is output to a plurality of semiconductor devices. With this configuration, it is possible to perform parallel calculation with an increased number of parallels using a plurality of arithmetic units 30.
  • FIG. 19B is a diagram for explaining the calculation unit 30.
  • the calculation unit 30 has a plurality of calculation blocks 40.
  • the arithmetic block 40 has a memory circuit unit 50 (also referred to as a memory cell array) and an arithmetic circuit unit 60.
  • the memory circuit unit 50 and the arithmetic circuit unit 60 are provided on different layers in a direction substantially perpendicular to the xy plane in the figure (in the z direction in FIG. 19B).
  • the memory circuit unit 50 and the arithmetic circuit unit 60 can be provided in a stacked manner.
  • a circuit composed of Si transistors can be used as an arithmetic circuit unit 60
  • a circuit composed of OS transistors can be used as a memory circuit unit 50 to stack circuits having different withstand voltage.
  • approximately vertical means a state in which they are arranged at an angle of 85 degrees or more and 95 degrees or less.
  • the X direction, the Y direction, and the Z direction shown in FIG. 19B and the like are directions orthogonal to or intersecting each other. Further, the X direction and the Y direction are parallel or substantially parallel to the substrate surface, and the Z direction is perpendicular or substantially perpendicular to the substrate surface.
  • calculation block 40 having the memory circuit unit 50 and the calculation circuit unit 60 will be described with reference to FIGS. 19B and 20.
  • the memory circuit unit 50 has a plurality of cells 51.
  • the cell 100A described with reference to FIG. 9A can be applied to the cell 51.
  • Writing and reading of data to the cell 100A is controlled by the drive circuit 42 and the drive circuit 43.
  • the data stored in the memory circuit unit 50 is data (weight data) corresponding to the weight parameter used in the product-sum operation of the neural network.
  • weight data data corresponding to the weight parameter used in the product-sum operation of the neural network.
  • the calculation circuit unit 60 has a switching circuit 61 and a product-sum calculation circuit 62. Control and processing such as data input / output in the arithmetic circuit unit 60 are controlled by the control circuit 41 and the processing circuit 44.
  • the switching circuit 61 has a function of selecting the potential of the wiring (wiring LBL_1 and LBL_2 in FIG. 20) extending from each of the circuit blocks including the plurality of cells 51 and transmitting the potential to the wiring GBL (wiring GBL in FIG. 20). ..
  • the switching circuit 61 is preferably composed of a Si transistor. With this configuration, it is possible to switch the connection state at high speed.
  • the wiring LBL_1 and LBL_2 are wirings for transmitting weight data from the memory circuit unit 50 to the arithmetic circuit unit 60.
  • the wiring LBL is preferably shortened in order to reduce the energy consumption associated with charging and discharging. That is, it is preferable that the switching circuit 61 is arranged so as to be close to the wiring LBL (arrow extending in the z direction in the drawing) provided so as to extend in the z direction.
  • the product-sum calculation circuit 62 has a function of executing arithmetic processing such as a product-sum calculation.
  • the product-sum calculation circuit 62 performs a product-sum calculation with the input data AIN input from the control circuit 41 and the weight data W given to the wiring GBL.
  • the product-sum calculation circuit 62 is preferably composed of a Si transistor. By using silicon for the semiconductor layer 64 of the transistor 63 included in the product-sum calculation circuit 62, each circuit of the arithmetic circuit unit 60 composed of the Si transistor described above can be used.
  • the cell 100A applied to the cell 51 is composed of an OS transistor.
  • an oxide semiconductor metal oxide
  • the memory circuit unit 50 composed of the OS transistor described above can be used.
  • the cell 100A applicable to the cell 51 has a ferroelectric capacity.
  • it is possible to read the retained data without destroying it (non-destructive reading). are suitable.
  • the calculation block 40 has a cell 51 that holds data using the polarization state in the ferroelectric capacitance, so that the data can be held even if the supply of the power supply voltage is stopped. Therefore, power gating of the calculation block 40 becomes possible, and power consumption can be significantly reduced.
  • the storage capacity required for arithmetic processing in the functioning arithmetic unit 30, that is, the number of memory circuits can be increased.
  • By increasing the storage capacity it is possible to reduce the number of times of data transfer required for arithmetic processing from the external storage device to the arithmetic unit, so that power consumption can be reduced.
  • the wiring LBL corresponds to the wiring RBL described with reference to FIG. 9A.
  • the cell 51 included in the memory circuit unit 50 is connected to the wiring GBL via the wiring RBL (wiring LBL) and the switching circuit 61.
  • the wiring GBL is connected to the arithmetic circuit unit 60.
  • the wiring LBL is connected to the switching circuit 61 via wiring provided so as to extend in a direction substantially perpendicular to the surface of the substrate on which the Si transistor of the arithmetic circuit unit 60 is provided.
  • the amplitude voltage of the signal given to the wiring RBL is configured to be smaller than the amplitude voltage of the signal given to the wiring WBL.
  • This configuration is effective in a configuration in which a Si transistor having a withstand voltage lower than that of an OS transistor is laminated.
  • Embodiment 2 In this embodiment, a configuration example of a transistor applicable to the semiconductor device described in the above embodiment will be described. As an example, a configuration in which transistors having different electrical characteristics are laminated and provided will be described. With this configuration, the degree of freedom in designing the semiconductor device can be increased. Further, by stacking transistors having different electrical characteristics, the degree of integration of the semiconductor device can be increased.
  • FIG. 22 shows, as an example, the semiconductor device described in the above embodiment, in which the semiconductor device includes a transistor 300, a transistor 500, and a capacitive element 600.
  • 23A shows a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 23B shows a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 23C shows a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in the channel forming region.
  • the transistor 500 has a characteristic that the off-current is small and the field effect mobility does not change easily even at a high temperature.
  • a semiconductor device for example, the OS transistor described in the above embodiment, it is possible to realize a semiconductor device whose operating ability does not easily decrease even at high temperatures.
  • the transistor 500 is provided above the transistor 300, for example, and the capacitive element 600 is provided above the transistor 300 and the transistor 500, for example.
  • the capacitance element 600 can have the capacitance described in the above embodiment.
  • the transistor 300 is provided on the substrate 310, and has an element separation layer 312, a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 310, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region. It has a resistance region 314b.
  • the transistor 300 can be applied to, for example, the Si transistor described in the above embodiment. Note that FIG. 22 shows, as an example, a configuration in which the gate of the transistor 300 is electrically connected to one of the source and drain of the transistor 500 via a pair of electrodes of the capacitive element 600.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • the substrate 310 it is preferable to use a semiconductor substrate (for example, a single crystal substrate or a silicon substrate) as the substrate 310.
  • the transistor 300 is covered with the conductor 316 on the upper surface of the semiconductor region 313 and the side surface in the channel width direction via the insulator 315.
  • the on characteristic of the transistor 300 can be improved by increasing the effective channel width. Further, since the contribution of the electric field of the gate electrode can be increased, the off characteristic of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor in a region in which a channel of the semiconductor region 313 is formed, a region in the vicinity thereof, a low resistance region 314a serving as a source region or a drain region, a low resistance region 314b, and the like.
  • It preferably contains crystalline silicon.
  • it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), GaN (gallium nitride), or the like.
  • a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used.
  • the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs or the like.
  • n-type conductivity such as arsenic and phosphorus, or p-type conductivity such as boron are imparted.
  • the conductor 316 that functions as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the element separation layer 312 is provided to separate a plurality of transistors formed on the substrate 310.
  • the element separation layer can be formed by using, for example, a LOCOS (LOCOxidation of Silicon) method, an STI (Shallow Trench Isolation) method, a mesa separation method, or the like.
  • the transistor 300 shown in FIG. 22 is an example, and the transistor 300 is not limited to its structure, and an appropriate transistor may be used depending on the circuit configuration, driving method, and the like.
  • the transistor 300 may have a planar type structure instead of the FIN type shown in FIG. 23C.
  • the transistor 300 may be configured in the same manner as the transistor 500 using an oxide semiconductor, as shown in FIG. 24. The details of the transistor 500 will be described later.
  • the unipolar circuit means a circuit including a transistor having only one polarity of an n-channel transistor or a p-channel transistor.
  • the transistor 300 is provided on the substrate 310A.
  • a semiconductor substrate may be used in the same manner as the substrate 310 of the semiconductor device of FIG. 22.
  • the substrate 310A includes, for example, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having a stainless steel still foil, a tungsten substrate, and a tungsten foil.
  • a substrate, a flexible substrate, a laminated film, a paper containing a fibrous material, a base film, or the like can be used.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • synthetic resin such as acrylic.
  • polypropylene polyester, polyvinyl fluoride, polyvinyl chloride and the like.
  • polyamide, polyimide, aramid epoxy resin, inorganic thin-film film, papers and the like.
  • the transistor 300 shown in FIG. 22 is provided with an insulator 320, an insulator 322, an insulator 324, and an insulator 326 stacked in this order from the substrate 310 side.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, etc. are used. Just do it.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride as its composition refers to a material having a higher nitrogen content than oxygen as its composition. Is shown.
  • aluminum nitride refers to a material whose composition has a higher oxygen content than nitrogen
  • aluminum nitride refers to a material whose composition has a higher nitrogen content than oxygen. Is shown.
  • the insulator 322 may have a function as a flattening film for flattening a step generated by the insulator 320 and the transistor 300 covered with the insulator 322.
  • the upper surface of the insulator 322 may be flattened by a flattening treatment using a chemical mechanical polishing (CMP) method or the like in order to improve the flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property so that hydrogen, impurities, etc. do not diffuse in the region where the transistor 500 is provided from the substrate 310, the transistor 300, or the like.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by the CVD method can be used.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane in which the amount of hydrogen desorbed is small.
  • the amount of hydrogen desorbed can be analyzed using, for example, a heated desorption gas analysis method (TDS).
  • TDS heated desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is the amount desorbed in terms of hydrogen atoms in the range of 50 ° C. to 500 ° C. in the surface temperature of the film, which is converted into the area of the insulator 324. It may be 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 has a lower dielectric constant than the insulator 324.
  • the relative permittivity of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less the relative permittivity of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a capacitive element 600, a conductor 328 connected to the transistor 500, a conductor 330, and the like.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring As the material of each plug and wiring (conductor 328, conductor 330, etc.), a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or laminated. be able to. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are provided in order above the insulator 326 and the conductor 330 in order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 356 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 350 it is preferable to use an insulator having a barrier property against impurities such as hydrogen and water, similarly to the insulator 324.
  • the insulator 352 and the insulator 354 it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings, similarly to the insulator 326.
  • the conductor 356 preferably contains a conductor having a barrier property against impurities such as hydrogen and water.
  • a conductor having a barrier property against hydrogen is formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • the conductor having a barrier property against hydrogen for example, tantalum nitride or the like may be used. Further, by laminating tantalum nitride and tungsten having high conductivity, it is possible to suppress the diffusion of hydrogen from the transistor 300 while maintaining the conductivity as wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen has a structure in contact with the insulator 350 having a barrier property against hydrogen.
  • the insulator 360, the insulator 362, and the insulator 364 are laminated in order on the insulator 354 and the conductor 356.
  • the insulator 360 it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 360, for example, a material applicable to the insulator 324 or the like can be used.
  • the insulator 362 and the insulator 364 have a function as an interlayer insulating film and a flattening film. Further, as the insulator 362 and the insulator 364, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324. Therefore, as the insulator 362 and / or the insulator 364, a material applicable to the insulator 324 can be used.
  • an opening is formed in a region of each of the insulator 360, the insulator 362, and the insulator 364 that overlaps with a part of the conductor 356, and the conductor 366 is provided so as to fill the opening.
  • the conductor 366 is also formed on the insulator 362.
  • the conductor 366 has a function as a plug or wiring for connecting to the transistor 300.
  • the conductor 366 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the insulator 50, the insulator 512, the insulator 514, and the insulator 516 are laminated in this order on the insulator 364 and the conductor 366.
  • any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 it is preferable to use a substance having a barrier property against oxygen and hydrogen.
  • the insulator 510 and the insulator 514 have a barrier property such that hydrogen and impurities do not diffuse from the region where the substrate 310 or the transistor 300 is provided to the region where the transistor 500 is provided. It is preferable to use. Therefore, the same material as the insulator 324 can be used.
  • Silicon nitride formed by the CVD method can be used as an example of a film having a barrier property against hydrogen.
  • hydrogen may diffuse into a semiconductor element having an oxide semiconductor such as a transistor 500, which may deteriorate the characteristics of the semiconductor element. Therefore, it is preferable to use a film that suppresses the diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the membrane that suppresses the diffusion of hydrogen is a membrane in which the amount of hydrogen desorbed is small.
  • metal oxides such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the membrane to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from being mixed into the transistor 500 during and after the manufacturing process of the transistor. In addition, it is possible to suppress the release of oxygen from the oxides constituting the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 include a conductor 518, a conductor constituting the transistor 500 (for example, the conductor 503 shown in FIGS. 23A and 23B) and the like. It is embedded.
  • the conductor 518 has a function as a plug or wiring for connecting to the capacitive element 600 or the transistor 300.
  • the conductor 518 can be provided by using the same material as the conductor 328 and the conductor 330.
  • the conductor 510 and the conductor 518 in the region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and the diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 has an insulator 516 on the insulator 514 and a conductor 503 (conductor 503a, and conductivity) arranged to be embedded in the insulator 514 or the insulator 516.
  • Body 503b insulator 522 on insulator 516, and insulator 503, insulator 524 on insulator 522, oxide 530a on insulator 524, and oxide 530b on oxide 530a.
  • the insulator 552 includes an upper surface of the insulator 522, a side surface of the insulator 524, a side surface of the oxide 530a, a side surface and an upper surface of the oxide 530b, and a conductor 542 (conductive).
  • the upper surface of the conductor 560 is arranged so as to substantially coincide in height with the upper part of the insulator 554, the upper part of the insulator 550, the upper part of the insulator 552, and the upper surface of the insulator 580.
  • the insulator 574 is in contact with at least a part of the upper surface of the conductor 560, the upper part of the insulator 552, the upper part of the insulator 550, the upper part of the insulator 554, and the upper surface of the insulator 580.
  • the insulator 580 and the insulator 544 are provided with an opening reaching the oxide 530b.
  • Insulator 552, insulator 550, insulator 554, and conductor 560 are arranged in the opening. Further, in the channel length direction of the transistor 500, the conductor 560, the insulator 552, the insulator 550, and the insulator 554 are placed between the insulator 571a and the conductor 542a and the insulator 571b and the conductor 542b. It is provided.
  • the insulator 554 has a region in contact with the side surface of the conductor 560 and a region in contact with the bottom surface of the conductor 560.
  • the oxide 530 preferably has an oxide 530a arranged on the insulator 524 and an oxide 530b arranged on the oxide 530a.
  • the oxide 530a By having the oxide 530a under the oxide 530b, it is possible to suppress the diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b.
  • the transistor 500 shows a configuration in which the oxide 530 is laminated with two layers of the oxide 530a and the oxide 530b
  • the present invention is not limited to this.
  • the transistor 500 can be configured to have a single layer of oxide 530b or a laminated structure of three or more layers.
  • each of the oxide 530a and the oxide 530b may have a laminated structure.
  • the conductor 560 functions as a first gate (also referred to as a top gate) electrode, and the conductor 503 functions as a second gate (also referred to as a back gate) electrode.
  • the insulator 552, the insulator 550, and the insulator 554 function as the first gate insulator, and the insulator 522 and the insulator 524 function as the second gate insulator.
  • the gate insulator may be referred to as a gate insulating layer or a gate insulating film.
  • the conductor 542a functions as one of the source or the drain, and the conductor 542b functions as the other of the source or the drain. Further, at least a part of the region overlapping with the conductor 560 of the oxide 530 functions as a channel forming region.
  • FIG. 25A an enlarged view of the vicinity of the channel formation region in FIG. 23A is shown in FIG. 25A.
  • the oxide 530b is provided with a region 530 bc that functions as a channel forming region of the transistor 500, and a region 530 ba and a region 530 bb that are provided so as to sandwich the region 530 bc and function as a source region or a drain region.
  • Have At least a part of the region 530bc overlaps with the conductor 560.
  • the region 530bc is provided in the region between the conductor 542a and the conductor 542b.
  • the region 530ba is provided so as to be superimposed on the conductor 542a
  • the region 530bb is provided so as to be superimposed on the conductor 542b.
  • the region 530bc that functions as a channel forming region has more oxygen deficiency than the regions 530ba and 530bb (in the present specification and the like, the oxygen deficiency in the metal oxide may be referred to as VO (oxygen vacancy)). It is a high resistance region with a low carrier concentration because it is low or the impurity concentration is low. Therefore, it can be said that the region 530bc is i-type (intrinsic) or substantially i-type.
  • Transistors using metal oxides are likely to fluctuate in electrical characteristics and may be unreliable if impurities or oxygen deficiencies (VOs) are present in the regions where channels are formed in the metal oxides. Further, hydrogen in the vicinity of oxygen deficiency (VO) forms a defect in which hydrogen is contained in oxygen deficiency (VO) (hereinafter, may be referred to as VOH ) to generate electrons as carriers. In some cases. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics). Therefore, it is preferable that impurities, oxygen deficiency, and VOH are reduced as much as possible in the region where channels are formed in the oxide semiconductor.
  • the region 530ba and the region 530bab that function as a source region or a drain region have a large amount of oxygen deficiency (VO) or a high concentration of impurities such as hydrogen, nitrogen, and metal elements, so that the carrier concentration increases and the resistance is low. It is an area that has become. That is, the region 530ba and the region 530bb are n-type regions having a high carrier concentration and low resistance as compared with the region 530bc.
  • VO oxygen deficiency
  • impurities such as hydrogen, nitrogen, and metal elements
  • the carrier concentration of the region 530 bc that functions as a channel forming region is preferably 1 ⁇ 10 18 cm -3 or less, more preferably less than 1 ⁇ 10 17 cm -3 , and 1 ⁇ 10 16 cm. It is more preferably less than -3 , still more preferably less than 1 ⁇ 10 13 cm -3 , and even more preferably less than 1 ⁇ 10 12 cm -3 .
  • the lower limit of the carrier concentration of the region 530 bc that functions as the channel forming region is not particularly limited, but may be, for example, 1 ⁇ 10 -9 cm -3 .
  • the carrier concentration is equal to or lower than the carrier concentration of the region 530ba and the region 530bb, and equal to or higher than the carrier concentration of the region 530bc.
  • Regions may be formed. That is, the region functions as a junction region between the region 530 bc and the region 530 ba or the region 530 bb.
  • the hydrogen concentration may be equal to or lower than the hydrogen concentration in the regions 530ba and 530bb, and may be equal to or higher than the hydrogen concentration in the region 530bc.
  • the junction region may have an oxygen deficiency equal to or less than that of the regions 530ba and 530bb, and may be equal to or greater than that of the region 530bc.
  • FIG. 25A shows an example in which the region 530ba, the region 530bb, and the region 530bc are formed on the oxide 530b, but the present invention is not limited thereto.
  • each of the above regions may be formed not only with the oxide 530b but also with the oxide 530a.
  • the concentrations of the metal elements detected in each region and the impurity elements such as hydrogen and nitrogen are not limited to the stepwise changes in each region, but may be continuously changed in each region. That is, the closer the region is to the channel formation region, the lower the concentration of the metal element and the impurity elements such as hydrogen and nitrogen is sufficient.
  • a metal oxide hereinafter, also referred to as an oxide semiconductor that functions as a semiconductor for the oxide 530 (oxide 530a and oxide 530b) containing a channel forming region.
  • the metal oxide that functions as a semiconductor it is preferable to use a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium).
  • Zinc, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used.
  • an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used as the oxide 530.
  • the atomic number ratio of In to the element M in the metal oxide used for the oxide 530b is larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530a under the oxide 530b By arranging the oxide 530a under the oxide 530b in this way, it is possible to suppress the diffusion of impurities and oxygen from the structure formed below the oxide 530a to the oxide 530b. ..
  • the oxide 530a and the oxide 530b have a common element (main component) other than oxygen, the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Since the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered, the influence of the interfacial scattering on the carrier conduction is small, and a high on-current can be obtained.
  • the oxide 530b preferably has crystallinity.
  • CAAC-OS c-axis aligned crystalline semiconductor semiconductor
  • CAAC-OS is a metal oxide having a highly crystalline and dense structure and having few impurities and defects (for example, oxygen deficiency (VO, etc.). Especially after the formation of the metal oxide. By heat-treating at a temperature such that the metal oxide does not polycrystallize (for example, 400 ° C. or higher and 600 ° C. or lower), CAAC-OS can be made into a more crystalline and dense structure. Therefore, by increasing the density of CAAC-OS, the diffusion of impurities or oxygen in the CAAC-OS can be further reduced.
  • VO oxygen deficiency
  • the metal oxide having CAAC-OS has stable physical properties. Therefore, the metal oxide having CAAC-OS is resistant to heat and has high reliability.
  • a transistor using an oxide semiconductor if impurities and oxygen deficiencies are present in the region where a channel is formed in the oxide semiconductor, the electrical characteristics are liable to fluctuate and the reliability may be deteriorated. Further, hydrogen in the vicinity of the oxygen deficiency may form a defect in which hydrogen is contained in the oxygen deficiency (hereinafter, may be referred to as VOH) to generate an electron as a carrier. Therefore, if oxygen deficiency is contained in the region where the channel is formed in the oxide semiconductor, the transistor has normal-on characteristics (the channel exists even if no voltage is applied to the gate electrode, and the current is applied to the transistor. Flowing characteristics).
  • the region in which the channel is formed in the oxide semiconductor is preferably i-type (intrinsic) or substantially i-type with a reduced carrier concentration.
  • excess oxygen an insulator containing oxygen desorbed by heating
  • the oxide semiconductor is removed from the insulator.
  • the on-current of the transistor 500 may decrease or the field effect mobility may decrease.
  • the amount of oxygen supplied to the source region or the drain region varies in the surface of the substrate, so that the characteristics of the semiconductor device having the transistor vary.
  • the region 530bc that functions as a channel forming region is preferably i-type or substantially i-type because the carrier concentration is reduced, but the region 530ba that functions as a source region or a drain region and
  • the region 530bb has a high carrier concentration and is preferably n-type. That is, it is preferable to reduce oxygen deficiency and VOH in the region 530 bc of the oxide semiconductor so that an excessive amount of oxygen is not supplied to the region 530 ba and the region 530 bb.
  • microwave treatment is performed in an atmosphere containing oxygen to reduce oxygen deficiency and VOH in the region 530bc .
  • the microwave processing refers to processing using, for example, a device having a power source for generating high-density plasma using microwaves.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma by using a high frequency such as microwave or RF, and the oxygen plasma can be allowed to act. At this time, it is also possible to irradiate the region 530bc with a high frequency such as microwave or RF.
  • a high frequency such as microwave or RF.
  • the VO H in the region 530 bc can be divided, the hydrogen H can be removed from the region 530 bc, and the oxygen -deficient VO can be supplemented with oxygen. That is, in the region 530 bc, the reaction “VO H ⁇ H + VO” occurs, and the hydrogen concentration in the region 530 bc can be reduced. Therefore, oxygen deficiency and VOH in the region 530bc can be reduced, and the carrier concentration can be lowered.
  • the action of microwaves, high frequencies such as RF, oxygen plasma, etc. is shielded by the conductors 542a and 542b and does not reach the regions 530ba and 530bb. .. Further, the action of the oxygen plasma can be reduced by the insulator 571 and the insulator 580 provided overlying the oxide 530b and the conductor 542. As a result, during microwave treatment, the reduction of VOH and the supply of an excessive amount of oxygen do not occur in the regions 530ba and 530bab , so that the reduction of the carrier concentration can be prevented.
  • microwave treatment in an atmosphere containing oxygen after the film formation of the insulating film to be the insulator 552 or the film formation of the insulating film to be the insulator 550.
  • microwave treatment in an atmosphere containing oxygen through the insulator 552 or the insulator 550 in this way, oxygen can be efficiently injected into the region 530 bc.
  • the insulator 552 so as to be in contact with the side surface of the conductor 542 and the surface of the region 530bc, the injection of more oxygen than necessary into the region 530bc is suppressed, and the oxidation of the side surface of the conductor 542 is suppressed. be able to. Further, it is possible to suppress the oxidation of the side surface of the conductor 542 when the insulating film to be the insulator 550 is formed.
  • the oxygen injected into the region 530bc has various forms such as an oxygen atom, an oxygen molecule, and an oxygen radical (also called an O radical, an atom or molecule having an unpaired electron, or an ion).
  • the oxygen injected into the region 530bc is preferably one or more of the above-mentioned forms, and is particularly preferable to be an oxygen radical. Further, since the film quality of the insulator 552 and the insulator 550 can be improved, the reliability of the transistor 500 is improved.
  • oxygen deficiency and VOH can be selectively removed in the region 530bc of the oxide semiconductor to make the region 530bc i-type or substantially i-type. Further, it is possible to suppress the supply of excess oxygen to the region 530ba and the region 530bb that function as the source region or the drain region, and maintain the conductivity (n type). As a result, it is possible to suppress fluctuations in the electrical characteristics of the transistor 500 and reduce variations in the electrical characteristics of the transistor 500 within the substrate surface.
  • a curved surface may be provided between the side surface of the oxide 530b and the upper surface of the oxide 530b in a cross-sectional view of the transistor 500 in the channel width direction. That is, the end portion of the side surface and the end portion of the upper surface may be curved (hereinafter, also referred to as a round shape).
  • the radius of curvature on the curved surface is preferably larger than 0 nm, smaller than the film thickness of the oxide 530b in the region overlapping the conductor 542, or smaller than half the length of the region having no curved surface.
  • the radius of curvature on the curved surface is larger than 0 nm and 20 nm or less, preferably 1 nm or more and 15 nm or less, and more preferably 2 nm or more and 10 nm or less.
  • the oxide 530 preferably has a laminated structure of a plurality of oxide layers having different chemical compositions.
  • the atomic number ratio of the element M to the metal element as the main component is the ratio of the element M to the metal element as the main component in the metal oxide used for the oxide 530b. It is preferably larger than the atomic number ratio.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic number ratio of In to the element M is preferably larger than the atomic number ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the oxide 530b is preferably an oxide having crystallinity such as CAAC-OS.
  • Crystalline oxides such as CAAC-OS have a dense structure with high crystallinity with few impurities and defects (oxygen deficiency, etc.). Therefore, it is possible to suppress the extraction of oxygen from the oxide 530b by the source electrode or the drain electrode. As a result, oxygen can be reduced from being extracted from the oxide 530b even if heat treatment is performed, so that the transistor 500 is stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b is continuously changed or continuously bonded. In order to do so, it is preferable to reduce the defect level density of the mixed layer formed at the interface between the oxide 530a and the oxide 530b.
  • the oxide 530a and the oxide 530b have a common element other than oxygen as a main component, so that a mixed layer having a low defect level density can be formed.
  • the oxide 530b is an In-M-Zn oxide
  • the oxide 530a is an In-M-Zn oxide, an M-Zn oxide, an element M oxide, an In-Zn oxide, or an indium oxide. Etc. may be used.
  • a metal oxide having a composition in the vicinity thereof may be used.
  • a metal oxide having a composition may be used.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic number ratio. Further, it is preferable to use gallium as the element M.
  • the above-mentioned atomic number ratio is not limited to the atomic number ratio of the formed metal oxide, but is the atomic number ratio of the sputtering target used for forming the metal oxide. May be.
  • the interface between the oxide 530 and the insulator 552 and its vicinity thereof can be provided.
  • Indium contained in the oxide 530 may be unevenly distributed.
  • the vicinity of the surface of the oxide 530 has an atomic number ratio close to that of indium oxide or an atomic number ratio close to that of In—Zn oxide.
  • the atomic number ratio of indium in the vicinity of the surface of the oxide 530, particularly the oxide 530b, is increased, so that the field effect mobility of the transistor 500 can be improved.
  • the defect level density at the interface between the oxide 530a and the oxide 530b can be lowered. Therefore, the influence of interfacial scattering on carrier conduction is reduced, and the transistor 500 can obtain a large on-current and high frequency characteristics.
  • At least one of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 has impurities such as water and hydrogen from the substrate side or the transistor 500. It is preferable to function as a barrier insulating film that suppresses diffusion from above to the transistor 500.
  • insulator 512, insulator 514, insulator 544, insulator 571, insulator 574, insulator 576, and insulator 581 is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, It is preferable to use an insulating material having a function of suppressing the diffusion of impurities such as nitrogen oxide molecules ( N2O, NO, NO2, etc.) and copper atoms (the above impurities are difficult to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule) (the above-mentioned oxygen is difficult to permeate).
  • the barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property is a function of suppressing the diffusion of the corresponding substance (also referred to as low permeability).
  • the corresponding substance has a function of capturing and fixing (also referred to as gettering).
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are insulators having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen.
  • impurities such as water and hydrogen, and oxygen.
  • silicon nitride it is preferable to use silicon nitride having a higher hydrogen barrier property.
  • the insulator 514, the insulator 571, the insulator 574, and the insulator 581 it is preferable to use aluminum oxide or magnesium oxide having a high function of capturing hydrogen and fixing hydrogen. This makes it possible to prevent impurities such as water and hydrogen from diffusing from the substrate side to the transistor 500 side via the insulator 512 and the insulator 514. Alternatively, it is possible to prevent impurities such as water and hydrogen from diffusing to the transistor 500 side from the interlayer insulating film or the like arranged outside the insulator 581. Alternatively, it is possible to suppress the diffusion of oxygen contained in the insulator 524 or the like to the substrate side via the insulator 512 and the insulator 514.
  • the transistor 500 has an insulator 512, an insulator 514, an insulator 571, an insulator 544, an insulator 574, an insulator 576, and an insulator 512 having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen. It is preferable to have a structure surrounded by an insulator 581.
  • an oxide having an amorphous structure as the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581.
  • a metal oxide such as AlO x (x is an arbitrary number larger than 0) or MgO y (y is an arbitrary number larger than 0).
  • an oxygen atom has a dangling bond, and the dangling bond may have a property of capturing or fixing hydrogen.
  • a metal oxide having such an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, hydrogen contained in the transistor 500 or hydrogen existing around the transistor 500 is captured or fixed. be able to. In particular, it is preferable to capture or fix hydrogen contained in the channel forming region of the transistor 500.
  • a metal oxide having an amorphous structure as a component of the transistor 500 or providing it around the transistor 500, it is possible to manufacture the transistor 500 having good characteristics and high reliability, and a semiconductor device.
  • the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 preferably have an amorphous structure, but a region of a polycrystal structure is partially formed. It may be formed. Further, the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 are multi-layered in which a layer having an amorphous structure and a layer having a polycrystal structure are laminated. It may be a structure. For example, a laminated structure in which a layer having a polycrystalline structure is formed on a layer having an amorphous structure may be used.
  • the film formation of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581 may be performed by using, for example, a sputtering method. Since the sputtering method does not require the use of molecules containing hydrogen in the film forming gas, the hydrogen concentrations of the insulator 512, the insulator 514, the insulator 544, the insulator 571, the insulator 574, the insulator 576, and the insulator 581. Can be reduced.
  • the film forming method is not limited to the sputtering method, but is limited to a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, and a pulsed laser deposition (PLD) method.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • atomic layer deposition ALD: Atomic Layer Deposition
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 it may be preferable to reduce the resistivity of the insulator 512, the insulator 544, and the insulator 576.
  • the insulator 512, the insulator 544, and the insulator 576 are used in the process of manufacturing the semiconductor device using plasma or the like.
  • the insulator 576 can alleviate the charge-up of the conductor 503, the conductor 542, the conductor 560, and the like.
  • the resistivity of the insulator 512, the insulator 544, and the insulator 576 is preferably 1 ⁇ 10 10 ⁇ cm or more and 1 ⁇ 10 15 ⁇ cm or less.
  • the insulator 516, the insulator 574, the insulator 580, and the insulator 581 have a lower dielectric constant than the insulator 514.
  • the insulator 516, the insulator 580, and the insulator 581 include silicon oxide, silicon oxide nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and holes. Silicon oxide or the like may be used as appropriate.
  • the insulator 581 is preferably an insulator that functions as an interlayer film, a flattening film, or the like.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560.
  • the conductor 503 is embedded in the opening formed in the insulator 516.
  • a part of the conductor 503 may be embedded in the insulator 514.
  • the conductor 503 has a conductor 503a and a conductor 503b.
  • the conductor 503a is provided in contact with the bottom surface and the side wall of the opening.
  • the conductor 503b is provided so as to be embedded in the recess formed in the conductor 503a.
  • the height of the upper part of the conductor 503b roughly coincides with the height of the upper part of the conductor 503a and the height of the upper part of the insulator 516.
  • the conductor 503a has a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule ( N2O, NO, NO2 , etc.) and copper atom. It is preferable to use a conductive material having. Alternatively, it is preferable to use a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one such as an oxygen atom and an oxygen molecule).
  • the conductor 503a By using a conductive material having a function of reducing the diffusion of hydrogen in the conductor 503a, impurities such as hydrogen contained in the conductor 503b are prevented from diffusing into the oxide 530 via the insulator 524 and the like. Can be prevented. Further, by using a conductive material having a function of suppressing the diffusion of oxygen for the conductor 503a, it is possible to prevent the conductor 503b from being oxidized and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used. Therefore, as the conductor 503a, the above-mentioned conductive material may be a single layer or a laminated material. For example, titanium nitride may be used for the conductor 503a.
  • the conductor 503b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • tungsten may be used for the conductor 503b.
  • the conductor 503 may function as a second gate electrode.
  • the threshold voltage (Vth) of the transistor 500 can be controlled by independently changing the potential applied to the conductor 503 without interlocking with the potential applied to the conductor 560.
  • Vth threshold voltage
  • the electrical resistivity of the conductor 503 is designed in consideration of the potential applied to the above-mentioned conductor 503, and the film thickness of the conductor 503 is set according to the electrical resistivity.
  • the film thickness of the insulator 516 is substantially the same as that of the conductor 503.
  • the absolute amount of impurities such as hydrogen contained in the insulator 516 can be reduced, so that the impurities can be reduced from diffusing into the oxide 530. ..
  • the conductor 503 is provided larger than the size of the region that does not overlap with the conductor 542a and the conductor 542b of the oxide 530 when viewed from the upper surface.
  • the conductor 503 is also stretched in a region outside the ends of the oxides 530a and 530b in the channel width direction. That is, it is preferable that the conductor 503 and the conductor 560 are superimposed on each other via an insulator on the outside of the side surface of the oxide 530 in the channel width direction.
  • the channel forming region of the oxide 530 is electrically surrounded by the electric field of the conductor 560 that functions as the first gate electrode and the electric field of the conductor 503 that functions as the second gate electrode. Can be done.
  • the structure of the transistor that electrically surrounds the channel forming region by the electric fields of the first gate and the second gate is called a curved channel (S-channel) structure.
  • the transistor having an S-channel structure represents the structure of a transistor that electrically surrounds the channel formation region by the electric fields of one and the other of the pair of gate electrodes.
  • the S-channel structure disclosed in the present specification and the like is different from the Fin type structure and the planar type structure.
  • the conductor 503 is stretched to function as wiring.
  • the present invention is not limited to this, and a conductor that functions as wiring may be provided under the conductor 503. Further, it is not always necessary to provide one conductor 503 for each transistor. For example, the conductor 503 may be shared by a plurality of transistors.
  • the conductor 503 shows a configuration in which the conductor 503a and the conductor 503b are laminated, but the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure having three or more layers.
  • the insulator 522 and the insulator 524 function as a gate insulator.
  • the insulator 522 preferably has a function of suppressing the diffusion of hydrogen (for example, at least one hydrogen atom, hydrogen molecule, etc.). Further, the insulator 522 preferably has a function of suppressing the diffusion of oxygen (for example, at least one oxygen atom, oxygen molecule, etc.). For example, the insulator 522 preferably has a function of suppressing the diffusion of one or both of hydrogen and oxygen more than the insulator 524.
  • the insulator 522 it is preferable to use an insulator containing oxides of one or both of aluminum and hafnium, which are insulating materials.
  • the insulator it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate) and the like.
  • the insulator 522 releases oxygen from the oxide 530 to the substrate side and diffuses impurities such as hydrogen from the peripheral portion of the transistor 500 to the oxide 530. And, it functions as a layer to suppress.
  • the insulator 522 impurities such as hydrogen can be suppressed from diffusing into the inside of the transistor 500, and the generation of oxygen deficiency in the oxide 530 can be suppressed. Further, it is possible to suppress the conductor 503 from reacting with the oxygen contained in the insulator 524 or the oxide 530.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, and zirconium oxide may be added to the insulator.
  • these insulators may be nitrided.
  • the insulator 522 may be used by laminating silicon oxide, silicon oxide or silicon nitride on these insulators.
  • an insulator containing a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide may be used in a single layer or in a laminated state.
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, and zirconium oxide
  • problems such as leakage current may occur due to the thinning of the gate insulator.
  • a high-k material for an insulator that functions as a gate insulator it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • insulator 522 a substance having a high dielectric constant such as lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), (Ba, Sr) TiO 3 (BST) may be used.
  • PZT lead zirconate titanate
  • strontium titanate SrTiO 3
  • Ba, Sr Ba TiO 3
  • silicon oxide, silicon nitride nitride, or the like may be appropriately used.
  • the heat treatment may be performed, for example, at 100 ° C. or higher and 600 ° C. or lower, more preferably 350 ° C. or higher and 550 ° C. or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere.
  • oxygen can be supplied to the oxide 530 to reduce oxygen deficiency (VO).
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an atmosphere of nitrogen gas or an inert gas. good.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas, 1% or more, or 10% or more, and then continuously heat-treated in an atmosphere of nitrogen gas or an inert gas.
  • the oxygen deficiency in the oxide 530 can be repaired by the supplied oxygen, in other words, the reaction "VO + O ⁇ null" can be promoted. .. Further, the oxygen supplied to the hydrogen remaining in the oxide 530 reacts with the hydrogen, so that the hydrogen can be removed (dehydrated) as H2O . As a result, it is possible to suppress the hydrogen remaining in the oxide 530 from being recombined with the oxygen deficiency to form VOH.
  • the insulator 522 and the insulator 524 may have a laminated structure of two or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • the insulator 524 may be formed in an island shape by superimposing on the oxide 530a. In this case, the insulator 544 is in contact with the side surface of the insulator 524 and the upper surface of the insulator 522.
  • the conductor 542a and the conductor 542b are provided in contact with the upper surface of the oxide 530b.
  • the conductor 542a and the conductor 542b each function as a source electrode or a drain electrode of the transistor 500.
  • Examples of the conductors 542 include nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, and nitrides containing tantalum and aluminum. It is preferable to use a nitride containing titanium and aluminum. In one aspect of the invention, a nitride containing tantalum is particularly preferred. Further, for example, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like may be used. These materials are preferable because they are conductive materials that are difficult to oxidize or materials that maintain conductivity even when oxygen is absorbed.
  • hydrogen contained in the oxide 530b or the like may diffuse into the conductor 542a or the conductor 542b.
  • hydrogen contained in the oxide 530b or the like is likely to diffuse into the conductor 542a or the conductor 542b, and the diffused hydrogen is the conductor. It may bind to the nitrogen contained in the 542a or the conductor 542b. That is, hydrogen contained in the oxide 530b or the like may be absorbed by the conductor 542a or the conductor 542b.
  • the conductor 542 it is preferable that no curved surface is formed between the side surface of the conductor 542 and the upper surface of the conductor 542.
  • the conductor 542 on which the curved surface is not formed the cross-sectional area of the conductor 542 in the cross section in the channel width direction can be increased.
  • the conductivity of the conductor 542 can be increased and the on-current of the transistor 500 can be increased.
  • the insulator 571a is provided in contact with the upper surface of the conductor 542a, and the insulator 571b is provided in contact with the upper surface of the conductor 542b.
  • the insulator 571 preferably functions as a barrier insulating film against at least oxygen. Therefore, it is preferable that the insulator 571 has a function of suppressing the diffusion of oxygen.
  • the insulator 571 preferably has a function of suppressing the diffusion of oxygen more than the insulator 580.
  • a nitride containing silicon such as silicon nitride may be used.
  • the insulator 571 preferably has a function of capturing impurities such as hydrogen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide or magnesium oxide may be used.
  • an insulator such as aluminum oxide or magnesium oxide
  • the insulator 544 is provided so as to cover the insulator 524, the oxide 530a, the oxide 530b, the conductor 542, and the insulator 571. It is preferable that the insulator 544 has a function of capturing hydrogen and fixing hydrogen. In that case, the insulator 544 preferably contains an insulator such as silicon nitride or a metal oxide having an amorphous structure, for example, aluminum oxide or magnesium oxide. Further, for example, as the insulator 544, a laminated film of aluminum oxide and silicon nitride on the aluminum oxide may be used.
  • the conductor 542 can be wrapped with the insulator having a barrier property against oxygen. That is, it is possible to prevent oxygen contained in the insulator 524 and the insulator 580 from diffusing into the conductor 542. As a result, the conductor 542 is directly oxidized by the oxygen contained in the insulator 524 and the insulator 580 to increase the resistivity and suppress the decrease in the on-current.
  • the insulator 552 functions as a part of the gate insulator.
  • an insulator that can be used for the above-mentioned insulator 574 may be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • aluminum oxide is used as the insulator 552.
  • the insulator 552 is an insulator having at least oxygen and aluminum.
  • the insulator 552 is provided in contact with the upper surface and the side surface of the oxide 530b, the side surface of the oxide 530a, the side surface of the insulator 524, and the upper surface of the insulator 522. That is, the region of the oxide 530a, the oxide 530b, and the insulator 524 overlapping with the conductor 560 is covered with the insulator 552 in the cross section in the channel width direction. As a result, it is possible to block the desorption of oxygen by the oxides 530a and 530b by the insulator 552 having a barrier property against oxygen when heat treatment or the like is performed.
  • the insulator 580 and the insulator 550 contain an excessive amount of oxygen, it is possible to suppress the excessive supply of the oxygen to the oxide 530a and the oxide 530b. Therefore, it is possible to prevent the region 530ba and the region 530bb from being excessively oxidized via the region 530bc to cause a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 is provided in contact with the side surfaces of the conductor 542, the insulator 544, the insulator 571, and the insulator 580, respectively. Therefore, it is possible to reduce the oxidation of the side surface of the conductor 542 and the formation of an oxide film on the side surface. As a result, it is possible to suppress a decrease in the on-current of the transistor 500 or a decrease in the field effect mobility.
  • the insulator 552 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 554, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 552 is thin.
  • the film thickness of the insulator 552 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 1.0 nm or less, 3.0 nm or less, or 5.0 nm or less. ..
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 552 may have a region having the above-mentioned film thickness at least in a part thereof. Further, the film thickness of the insulator 552 is preferably thinner than the film thickness of the insulator 550. In this case, the insulator 552 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the insulator 552 In order to form the insulator 552 with a thin film thickness as described above, it is preferable to form the insulator by using the ALD method.
  • the ALD method include a thermal ALD (Thermal ALD) method in which the reaction of the precursor and the reactor is performed only by thermal energy, and a PEALD (Plasma Enhanced ALD) method using a plasma-excited reactor.
  • a thermal ALD Thermal ALD
  • PEALD Laser ALD
  • the ALD method utilizes the characteristics of atoms, which are self-regulating properties, and can deposit atoms layer by layer, so ultra-thin film formation is possible, film formation into structures with a high aspect ratio is possible, pinholes, etc. It has the effects of being able to form a film with few defects, being able to form a film with excellent coverage, and being able to form a film at a low temperature. Therefore, the insulator 552 can be formed on the side surface of the opening formed in the insulator 580 or the like with good coverage and with a thin film thickness as described above.
  • the film provided by the ALD method may contain a large amount of impurities such as carbon as compared with the film provided by other film forming methods.
  • the quantification of impurities can be performed by using secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the insulator 550 functions as a part of the gate insulator.
  • the insulator 550 is preferably arranged in contact with the upper surface of the insulator 552.
  • the insulator 550 includes silicon oxide, silicon nitriding, silicon nitride, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having holes, and the like. Can be used.
  • silicon oxide and silicon nitride nitride are preferable because they are heat-stable.
  • the insulator 550 is an insulator having at least oxygen and silicon.
  • the insulator 550 has a reduced concentration of impurities such as water and hydrogen in the insulator 550.
  • the film thickness of the insulator 550 is preferably 1 nm or more, or 0.5 nm or more, and preferably 15 nm or less, or 20 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550 may have a region having the above-mentioned film thickness at least in a part thereof.
  • FIGS. 23A and 23B show a configuration in which the insulator 550 is a single layer
  • the present invention is not limited to this, and a laminated structure of two or more layers may be used.
  • the insulator 550 may have a two-layer laminated structure of the insulator 550a and the insulator 550b on the insulator 550a.
  • the lower insulator 550a is formed by using an insulator that easily permeates oxygen
  • the upper insulator 550b is a diffusion of oxygen. It is preferable to use an insulator having a function of suppressing the above. With such a configuration, oxygen contained in the insulator 550a can be suppressed from diffusing into the conductor 560. That is, it is possible to suppress a decrease in the amount of oxygen supplied to the oxide 530. Further, it is possible to suppress the oxidation of the conductor 560 by the oxygen contained in the insulator 550a.
  • the insulator 550a may be provided by using a material that can be used for the above-mentioned insulator 550, and the insulator 550b may be an insulator containing an oxide of one or both of aluminum and hafnium.
  • the insulator aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), an oxide containing hafnium and silicon (hafnium silicate) and the like can be used.
  • hafnium oxide is used as the insulator 550b.
  • the insulator 550b is an insulator having at least oxygen and hafnium.
  • the film thickness of the insulator 550b is preferably 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 550b may have, at least in part, a region having the above-mentioned film thickness.
  • an insulating material which is a high-k material having a high relative permittivity may be used for the insulator 550b.
  • the gate insulator By forming the gate insulator into a laminated structure of the insulator 550a and the insulator 550b, it is possible to obtain a laminated structure that is stable against heat and has a high relative permittivity. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. Further, it is possible to reduce the equivalent oxide film thickness (EOT) of the insulator that functions as a gate insulator. Therefore, the withstand voltage of the insulator 550 can be increased.
  • EOT equivalent oxide film thickness
  • the insulator 554 functions as a part of the gate insulator.
  • silicon nitride formed by the PEALD method may be used as the insulator 554.
  • the insulator 554 is an insulator having at least nitrogen and silicon.
  • the insulator 554 may further have a barrier property against oxygen. As a result, oxygen contained in the insulator 550 can be suppressed from diffusing into the conductor 560.
  • the insulator 554 needs to be provided in the opening formed in the insulator 580 or the like together with the insulator 552, the insulator 550, and the conductor 560. In order to miniaturize the transistor 500, it is preferable that the thickness of the insulator 554 is thin.
  • the film thickness of the insulator 554 is preferably 0.1 nm or more, 0.5 nm or more, or 1.0 nm or more, and preferably 3.0 nm or less, or 5.0 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 554 may have a region having the above-mentioned film thickness at least in a part thereof.
  • the film thickness of the insulator 554 is preferably thinner than the film thickness of the insulator 550.
  • the insulator 554 may have a region having a film thickness thinner than that of the insulator 550, at least in part.
  • the conductor 560 functions as the first gate electrode of the transistor 500.
  • the conductor 560 preferably has a conductor 560a and a conductor 560b arranged on the conductor 560a.
  • the conductor 560a is preferably arranged so as to wrap the bottom surface and the side surface of the conductor 560b.
  • the position of the upper part of the conductor 560 substantially coincides with the position of the upper part of the insulator 550. In FIGS.
  • the conductor 560 is shown as a two-layer structure of the conductor 560a and the conductor 560b, but the conductor 560 has a single-layer structure or a three-layer structure other than the two-layer structure. It can be a laminated structure with more than one layer.
  • a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atom, hydrogen molecule, water molecule, nitrogen atom, nitrogen molecule, nitrogen oxide molecule and copper atom.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one such as an oxygen atom and an oxygen molecule.
  • the conductor 560a has a function of suppressing the diffusion of oxygen, it is possible to prevent the conductor 560b from being oxidized by the oxygen contained in the insulator 550 and the conductivity from being lowered.
  • the conductive material having a function of suppressing the diffusion of oxygen for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductor 560 also functions as wiring, it is preferable to use a conductor having high conductivity.
  • a conductor having high conductivity for example, as the conductor 560b, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b can have a laminated structure. Specifically, for example, the conductor 560b may have a laminated structure of titanium or titanium nitride and the conductive material.
  • the conductor 560 is self-aligned so as to fill the opening formed in the insulator 580 or the like.
  • the conductor 560 can be reliably arranged in the region between the conductor 542a and the conductor 542b without aligning the conductor 560.
  • the height is preferably lower than the height of the bottom surface of the oxide 530b.
  • the conductor 560 functioning as a gate electrode covers the side surface and the upper surface of the channel forming region of the oxide 530b via an insulator 550 or the like, so that the electric field of the conductor 560 can be applied to the channel forming region of the oxide 530b. It becomes easier to act on the whole. Therefore, the on-current of the transistor 500 can be increased and the frequency characteristics can be improved.
  • the difference is preferably 0 nm or more, 3 nm or more, or 5 nm or more, and preferably 20 nm or less, 50 nm or less, or 100 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the insulator 580 is provided on the insulator 544, and an opening is formed in the region where the insulator 550 and the conductor 560 are provided. Further, the upper surface of the insulator 580 may be flattened.
  • the insulator 580 that functions as an interlayer film preferably has a low dielectric constant.
  • a material having a low dielectric constant As an interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 580 is provided, for example, by using the same material as the insulator 516.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having pores are preferable because they can easily form a region containing oxygen desorbed by heating.
  • the insulator 580 has a reduced concentration of impurities such as water and hydrogen in the insulator 580.
  • the insulator 580 may appropriately use an oxide containing silicon such as silicon oxide and silicon nitride nitride.
  • the insulator 574 preferably functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 580 from above, and preferably has a function of capturing impurities such as hydrogen. Further, the insulator 574 preferably functions as a barrier insulating film that suppresses the permeation of oxygen.
  • a metal oxide having an amorphous structure for example, an insulator such as aluminum oxide may be used. In this case, the insulator 574 is an insulator having at least oxygen and aluminum.
  • the insulator 574 which has a function of capturing impurities such as hydrogen in contact with the insulator 580, hydrogen contained in the insulator 580 and the like can be provided. Impurities can be captured and the amount of hydrogen in the region can be kept constant.
  • the insulator 576 functions as a barrier insulating film that suppresses impurities such as water and hydrogen from diffusing into the insulator 580 from above. Insulator 576 is placed on top of insulator 574.
  • a nitride containing silicon such as silicon nitride or silicon nitride oxide.
  • silicon nitride formed by a sputtering method may be used as the insulator 576.
  • a silicon nitride film having a high density can be formed.
  • silicon nitride formed by the PEALD method or the CVD method may be further laminated on the silicon nitride formed by the sputtering method.
  • one of the first terminal or the second terminal of the transistor 500 is electrically connected to the conductor 540a functioning as a plug, and the other of the first terminal or the second terminal of the transistor 500 is connected to the conductor 540b. It is electrically connected.
  • the conductor 540a and the conductor 540b are collectively referred to as a conductor 540.
  • the conductor 540a is provided in a region overlapping with the conductor 542a. Specifically, in the region overlapping with the conductor 542a, the insulator 571, the insulator 544, the insulator 580, the insulator 574, the insulator 576, and the insulator 581 shown in FIG. 23A, and the insulator further shown in FIG. 22 An opening is formed in the 582 and the insulator 586, and the conductor 540a is provided inside the opening. Further, the conductor 540b is provided, for example, in a region overlapping with the conductor 542b.
  • the insulator 571, the insulator 544, the insulator 580, the insulator 574, the insulator 576, and the insulator 581 shown in FIG. 23A, and the insulator further shown in FIG. 22 An opening is formed in the 582 and the insulator 586, and the conductor 540b is provided inside the opening.
  • the insulator 582 and the insulator 586 will be described later.
  • an insulator 541a may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542a and the conductor 540a. ..
  • an insulator 541b may be provided as an insulator having a barrier property against impurities between the side surface of the opening of the region overlapping with the conductor 542b and the conductor 540b.
  • the insulator 541a and the insulator 541b are collectively referred to as an insulator 541.
  • the conductor 540a and the conductor 540b it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor 540a and the conductor 540b may have a laminated structure.
  • the conductor 540 has a laminated structure
  • the insulator 574, the insulator 576, the insulator 581, the insulator 580, the insulator 544, and the first conductor arranged in the vicinity of the insulator 571 are included in the first conductor.
  • a conductive material having a function of suppressing the permeation of impurities such as water and hydrogen For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide and the like are preferably used.
  • the conductive material having a function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or in a laminated manner. Further, it is possible to prevent impurities such as water and hydrogen contained in the layer above the insulator 576 from being mixed into the oxide 530 through the conductor 540a and the conductor 540b.
  • a barrier insulating film that can be used for the insulator 544 or the like may be used.
  • insulators such as silicon nitride, aluminum oxide, and silicon nitride may be used. Since the insulator 541a and the insulator 541b are provided in contact with the insulator 574, the insulator 576, and the insulator 571, impurities such as water and hydrogen contained in the insulator 580 and the like are contained in the conductor 540a and the conductor 540b. It is possible to prevent the oxide from being mixed with the oxide 530. In particular, silicon nitride is suitable because it has a high blocking property against hydrogen. Further, it is possible to prevent oxygen contained in the insulator 580 from being absorbed by the conductor 540a and the conductor 540b.
  • the first insulator in contact with the inner wall of the opening such as the insulator 580 and the second insulator inside the insulator are against oxygen. It is preferable to use a barrier insulating film in combination with a barrier insulating film against hydrogen.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • silicon nitride formed by the PEALD method may be used as the second insulator.
  • the transistor 500 shows a configuration in which the first insulator of the insulator 541 and the second conductor of the insulator 541 are laminated
  • the present invention is not limited to this.
  • the insulator 541 may be provided as a single layer or a laminated structure having three or more layers.
  • the configuration in which the first conductor of the conductor 540 and the second conductor of the conductor 540 are laminated is shown, but the present invention is not limited to this.
  • the conductor 540 may be provided as a single layer or a laminated structure having three or more layers.
  • a conductor 610, a conductor 612, or the like which is in contact with the upper part of the conductor 540a and the upper part of the conductor 540b and functions as wiring may be arranged.
  • the conductor 610 and the conductor 612 it is preferable to use a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor may also have a laminated structure.
  • the conductor may be titanium or a laminate of titanium nitride and the conductive material.
  • the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the structure of the transistor included in the semiconductor device of the present invention is not limited to the transistor 500 shown in FIGS. 22, 23A, 23B, and 24.
  • the structure of the transistor included in the semiconductor device of the present invention may be changed depending on the situation.
  • the transistor 500 shown in FIGS. 22, 23A, 23B, and 24 may have the configuration shown in FIG. 26.
  • the transistor of FIG. 26 differs from the transistor 500 shown in FIGS. 22, 23A, 23B, and 24 in that it has an oxide of 543a and an oxide of 543b.
  • the oxide 543a and the oxide 543b are collectively referred to as an oxide 543.
  • the cross section of the transistor in FIG. 26 in the channel width direction can be the same as the cross section of the transistor 500 shown in FIG. 23B.
  • the oxide 543a is provided between the oxide 530b and the conductor 542a, and the oxide 543b is provided between the oxide 530b and the conductor 542b.
  • the oxide 543a is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542a.
  • the oxide 543b is preferably in contact with the upper surface of the oxide 530b and the lower surface of the conductor 542b.
  • the oxide 543 preferably has a function of suppressing the permeation of oxygen.
  • the oxide 543 is placed between the conductor 542 and the oxide 530b. It is preferable because the electric resistance is reduced. With such a configuration, the electrical characteristics, field effect mobility, and reliability of the transistor 500 may be improved.
  • a metal oxide having an element M may be used.
  • the element M aluminum, gallium, yttrium, or tin may be used.
  • the oxide 543 preferably has a higher concentration of the element M than the oxide 530b.
  • gallium oxide may be used as the oxide 543.
  • a metal oxide such as In—M—Zn oxide may be used.
  • the atomic number ratio of the element M to In is preferably larger than the atomic number ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the film thickness of the oxide 543 is preferably 0.5 nm or more, or 1 nm or more, and preferably 2 nm or less, 3 nm or less, or 5 nm or less.
  • the above-mentioned lower limit value and upper limit value can be combined.
  • the oxide 543 preferably has crystallinity. When the oxide 543 has crystallinity, the release of oxygen in the oxide 530 can be suitably suppressed. For example, as the oxide 543, if it has a crystal structure such as a hexagonal crystal, it may be possible to suppress the release of oxygen in the oxide 530.
  • An insulator 582 is provided on the insulator 581, and an insulator 586 is provided on the insulator 582.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, the same material as the insulator 514 can be used for the insulator 582. For example, it is preferable to use a metal oxide such as aluminum oxide, hafnium oxide, and tantalum oxide for the insulator 582.
  • the same material as the insulator 320 can be used. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon nitride film, or the like can be used as the insulator 586.
  • FIGS. 22 and 24 The wiring or plug around the capacitive element 600 and its surroundings will be described.
  • a capacitive element 600, wiring, and / or a plug are provided above the transistor 500 shown in FIGS. 22 and 24.
  • the capacitive element 600 has, for example, a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 610 is provided on one of the conductors 540a or 540b, the conductor 546, and the insulator 586.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • the conductor 612 is provided on the other of the conductor 540a or the conductor 540b and on the insulator 586.
  • the conductor 612 has a function as a plug, wiring, terminal, or the like for electrically connecting the transistor 500 and a circuit element, wiring, or the like arranged above.
  • the conductor 612 and the conductor 610 may be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements as components.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film and the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon oxide are added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure, but the structure is not limited to this, and a laminated structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having a high adhesion to the conductor having a high conductivity may be formed between the conductor having the barrier property and the conductor having a high conductivity.
  • An insulator 630 is provided on the insulator 586 and the conductor 610.
  • the insulator 630 functions as a dielectric sandwiched between a pair of electrodes of the capacitive element 600.
  • Examples of the insulator 630 include silicon oxide, silicon oxide, silicon nitride, silicon nitride, aluminum oxide, aluminum oxide, aluminum nitride, aluminum nitride, hafnium oxide, hafnium oxide, hafnium nitride, and hafnium nitride.
  • Aluminum oxide or the like can be used.
  • the insulator 630 can be provided as a laminated layer or a single layer by using the above-mentioned materials.
  • the capacitive element 600 can secure a sufficient capacitance by having an insulator having a high dielectric constant (high-k), and by having an insulator having a large dielectric strength, the dielectric strength is improved and the capacitance is improved. It is possible to suppress electrostatic breakdown of the element 600.
  • the insulator of the high dielectric constant (high-k) material material having a high specific dielectric constant
  • the insulator 630 may include, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST). Insulators containing high-k material may be used in a single layer or laminated. Further, as the insulator 630, a compound containing hafnium and zirconium may be used. As semiconductor devices become finer and more integrated, problems such as leakage currents in transistors and capacitive elements may occur due to the thinning of the gate insulator and the dielectric used in the capacitive element.
  • the gate potential during transistor operation is reduced and the capacitive value of the capacitive element is secured while maintaining the physical film thickness. Is possible.
  • the conductor 620 is provided so as to be superimposed on the conductor 610 via the insulator 630.
  • the conductor 610 has a function as one of a pair of electrodes of the capacitive element 600.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a refractory material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. Further, when it is formed at the same time as another structure such as a conductor, Cu (copper), Al (aluminum) or the like, which are low resistance metal materials, may be used. Further, for example, as the conductor 620, a material applicable to the conductor 610 can be used. Further, the conductor 620 may have a laminated structure of two or more layers instead of a single layer structure.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • the insulator 640 for example, it is preferable to use a film having a barrier property so that hydrogen, impurities and the like do not diffuse in the region where the transistor 500 is provided. Therefore, the same material as the insulator 324 can be used.
  • An insulator 650 is provided on the insulator 640.
  • the insulator 650 can be provided by using the same material as the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650. Therefore, the insulator 650 can be, for example, a material applicable to the insulator 324.
  • the capacitive element 600 shown in FIGS. 22 and 24 is of a planar type, but the shape of the capacitive element is not limited to this.
  • the capacitive element 600 may be, for example, a cylinder type instead of the planar type.
  • a wiring layer may be provided above the capacitive element 600.
  • the insulator 411, the insulator 412, the insulator 413, and the insulator 414 are provided in order above the insulator 650.
  • the insulator 411, the insulator 412, and the insulator 413 are provided with a conductor 416 that functions as a plug or wiring.
  • the conductor 416 can be provided in a region superposed on the conductor 660, which will be described later.
  • the insulator 630, the insulator 640, and the insulator 650 are provided with an opening in a region overlapping with the conductor 612, and the conductor 660 is provided so as to fill the opening.
  • the conductor 660 functions as a plug and wiring that are electrically connected to the conductor 416 included in the wiring layer described above.
  • the insulator 411 and the insulator 414 for example, it is preferable to use an insulator having a barrier property against impurities such as water and hydrogen, similarly to the insulator 324 and the like. Therefore, as the insulator 411 and the insulator 414, for example, a material applicable to the insulator 324 and the like can be used.
  • the insulator 412 and the insulator 413 for example, like the insulator 326, it is preferable to use an insulator having a relatively low relative permittivity in order to reduce the parasitic capacitance generated between the wirings.
  • the conductor 612 and the conductor 416 can be provided, for example, by using the same materials as the conductor 328 and the conductor 330.
  • FIG. 27A shows an example of a transistor configuration in which a dielectric capable of having ferroelectricity is provided in the configuration of the transistor 500 shown in FIGS. 22 and 23A.
  • the transistor shown in FIG. 27A has a configuration in which the insulator 522 functioning as the second gate insulator is replaced with the insulator 520.
  • the insulator 520 as an example, a dielectric material capable of having ferroelectricity can be used.
  • a ferroelectric capacitor can be provided between the conductor 503 that functions as the second gate electrode and the oxide 530.
  • the transistor of FIG. 27A can be a FeFET (Ferroelectric FET) in which a dielectric material capable of having ferroelectricity is provided in a part of the second gate insulator.
  • Materials that can have strong dielectric properties include hafnium oxide, zirconium oxide, HfZrOX ( X is a real number larger than 0), hafnium oxide and element J1 (here, element J1 is zirconium (Zr), silicon. (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) added to zirconium oxide with element J2 (element J2 here is hafnium) (Hf), silicon (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) are added to the material.
  • PbTIO X barium titanate strontium (BST), barium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), bismuth ferrite (BFO).
  • BST barium titanate strontium
  • PZT barium titanate
  • SBT strontium bismuthate tantanate
  • BFO bismuth ferrite
  • Barium titanate, and the like, and a piezoelectric ceramic having a perovskite structure may be used.
  • a laminated structure composed of a plurality of materials selected from the materials listed above or a plurality of materials selected from the materials listed above may be used. can.
  • the crystal structure (characteristics) of hafnium oxide, zirconium oxide, HfZrOX , and materials obtained by adding the element J1 to hafnium oxide may change not only depending on the film forming conditions but also depending on various processes.
  • a material exhibiting ferroelectricity is not only referred to as a ferroelectric substance, but is also referred to as a material capable of having ferroelectricity or a material having a ferroelectricity.
  • the insulator 520 is shown as one layer, but the insulator 520 may be an insulating film having two or more layers including a dielectric capable of having ferroelectricity.
  • a specific example transistor is shown in FIG. 27B.
  • the insulator 520 has an insulator 520a and an insulator 520b.
  • the insulator 520a is provided on the upper surface of each of the insulator 516 and the conductor 503, and the insulator 520b is provided on the upper surface of the insulator 520a.
  • insulator 520a for example, a dielectric material capable of having ferroelectricity can be used.
  • insulator 520b for example, silicon oxide or the like can be used.
  • silicon oxide may be used for the insulator 520a, and a dielectric material capable of having ferroelectricity may be used for the insulator 520b.
  • a conductor 503 that functions as a gate electrode by providing two layers of an insulator 520, a dielectric capable of having ferroelectricity in one layer, and silicon oxide in the other layer.
  • the leakage current flowing between the oxide 530 and the oxide 530 can be suppressed.
  • FIG. 27C shows a configuration example of a transistor having an insulator 520 as three layers.
  • the insulator 520 has, for example, an insulator 520a, an insulator 520b, and an insulator 520c.
  • the insulator 520c is provided on the upper surface of each of the insulator 516 and the conductor 503, the insulator 520a is provided on the upper surface of the insulator 520c, and the insulator 520b is provided on the upper surface of the insulator 520a. ing.
  • insulator 520a for example, a dielectric material capable of having ferroelectricity can be used. Further, as the insulator 520b and the insulator 520c, for example, silicon oxide or the like can be used.
  • Each configuration of the transistor and the ferroelectric capacitor shown in FIGS. 27A to 27C can be applied to, for example, the transistors FM1 to FM3 described in the first embodiment.
  • FIG. 28 shows an example of a transistor configuration in which a dielectric capable of having ferroelectricity is provided in the configuration of the transistor 500 of FIGS. 22 and 23A, which is different from the respective transistors of FIGS. 27A to 27C. ing.
  • the transistor shown in FIG. 28 is an insulator 552, an insulator 550, and an insulator 554 that function as a first gate insulator, a conductor 560 that functions as a first gate electrode, and a part of the insulator 580.
  • the insulator 561 is provided so as to be in contact with the insulator 552, the insulator 550, the insulator 554, the conductor 560, and a part of the insulator 580.
  • the insulator 561 as an example, a dielectric material having a ferroelectricity, which can be applied to the insulator 520 of FIG. 27A, can be used.
  • a conductor 562 is provided in contact with the upper part of the insulator 561.
  • the conductor 562 can be provided, for example, by using the same material as the conductor 328 and the conductor 330.
  • a ferroelectric capacitor can be provided between the conductor 503 that functions as the first gate electrode and the conductor 562.
  • the insulator 561 may have a laminated structure of two or more layers, similar to the insulator 520 shown in FIGS. 27B and 27C.
  • the respective configurations of the transistor and the ferroelectric capacitor shown in FIG. 28 can be applied to, for example, the transistor M1 and the capacitance FC1 described in the first embodiment.
  • 29A shows a transistor configuration in which a dielectric capable of having ferroelectricity is provided in the configuration of the transistor 500 of FIGS. 22 and 23A, which is different from the transistors of FIGS. 27A to 27C and 28. An example is shown.
  • the transistor shown in FIG. 29A is insulated in an opening provided in the insulator 544, the insulator 571b, the insulator 580, the insulator 574, the insulator 576, and the insulator 581 in the region superimposed on the conductor 542b.
  • a body 602 is provided. Specifically, in the opening, an insulator 541b is provided on the side surface of the opening, and a conductor 540b is provided on the insulator 541b and on the conductor 542b which is the bottom of the opening.
  • An insulator 602 is provided in a part of the region of the insulator 581 and on the conductor 540b, and a conductor 613 is provided on the insulator 602 so as to fill the remaining opening.
  • the insulator 541b is provided on the side surface of the opening, the conductor 540b is provided on the insulator 541b, and a part of the region of the insulator 581 is provided.
  • Insulator 602 is provided on the conductor 540b and on the conductor 542b which is the bottom of the opening, and the conductor 613 is provided on the insulator 602 so as to fill the remaining opening. You may.
  • a dielectric material having a ferroelectricity which can be applied to the insulator 520 of FIG. 27A, can be used.
  • the film thickness of the insulator 602 can be 100 nm or less, preferably 50 nm or less, and more preferably 10 nm or less.
  • a semiconductor device can be formed by combining it with a miniaturized transistor.
  • the insulator 602 When a material having hafnium oxide and zirconium oxide (HfZrO x ) is used as the insulator 602, it is preferable to form a film by using a thermal ALD (Thermal ALD) method.
  • a thermal ALD Thermal ALD
  • the insulator 602 when the insulator 602 is formed into a film by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (hydrocarbon, also referred to as HC) as a precursor. If the insulator 602 contains one or both of hydrogen and carbon, it may inhibit the crystallization of the insulator 602. Therefore, as described above, it is preferable to reduce the concentration of either one or both of hydrogen and carbon in the insulator 130 by using a precursor containing no hydrocarbon. For example, as a precursor containing no hydrocarbon, a chlorine-based material can be mentioned. When a material having hafnium oxide and zirconium oxide (HfZrO x ) is used as the insulator 602, HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • HfZrO x hafnium oxide and zirconium oxide
  • the oxidizing agent of the thermal ALD method it is preferable to use O3 rather than H2O because the hydrogen concentration in the membrane can be reduced.
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • the oxidizing agent in the thermal ALD method may contain one or more selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 .
  • the conductor 613 can be provided by using the same material as the conductor 328 and the conductor 330, for example.
  • the conductor 613 can be formed into a film by using an ALD method, a CVD method, or the like.
  • titanium nitride can be formed by using the thermal ALD method.
  • the film formation of the conductor 613 is preferably a method of forming a film while heating the substrate, such as the thermal ALD method.
  • the film may be formed by setting the substrate temperature to room temperature or higher, preferably 300 ° C. or higher, more preferably 325 ° C. or higher, and further preferably 350 ° C. or higher.
  • the film may be formed by setting the substrate temperature to 500 ° C. or lower, preferably 450 ° C. or lower.
  • the substrate temperature may be set to about 400 ° C.
  • the conductor 613 By forming the conductor 613 in the temperature range as described above, insulation is performed without performing high-temperature baking treatment (for example, heat treatment temperature of 400 ° C. or higher or 500 ° C. or higher) after the formation of the conductor 613. Ferroelectricity can be imparted to the body 602. Further, by forming the conductor 613 using the ALD method, which causes relatively little damage to the substrate as described above, it is possible to prevent the crystal structure of the insulator 602 from being excessively destroyed. The ferroelectricity of the insulator 602 can be increased.
  • high-temperature baking treatment for example, heat treatment temperature of 400 ° C. or higher or 500 ° C. or higher
  • the conductor 613 when the conductor 613 is formed by the sputtering method, damage may enter the base film, here the insulator 602.
  • the insulator 602 when a material having hafnium oxide and zirconium oxide (HfZrO x ) is used as the insulator 602 and the conductor 613 is formed by a sputtering method, the underlying film HfZrO x is damaged by the sputtering method, and crystals of HfZrO x are formed.
  • the structure typically a crystal structure such as an orthorhombic system
  • HfZrO x there is a method of recovering the damage of the crystal structure of HfZrO x by performing heat treatment, but the damage in HfZrO x formed by the sputtering method, for example, the dangling bond in HfZO x (for example, O * ). And hydrogen contained in HfZrO x may be bonded to each other, and damage in the crystal structure of HfZrO x may not be recovered.
  • HfZrO x used as the insulator 602 it is preferable to use a material that does not contain hydrogen or has an extremely low hydrogen content.
  • a material that does not contain hydrogen or has an extremely low hydrogen content as the insulator 602, the crystallinity of the insulator 602 can be improved, and a structure having high ferroelectricity can be obtained. ..
  • a hydrocarbon-free precursor typically a chlorine-based precursor
  • an oxidizing agent typically, using the thermal ALD method
  • an oxidizing agent typically
  • a ferroelectric capacitor can be provided between the conductor 540b and the conductor 613 in the opening included in the region superimposed on the conductor 542b.
  • the insulator 602 may have a laminated structure of two or more layers, similar to the insulator 520 shown in FIGS. 27B and 27C.
  • 29B is different from the transistors of FIGS. 27A to 27C, 28, and 29A, and is provided with a dielectric capable of having ferroelectricity in the configuration of the transistor 500 of FIGS. 22 and 23A.
  • a dielectric capable of having ferroelectricity in the configuration of the transistor 500 of FIGS. 22 and 23A An example of the transistor configuration is shown.
  • the transistor shown in FIG. 29B has a configuration in which the insulator 552, the insulator 550, and the insulator 554 that function as the first gate insulator are replaced with the insulator 553.
  • the insulator 553 as an example, a dielectric material having a ferroelectricity, which can be applied to the insulator 520 of FIG. 27A, can be used.
  • a ferroelectric capacitor can be provided between the conductor 560 functioning as the first gate electrode and the oxide 530.
  • the transistor of FIG. 29B can be a FeFET in which a dielectric material capable of having ferroelectricity is provided in a part of the first gate insulator.
  • the insulator 553 may have a laminated structure of two or more layers, similarly to the insulator 520 shown in FIGS. 27B and 27C.
  • the insulator 552, the insulator 550, and the insulator 554 are replaced with the insulator 553, but as another configuration example, the insulator 552, the insulator 550, and the insulator 554 are used. At least one may be replaced with the insulator 553 to form a laminated structure of the remaining insulator and the insulator 553.
  • the respective configurations of the transistor and the ferroelectric capacitor shown in FIGS. 29A and 29B can be applied to, for example, the transistor M1 and the capacitance FC1 described in the first embodiment.
  • FIG. 30A shows an example of the configuration of the transistor 500 and the capacitance in which a capacitance including a dielectric capable of having ferroelectricity is provided around the transistor 500.
  • a plurality of openings are formed in the insulator 544, the insulator 571b, the insulator 580, the insulator 574, the insulator 576, and the insulator 581 in the region overlapping with the conductor 542b.
  • a conductor 540c that functions as a plug is provided inside one opening, and an insulator having a barrier property against impurities is provided between the side surface of the opening and the conductor 540c.
  • Insulator 541c is provided.
  • a conductor 540d that functions as a plug is provided inside another opening, and an insulator having a barrier property against impurities is provided between the side surface of the opening and the conductor 540d.
  • an insulator 541d is provided.
  • a material applicable to the conductor 540a and the conductor 540b can be used, and as the insulator 541c and the insulator 541d, for example, an insulator can be used. Materials applicable to the 541a and the insulator 541b can be used.
  • An insulator 601 is provided in contact with the conductor 540c and the upper part of the conductor 540d.
  • a dielectric material having a ferroelectricity which can be applied to the insulator 520 of FIG. 27A, can be used.
  • the conductor 611 is provided in contact with the upper part of the insulator 601.
  • the conductor 611 can be provided, for example, by using the same material as the conductor 328 and the conductor 330.
  • a ferroelectric capacitor can be provided between the conductors 540c and 540d that function as plugs and the conductor 611.
  • the insulator 601 may have a laminated structure of two or more layers, similarly to the insulator 520 shown in FIGS. 27B and 27C.
  • the number of plugs in contact with the insulator 601 is two (conductor 540c and conductor 540d), but the number of the plugs may be one or three or more. good.
  • FIG. 30A an example in which two openings having a conductor as a plug are provided in the region superimposed on the insulator 601 is shown, but the opening provided in the region superimposed on the insulator 601 is 1. It may be one, or three or more.
  • FIG. 30B shows an example of the configuration of the transistor 500 and the capacitance, which is different from FIG. 30A and is provided with a capacitance including a dielectric having a ferroelectricity around the transistor 500.
  • the insulator 610 located on the conductor 540b functioning as a plug and the insulator 631 are provided on the upper surface of a part of the region of the insulator 581.
  • the insulator 631 as an example, a dielectric material having a ferroelectricity, which can be applied to the insulator 520 of FIG. 27A, can be used.
  • a conductor 620 is provided on the upper surface of the insulator 631, and insulation is provided on the upper surface of the insulator 581, the conductor 612, the conductor 620, and a part of the region of the insulator 631.
  • a body 640 and an insulator 650 are provided in order.
  • a ferroelectric capacitor can be provided between the conductor 610 and the conductor 620.
  • the insulator 631 may have a laminated structure of two or more layers, similar to the insulator 520 shown in FIGS. 27B and 27C.
  • the respective configurations of the transistor and the ferroelectric capacitor shown in FIGS. 30A and 30B can be applied to, for example, the transistor M1 and the capacitance FC1 described in the first embodiment.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 31A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Complex).
  • single crystal, poly crystal, and compactry amorphous are excluded from the classification of “Crystalline” (in the figure, it is added as “exclusion single crystal and poly crystal”).
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 31A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 31B is simply referred to as an XRD spectrum.
  • the thickness of the CAAC-IGZO film shown in FIG. 31B is 500 nm.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 31C.
  • FIG. 31C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 31A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the replacement of metal atoms, and the like. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities and the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD device, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as selected area electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as selected area electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size in the vicinity thereof.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region where [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on -current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more preferably 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentrations of silicon and carbon in the oxide semiconductor and the concentrations of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor wafer 4800 shown in FIG. 32A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the surface on the opposite side on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 and the like can be reduced, and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scribing line SCL1 and the scribing line SCL2 (which may be referred to as a dicing line or a cutting line) indicated by a alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 32B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 32A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 32C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 32C has a chip 4800a in the mold 4711.
  • As the chip 4800a a storage device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by the wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 32D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the semiconductor device 4710 can be, for example, a chip 4800a, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like. Further, as the semiconductor device 4735, an integrated circuit (semiconductor device) such as a CPU, GPU, FPGA, and storage device can be used.
  • a semiconductor device such as a CPU, GPU, FPGA, and storage device.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided on top of the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 32D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the semiconductor device is, for example, a storage of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital still camera, a video camera, a recording / playback device, a navigation system, a game machine, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things), healthcare-related devices, and the like.
  • the computer includes a tablet-type computer, a notebook-type computer, a desktop-type computer, and a large-scale computer such as a server system.
  • FIGS. 33A to 33J and FIGS. 34A to 34E illustrate how the electronic component 4700 or the electronic component 4730 having the semiconductor device is included in each electronic device.
  • the information terminal 5500 shown in FIG. 33A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 33B illustrates an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • FIG. 33C shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples of electronic devices, respectively, as shown in FIGS. 33A and 33C, but information terminals other than smartphones, wearable terminals, and desktop information terminals are applied. Can be done. Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • PDAs Personal Digital Assistants
  • FIG. 33D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT (Internet of Things).
  • the semiconductor device can be applied to the electric refrigerator / freezer 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric refrigerator / freezer 5800 can hold a temporary file generated when transmitting the information in the semiconductor device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, and the like.
  • FIG. 33E illustrates a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 33F illustrates a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel as an input interface other than buttons, a stick, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 33F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller having a shape imitating a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, or the like instead of using a controller, and may be operated by a game player's gesture and / or voice.
  • the video of the above-mentioned game machine can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500 can be realized. .. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 33E shows a portable game machine.
  • FIG. 33F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a mobile body and around the driver's seat of the automobile.
  • FIG. 33G shows an automobile 5700, which is an example of a moving body.
  • a speedometer or tachometer Around the driver's seat of the automobile 5700, there is a speedometer or tachometer, and an instrument panel that provides various information by displaying the mileage, fuel gauge, gear status, air conditioner settings, etc. .. Further, a display device showing such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can temporarily hold information. Therefore, the semiconductor device can be used for holding necessary temporary information in an automatic driving system of an automobile 5700, a system for performing road guidance, danger prediction, and the like.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be retained.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like.
  • FIG. 33H illustrates a digital camera 6240, which is an example of an image pickup device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 33I illustrates a video camera 6300, which is an example of an image pickup device.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 is determined by the connecting portion 6306. It can be changed.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306.
  • the video camera 6300 can hold a temporary file generated during encoding.
  • ICD implantable cardioverter-defibrillator
  • FIG. 33J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and performs pacing to the heart when the heart rate deviates from the specified range. If the heart rate does not improve due to pacing and rapid ventricular tachycardia, ventricular fibrillation, or the like remains, treatment with electric shock is performed.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 34A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 34A illustrates the portable expansion device 6100
  • the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan or the like. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the semiconductor device or the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The semiconductor device described in the above embodiment can be applied to an information terminal or an SD card that can be attached to an electronic device such as a digital camera.
  • FIG. 34B is a schematic diagram of the appearance of the SD card
  • FIG. 34C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a semiconductor device and a circuit for driving the semiconductor device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the write circuit, low driver, read circuit, etc. provided in the electronic component may be configured to be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 34D is a schematic diagram of the appearance of the SSD
  • FIG. 34E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152, and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a semiconductor device and a circuit for driving the semiconductor device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is built in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 35A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 can have, for example, the configuration of the perspective view shown in FIG. 35B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 35C is an example of a processing board provided with a CPU, GPU, semiconductor device, and the like.
  • the PC card 5621 has a board 5622. Further, the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 35C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, an interface for supplying power, inputting a signal, or the like to the PC card 5621. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), and the like.
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer. By using the computer 5600 as a parallel computer, for example, large-scale calculations necessary for learning artificial intelligence and inference can be performed.
  • the power consumption of the electronic devices can be reduced.
  • each embodiment can be appropriately combined with the configurations shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • the content described in one embodiment is another content (may be a part of the content) described in the embodiment, and / or one or more. It is possible to apply, combine, or replace the contents described in another embodiment (some contents may be used).
  • figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) described in the embodiment, and / or one or more.
  • figures (which may be a part) described in another embodiment of the above more figures can be formed.
  • the components are classified by function and shown as blocks independent of each other.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit, or a case where one function is involved across a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately paraphrased according to the situation.
  • the size, the thickness of the layer, or the area is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to that scale. It should be noted that the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing deviation.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • voltage and potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not always mean 0V.
  • the potential is relative, and the potential given to the wiring or the like may be changed depending on the reference potential.
  • a switch is a switch that is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • the channel length means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a part where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed.
  • the distance between the source and the drain in the area means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a part where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed. The distance between the source and the drain in the area.
  • the channel width is a source in, for example, a region where a semiconductor (or a portion where a current flows in a semiconductor when a transistor is on) and a gate electrode overlap, or a region where a channel is formed.
  • a and B are connected includes those in which A and B are directly connected and those in which they are electrically connected.
  • the fact that A and B are electrically connected means that an electric signal can be exchanged between A and B when an object having some kind of electrical action exists between A and B. It means what is said.

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Abstract

新規な構成の半導体装置を提供すること。 第１電極と第２電極との間に強誘電体層を有する容量を有するメモリセルを有する。メモリセルへのデータの書き込みは、容量に強誘電体層を分極反転させる第１電圧を印加することで行われる。メモリセルからのデータの読み出しは、容量に強誘電体層を分極反転させない第２電圧を印加することで行われる。第１電圧は、第１トランジスタを介して第１電極に与えられるデータ信号と、第２電極に与えられる制御信号と、によって与えられる電圧である。第２電圧は、第２電極に与えられる制御信号によって与えられる電圧である。第２トランジスタのゲートは、第１電極に電気的に接続される。第２トランジスタのソースとドレインとの間を流れる電流は、第１電圧が印加されることで決まる強誘電体層の分極反転された状態に応じて異なる。

Description

半導体装置の駆動方法
　本発明の一態様は、半導体装置の駆動方法、または半導体装置等に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。なお半導体装置とは、半導体特性を利用する装置全般を指すものであり、記憶装置は半導体装置である。
　トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”、“イグゾー”等といわれるＩｎ−Ｇａ−Ｚｎ酸化物は、多元系金属酸化物の代表的なものである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、及びｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
　チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、又は「ＯＳトランジスタ」という場合がある。）は、極小オフ電流であることが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。
　また、ＯＳトランジスタの極小オフ電流を利用したメモリ（ＯＳメモリという場合がある）が提案されている。例えば特許文献１では、ＮＯＳＲＡＭの回路構成について開示している。なお「ＮＯＳＲＡＭ（登録商標）」とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称である。ＮＯＳＲＡＭは、セルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をセル内に保持することで、不揮発性メモリとして用いることができる。
米国特許出願公開第２０１１／０１７６３４８号明細書
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"Ｌｏｗ　Ｐｏｗｅｒ　ＬＣ　Ｄｉｓｐｌａｙ　Ｕｓｉｎｇ　Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ　ＴＦＴｓ　Ｂａｓｅｄ　ｏｎ　Ｖａｒｉａｂｌｅ　Ｆｒａｍｅ　Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ　Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６−６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．，"Ｅｍｂｅｄｄｅｄ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｉｅｓ：Ａ　Ｋｅｙ　Ｅｎａｂｌｅｒ　ｆｏｒ　Ｌｏｗ−Ｐｏｗｅｒ　ＵＬＳＩ，"ＥＣＳ　Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９−１５６（２０１７）．
　ＮＯＳＲＡＭ等のメモリでは、データに応じた電荷を、メモリセルが有する容量に保持する。長期間にわたってセルにデータを保持する場合、容量に保持した電荷のリークに起因する、データの変動の影響は無視できない。よって、セルにデータを長期間保持することができなくなる虞がある。
　本発明の一態様は、データを長期間保持することができる半導体装置、及びその駆動方法を提供することを課題の一とする。又は、本発明の一態様は、低消費電力の半導体装置、及びその駆動方法を提供することを課題の一とする。又は、本発明の一態様は、信頼性が高い半導体装置、及びその駆動方法を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置、及びその駆動方法を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１電極と第２電極との間に強誘電体層を有する容量を有するメモリセルを有し、メモリセルへのデータの書き込みは、容量に強誘電体層を分極反転させる第１電圧を印加することで行われ、メモリセルからのデータの読み出しは、容量に強誘電体層を分極反転させない第２電圧を印加することで行われる、半導体装置の駆動方法である。
本発明の一態様は、第１電極と第２電極との間に強誘電体層を有する容量と、第１トランジスタと、第２トランジスタと、を有するメモリセルを有し、メモリセルへのデータの書き込みは、容量に強誘電体層の分極反転させる第１電圧を印加することで行われ、第１電圧は、第１トランジスタを介して第１電極に与えられるデータ信号と、第２電極に与えられる制御信号と、によって与えられる電圧であり、メモリセルからのデータの読み出しは、容量に第１電圧より小さい第２電圧を印加することで行われ、第２電圧は、第２電極に与えられる制御信号によって与えられる電圧である、半導体装置の駆動方法である。
本発明の一態様において、第２トランジスタのゲートは、第１電極に電気的に接続され、第２トランジスタのソースとドレインとの間を流れる電流は、第１電圧が印加されることで決まる強誘電体層の分極状態に応じて異なる、半導体装置の駆動方法が好ましい。
本発明の一態様において、第１トランジスタおよび第２トランジスタは、チャネルに酸化物半導体を有するトランジスタである、半導体装置の駆動方法が好ましい。
本発明の一態様は、第１電極と第２電極との間に強誘電体層を有する容量と、第１トランジスタと、を有するメモリセルを有し、メモリセルへのデータの書き込みは、容量に強誘電体層の分極反転させる第１電圧を印加することで行われ、第１電圧は、第１トランジスタを介して第１電極に与えられるデータ信号と、第２電極に与えられる制御信号と、によって与えられる電圧であり、メモリセルからのデータの読み出しは、容量に第１電圧より小さい第２電圧を印加することで行われ、第２電圧は、第２電極に与えられる制御信号によって与えられる電圧である、半導体装置の駆動方法である。
本発明の一態様は、第１電極と第２電極との間に強誘電体層を有する容量と、第１トランジスタと、第２トランジスタと、第３トランジスタと、を有するメモリセルを有し、メモリセルへのデータの書き込みは、容量に強誘電体層の分極反転させる第１電圧を印加することで行われ、第１電圧は、第１トランジスタおよび第２トランジスタを介して第１電極に与えられるデータ信号と、第２電極に与えられる制御信号と、によって与えられる電圧であり、メモリセルからのデータの読み出しは、容量に第１電圧より小さい第２電圧を印加することで行われ、第２電圧は、第２電極に与えられる制御信号によって与えられる電圧である、半導体装置の駆動方法である。
本発明の一態様において、第３トランジスタのゲートは、第１トランジスタのソースまたはドレインの一方、および第２トランジスタのソースまたはドレインの一方に電気的に接続され、第３トランジスタのソースとドレインとの間を流れる電流は、第１電圧が印加されることで決まる強誘電体層の分極状態に応じて異なる、半導体装置の駆動方法が好ましい。
本発明の一態様において、第１トランジスタおよび第２トランジスタは、チャネルに酸化物半導体を有するトランジスタである、半導体装置の駆動方法が好ましい。
本発明の一態様において、強誘電体層は、酸化ハフニウムおよび／または酸化ジルコニウムを有する、半導体装置の駆動方法が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様は、データを長期間保持することができる半導体装置、及びその駆動方法を提供することができる。又は、本発明の一態様は、低消費電力の半導体装置、及びその駆動方法を提供することができる。又は、本発明の一態様は、信頼性が高い半導体装置、及びその駆動方法を提供することができる。又は、本発明の一態様は、新規な半導体装置、及びその駆動方法を提供するができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、図１Ｂは、半導体装置の構成例を示す図である。
図２は、半導体装置の構成例を示す図である。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅは、半導体装置の構成例を示す図である。
図４は、半導体装置の構成例を示す図である。
図５Ａ、図５Ｂ、図５Ｃは、半導体装置の構成例を示す図である。
図６Ａ、図６Ｂ、図６Ｃは、強誘電体のヒステリシス特性を示す図である。
図７は、半導体装置の構成例を示す図である。
図８は、半導体装置の構成例を示す図である。
図９Ａ、図９Ｂは、半導体装置の構成例を示す図である。
図１０Ａ、図１０Ｂは、半導体装置の構成例を示す図である。
図１１は、半導体装置の構成例を示す図である。
図１２Ａ、図１２Ｂは、半導体装置の構成例を示す図である。
図１３は、半導体装置の構成例を示す図である。
図１４Ａ、図１４Ｂは、半導体装置の構成例を示す図である。
図１５Ａ、図１５Ｂは、半導体装置の構成例を示す図である。
図１６Ａ、図１６Ｂは、半導体装置の構成例を示す図である。
図１７Ａ、図１７Ｂは、半導体装置の構成例を示す図である。
図１８Ａ、図１８Ｂは、半導体装置の構成例を示す図である。
図１９Ａ、図１９Ｂは、半導体装置の構成例を示す図である。
図２０は、半導体装置の構成例を示す図である。
図２１は、半導体装置の構成例を示す図である。
図２２は、半導体装置の構成例を示す断面模式図である。
図２３Ａ乃至図２３Ｃは、トランジスタの構成例を示す断面模式図である。
図２４は、半導体装置の構成例を示す断面模式図である。
図２５Ａ、及び図２５Ｂは、トランジスタの構成例を示す断面模式図である。
図２６は、トランジスタの構成例を示す断面模式図である。
図２７Ａ乃至図２７Ｃは、トランジスタの構成例を示す断面模式図である。
図２８は、トランジスタの構成例を示す断面模式図である。
図２９Ａ、及び図２９Ｂは、トランジスタの構成例を示す断面模式図である。
図３０Ａ、及び図３０Ｂは、トランジスタの構成例を示す断面模式図である。
図３１ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図３１Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図３１Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図３２Ａは半導体ウェハの一例を示す斜視図である。図３２Ｂはチップの一例を示す斜視図である。図３２Ｃ、及び図３２Ｄは電子部品の一例を示す斜視図である。
図３３Ａ乃至図３３Ｊは、電子機器の一例を説明する図である。
図３４Ａ乃至図３４Ｅは、電子機器の一例を説明する図である。
図３５Ａ乃至図３５Ｃは、電子機器の一例を説明する図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体という場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ということができる。また、ＯＳ　ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及びその駆動方法について説明する。
　本発明の一態様は、セルを有する半導体装置に関する。セルは、データを保持する機能を有する。具体的には、セルは容量を有し、当該容量に電荷を保持することにより、セルに書き込まれたデータを保持することができる。よって、セルはメモリセルということができ、半導体装置は記憶装置ということができる。
　本発明の一態様では、容量を、第１の電極と、第２の電極と、強誘電体層と、を有する構成とする。強誘電体層は、第１の電極と、第２の電極と、の間に設けられる。容量をこのような構成とすることにより、当該容量に保持できる電荷量を、第１の電極と第２の電極の間に常誘電体層が設けられる構成の容量に保持できる電荷量よりも大きくすることができる。よって、本発明の一態様の半導体装置は、データを長期間保持することができる。これにより、リフレッシュ（セルへのデータの再書き込み）の頻度を低減することができるため、本発明の一態様の半導体装置の消費電力を低減することができる。また、第１の電極と、第２の電極と、の間に強誘電体層が設けられた容量は、容量を大きくするための構造、例えばトレンチ構造を取ることなく、データを長時間保持することができる。これにより、作りやすい構造の半導体装置とすることができる。
　図１Ａは、本発明の一態様の半導体装置が有するセル１００における容量の模式図である。なおセル１００は、メモリセルともいう。セル１００は、容量の他、トランジスタ等を有する構成となるが、図１Ａでは容量のみ図示している。
　図１Ａに図示するセル１００が有する容量Ｃ１は、電極ＵＥと電極ＬＥとの間に強誘電体層ＦＥを備えた容量である。強誘電体層を備えた容量Ｃ１は、強誘電体容量（強誘電体キャパシタ）という場合がある。
　強誘電体層を備えた容量Ｃ１は、電極ＵＥと電極ＬＥとの間に電圧（電界あるいは電場）が印加されると、その電圧の印加方向および印加量に応じて強誘電体層ＦＥの分極方向および分極量が変化する。強誘電体層ＦＥの分極状態の変化を利用して、電極ＵＥと電極ＬＥとの間に信号（データ）が記憶される（書きこまれる）。容量Ｃ１では、電極ＵＥと電極ＬＥとの間の電圧をゼロにしても強誘電体層ＦＥ内に分極が残る（残留分極）。分極を書き換えるためには、分極を反転するための電圧（分極反転電圧）を印加する。
　図１Ｂは、強誘電体層ＦＥへの電界に応じた分極の大きさ（分極量）を示すグラフである。図１Ｂにおいて、横軸は強誘電体層に印加する電界Ｅを示している。また、縦軸は強誘電体層の分極量Ｐを示している。なお分極Ｐは、分極の大きさ（分極量）を表している。
　強誘電体層ＦＥに印加する電界を高くしていくと、強誘電体層の分極は大きくなる。強誘電体層に電界ＥＨを加した後に、強誘電体層に印加する電界を低くしていくと、正電荷が容量の一方の電極側に偏り、負電荷が容量の他方の電極側に偏るため、電界が０になった際に正の分極が残る。強誘電体層ＦＥに印加する電界を低くしていくと、強誘電体層の分極は小さくなる。強誘電体層に電界ＥＬを印加した後に、強誘電体層に印加する電界を高くしていくと、正電荷が容量Ｃ１の他方の電極側に偏り、負電荷が容量の一方の電極側に偏るため、電界が０になった際に負の分極が残る。強誘電体層ＦＥに電界ＥＨ及び電界ＥＬを与えるための電圧は、分極反転電圧ということができる。分極反転電圧を容量Ｃ１に印加することで、残存する分極に応じたデータをセル１００に書き込むことができる。
　セル１００からデータを読み出す際、分極反転電圧を超える電圧を容量Ｃ１に印加すると、強誘電体層ＦＥの分極状態（残留分極の分極方向）が変わるため、再度分極状態を戻すための動作が必要になる。つまり分極反転電圧を超える電圧を容量Ｃ１に印加してセル１００からデータを読み出す場合、データのリフレッシュが必要となる。
　本発明の一態様では、セル１００からデータを読み出す際、容量Ｃ１に分極反転電圧を超えない電圧を印加し、強誘電体層ＦＥの分極の状態が電界０に戻しても元の状態となるよう動作させる。具体的には、セル１００からデータを読み出す際、強誘電体層ＦＥが分極反転しない電界ＥＲを印加し、当該電界ＥＲとした際の分極の変化量（ＰＨ、ＰＬ）を利用してセル１００からデータを読み出す構成とする。電界ＥＲは、例えば分極が０になる電界（抗電界）とすることができる。
　強誘電体層ＦＥに電界ＥＲを与えるための電圧は、分極反転させない電圧ということができる。分極反転させない電圧を容量Ｃ１に印加することで、分極の変化量（ＰＨ、ＰＬ）に応じた電位の変化を増幅してセル１００からデータを読み出すことができる。なお図１Ｂにおいて、電界ＥＲとして負の電界を図示しているが、正の電界であってもよい。
　つまり本発明の一態様では、データを長期間保持することができるといった強誘電体容量の利点に加え、セル１００からデータを読み出す際、所謂、破壊読出しとすることなく行うことができる。換言すれば、データの読み出しの前後において、分極の状態の変化が生じないため、データのリフレッシュが必要なく、データの長時間の保持が可能となる。そのためセル１００を備えた半導体装置は、読み出すデータの信頼性に優れる。またセル１００を備えた半導体装置は、低消費電力化を図ることができる。また、常誘電体を有する容量などと比べて、容量の面積を小さくすることができる。
　強誘電体層ＦＥに用いることのできる、強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料、又は、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけでなく、強誘電性を有しうる材料または強誘電性を有せしめる材料とも呼んでいる。
　中でも強誘電体層に用いる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムは、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、強誘電体層の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には２ｎｍ以上９ｎｍ以下）にすることができる。薄膜化することができる強誘電体層とすることで、微細化されたトランジスタと組み合わされた半導体装置とすることができる。
　また、強誘電性を有しうる材料としてＨｆＺｒＯＸ用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
　なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
　また、強誘電性を有しうる材料としてＨｆＺｒＯＸ用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
　また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
　また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
＜セルの構成例＿１＞
セル１００の具体的な構成例について説明する。
　図２に示すセル１００は、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、容量Ｃ１と、を有する。容量Ｃ１は、一対の電極間に強誘電体層を備えた強誘電体容量である。図２に示す強誘電体層を備えた強誘電体容量である容量Ｃ１は、強誘電体層を備えていない容量とは異なる回路記号で表している。
　トランジスタＭ１のソースまたはドレインの一方は、配線ＷＢＬの信号を伝える端子に接続される。トランジスタＭ１のゲートは、配線ＷＷＬの信号を伝える端子に接続される。トランジスタＭ１のソースまたはドレインの他方は、容量Ｃ１の一方の電極およびトランジスタＭ２のゲートに接続される。ここで、トランジスタＭ１のソースまたはドレインの他方と、容量Ｃ１の一方の電極と、トランジスタＭ２のゲートと、が電気的に接続されるノードをノードＳＮとする。容量Ｃ１の他方の電極は、配線ＰＬの信号を伝える端子に接続される。トランジスタＭ２のソースまたはドレインの一方は、配線ＳＬの信号を伝える端子に接続される。トランジスタＭ２のソースまたはドレインの他方は、トランジスタＭ３のソースまたはドレインの一方に接続される。トランジスタＭ３のソースまたはドレインの他方は、配線ＲＢＬの信号を伝える端子に接続される。トランジスタＭ３のゲートは、配線ＲＷＬの信号を伝える端子に接続される。
　トランジスタＭ１乃至トランジスタＭ３は、チャネル形成領域がシリコンを有するトランジスタ（以下、Ｓｉトランジスタという）、および／またはチャネル形成領域が酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタという）を用いることができる。
　なおＳｉトランジスタのチャネル形成領域に用いるシリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。また、トランジスタＭ１乃至Ｍ３としては、ＯＳトランジスタ及びＳｉトランジスタ以外では、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれているトランジスタ、有機半導体がチャネル形成領域に含まれているトランジスタ等を用いることができる。
　ＯＳトランジスタは、Ｓｉトランジスタを用いた回路上などに積層することで自由に配置可能であるため、集積化を容易に行うことができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコン等を用いることができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
　またＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１００℃以上２００℃以下、好ましくは１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
　配線ＷＢＬは、セル１００に書き込まれるデータに応じた信号（データ信号）が与えられる配線である。配線ＷＢＬは、書き込みビット線という場合もある。配線ＷＢＬは、他の配線、例えば配線ＲＢＬと共通の配線とすることができる。
　配線ＷＷＬは、セル１００にデータを書き込むための信号（選択信号）が与えられる配線である。配線ＷＷＬは、書き込みワード線という場合もある。
　配線ＰＬは、セル１００にデータを書き込むための信号（制御信号）およびセル１００からデータを読み出すための信号（制御信号）が与えられる配線である。配線ＰＬは、容量Ｃ１が有する強誘電体を有する層の分極状態を制御する機能を有し、分極制御線という場合がある。
　配線ＳＬは、セル１００からデータを読み出すための定電位が与えられる配線である。配線ＳＬは、セル１００に記憶されたデータに応じて配線ＲＢＬとの間で電流を流すための機能を有し、ソース線という場合がある。
　配線ＲＢＬは、セル１００から読み出されるデータに応じた信号が与えられる配線である。配線ＲＢＬは、読み出しビット線という場合もある。配線ＲＢＬは、他の配線、例えば配線ＷＢＬと共通の配線とすることができる。
配線ＲＷＬは、セル１００からデータを読み出すための信号（選択信号）が与えられる配線である。配線ＲＷＬは、読み出しワード線という場合もある。
　図２に示すセル１００において、各トランジスタは、ｎチャネル型のトランジスタであるとして説明する。例えば、トランジスタＭ１がｎチャネル型トランジスタである場合、配線ＷＷＬを高電位（Ｈレベル電位、Ｈレベルともいう）とすると、トランジスタＭ１をオン状態（オン）とすることができる。また配線ＷＷＬを低電位（Ｌレベル電位、Ｌレベルともいう）とすると、トランジスタＭ１をオフ状態（オフ）とすることができる。トランジスタＭ３についても同様である。
　セル１００へのデータの書き込みは、ノードＳＮの電位と配線ＰＬの電位とによって与えられる容量Ｃ１が有する強誘電体を有する層への電界の向きに応じて行われる。詳細は後述するが、書きこまれるデータ信号は、容量Ｃ１に分極反転電圧を印加する。容量Ｃ１が有する強誘電体層では、データ信号に応じて、異なる状態の分極状態を取り得る。この分極状態によって、容量Ｃ１の容量値を異ならせることができる。この分極状態および容量Ｃ１の容量値の違いは、容量Ｃ１への電界が０の状態であっても維持される。
　セル１００からのデータの読み出しは、配線ＰＬの電位を変化させた際の容量Ｃ１での容量結合を利用して行われる。配線ＰＬの電位は、容量Ｃ１に印加される電圧が強誘電体層を分極反転させない電圧となるようにする。配線ＰＬの電位を変化させた際、ノードＳＮを電気的に浮遊状態とすることで、容量Ｃ１で容量結合が生じる。そのため、配線ＰＬの電位の変化に応じてノードＳＮの電位が変化する。ノードＳＮの電位の変化は、容量Ｃ１の容量値の状態に応じて異なる。そのため記憶したデータに応じてトランジスタＭ２のゲートの電位が異ならせることができる。トランジスタのゲートの電位が異なることで、トランジスタＭ２のソースとドレインとの間を流れる電流量が異なることになる。当該電流量の違いによりセル１００からデータを読み出すことができる。
　図３Ａは、図１に示すセル１００におけるデータの書き込みの動作を説明するためのタイミングチャートである。図３Ａでは、セル１００における配線ＷＷＬ、配線ＷＢＬ、配線ＰＬ、ノードＳＮ、配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬの信号または電位を示している。また図３Ａでは、セル１００に書き込むデータとして「ｄａｔａ１」および「ｄａｔａ０」を示している。「ｄａｔａ１」はＨレベルの信号、「ｄａｔａ０」はＬレベルの信号として示している。
　図３Ａに示す期間Ｐ１１では、配線ＷＷＬをＨレベルとする。配線ＷＢＬには、セル１００に書き込むデータｄａｔａ１またはｄａｔａ０に応じた信号が与えられており、当該信号に応じた電位がノードＳＮに与えられる。配線ＰＬは、Ｈレベルとする。配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬは、Ｌレベルとする。
　配線ＷＢＬ、配線ＰＬ、およびノードＳＮに与えるＨレベルの信号は、電位ＶＰＬ１、Ｌレベルの信号は電位０Ｖとして示している。電位ＶＰＬ１は、電位ＶＰＬ１と電位０Ｖが容量Ｃ１に印加されることで、容量Ｃ１の強誘電体層に反転分極電圧が印加される電位とする。電位ＶＰＬ１は、２．５Ｖ以上であることが好ましい。
　なお電位ＶＰＬ１を与えて、反転分極電圧を超える電圧を容量Ｃ１に印加する場合、トランジスタＭ１乃至トランジスタＭ３は、高い電圧に対する耐性（耐圧）に優れたトランジスタが好ましい。例えば、トランジスタＭ１乃至トランジスタＭ３は、ＯＳトランジスタで構成されることが好ましい。ＯＳトランジスタは、Ｓｉトランジスタと比べて耐圧に優れた特性を有する。
　期間Ｐ１１において、配線ＰＬがＨレベル、ノードＳＮがＨレベルのとき、容量Ｃ１の電極には、図３Ｂに示す電位が印加される。図３Ｂに図示するように、容量Ｃ１の電極は共に電位ＶＰＬ１と等電位となるため、反転分極電圧を超える電圧は印加されず、強誘電体層に対する電界が生じない。一方、期間Ｐ１１において、配線ＰＬがＨレベル、ノードＳＮがＬレベルのとき、容量Ｃ１の電極には、図３Ｃに示す電位が印加される。図３Ｃに図示するように、容量Ｃ１の電極は反転分極電圧となる電圧ＶＰＬ１が印加され、強誘電体層に電界ＥＬが生じる。そのため容量Ｃ１は、ｄａｔａ０に応じた分極状態が書きこまれる。
　図３Ａに示す期間Ｐ１２では、期間Ｐ１１に引き続き、配線ＷＷＬをＨレベルとする。配線ＷＢＬには、期間Ｐ１１に引き続き、セル１００に書き込むデータｄａｔａ１またはｄａｔａ０に応じた信号が与えられており、当該信号に応じた電位がノードＳＮに与えられる。配線ＰＬは、Ｌレベルとする。配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬは、Ｌレベルとする。
　期間Ｐ１２において、配線ＰＬがＬレベル、ノードＳＮがＨレベルのとき、容量Ｃ１の電極には、図３Ｄに示す電位が印加される。図３Ｄに図示するように、期間Ｐ１１と逆向きで、容量Ｃ１の電極は反転分極電圧となる電圧ＶＰＬ１が印加され、強誘電体層に電界ＥＨが生じる。そのため容量Ｃ１は、ｄａｔａ１に応じた分極状態が書きこまれる。一方、期間Ｐ１２において、配線ＰＬがＬレベル、ノードＳＮがＬレベルのとき、図３Ｅに図示するように、容量Ｃ１の電極は共に電位０Ｖと等電位となるため、反転分極電圧を超える電圧は印加されず、強誘電体層に対する電界が生じない。
　図４は、図１に示すセル１００におけるデータの読み出しの動作を説明するためのタイミングチャートである。図４では、セル１００における配線ＷＷＬ、配線ＷＢＬ、配線ＰＬ、ノードＳＮ、配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬの信号または電位を示している。また図４では、セル１００から読み出されるデータとして「ｄａｔａ１」および「ｄａｔａ０」を示している。「ｄａｔａ１」および「ｄａｔａ０」はデータの書き込み動作で容量Ｃ１の強誘電体層の分極状態として記憶されたデータに相当する。
　図４に示す期間Ｐ２１では、配線ＷＷＬは、Ｌレベルとし、ノードＳＮを電気的に浮遊状態とする。配線ＰＬを電位ＶＰＬ２にする。配線ＷＢＬ、配線ＲＷＬおよび配線ＳＬは、Ｌレベルとする。配線ＲＢＬは、トランジスタＭ２およびトランジスタＭ３を流れる電流によって電位が変動する電位にプリチャージしておく。例えば、電位ＶＰＬ１よりも小さい電位にプリチャージしておく。
　図５Ａに図示するように、セル１００におけるノードＳＮには、トランジスタＭ２のゲート容量などの寄生容量である容量Ｃ２が存在する。ノードＳＮが電気的に浮遊状態で、容量Ｃ１の一方の電極の電位を変化させると、容量Ｃ１と容量Ｃ２の容量結合によって、ノードＳＮの電位が変動する状態となる。
　ノードＳＮの電位ＶＳＮは、容量Ｃ１の容量値をＣＦＥ、容量Ｃ２の容量値をＣＳ、容量Ｃ１の電圧に相当する電圧ＶＰＬ２によって決まり、式（１）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　容量Ｃ１の容量値をＣＦＥは、容量Ｃ１が有する強誘電体層の分極状態によって決まる。この分極状態は、書きこんだデータ「ｄａｔａ１」、または「ｄａｔａ０」に応じて異なる。そのため、書きこんだデータ「ｄａｔａ１」または「ｄａｔａ０」によって、ノードＳＮの電位ＶＳＮを異ならせることができる。ノードＳＮの寄生容量ＣＳは、強誘電体層を有する容量Ｃ１の容量ＣＦＥと比べて小さい。容量Ｃ１の分極状態に応じた容量値の違いによる電位の差が、Ｖｄａｔａ１またはＶｄａｔａ２として、ノードＳＮの電位ＶＳＮに現れる。
　図４に示す期間Ｐ２２では、配線ＲＷＬをＨレベルとする。トランジスタＭ３のソースとドレインとの間が導通状態となる。トランジスタＭ２には、ノードＳＮの電位に応じた電流が流れる。
　配線ＰＬを電圧ＶＰＬ２とすることによるノードＳＮの電位は、図５Ｂおよび図５Ｃに図示するように電位Ｖｄａｔａ０または電位Ｖｄａｔａ１（＞Ｖｄａｔａ０）の２つの状態を取り得る。トランジスタＭ２には、電位Ｖｄａｔａ０またはＶｄａｔａ１に応じた電流Ｉｄａｔａ０またはＩｄａｔａ１（＞Ｉｄａｔａ０）が流れる。電流Ｉｄａｔａ０またはＩｄａｔａ１の大小関係によって、プリチャージされた配線ＲＢＬの電位が変化し、参照電圧ＶＲＥＦとの大小関係によって、セル１００からデータを読み出すことができる。
　なおプリチャージされる配線ＲＢＬの電位は、電位ＶＰＬ１よりも小さいことが好ましい。当該構成とすることで、配線ＲＢＬの電位の変動を小さくすることができる。そのため、配線ＲＢＬに電気的に接続されるトランジスタを有する回路がＳｉトランジスタなどの微細化されたトランジスタであって耐圧が小さい場合であっても問題なく動作させることができる。
　なお図２のセル１００のデータの読み出しの動作は、別の構成とすることもできる。例えば、図６Ａのタイミングチャートのように動作させてもよい。図６Ａでは、図４と異なり、配線ＳＬの電位を高く（図６Ａ中、ＶＳＬ）し、配線ＲＢＬを０Ｖにプリチャージした状態でノードＳＮの電位に応じた電流を流す構成となる。つまり、図６Ｂおよび図６Ｃに図示するように、トランジスタＭ２には、配線ＳＬから配線ＲＢＬに向けて、電位Ｖｄａｔａ０またはＶｄａｔａ１に応じた電流Ｉｄａｔａ０またはＩｄａｔａ１（＞Ｉｄａｔａ０）が流れ、当該電流の大きさに応じたデータをセル１００から読み出すことができる。
　また図２のセル１００のデータの読み出しの動作は、別の構成とすることもできる。例えば、図７のタイミングチャートのように動作させてもよい。
　図７では、図４の構成において、ノードＳＮの電位を設定する動作を追加した構成に相当する。図７の期間Ｐ２０では、配線ＷＢＬの電位を設定したい電位ＶＰＲＥ＿ＳＮとし、配線ＷＷＬをＨレベルとする。ノードＳＮの電位は、電位ＶＰＲＥ＿ＳＮとなる。その後、配線ＷＷＬをＬレベルとし、ノードＳＮを電気的に浮遊状態としておく。このようにすることで、期間Ｐ２１で配線ＰＬの電位を変化させた際に変動するノードＳＮの電位を、トランジスタＭ２が電流を流す電流に設定しやすくすることができる。
　図８では、図２に示すセル１００を複数備えた半導体装置の構成例を説明するためのブロック図である。図８では、ｍ行ｎ列（ｍ、ｎは自然数）に配置されたセル１００＿１１乃至１００＿ｍｎを有する。図２に示すセル１００は、セル１００＿１１乃至１００＿ｍｎに適用することができる。
　セル１００＿１１乃至１００＿ｍｎは、各行または各列に配置される配線ＲＷＬ、配線ＰＬ、配線ＷＷＬ、配線ＷＢＬ、配線ＲＢＬに接続される。またセル１００＿１１乃至１００＿ｍｎは、図示を省略しているが配線ＳＬに接続される。またセル１００＿１１乃至１００＿ｍｎの周辺には、駆動回路１１１乃至１１４を図示している。駆動回路１１１乃至１１４は、セル１００＿１１乃至１００＿ｍｎをＯＳトランジスタで構成することで、セル１００＿１１乃至１００＿ｍｎと重ねて配置することも可能である。
　駆動回路１１１は、例えばセル１００＿１１乃至１００＿ｍｎへのデータの書き込みの選択制御のための信号を生成するための回路である。駆動回路１１１は、配線ＷＷＬに与える信号を生成する回路および配線ＰＬに与える信号を生成する回路である。駆動回路１１１は、デコーダ回路あるいはシフトレジスタ回路等を用いて所望の選択制御のための信号を生成することができる。
　駆動回路１１２は、例えばセル１００＿１１乃至１００＿ｍｎへのデータの読み出しの選択制御のための信号を生成するための回路である。駆動回路１１２は、配線ＲＷＬに与える信号を生成する回路および配線ＰＬに与える信号を生成する回路である。駆動回路１１２は、デコーダ回路あるいはシフトレジスタ回路等を用いて所望の選択制御のための信号を生成することができる。
　駆動回路１１３は、例えばセル１００＿１１乃至１００＿ｍｎに書き込むデータ信号などの電圧を出力するための回路である。駆動回路１１３は、配線ＷＢＬに与えるデータ信号を出力する回路および／またはプリチャージ電圧を出力する回路である。駆動回路１１３は、デコーダ回路あるいはシフトレジスタ回路等を用いて所望の電圧を出力することができる。
　駆動回路１１４は、例えばセル１００＿１１乃至１００＿ｍｎから読み出される電圧を外部に出力するための回路である。駆動回路１１４は、配線ＲＢＬに与えるプリチャージ電圧、配線ＲＢＬの電位と参照電圧とを比較するための回路である。駆動回路１１３は、プリチャージ回路、アンプ回路、比較回路等を用いて読み出される電圧を外部に出力する所望の電圧を生成することができる。
　図９Ａは、セル１００＿１１乃至１００＿ｍｎに適用可能なセル１００の変形例を示す回路図である。図９Ａに示すセル１００Ａは、図２のセル１００におけるトランジスタＭ１乃至Ｍ３に、バックゲート電圧ＶＢＧが印加されるバックゲート電極を有する構成を図示している。図９Ａの構成とすることで、各トランジスタを流れる電流量を増やすことができる。なお各トランジスタのバックゲートに与えるバックゲート電圧は同じ電圧でもよいし、異なる電圧としてもよい。
　図９Ｂは、セル１００＿１１乃至１００＿ｍｎに適用可能なセル１００の変形例を示す回路図である。図９Ｂに示すセル１００Ｂは、図２のセル１００における配線ＷＢＬと配線ＲＢＬとを共通化した配線ＢＬとする構成を図示している。図９Ｂの構成とすることで、セルに接続される配線数を削減することができる。
　図１０Ａは、セル１００＿１１乃至１００＿ｍｎに適用可能なセル１００の変形例を示す回路図である。図１０Ａに示すセル１００Ｃは、図２のセル１００におけるトランジスタＭ３を省略し、配線ＲＷＬをトランジスタＭ２のバックゲートに接続した図示している。配線ＲＷＬに与える選択信号は、トランジスタＭ２のしきい値電圧を制御することで配線ＲＷＬと配線ＳＬとの間で電流を流すか否かを制御する。図１０Ａの構成とすることで、セルが有するトランジスタ数を削減することができる。
　図１０Ｂは、セル１００＿１１乃至１００＿ｍｎに適用可能なセル１００の変形例を示す回路図である。図１０Ｂに示すセル１００Ｄは、図９Ｂおよび図１０Ａで説明したトランジスタおよび配線を削減する構成を組み合わせた構成を図示している。図１０Ｂの構成とすることで、セルに接続される配線数およびセルが有するトランジスタを削減することができる。
＜セルの構成例＿２＞
　セル２００の具体的な構成例について説明する。
　図１１に示すセル２００は、複数の記憶部として記憶部２１０＿１、２１０＿２、および信号制御部２２０を有する。記憶部２１０＿１は、トランジスタＭ１１および容量Ｃ１１を有する。記憶部２１０＿２は、トランジスタＭ１２および容量Ｃ１２を有する。セル２００では、記憶部２１０＿１、２１０＿２を例示しているが、３つ以上有する構成でもよい。信号制御部２２０は、トランジスタＭ４と、トランジスタＭ５と、トランジスタＭ６と、を有する。容量Ｃ１１および容量Ｃ１２は、一対の電極間に強誘電体層を備えた強誘電体容量である。図１１に示す強誘電体層を備えた強誘電体容量である容量Ｃ１１および容量Ｃ１２は、強誘電体層を備えていない容量とは異なる回路記号で表している。
　図１１に示すトランジスタおよび容量等は、図示するように接続される。具体的には、トランジスタＭ４のソースまたはドレインの一方は、配線ＷＢＬの信号を伝える端子に接続される。トランジスタＭ４のゲートは、配線ＳＷの信号を伝える端子に接続される。トランジスタＭ４のソースまたはドレインの他方は、記憶部２１０＿１、２１０＿２が有するトランジスタＭ１１，Ｍ１２のソースまたはドレインの一方、およびトランジスタＭ５のゲートに接続される。ここで、トランジスタＭ４のソースまたはドレインの他方と、記憶部２１０＿１、２１０＿２が有するトランジスタＭ１１，Ｍ１２のソースまたはドレインの一方と、トランジスタＭ５のゲートと、が電気的に接続されるノードをノードＳＮとする。トランジスタＭ５のソースまたはドレインの一方は、配線ＳＬの信号を伝える端子に接続される。トランジスタＭ５のソースまたはドレインの他方は、トランジスタＭ６のソースまたはドレインの一方に接続される。トランジスタＭ６のソースまたはドレインの他方は、配線ＲＢＬの信号を伝える端子に接続される。
　記憶部２１０＿１、２１０＿２が有するトランジスタＭ１１，Ｍ１２のソースまたはドレインの他方は、容量Ｃ１１、Ｃ１２の一方の電極に接続される。記憶部２１０＿１、２１０＿２が有するトランジスタＭ１１，Ｍ１２のゲートは、配線ＷＷＬ１、ＷＷＬ２の信号を伝える端子に接続される。記憶部２１０＿１、２１０＿２が有する容量Ｃ１１、Ｃ１２の他方の電極は、配線ＰＬ１、ＰＬ２の信号を伝える端子に接続される。
　トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ４乃至トランジスタＭ６は、チャネル形成領域がシリコンを有するトランジスタ（以下、Ｓｉトランジスタという）、および／またはチャネル形成領域が酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタという）を用いることができる。
　なおＳｉトランジスタのチャネル形成領域に用いるシリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンと呼ぶ場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコンなどとすることができる。また、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ４乃至トランジスタＭ６としては、ＯＳトランジスタ及びＳｉトランジスタ以外では、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれているトランジスタ、有機半導体がチャネル形成領域に含まれているトランジスタ等を用いることができる。
　ＯＳトランジスタは、Ｓｉトランジスタを用いた回路上などに積層することで自由に配置可能であるため、集積化を容易に行うことができる。シリコンとしては、例えば、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、多結晶シリコン、単結晶シリコン等を用いることができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
　またＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１００℃以上２００℃以下、好ましくは１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
　配線ＷＢＬは、セル２００に書き込まれるデータに応じた信号（データ信号）が与えられる配線である。配線ＷＢＬは、書き込みビット線という場合もある。配線ＷＢＬは、他の配線、例えば配線ＲＢＬと共通の配線とすることができる。
　配線ＳＷは、セル２００の記憶部２１０＿１、２１０＿２のいずれか一にデータを書き込むための信号（選択信号）が与えられる配線である。
　配線ＷＷＬ１、ＷＷＬ２は、セル２００の記憶部２１０＿１、２１０＿２に選択的にデータを書き込むための信号（選択信号）が与えられる配線である。配線ＷＷＬ１、ＷＷＬ２は、書き込みワード線という場合もある。
　配線ＰＬ１、ＰＬ２は、セル２００の記憶部２１０＿１、２１０＿２のいずれか一にデータを書き込むための信号（制御信号）およびセル２００の記憶部２１０＿１、２１０＿２のいずれか一からデータを読み出すための信号（制御信号）が与えられる配線である。配線ＰＬ１、ＰＬ２は、容量Ｃ１１、Ｃ１２が有する強誘電体を有する層の分極状態を制御する機能を有し、分極制御線という場合がある。
　配線ＳＬは、セル２００からデータを読み出すための定電位が与えられる配線である。配線ＳＬは、セル２００に記憶されたデータに応じて配線ＲＢＬとの間で電流を流すための機能を有し、ソース線という場合がある。
　配線ＲＢＬは、セル２００から読み出されるデータに応じた信号が与えられる配線である。配線ＲＢＬは、読み出しビット線という場合もある。配線ＲＢＬは、他の配線、例えば配線ＷＢＬと共通の配線とすることができる。
　図１１に示すセル２００において、各トランジスタは、ｎチャネル型のトランジスタであるとして説明する。例えば、トランジスタＭ４がｎチャネル型トランジスタである場合、配線ＳＷを高電位（Ｈレベル電位、Ｈレベルともいう）とすると、トランジスタＭ４をオン状態（オン）とすることができる。また配線ＳＷを低電位（Ｌレベル電位、Ｌレベルともいう）とすると、トランジスタＭ４をオフ状態（オフ）とすることができる。トランジスタＭ６についても同様である。
　セル２００へのデータの書き込みは、ノードＳＮの電位と配線ＰＬ１（またはＰＬ２）の電位とによって与えられる容量Ｃ１１（またはＣ１２）が有する強誘電体を有する層への電界の向きに応じて行われる。詳細は後述するが、書きこまれるデータ信号は、容量Ｃ１１（またはＣ１２）に分極反転電圧を印加する。容量Ｃ１１（またはＣ１２）が有する強誘電体層では、データ信号に応じて、異なる状態の分極状態を取り得る。この分極状態によって、容量Ｃ１１（またはＣ１２）の容量値を異ならせることができる。この分極状態および容量Ｃ１１（またはＣ１２）の容量値の違いは、容量Ｃ１１（またはＣ１２）への電界が０の状態であっても維持される。
　セル２００からのデータの読み出しは、配線ＰＬ１（またはＰＬ２）の電位を変化させた際の容量Ｃ１１（またはＣ１２）での容量結合を利用して行われる。配線ＰＬ１（またはＰＬ２）の電位は、容量Ｃ１１（またはＣ１２）に印加される電圧が強誘電体層を分極反転させない電圧となるようにする。配線ＰＬ１（またはＰＬ２）の電位を変化させた際、ノードＳＮを電気的に浮遊状態とすることで、容量Ｃ１１（またはＣ１２）で容量結合が生じる。そのため、配線ＰＬ１（またはＰＬ２）の電位の変化に応じてノードＳＮの電位が変化する。ノードＳＮの電位の変化は、容量Ｃ１１（またはＣ１２）の容量値の状態に応じて異なる。そのため記憶したデータに応じてトランジスタＭ５のゲートの電位が異ならせることができる。トランジスタＭ５のゲートの電位が異なることで、トランジスタＭ５のソースとドレインとの間を流れる電流量が異なることになる。当該電流量の違いによりセル２００からデータを読み出すことができる。
　図１２Ａは、図１１に示すセル２００におけるデータの書き込みの動作を説明するためのタイミングチャートである。なお図１２Ａでは記憶部２１０＿１へのデータの書き込み動作について説明する。配線ＷＷＬ２および配線ＰＬ２はＬレベルのままとなる。図１２Ａでは、セル２００における配線ＷＷＬ１、配線ＷＢＬ、配線ＳＷ、配線ＰＬ１、ノードＳＮ、配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬの信号または電位を示している。また図１２Ａでは、セル２００に書き込むデータとして「ｄａｔａ１」および「ｄａｔａ０」を示している。「ｄａｔａ１」はＨレベルの信号、「ｄａｔａ０」はＬレベルの信号として示している。
　図１２Ａに示す期間Ｐ４１では、配線ＷＷＬ１および配線ＳＷをＨレベルとする。配線ＷＢＬには、セル２００の記憶部２１０＿１に書き込むデータｄａｔａ１またはｄａｔａ０に応じた信号が与えられており、当該信号に応じた電位がノードＳＮに与えられる。配線ＰＬ１は、Ｈレベルとする。配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬは、Ｌレベルとする。
　配線ＷＢＬ、配線ＰＬ１、およびノードＳＮに与えるＨレベルの信号は、電位ＶＰＬ１、Ｌレベルの信号は電位０Ｖとして示している。電位ＶＰＬ１は、電位ＶＰＬ１と電位０Ｖが容量Ｃ１１に印加されることで、容量Ｃ１１の強誘電体層に反転分極電圧が印加される電位とする。電位ＶＰＬ１は、２．５Ｖ以上であることが好ましい。
　なお電位ＶＰＬ１を与えて、反転分極電圧を超える電圧を容量Ｃ１１に印加する場合、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ４乃至トランジスタＭ６は、高い電圧に対する耐性（耐圧）に優れたトランジスタが好ましい。例えば、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ４乃至トランジスタＭ６は、ＯＳトランジスタで構成されることが好ましい。ＯＳトランジスタは、Ｓｉトランジスタと比べて耐圧に優れた特性を有する。
　期間Ｐ４１において、配線ＷＷＬ１がＨレベル、配線ＰＬ１がＨレベル、ノードＳＮがＨレベルのとき、容量Ｃ１１の電極は、電位ＶＰＬ１で等電位となるため、反転分極電圧を超える電圧は印加されず、強誘電体層に対する電界が生じない。一方、期間Ｐ４１において、配線ＷＷＬ１がＨレベル、配線ＰＬ１がＨレベル、ノードＳＮがＬレベルのとき、容量Ｃ１１の電極は、強誘電体層に電界ＥＬが生じる。そのため容量Ｃ１は、ｄａｔａ０に応じた分極状態が書きこまれる。
　図１２Ａに示す期間Ｐ４２では、期間Ｐ４１に引き続き、配線ＳＷおよび配線ＷＷＬ１をＨレベルとする。配線ＷＢＬには、期間Ｐ４１に引き続き、セル２００の記憶部２１０＿１に書き込むに書き込むデータｄａｔａ１またはｄａｔａ０に応じた信号が与えられており、当該信号に応じた電位がノードＳＮに与えられる。配線ＰＬ１は、Ｌレベルとする。配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬは、Ｌレベルとする。
　期間Ｐ４２において、配線ＷＷＬ１がＨレベル、配線ＰＬ１がＬレベル、ノードＳＮがＨレベルのとき、容量Ｃ１１の電極には、期間Ｐ４１と逆向きで、容量Ｃ１１の電極は反転分極電圧となる電圧ＶＰＬ１が印加され、強誘電体層に電界ＥＨが生じる。そのため容量Ｃ１１は、ｄａｔａ１に応じた分極状態が書きこまれる。一方、期間Ｐ４２において、配線ＷＷＬ１がＨレベル、配線ＰＬ１がＬレベル、ノードＳＮがＬレベルのとき、容量Ｃ１１の電極は共に電位０Ｖと等電位となるため、反転分極電圧を超える電圧は印加されず、強誘電体層に対する電界が生じない。
　図１２Ｂは、図１１に示すセル２００におけるデータの読み出しの動作を説明するためのタイミングチャートである。なお図１２Ｂでは記憶部２１０＿１からのデータの読み出し動作について説明する。配線ＷＷＬ２および配線ＰＬ２はＬレベルのままとなる。図１２Ｂでは、セル２００における配線ＷＷＬ１、配線ＷＢＬ、配線ＳＷ、配線ＰＬ１、ノードＳＮ、配線ＲＢＬ、配線ＲＷＬおよび配線ＳＬの信号または電位を示している。また図１２Ｂでは、セル２００から読み出されるデータとして「ｄａｔａ１」および「ｄａｔａ０」を示している。「ｄａｔａ１」および「ｄａｔａ０」はデータの書き込み動作で容量Ｃ１１の強誘電体層の分極状態として記憶されたデータに相当する。
　図１２Ｂに示す期間Ｐ５１では、配線ＳＷはＬレベルとし、ノードＳＮを電気的に浮遊状態とする。配線ＷＷＬ１をＨレベルとする。配線ＰＬ１を電位ＶＰＬ２にする。配線ＷＢＬ、配線ＲＷＬおよび配線ＳＬは、Ｌレベルとする。配線ＲＢＬは、トランジスタＭ５およびトランジスタＭ６を流れる電流によって電位が変動する電位にプリチャージしておく。例えば、電位ＶＰＬ１よりも小さい電位にプリチャージしておく。
　セル２００におけるノードＳＮには、トランジスタＭ５のゲート容量などの寄生容量が存在する。トランジスタＭ１１を導通状態とした状態で、ノードＳＮが電気的に浮遊状態とし、容量Ｃ１の一方の電極の電位を変化させると、容量Ｃ１１と寄生容量の容量結合によって、ノードＳＮの電位が変動する状態となる。
　容量Ｃ１１の容量値は、容量Ｃ１１が有する強誘電体層の分極状態によって決まる。この分極状態は、書きこんだデータ「ｄａｔａ１」、または「ｄａｔａ０」に応じて異なる。そのため、書きこんだデータ「ｄａｔａ１」または「ｄａｔａ０」によって、ノードＳＮの電位を異ならせることができる。ノードＳＮの寄生容量は、強誘電体層を有する容量Ｃ１１と比べて小さい。容量Ｃ１１の分極状態に応じた容量値の違いによる電位の差が、Ｖｄａｔａ０またはＶｄａｔａ１として、ノードＳＮの電位に現れる。
　図１２Ｂに示す期間Ｐ５２では、配線ＲＷＬをＨレベルとする。トランジスタＭ６のソースとドレインとの間が導通状態となる。トランジスタＭ５には、ノードＳＮの電位に応じた電流が流れる。
　配線ＰＬ１をＶＰＬ２とすることによるノードＳＮの電位は、電位Ｖｄａｔａ０または電位Ｖｄａｔａ１（＞Ｖｄａｔａ０）の２つの状態を取り得る。トランジスタＭ５には、電位Ｖｄａｔａ０またはＶｄａｔａ１に応じた電流Ｉｄａｔａ０またはＩｄａｔａ１（＞Ｉｄａｔａ０）が流れる。電流Ｉｄａｔａ０またはＩｄａｔａ１の大小関係によって、プリチャージされた配線ＲＢＬの電位が変化し、参照電圧ＶＲＥＦとの大小関係によって、セル２００の記憶部２１０＿１からデータを読み出すことができる。
　なおプリチャージされる配線ＲＢＬの電位は、電位ＶＰＬ１よりも小さいことが好ましい。当該構成とすることで、配線ＲＢＬの電位の変動を小さくすることができる。そのため、配線ＲＢＬに電気的に接続されるトランジスタを有する回路がＳｉトランジスタなどの微細化されたトランジスタであって耐圧が小さい場合であっても問題ない動作させることができる。
　なお図１２Ｂのセル１００のデータの読み出しの動作は、別の構成とすることもできる。例えば、図１３のタイミングチャートで示す期間Ｐ６１、Ｐ６２のように動作させてもよい。図１３では、図１２Ｂと異なり、配線ＳＬの電位を高くし（図１３中、ＶＳＬ）、配線ＲＢＬを０Ｖにプリチャージした状態でノードＳＮの電位に応じた電流を流す構成となる。つまり、トランジスタＭ５には、配線ＳＬから配線ＲＢＬに向けて、電位Ｖｄａｔａ０またはＶｄａｔａ１に応じた電流Ｉｄａｔａ０またはＩｄａｔａ１（＞Ｉｄａｔａ０）が流れ、当該電流の大きさに応じたデータをセル２００の記憶部２１０＿１から読み出すことができる。
　図１４Ａでは、図１１に示すセル２００が有する記憶部２１０＿１、２１０＿２、および信号制御部２２０を積層する構成を説明するための模式図である。記憶部２１０＿１が有するトランジスタを有する層、記憶部２１０＿２が有するトランジスタを有する層、および信号制御部２２０が有するトランジスタを有する層は、トランジスタを設ける基板表面に垂直な方向をｚ方向とすると、ｚ方向に積層することができる。信号制御部２２０に接続される配線は、ｚ方向に設けることで駆動回路と信号制御部２２０との距離を短くすることができる。具体的には、図１４Ｂに図示するように、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ４乃至トランジスタＭ６を積層して設けることができる。
　図１５Ａは、図１１に示すセル２００の変形例を示す回路図である。図１５Ａに示すセル２００Ａは、図１１のセル２００におけるトランジスタＭ１１、トランジスタＭ１２、トランジスタＭ４乃至トランジスタＭ６に、バックゲート電圧ＶＢＧが印加されるバックゲート電極を有する構成を図示している。図１５Ａの構成とすることで、各トランジスタを流れる電流量を増やすことができる。
　図１５Ｂは、図１１に示すセル２００の変形例を示す回路図である。図１５Ｂに示すセル２００Ｂは、図１１のセル２００における配線ＷＢＬと配線ＲＢＬとを共通化した配線ＢＬとする構成を図示している。図１５Ａの構成とすることで、セルに接続される配線数を削減することができる。
　図１６Ａは、図１１に示すセル２００の変形例を示す回路図である。図１６Ａに示すセル２００Ｃは、図１１のセル２００におけるトランジスタＭ６を省略し、配線ＲＷＬをトランジスタＭ５のバックゲートに接続した図示している。配線ＲＷＬに与える選択信号は、トランジスタＭ５のしきい値電圧を制御することで配線ＲＷＬと配線ＳＬとの間で電流を流すか否かを制御する。図１６Ａの構成とすることで、セルが有するトランジスタ数を削減することができる。
　図１６Ｂは、図１１に示すセル２００の変形例を示す回路図である。図１６Ｂに示すセル２００Ｄは、図１５Ｂおよび図１６Ａで説明したトランジスタおよび配線を削減する構成を組み合わせた構成を図示している。図１６Ｂの構成とすることで、セルに接続される配線数およびセルが有するトランジスタを削減することができる。
　図１７Ａは、図１１に示すセル２００の変形例を示す回路図である。図１７Ａに示すセル２００Ｅは、図１１のトランジスタＭ４およびトランジスタＭ６を削除し、トランジスタＭ７およびトランジスタＭ８を追加した構成を図示している。トランジスタＭ７のゲートに接続される配線ＬＲＥは、セル２００Ｅのデータの読み出しを制御する信号が与えられる。トランジスタＭ８のゲートに接続される配線ＬＷＥは、セル２００Ｅのデータの書き込みを制御する信号が与えられる。図１７Ａの構成とすることで、トランジスタＭ５のゲートに保持した電位をトランジスタＭ５のソースとドレインとの間を流れる電流として放電させる動作をすることができる。そのため、トランジスタＭ５のゲートにトランジスタＭ５のしきい値電圧に相当する電位を保持させることができ、トランジスタＭ５のしきい値電圧のばらつきを補正する構成とすることができる。
　図１７Ｂは、図１１に示すセル２００の変形例を示す回路図である。図１７Ｂに示すセル２００Ｆは、図１７ＡにトランジスタＭ９を追加した構成を図示している。トランジスタＭ９のゲートに接続される配線ＬＭＵＸは、セル２００Ｆを選択してデータの書き込みおよび読み出しを行うための信号が与えられる。図１７Ｂの構成とすることで、セル２００Ｆへのデータの書き込み、データの読み出し、またはしきい値電圧の補正動作を選択的に行うことができる。
＜セルの応用例＞
上記説明したセルを用いた回路の応用例について説明する。ここでは、図９Ａで説明したセル１００Ａを備えた演算装置の応用例について説明する。
　セル１００Ａが有するトランジスタＭ１乃至Ｍ３は、ＯＳトランジスタで構成することができる。ＯＳトランジスタで構成される回路は、Ｓｉトランジスタで構成される回路上に積層して設けることができる。
　またセル１００Ａの構成では、配線ＷＢＬと配線ＲＢＬとを異なる配線として動作させることができる。配線ＷＢＬと配線ＲＢＬとは異なる振幅電圧の信号を用いた動作とすることができる。例えば、図１８Ａでは、図３Ａで図示したセル１００へのデータの書き込み動作を説明するタイミングチャートを図示しており、配線ＷＢＬに与えられる信号の電圧が２．５Ｖとなる様子を図示している。なおノードＳＮおよび配線ＰＬに与えられる信号の電圧も２．５Ｖとなる。また図１８Ｂでは、図４で図示したセル１００からのデータの読み出し動作を説明するタイミングチャートを図示しており、配線ＲＢＬに与えられる信号の電圧が配線ＷＢＬに与える信号の振幅電圧よりも低い１．２Ｖとなる様子を図示している。
　図１８Ａおよび図１８Ｂに図示する配線ＷＢＬと配線ＲＢＬに与える信号を、異なる振幅電圧の信号で動作させる構成は、特にＳｉトランジスタの回路とＯＳトランジスタの回路とを積層して動作させる場合に、特に有効である。例えばセル１００Ａに書き込む信号の振幅電圧を図１８Ａに示すように高く設定し、セル１００Ａからデータを読み出すための信号の振幅電圧を図１８Ｂに示すように低く設定する場合、電圧を変換するための回路を間に介することなく、耐圧の異なる回路間で信号を入出力することができる。
　Ｓｉトランジスタの回路とＯＳトランジスタの回路とを積層する回路の一例として、ＣＰＵおよびアクセラレータ部を備えた演算処理システムを挙げて説明する。図１９Ａは、演算処理システム１０の全体を示すブロック図である。
　図１９Ａでは、アクセラレータ部２１の他、ＣＰＵ２２およびバス２３を図示している。アクセラレータ部２１は、複数の演算部３０の他、演算部３０間のデータの入出力を制御するための制御部３１を有する。
　ＣＰＵ２２は、オペレーティングシステムの実行、データの制御、各種演算、またはプログラムの実行など、汎用の処理を行う機能を有する。
　バス２３は、ＣＰＵ２２とアクセラレータ部２１を電気的に接続する。つまりＣＰＵ２２とアクセラレータ部２１とは、バス２３を介してデータ伝送を行うことができる。
　演算部３０は、ホストプログラムから呼び出されたプログラム（カーネル、またはカーネルプログラムとも呼ばれる。）を実行する、アクセラレータとしての機能を有する。演算部３０は、例えば、グラフィック処理における行列演算の並列処理、ニューラルネットワークの積和演算の並列処理、科学技術計算における浮動小数点演算の並列処理などを行うことができる。
　制御部３１は、内部にＳＲＡＭ等のメモリ回路を有する。制御部３１は、複数の演算部３０で得られる出力データをメモリ回路に保持する。そしてメモリ回路に保持した出力データを複数の半導体装置に出力する構成とする。当該構成とすることで複数の演算部３０を用いた、並列数が高められた並列計算を行うことができる。
　図１９Ｂは、演算部３０を説明するための図である。
　演算部３０は、図１９Ｂに図示するように、複数の演算ブロック４０を有する。演算ブロック４０は、メモリ回路部５０（メモリセルアレイともいう）、および演算回路部６０を有する。メモリ回路部５０および演算回路部６０は、図１９Ｂに図示するように、図中ｘｙ平面に対して概略垂直な方向（図１９Ｂ中、ｚ方向）で異なる層に設けられる。メモリ回路部５０および演算回路部６０は、積層して設けられることができる。例えば、Ｓｉトランジスタで構成される回路を演算回路部６０とし、ＯＳトランジスタで構成される回路をメモリ回路部５０と、して耐圧の異なる回路を積層することができる。
　なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。なお本明細書において図１９Ｂ等に図示するＸ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。また、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直である。
　メモリ回路部５０および演算回路部６０を有する演算ブロック４０の構成例について図１９Ｂおよび図２０を参照して説明する。
　メモリ回路部５０は、複数のセル５１を有する。セル５１には、図９Ａで説明したセル１００Ａを適用することができる。セル１００Ａへのデータの書き込みおよび読出しは、駆動回路４２、駆動回路４３によって制御される。
　メモリ回路部５０で記憶するデータは、ニューラルネットワークの積和演算に用いられる重みパラメータに対応するデータ（重みデータ）である。重みデータは、デジタルデータとすることで、ノイズに強く、高速で演算可能な演算装置とすることができる。
　演算回路部６０は、切替回路６１および積和演算回路６２を有する。演算回路部６０におけるデータの入出力などの制御および処理は、制御回路４１、処理回路４４によって制御される。
　切替回路６１は、複数のセル５１を含む回路ブロックのそれぞれから延びる配線（図２０中、配線ＬＢＬ＿１およびＬＢＬ＿２）の電位を選択して、配線ＧＢＬ（図２０中、配線ＧＢＬ）に伝える機能を有する。なお切替回路６１は、Ｓｉトランジスタで構成されることが好ましい。当該構成とすることで高速で接続状態の切り替えを行う構成とすることができる。
　配線ＬＢＬ＿１およびＬＢＬ＿２（配線ＬＢＬ）は、重みデータをメモリ回路部５０から演算回路部６０に伝えるための配線となる。メモリ回路部５０から配線ＬＢＬへ重みデータを高速に読み出すために、配線ＬＢＬは、短くすることが好ましい。また、配線ＬＢＬは、充放電に伴う消費エネルギーを小さくするために、短くすることが好ましい。つまり切替回路６１は、ｚ方向に延びて設けられる配線ＬＢＬ（図中、ｚ方向に延びる矢印）の近くになるよう配置する構成とすることが好ましい。演算回路部６０とメモリ回路部５０の物理的な距離を近づけること、例えば積層によって配線距離が短くできることで、信号線に生じる寄生容量を削減できるため、低消費電力化が可能である。
　積和演算回路６２は、積和演算といった演算処理を実行する機能を有する。積和演算回路６２は、制御回路４１から入力される入力データＡＩＮと、配線ＧＢＬに与えられる重みデータＷとの、積和演算を行う。積和演算回路６２は、Ｓｉトランジスタで構成されること好ましい。積和演算回路６２が有するトランジスタ６３の半導体層６４は、シリコンとすることで、上述したＳｉトランジスタで構成される演算回路部６０が有する各回路とすることができる。
　セル５１に適用されるセル１００Ａは、ＯＳトランジスタで構成される。セル５１が有するトランジスタ５２の半導体層５３は、酸化物半導体（金属酸化物）とすることで、上述したＯＳトランジスタで構成されるメモリ回路部５０とすることができる。
　またセル５１に適用可能なセル１００Ａは、強誘電体容量を有する。本発明の一態様の構成では、保持しているデータを破壊することなく読み出しすること（非破壊読み出し）が可能なため、データ読み出し動作を複数回繰り返す、ニューラルネットワークの積和演算の並列処理に適している。
　演算ブロック４０は、強誘電体容量における分極状態を用いてデータを保持するセル５１を有することで電源電圧の供給が停止してもデータを保持できる。そのため、演算ブロック４０のパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。
　メモリ回路部５０が設けられる領域を演算回路部６０が設けられる基板上とすることで、メモリ回路部５０と、演算回路部６０と、が同一層上に配置する場合と比較して、アクセラレータとして機能する演算部３０における演算処理に必要な記憶容量、つまりメモリ回路の数を増やすことができる。記憶容量が増えることで、外部記憶装置から演算装置への、演算処理に必要なデータの転送回数を削減することができるため、低消費電力化を図ることができる。
　配線ＬＢＬは、図９Ａで説明した配線ＲＢＬに相当する。図２１に図示するように、メモリ回路部５０が有するセル５１は、配線ＲＢＬ（配線ＬＢＬ）および切替回路６１を介して配線ＧＢＬに接続される。配線ＧＢＬは、演算回路部６０に接続される。配線ＬＢＬは、演算回路部６０のＳｉトランジスタが設けられる基板表面に対して概略垂直な方向に延在して設けられる配線を介して切替回路６１に接続される。
　上述したように、配線ＲＢＬに与えられる信号の振幅電圧は、配線ＷＢＬに与えられる信号の振幅電圧よりも小さい構成とする。当該構成は、ＯＳトランジスタより耐圧の低いＳｉトランジスタと積層する構成において、有効な構成となる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成例について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成を説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
＜半導体装置の構成例＞
　図２２は、一例として、上記実施の形態で説明した半導体装置であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図２３Ａにはトランジスタ５００のチャネル長方向の断面図、図２３Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図２３Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明したＯＳトランジスタに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。
　トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した容量とすることができる。
　トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明したＳｉトランジスタなどに適用することができる。なお、図２２では、一例として、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示している。
　また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
　トランジスタ３００は、図２３Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
　なお、図２２に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図２３Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２４に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。なお、本明細書等において、単極性回路とは、ｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方のみの極性のトランジスタを含む回路のことをいう。
　なお、図２４において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図２２の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
　図２２に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２２において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
　絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
　また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体３６４、及び導電体３６６上には絶縁体５０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図２３Ａ、及び図２３Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図２３Ａ、及び図２３Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図２３Ａ、及び図２３Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２（導電体５４２ａ、導電体５４２ｂ）の側面、絶縁体５７１（絶縁体５７１ａ、絶縁体５７１ｂ）の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
　絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
　酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、トランジスタ５００は、酸化物５３０ｂの単層、または３層以上の積層構造を有する構成とすることができる。又は、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有する構成とすることができる。
　導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　ここで、図２３Ａにおけるチャネル形成領域近傍の拡大図を図２５Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図２５Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
　チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
　金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
　なお、図２５Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
　また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
　また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、及び欠陥（例えば、酸素欠損（ＶＯなど）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
　よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
　そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
　また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
　また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うとことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率良く領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
　また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であれば好ましく、特に酸素ラジカルであると好適である。また、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
　このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、導電性（ｎ型）を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
　以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
　また、図２３Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
　酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物、及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
　具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　また、図２３Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
　酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
　ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
　また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
　導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
　また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
　導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
　なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図２３Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、図２３Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
　絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出と、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散と、を抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、又は酸化物５３０が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
　導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
　導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
　また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
　絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造を有する酸化アルミニウム、またはアモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
　上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
　絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
　図２３Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
　また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、図２３Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５４４、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　図２３Ａ、及び図２３Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図２５Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
　図２５Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
　絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述の絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
　また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０と、ともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図２３Ａおよび図２３Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図２３Ａおよび図２３Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、導電体５６０は、当該２層構造以外としては、単層構造、又は３層以上の積層構造とすることができる。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構造とすることができる。具体的には、例えば、導電体５６０ｂは、チタン、または窒化チタンと上記導電性材料との積層構造とすることができる。
　また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
　また、図２３Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
　絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
　また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
　導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図２３Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２２に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図２３Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図２２に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
　さらに、図２３Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
　導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
　また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
　絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。
　絶縁体５４１ａおよび絶縁体５４１ｂを、図２３Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
　例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
　なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、図２２に示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもすることができる。具体的には、例えば、当該導電体は、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　なお、本発明の一隊の半導体装置に含まれるトランジスタの構造は、図２２、図２３Ａ、図２３Ｂ、及び図２４に示したトランジスタ５００に限定されない。本発明の一隊の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
　例えば、図２２、図２３Ａ、図２３Ｂ、及び図２４に示すトランジスタ５００は、図２６に示す構成としてもよい。図２６のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図２２、図２３Ａ、図２３Ｂ、及び図２４に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図２６のトランジスタのチャネル幅方向の断面の構成については、図２３Ｂ示すトランジスタ５００の断面と同様の構成とすることができる。
　酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
　酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、又はドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
　また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
　絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
　絶縁体５８２は、酸素、及び水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　続いて、図２２、及び図２４に示す半導体装置に含まれている。容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図２２、及び図２４に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
　容量素子６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
　また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方に配置される回路素子、配線等と、を電気的に接続するプラグ、配線、端子などとしての機能を有する。
　なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図２２では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いることができる。また、絶縁体６３０は、上述した材料を用いて、積層または単層として設けることができる。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子などのリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量値の確保が可能となる。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
　なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２４に適用できる材料とすることができる。
　ところで、図２２、及び図２４に示す容量素子６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量素子６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。
　また、容量素子６００の上方には、配線層を設けてもよい。例えば、図２２において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
　また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。
　絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
　また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
＜トランジスタと強誘電キャパシタの構成例＞
　次に、金属酸化物がチャネル形成領域に含まれているトランジスタ５００内に、またその周辺に強誘電性を有しうる誘電体が設けられている構成について説明する。
　図２７Ａは、図２２、図２３Ａなどのトランジスタ５００の構成に強誘電性を有しうる誘電体が設けられた、トランジスタの構成の一例を示している。
　図２７Ａに示すトランジスタは、第２のゲート絶縁体として機能する絶縁体５２２を絶縁体５２０に置き換えた構成となっている。絶縁体５２０は、一例として、強誘電性を有しうる誘電体を用いることができる。
　このため、図２７Ａのトランジスタは、第２のゲート電極として機能する導電体５０３と、酸化物５３０と、の間に強誘電キャパシタを設けることができる。換言すると、図２７Ａのトランジスタは、第２のゲート絶縁体の一部に強誘電性を有しうる誘電体が設けられた、ＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＦＥＴ）とすることができる。
　強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料、又は、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけでなく、強誘電性を有しうる材料または強誘電性を有せしめる材料とも呼んでいる。
　また、図２７Ａにおいて、絶縁体５２０は１層として図示したが、絶縁体５２０は、強誘電性を有しうる誘電体を含む２層以上の絶縁膜としてもよい。その具体的な一例のトランジスタを図２７Ｂに示す。図２７Ｂにおいて、例えば、絶縁体５２０は、絶縁体５２０ａと絶縁体５２０ｂとを有する。絶縁体５２０ａは、絶縁体５１６と、導電体５０３と、のそれぞれの上面に設けられ、絶縁体５２０ｂは、絶縁体５２０ａの上面に設けられている。
　絶縁体５２０ａとしては、例えば、強誘電性を有しうる誘電体を用いることができる。また、絶縁体５２０ｂとしては、例えば、酸化シリコンなどを用いることができる。また、例えば、逆に絶縁体５２０ａに酸化シリコンを用いて、絶縁体５２０ｂに強誘電性を有しうる誘電体を用いてもよい。
　図２７Ｂに示すとおり、絶縁体５２０を２層として、一方の層に強誘電性を有しうる誘電体を設けて、他方の層に酸化シリコンを設けることで、ゲート電極として機能する導電体５０３と酸化物５３０との間に流れるリーク電流を抑えることができる。
　また、図２７Ｃには、絶縁体５２０を３層とする、トランジスタの構成例を示している。図２７Ｃにおいて、絶縁体５２０は、例えば、絶縁体５２０ａと、絶縁体５２０ｂと、絶縁体５２０ｃと、を有する。絶縁体５２０ｃは、絶縁体５１６と、導電体５０３と、のそれぞれの上面に設けられ、絶縁体５２０ａは、絶縁体５２０ｃの上面に設けられ、絶縁体５２０ｂは、絶縁体５２０ａの上面に設けられている。
　絶縁体５２０ａとしては、例えば、強誘電性を有しうる誘電体を用いることができる。また、絶縁体５２０ｂ、及び絶縁体５２０ｃとしては、例えば、酸化シリコンなどを用いることができる。
　図２７Ａ乃至図２７Ｃに示す、トランジスタと強誘電キャパシタのそれぞれの構成は、例えば、実施の形態１で説明した、トランジスタＦＭ１乃至ＦＭ３などに適用することができる。
　図２８は、図２７Ａ乃至図２７Ｃのそれぞれのトランジスタとは異なる、図２２、図２３Ａなどのトランジスタ５００の構成に強誘電性を有しうる誘電体が設けられた、トランジスタの構成の一例を示している。
　図２８に示すトランジスタは、第１のゲート絶縁体として機能する絶縁体５５２、絶縁体５５０、及び絶縁体５５４と、第１のゲート電極として機能する導電体５６０と、絶縁体５８０の一部の領域と、の上方に、強誘電性を有しうる誘電体が設けられた、トランジスタの構成の一例を示している。
　具体的には、絶縁体５５２と、絶縁体５５０と、絶縁体５５４と、導電体５６０と、絶縁体５８０の一部の領域と接するように、絶縁体５６１が設けられている。絶縁体５６１は、一例として、図２７Ａの絶縁体５２０に適用できる、強誘電性を有しうる誘電体を用いることができる。
　また、絶縁体５６１の上部には、導電体５６２が接するように設けられている。導電体５６２としては、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　このため、図２８のトランジスタの構成によって、第１のゲート電極として機能する導電体５０３と、導電体５６２と、の間に強誘電キャパシタを設けることができる。
　なお、絶縁体５６１は、図２７Ｂ、及び図２７Ｃに示す絶縁体５２０と同様に、２層以上の積層構造としてもよい。
　また、図２８に示す、トランジスタと強誘電キャパシタのそれぞれの構成は、例えば、実施の形態１で説明した、トランジスタＭ１と容量ＦＣ１に適用することができる。
　図２９Ａは、図２７Ａ乃至図２７Ｃ、及び図２８のそれぞれのトランジスタとは異なる、図２２、図２３Ａなどのトランジスタ５００の構成に強誘電性を有しうる誘電体が設けられた、トランジスタの構成の一例を示している。
　図２９Ａに示すトランジスタには、導電体５４２ｂに重畳する領域における、絶縁体５４４、絶縁体５７１ｂ、絶縁体５８０、絶縁体５７４、絶縁体５７６、絶縁体５８１に設けられている開口部内に、絶縁体６０２が設けられている。具体的には、当該開口部内において、当該開口部の側面に絶縁体５４１ｂが設けられ、絶縁体５４１ｂ上と、当該開口部の底部である導電体５４２ｂ上と、に導電体５４０ｂが設けられ、絶縁体５８１の一部の領域と、導電体５４０ｂ上と、に絶縁体６０２が設けられ、残りの開口部を埋めるように、絶縁体６０２上に導電体６１３が設けられている。
　なお、別の具体的な構成例としては、当該開口部内において、当該開口部の側面に絶縁体５４１ｂが設けられ、絶縁体５４１ｂ上に導電体５４０ｂが設けられ、絶縁体５８１の一部の領域と、導電体５４０ｂ上と、当該開口部の底部である導電体５４２ｂ上と、に絶縁体６０２が設けられ、残りの開口部を埋めるように、絶縁体６０２上に導電体６１３が設けられていてもよい。
　絶縁体６０２は、一例として、図２７Ａの絶縁体５２０に適用できる、強誘電性を有しうる誘電体を用いることができる。
　中でも強誘電性を有しうる誘電体として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体６０２の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは、１０ｎｍ以下にすることができる。絶縁体６０２を薄膜化することで、微細化されたトランジスタに組み合わせて半導体装置を形成することができる。
　絶縁体６０２として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法を用いて成膜することが好ましい。
　また、熱ＡＬＤ法を用いて、絶縁体６０２を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。絶縁体６０２中に、水素、及び炭素のいずれか一方または双方が含まれる場合、絶縁体６０２の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、絶縁体１３０中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、絶縁体６０２として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
　また、熱ＡＬＤ法を用いて、絶縁体６０２を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。なお、熱ＡＬＤ法の酸化剤としては、Ｈ２Ｏを用いるよりも、Ｏ３を用いる方が、膜中の水素濃度を低減できるため好適である。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
　導電体６１３は、一例として、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　導電体６１３は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することができる。例えば、熱ＡＬＤ法を用いて窒化チタンを成膜することができる。ここで、導電体６１３の成膜は、熱ＡＬＤ法のように、基板を加熱しながら成膜する方法が好ましい。例えば、　基板温度を、室温以上、好ましくは３００℃以上、より好ましくは３２５℃以上、さらに好ましくは３５０℃以上にして成膜すればよい。また、例えば、基板温度を、５００℃以下、好ましくは４５０℃以下にして成膜すればよい。例えば、基板温度を４００℃程度にすればよい。
　上記のような温度範囲で導電体６１３を成膜することで、導電体６１３の形成後に高温のベーク処理（例えば、熱処理温度４００℃以上または５００℃以上のベーク処理）を行わなくても、絶縁体６０２に強誘電性を付与させることができる。また、上記のように下地に与えるダメージが比較的少ないＡＬＤ法を用いて導電体６１３を成膜することで、絶縁体６０２の結晶構造が過剰に破壊されるのを抑制することができるので、絶縁体６０２の強誘電性を高めることができる。
　例えば、導電体６１３をスパッタリング法により形成する場合、下地膜、ここでは絶縁体６０２にダメージが入り込む可能性がある。例えば、絶縁体６０２として酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用い、導電体６１３をスパッタリング法により形成する場合、スパッタリング法により下地膜であるＨｆＺｒＯｘにダメージが入り、ＨｆＺｒＯｘの結晶構造（代表的には直方晶系などの結晶構造）が崩れる可能性がある。その後、熱処理を行うことにより、ＨｆＺｒＯｘの結晶構造の損傷を回復させるといった方法もあるが、スパッタリング法により形成されたＨｆＺｒＯｘ中のダメージ、例えばＨｆＺＯｘ中のダングリングボンド（例えば、Ｏ＊）と、ＨｆＺｒＯｘ中に含まれる水素とが結合し、ＨｆＺｒＯｘの結晶構造中の損傷を回復できない場合がある。
　よって、絶縁体６０２として用いられるＨｆＺｒＯｘは、水素を含まない、または水素の含有量が極めて少ない材料を用いることが好適である。絶縁体６０２として、水素を含まない、または水素の含有量が極めて少ない材料を用いることで、絶縁体６０２の結晶性を向上させることが可能となり、高い強誘電性を有する構造とすることができる。
　以上のように、本発明の一態様においては、例えば、絶縁体６０２として、熱ＡＬＤ法を用いて、炭化水素を用いないプリカーサ（代表的には塩素系プリカーサ）と、酸化剤（代表的にはＯ３）と、を用いて強誘電性材料を形成する。その後、熱ＡＬＤ法による成膜（代表的には４００℃以上の成膜）により、導電体６１３を形成することによって、成膜後のアニールなし、別言すると導電体６１３成膜時の温度を利用することで、絶縁体６０２の結晶性、または強誘電性を向上させることができる。なお、導電体６１３の成膜後のアニールを行わず、導電体６１３の成膜時の温度を利用して絶縁体６０２の結晶性または強誘電性を向上させることを、セルフアニールと呼称する場合がある。
　図２９Ａのトランジスタの構成によって、導電体５４２ｂに重畳する領域に含まれる開口部内に、導電体５４０ｂと、導電体６１３と、の間に強誘電キャパシタを設けることができる。
　なお、絶縁体６０２は、図２７Ｂ、及び図２７Ｃに示す絶縁体５２０と同様に、２層以上の積層構造としてもよい。
　図２９Ｂは、図２７Ａ乃至図２７Ｃ、図２８、及び図２９Ａのそれぞれのトランジスタとは異なる、図２２、図２３Ａなどのトランジスタ５００の構成に強誘電性を有しうる誘電体が設けられた、トランジスタの構成の一例を示している。
　図２９Ｂに示すトランジスタは、第１のゲート絶縁体として機能する絶縁体５５２、絶縁体５５０、及び絶縁体５５４を絶縁体５５３に置き換えた構成となっている。絶縁体５５３は、一例として、図２７Ａの絶縁体５２０に適用できる、強誘電性を有しうる誘電体を用いることができる。
　このため、図２９Ｂのトランジスタは、第１のゲート電極として機能する導電体５６０と、酸化物５３０と、の間に強誘電キャパシタを設けることができる。換言すると、図２９Ｂのトランジスタは、第１のゲート絶縁体の一部に強誘電性を有しうる誘電体が設けられた、ＦｅＦＥＴとすることができる。
　なお、絶縁体５５３は、図２７Ｂ、及び図２７Ｃに示す絶縁体５２０と同様に、２層以上の積層構造としてもよい。
　また、図２９Ｂでは、絶縁体５５２、絶縁体５５０、及び絶縁体５５４を絶縁体５５３に置き換えた構成としたが、別の構成例としては、絶縁体５５２、絶縁体５５０、及び絶縁体５５４の少なくとも一を絶縁体５５３に置き換えて、残りの絶縁体と絶縁体５５３との積層構造とした構成としてもよい。
　また、図２９Ａおよび図２９Ｂに示す、トランジスタと強誘電キャパシタのそれぞれの構成は、例えば、実施の形態１で説明したトランジスタＭ１と容量ＦＣ１などに適用することができる。
　図３０Ａは、トランジスタ５００の周辺に、強誘電性を有しうる誘電体を含む容量が設けられた、トランジスタ５００と当該容量の構成の一例を示している。
　図３０Ａに示すトランジスタは、一例として、導電体５４２ｂと重畳する領域において、絶縁体５４４、絶縁体５７１ｂ、絶縁体５８０、絶縁体５７４、絶縁体５７６、絶縁体５８１に複数の開口部が形成されている。また、１つの開口部の内側には、プラグとして機能する導電体５４０ｃが設けられ、また、当該開口部の側面と導電体５４０ｃとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｃが設けられている。また、別の１つの開口部の内側には、プラグとして機能する導電体５４０ｄが設けられ、また、当該開口部の側面と導電体５４０ｄとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｄが設けられている。なお、導電体５４０ｃ、及び導電体５４０ｄとしては、例えば、導電体５４０ａ、及び導電体５４０ｂに適用できる材料を用いることができ、また、絶縁体５４１ｃ、及び絶縁体５４１ｄとしては、例えば、絶縁体５４１ａ、及び絶縁体５４１ｂに適用できる材料を用いることができる。
　導電体５４０ｃ、及び導電体５４０ｄの上部には、絶縁体６０１が接するように設けられている。絶縁体６０１は、一例として、図２７Ａの絶縁体５２０に適用できる、強誘電性を有しうる誘電体を用いることができる。
　また、絶縁体６０１の上部には、導電体６１１が接するように設けられている。導電体６１１としては、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　このため、図３０Ａに示す構成によって、プラグとして機能する導電体５４０ｃ及び導電体５４０ｄと、導電体６１１と、の間に強誘電キャパシタを設けることができる。
　なお、絶縁体６０１は、図２７Ｂ、及び図２７Ｃに示す絶縁体５２０と同様に、２層以上の積層構造としてもよい。
　また、図３０Ａでは、絶縁体６０１に接しているプラグの数は２つ（導電体５４０ｃ及び導電体５４０ｄ）となっているが、当該プラグの数は１つでもよいし、３つ以上としてもよい。換言すると、図３０Ａでは、絶縁体６０１に重畳する領域において、プラグとして導電体を有する２つの開口部が設けられた例を図示したが、絶縁体６０１に重畳する領域に設けられる開口部は１つでもよいし、３つ以上としてもよい。
　図３０Ｂは、図３０Ａとは異なる、トランジスタ５００の周辺に、強誘電性を有しうる誘電体を含む容量が設けられた、トランジスタ５００と当該容量の構成の一例を示している。
　図３０Ｂに示すトランジスタにおいて、プラグとして機能する導電体５４０ｂ上に位置する導電体６１０、及び絶縁体５８１の一部の領域の上面には、絶縁体６３１が設けられている。絶縁体６３１は、一例として、図２７Ａの絶縁体５２０に適用できる、強誘電性を有しうる誘電体を用いることができる。
　また、絶縁体６３１の上面には、導電体６２０が設けられ、また、絶縁体５８１と、導電体６１２と、導電体６２０と、絶縁体６３１の一部の領域と、の上面には、絶縁体６４０、及び絶縁体６５０が順に設けられている。
　このため、図３０Ｂに示す構成によって、導電体６１０と、導電体６２０と、の間に強誘電キャパシタを設けることができる。
　なお、絶縁体６３１は、図２７Ｂ、及び図２７Ｃに示す絶縁体５２０と同様に、２層以上の積層構造としてもよい。
　また、図３０Ａおよび図３０Ｂに示す、トランジスタと強誘電キャパシタのそれぞれの構成は、例えば、実施の形態１で説明したトランジスタＭ１と容量ＦＣ１などに適用することができる。
　酸化物半導体を有するトランジスタを用いた半導体装置として、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図３１Ａを用いて説明を行う。図３１Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図３１Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる（図中、ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌと付記）。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図３１Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図３１Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図３１Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図３１Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図３１Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図３１Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図３１Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度（Ｉｎｔｅｎｓｉｔｙ）が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図３１Ｃに示す。図３１Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図３１Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図３１Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図３１Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、及び欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態に示す半導体装置等が形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置等が形成された半導体ウェハの一例を、図３２Ａを用いて説明する。
　図３２Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反り等を低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインという場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図３２Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図３２Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハであってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図３２Ｃに電子部品４７００及び電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３２Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る記憶装置等を用いることができる。
　図３２Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続される。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図３２Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、及び複数の半導体装置４７１０が設けられている。
　半導体装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）等とすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置等の集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、又はガラスエポキシ基板等を用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザ等を用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」という場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ又はＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３２Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、又はＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）等の実装方法を用いることができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る半導体装置の応用例について説明する。
　本発明の一態様に係る半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機等）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器等に用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、及びデスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様に係る半導体装置を有する電子機器の一例について説明する。なお、図３３Ａ乃至図３３Ｊ、図３４Ａ乃至図３４Ｅには、当該半導体装置を有する電子部品４７００又は電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
　図３３Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュ等）を保持することができる。
［ウェアラブル端末］
　また、図３３Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５等を有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図３３Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図３３Ａ、乃至図３３Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーション等が挙げられる。
［電化製品］
　また、図３３Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
　電気冷凍冷蔵庫５８００に本発明の一態様に係る半導体装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限等の情報を、インターネット等を通じて、情報端末等に送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該半導体装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器等が挙げられる。
［ゲーム機］
　また、図３３Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図３３Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線又は有線によってコントローラ７５２２を接続することができる。また、図３３Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、又はスライド式つまみ等を備えることができる。また、コントローラ７５２２は、図３３Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）等のシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲーム等では、楽器、音楽機器等を模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォン等を備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイ等の表示装置によって、出力することができる。
　携帯ゲーム機５２００又は据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００又は低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００又は据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイル等の保持をおこなうことができる。
　ゲーム機の一例として図３３Ｅに携帯ゲーム機を示す。また、図３３Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地等）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシン等が挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図３３Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター又はタコメーター、及び走行距離、燃料計、ギア状態、エアコンの設定等を表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラー等で遮られた視界、運転席の死角等を補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は、情報を一時的に保持することができる。よって、当該半導体装置を、自動車５７００の自動運転システム、又は道路案内、危険予測等を行うシステム等における、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測等の一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）等も挙げることができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図３３Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、又はビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図３３Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１の筐体６３０１、第２の筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４及びレンズ６３０５は第１の筐体６３０１に設けられており、表示部６３０３は第２の筐体６３０２に設けられている。そして、第１の筐体６３０１と第２の筐体６３０２とは、接続部６３０６により接続されており、第１の筐体６３０１と第２の筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１の筐体６３０１と第２の筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図３３Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善せず、速い心室頻拍、又は心室細動等が発生したままである場合は、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサ等によって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間等を電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温等の生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）等の計算機、情報端末用の拡張デバイスに適用することができる。
　図３４Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）等でＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図３４Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファン等を搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置等を駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した半導体装置は、情報端末、又はデジタルカメラ等の電子機器に取り付けが可能なＳＤカードに適用することができる。
　図３４ＢはＳＤカードの外観の模式図であり、図３４Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、半導体装置及び半導体装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路等は、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した半導体装置は、情報端末等電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図３４ＤはＳＳＤの外観の模式図であり、図３４Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、半導体装置及び半導体装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路等が組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
　図３５Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
　計算機５６２０は、例えば、図３５Ｂに示す斜視図の構成とすることができる。図３５Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続される。
　図３５Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、半導体装置等を備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３５Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ等が挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力等を行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力等を行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）等が挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵ等が挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置等が挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
　計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
　上記の各種電子機器等に、本発明の一態様の半導体装置を用いることにより、電子機器の消費電力を低減することができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合、などがあり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」および「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
Ｃ１：容量、Ｃ２：容量、Ｃ１１：容量、Ｃ１２：容量、ｄａｔａ１：データ、ＦＣ１：容量、ＦＭ１：トランジスタ、ＦＭ３：トランジスタ、Ｉｄａｔａ０：電流、Ｊ１：元素、Ｊ２：元素、ＬＢＬ＿１：配線、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｍ４：トランジスタ、Ｍ５：トランジスタ、Ｍ６：トランジスタ、Ｍ７：トランジスタ、Ｍ８：トランジスタ、Ｍ９：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｐ１１：期間、Ｐ１２：期間、Ｐ２１：期間、Ｐ２２：期間、Ｐ４１：期間、Ｐ４２：期間、Ｐ５１：期間、Ｐ５２：期間、ＰＬ１：配線、ＰＬ２：配線、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、Ｖｄａｔａ０：電位、Ｖｄａｔａ１：電位、ＶＰＬ１：電位、ＶＰＬ２：電位、ＷＷＬ１：配線、ＷＷＬ２：配線、１０：演算処理システム、２０：期間、２１：アクセラレータ部、２２：ＣＰＵ、２３：バス、３０：演算部、３１：制御部、４０：演算ブロック、４１：制御回路、４２：駆動回路、４３：駆動回路、４４：処理回路、５０：メモリ回路部、５１：セル、５２：トランジスタ、５３：半導体層、６０：演算回路部、６１：切替回路、６２：積和演算回路、６３：トランジスタ、６４：半導体層、１００：セル、１００＿ｍｎ：セル、１００＿１１：セル、１００Ａ：セル、１００Ｂ：セル、１００Ｃ：セル、１００Ｄ：セル、１１１：駆動回路、１１２：駆動回路、１１３：駆動回路、１１４：駆動回路、１３０：絶縁体、２００：セル、２００Ａ：セル、２００Ｂ：セル、２００Ｃ：セル、２００Ｄ：セル、２００Ｅ：セル、２１０＿１：記憶部、２１０＿２：記憶部、２２０：信号制御部、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２０ａ：絶縁体、５２０ｂ：絶縁体、５２０ｃ：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４０ｃ：導電体、５４０ｄ：導電体、５４１：絶縁体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４１ｃ：絶縁体、５４１ｄ：絶縁体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：酸化物、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５３：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５６１：絶縁体、５６２：導電体、５７１：絶縁体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６０１：絶縁体、６０２：絶縁体、６１０：導電体、６１１：導電体、６１２：導電体、６１３：導電体、６２０：導電体、６３０：絶縁体、６３１：絶縁体、６４０：絶縁体、６５０：絶縁体、６６０：導電体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５１１０：ＳＤカード、５１１１：筐体、５１１２：コネクタ、５１１３：基板、５１１５：コントローラチップ、５１５０：ＳＳＤ、５１５１：筐体、５１５２：コネクタ、５１５３：基板、５１５５：メモリチップ、５１５６：コントローラチップ、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：表示部、５３０３：キーボード、５４００：ＩＣＤ本体、５４０１：バッテリー、５４０２：ワイヤ、５４０３：ワイヤ、５４０４：アンテナ、５４０５：鎖骨下静脈、５４０６：上大静脈、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作スイッチ、５９０４：操作スイッチ、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作スイッチ、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：筐体、６３０２：筐体、６３０３：表示部、６３０４：操作スイッチ、６３０５：レンズ、６３０６：接続部、７５００：型ゲーム機、７５２０：本体、７５２２：コントローラ、

Claims (9)

  1. 　第１電極と第２電極との間に強誘電体層を有する容量を有するメモリセルを有し、
    　前記メモリセルへのデータの書き込みは、前記容量に前記強誘電体層を分極反転させる第１電圧を印加することで行われ、
    　前記メモリセルからのデータの読み出しは、前記容量に前記強誘電体層を分極反転させない第２電圧を印加することで行われる、半導体装置の駆動方法。
  2. 　第１電極と第２電極との間に強誘電体層を有する容量と、第１トランジスタと、第２トランジスタと、を有するメモリセルを有し、
    　前記メモリセルへのデータの書き込みは、前記容量に前記強誘電体層の分極反転させる第１電圧を印加することで行われ、
    　前記第１電圧は、前記第１トランジスタを介して前記第１電極に与えられるデータ信号と、前記第２電極に与えられる制御信号と、によって与えられる電圧であり、
    　前記メモリセルからのデータの読み出しは、前記容量に前記第１電圧より小さい第２電圧を印加することで行われ、
    　前記第２電圧は、前記第２電極に与えられる前記制御信号によって与えられる電圧である、半導体装置の駆動方法。
  3. 　請求項２において、
    　前記第２トランジスタのゲートは、前記第１電極に電気的に接続され、
    　前記第２トランジスタのソースとドレインとの間を流れる電流は、前記第１電圧が印加されることで決まる前記強誘電体層の分極状態に応じて異なる、半導体装置の駆動方法。
  4. 　請求項２または請求項３において、
    　前記第１トランジスタおよび第２トランジスタは、チャネルに酸化物半導体を有するトランジスタである、半導体装置の駆動方法。
  5. 　第１電極と第２電極との間に強誘電体層を有する容量と、第１トランジスタと、を有するメモリセルを有し、
    　前記メモリセルへのデータの書き込みは、前記容量に前記強誘電体層の分極反転させる第１電圧を印加することで行われ、
    　前記第１電圧は、前記第１トランジスタを介して前記第１電極に与えられるデータ信号と、前記第２電極に与えられる制御信号と、によって与えられる電圧であり、
    　前記メモリセルからのデータの読み出しは、前記容量に前記第１電圧より小さい第２電圧を印加することで行われ、
    　前記第２電圧は、前記第２電極に与えられる前記制御信号によって与えられる電圧である、半導体装置の駆動方法。
  6. 　第１電極と第２電極との間に強誘電体層を有する容量と、第１トランジスタと、第２トランジスタと、第３トランジスタと、を有するメモリセルを有し、
    　前記メモリセルへのデータの書き込みは、前記容量に前記強誘電体層の分極反転させる第１電圧を印加することで行われ、
    　前記第１電圧は、前記第１トランジスタおよび前記第２トランジスタを介して前記第１電極に与えられるデータ信号と、前記第２電極に与えられる制御信号と、によって与えられる電圧であり、
    　前記メモリセルからのデータの読み出しは、前記容量に前記第１電圧より小さい第２電圧を印加することで行われ、
    　前記第２電圧は、前記第２電極に与えられる前記制御信号によって与えられる電圧である、半導体装置の駆動方法。
  7. 　請求項６において、
    　前記第３トランジスタのゲートは、前記第１トランジスタのソースまたはドレインの一方、および前記第２トランジスタのソースまたはドレインの一方に電気的に接続され、
    　前記第３トランジスタのソースとドレインとの間を流れる電流は、前記第１電圧が印加されることで決まる前記強誘電体層の分極状態に応じて異なる、半導体装置の駆動方法。
  8. 　請求項６または請求項７において、
    　前記第１トランジスタおよび第２トランジスタは、チャネルに酸化物半導体を有するトランジスタである、半導体装置の駆動方法。
  9. 　請求項１乃至請求項８のいずれか一において、
    　前記強誘電体層は、酸化ハフニウムおよび／または酸化ジルコニウムを有する、半導体装置の駆動方法。
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Citations (2)

* Cited by examiner, † Cited by third party
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JPH09326196A (ja) * 1996-06-06 1997-12-16 Nec Corp 不揮発性半導体メモリ装置の駆動方法
JP2006032526A (ja) * 2004-07-14 2006-02-02 Seiko Epson Corp 強誘電体メモリ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09326196A (ja) * 1996-06-06 1997-12-16 Nec Corp 不揮発性半導体メモリ装置の駆動方法
JP2006032526A (ja) * 2004-07-14 2006-02-02 Seiko Epson Corp 強誘電体メモリ装置

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