KR20220128347A - 반도체 장치, 반도체 장치의 구동 방법, 및 전자 기기 - Google Patents

반도체 장치, 반도체 장치의 구동 방법, 및 전자 기기 Download PDF

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KR20220128347A
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히로미치 고도
히토시 구니타케
가즈키 츠다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 반도체 장치를 제공한다. Z 방향으로 연장되며 도전체와 산화물 반도체를 포함하는 메모리 스트링과, Y 방향으로 연장되는 복수의 배선(CG)을 교차시킨다. 도전체는 메모리 스트링의 중심축을 따라 배치되고, 산화물 반도체는 도전체의 외측에 동심으로 배치된다. 도전체는 산화물 반도체에 전기적으로 접속된다. 메모리 스트링과 배선(CG)의 교차부는 트랜지스터로서 기능한다. 또한 교차부는 메모리 셀로서 기능한다.

Description

반도체 장치, 반도체 장치의 구동 방법, 및 전자 기기
본 발명의 일 형태는 반도체 장치 및 전자 기기에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 신호 처리 장치, 프로세서, 전자 기기, 시스템, 이들의 구동 방법, 이들의 제조 방법, 또는 이들의 검사 방법을 일례로서 들 수 있다.
컴퓨터에 사용하는 대용량 기억 장치로서 NAND형 플래시 메모리가 보급되고 있다. 근년에는 메모리 셀을 3차원적으로 배치함으로써 NAND형 플래시 메모리의 집적도를 높이는 기술이 보급되고 있다(특허문헌 1). 본 명세서 등에서는, 메모리 셀이 3차원적으로 배치된 NAND형 플래시 메모리를 "3D-NAND"라고 부른다.
3D-NAND의 메모리 스트링은 그 바디부에 다결정 실리콘을 사용하는 경우가 많지만, 특허문헌 2에는 메모리 스트링의 바디부에 산화물 반도체를 사용한 예가 개시되어 있다. 또한 여기서 바디부란, 메모리 스트링을 구성하는 트랜지스터의 채널 또는 소스/드레인으로서 기능하는 반도체층을 가리킨다.
일본 공개특허공보 특개2007-266143호 일본 공개특허공보 특개2016-225614호
3D-NAND의 소거 동작은 바디부에 정공을 공급함으로써 수행된다. 바디부에 정공을 공급하는 방법으로서, 특허문헌 1에는 (1) GIDL(Gate Induced Drain Leak)에 의하여 정공을 생성하는 방법과, (2) 반도체 기판의 P-well로부터 정공을 주입하는 방법과, (3) p형 폴리실리콘으로 구성된 콘택트층으로부터 정공을 주입하는 방법이 개시되어 있다.
그러나 바디부에 산화물 반도체를 사용한 경우, 상기 (1) 내지 (3)의 방법은 모두 사용할 수 없다. 예를 들어 (1)의 방법은 산화물 반도체의 밴드 갭이 넓고, GIDL이 발생하지 않는다는 이유로 사용할 수 없다. 또한 (2) 및 (3)의 방법은 p형 폴리실리콘으로부터 산화물 반도체에 정공을 주입하는 경우의 에너지 장벽이 높다는 이유로 사용할 수 없다. 그러므로 3D-NAND는 단순히 바디부를 폴리실리콘으로부터 산화물 반도체로 치환하는 것만으로는 소거 동작을 수행할 수 없다.
본 발명의 일 형태는 신규 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 동작 속도가 빠른 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 기억 용량이 큰 기억 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 동작 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 기억 용량이 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 본 발명의 일 형태의 과제는 위에서 열거한 과제에 한정되지 않는다. 위에서 열거한 과제는 다른 과제의 존재를 방해하는 것이 아니다. 또한 다른 과제는 이하에 기재되고 본 항목에서는 언급되지 않은 과제이다. 본 항목에서 언급되지 않은 과제는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 중 적어도 하나의 과제를 해결하는 것이다. 또한 본 발명의 일 형태는 위에서 열거한 과제 및 다른 과제 모두를 해결할 필요는 없다.
(1) 본 발명의 일 형태는 제 1 방향으로 연장되는 제 1 도전체와, 제 2 방향으로 연장되는 구조체를 가지고, 구조체는 제 2 도전체와, 산화물 반도체와, 기능층과, 제 1 절연체와, 제 2 절연체와, 제 3 절연체를 가지고, 제 2 도전체는 산화물 반도체에 전기적으로 접속되고, 제 1 도전체와 구조체의 교차부에서 제 2 도전체의 외측에 제 1 절연체, 산화물 반도체, 제 2 절연체, 기능층, 및 제 3 절연체가 각각 동심으로 배치되고, 교차부에서 제 3 절연체는 제 2 절연체보다 두꺼운 반도체 장치이다.
(2) 본 발명의 다른 일 형태는 제 1 방향으로 연장되는 n층(n은 2 이상의 정수)의 제 1 도전체와, 제 2 방향으로 연장되는 구조체를 가지고, 구조체는 제 2 도전체와, 산화물 반도체와, 기능층과, 제 1 절연체와, 제 2 절연체와, 제 3 절연체를 가지고, 제 2 도전체는 산화물 반도체에 전기적으로 접속되고, n층의 제 1 도전체와 구조체의 각 교차부에서 제 2 도전체의 외측에 제 1 절연체, 산화물 반도체, 제 2 절연체, 기능층, 및 제 3 절연체가 각각 동심으로 배치되고, 각 교차부에서 제 3 절연체는 제 2 절연체보다 두꺼운 반도체 장치이다.
제 1 방향은 제 2 방향과 직교하는 방향이다. 교차부는 트랜지스터로서 기능할 수 있다. 또한 교차부는 메모리 셀로서 기능할 수 있다.
기능층은 전하 축적층으로서 기능할 수 있다. 기능층으로서 절연체 또는 반도체를 사용할 수 있다. 기능층으로서 절연체를 사용하는 경우에는, 예를 들어 질소와 실리콘을 포함하는 절연체를 사용하면 좋다. 기능층으로서 반도체를 사용하는 경우에는, 예를 들어 실리콘을 포함하는 반도체를 사용하면 좋다. 산화물 반도체는 인듐 및 아연 중 적어도 한쪽을 포함하는 것이 바람직하다.
또한 본 발명의 다른 일 형태는 상기 (2)에 기재된 반도체 장치의 구동 방법이고, n층의 제 1 도전체에 제 1 전위를 공급하고 제 2 도전체에 제 2 전위를 공급하는 제 1 동작과, i번째(i는 1 이상 n 이하의 정수) 제 1 도전체에 제 3 전위를 공급하고 i번째 제 1 도전체를 제외한 제 1 도전체 각각에 제 4 전위를 공급하고 제 2 도전체에 제 1 전위를 공급하는 제 2 동작을 가지고, 제 1 동작 후에 제 2 동작을 수행하는 반도체 장치의 구동 방법이다.
제 1 전위와 제 2 전위의 전위차는 제 1 전위와 제 4 전위의 전위차의 2배 이상 6배 이하가 바람직하다. 제 1 전위와 제 3 전위의 전위차는 제 1 전위와 제 4 전위의 전위차의 2배 이상 4배 이하가 바람직하다.
본 발명의 일 형태에 의하여 신규 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 동작 속도가 빠른 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신뢰성이 높은 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 기억 용량이 큰 기억 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 기억 용량이 큰 반도체 장치를 제공할 수 있다.
또한 본 발명의 일 형태의 효과는 위에서 열거한 효과에 한정되지 않는다. 위에서 열거한 효과는 다른 효과의 존재를 방해하는 것이 아니다. 또한 다른 효과는 이하에 기재되고 본 항목에서는 언급되지 않은 효과이다. 본 항목에서 언급되지 않은 효과는 통상의 기술자라면 명세서 또는 도면 등의 기재에서 도출할 수 있는 것이고, 이들 기재에서 적절히 추출할 수 있다. 또한 본 발명의 일 형태는 위에서 열거한 효과 및 다른 효과 중 적어도 하나의 효과를 가지는 것이다. 따라서 본 발명의 일 형태는 경우에 따라서는 위에서 열거한 효과를 가지지 않는 경우도 있다.
도 1의 (A)는 메모리 스트링의 단면도이다. 도 1의 (B)는 메모리 스트링의 회로도이다.
도 2의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 3의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 4의 (A)는 메모리 스트링의 단면도이다. 도 4의 (B)는 메모리 스트링의 회로도이다.
도 5의 (A)는 메모리 스트링의 단면도이다. 도 5의 (B)는 메모리 스트링의 회로도이다.
도 6의 (A)는 메모리 스트링의 단면도이다. 도 6의 (B)는 메모리 스트링의 회로도이다.
도 7은 메모리 스트링의 단면도이다.
도 8의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 9의 (A)는 메모리 스트링의 단면도이다. 도 9의 (B)는 메모리 스트링의 회로도이다.
도 10의 (A)는 메모리 스트링의 단면도이다. 도 10의 (B)는 메모리 스트링의 회로도이다.
도 11의 (A)는 결정 구조의 분류를 설명하는 도면이다. 도 11의 (B)는 CAAC-IGZO막의 XRD 스펙트럼을 설명하는 도면이다. 도 11의 (C)는 CAAC-IGZO막의 나노빔 전자 회절 패턴을 설명하는 도면이다.
도 12의 (A) 및 (B)는 반도체 장치의 단면도이다.
도 13의 (A) 및 (B)는 반도체 장치의 단면도이다.
도 14의 (A)는 메모리 스트링의 회로도이다. 도 14의 (B)는 트랜지스터의 Id-Vg 특성의 일례를 설명하는 도면이다.
도 15의 (A)는 메모리 스트링의 소거 동작을 설명하는 타이밍 차트이다. 도 15의 (B)는 메모리 스트링의 동작 상태를 나타낸 회로도이다.
도 16은 메모리 셀의 단면도이다.
도 17의 (A)는 메모리 스트링의 기록 동작을 설명하는 타이밍 차트이다. 도 17의 (B)는 메모리 스트링의 동작 상태를 나타낸 회로도이다.
도 18은 메모리 셀의 단면도이다.
도 19의 (A)는 메모리 스트링의 판독 동작을 설명하는 타이밍 차트이다. 도 19의 (B)는 메모리 스트링의 동작 상태를 나타낸 회로도이다.
도 20은 메모리 스트링의 단면도이다.
도 21의 (A) 및 (B)는 메모리 스트링의 단면도이다.
도 22는 메모리 스트링의 회로도이다.
도 23은 메모리 스트링의 단면도이다.
도 24는 메모리 스트링의 단면도이다.
도 25는 메모리 스트링의 단면도이다.
도 26은 메모리 스트링의 회로도이다.
도 27은 메모리 스트링의 단면도이다.
도 28은 메모리 스트링의 단면도이다.
도 29는 메모리 스트링의 단면도이다.
도 30은 메모리 스트링의 단면도이다.
도 31은 반도체 장치의 구성예를 설명하는 블록도이다.
도 32는 반도체 장치의 구성예를 설명하는 도면이다.
도 33은 복수의 기억 장치를 사용하여 정보 처리 시스템을 구축한 예를 설명하는 도면이다.
도 34는 CPU를 설명하는 블록도이다.
도 35의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 36의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 37의 (A) 및 (B)는 반도체 장치의 사시도이다.
도 38의 (A)는 반도체 웨이퍼의 일례를 나타낸 사시도이고, 도 38의 (B)는 칩의 일례를 나타낸 사시도이고, 도 38의 (C) 및 (D)는 전자 부품의 일례를 나타낸 사시도이다.
도 39의 (A) 내지 (J)는 전자 기기의 일례를 설명하는 사시도 또는 모식도이다.
도 40의 (A) 내지 (E)는 전자 기기의 일례를 설명하는 사시도 또는 모식도이다.
도 41의 (A) 내지 (C)는 전자 기기의 일례를 설명하는 도면이다.
도 42는 컴퓨터 시스템의 구성예를 설명하는 도면이다.
도 43은 IoT 네트워크의 계층 구조와 요구 사양의 경향을 나타낸 도면이다.
도 44는 공장 자동화의 이미지 도면이다.
도 45는 디바이스 시뮬레이션에서 가정한 메모리 스트링의 등가 회로도이다.
도 46은 디바이스 시뮬레이션에서 가정한 메모리 스트링의 단면도이다.
도 47의 (A)는 기록 동작을 설명하기 위한 회로도이다. 도 47의 (B)는 기록 전후에서의 메모리 트랜지스터의 문턱 전압의 변화를 설명하기 위한 도면이다.
도 48의 (A)는 소거 동작을 설명하기 위한 회로도이다. 도 48의 (B)는 소거 전후에서의 메모리 트랜지스터의 문턱 전압의 변화를 설명하기 위한 도면이다.
도 49의 (A) 및 (B)는 디바이스 시뮬레이션의 계산 결과를 나타낸 그래프이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치이고, 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함한 회로, 이 회로를 포함한 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 포함한 칩이나, 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우나, 반도체 장치를 가지는 경우가 있다.
또한 본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되는 경우에는, 일례로서 X와 Y를 전기적으로 접속할 수 있는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 디바이스, 발광 디바이스, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 스위치는 온 상태와 오프 상태가 제어되는 기능을 가진다. 즉 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 가진다.
X와 Y가 기능적으로 접속되는 경우에는, 일례로서 X와 Y를 기능적으로 접속할 수 있는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(디지털 아날로그 변환 회로, 아날로그 디지털 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한 일례로서, X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달되는 경우에는, X와 Y는 기능적으로 접속되는 것으로 한다.
또한 X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)를 포함하는 것으로 한다.
또한 예를 들어 "X와, Y와, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는 "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이고, 이들 표현 방법에 한정되지 않는다. 여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 회로도상 독립된 구성 요소들이 전기적으로 접속되는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸비한다. 따라서 본 명세서에서의 전기적인 접속이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한 본 명세서 등에서 "저항 소자"란, 예를 들어 0Ω보다 저항값이 높은 회로 소자, 배선 등으로 할 수 있다. 그러므로 본 명세서 등에서 "저항 소자"는 저항값을 가지는 배선, 소스와 드레인 간을 전류가 흐르는 트랜지스터, 다이오드, 코일 등을 포함하는 것으로 한다. 그러므로 "저항 소자"라는 용어는 "저항", "부하", "저항값을 가지는 영역" 등의 용어로 바꿔 말할 수 있고, 반대로 "저항", "부하", "저항값을 가지는 영역"이라는 용어는 "저항 소자" 등의 용어로 바꿔 말할 수 있다. 저항값은 예를 들어 바람직하게는 1mΩ 이상 10Ω 이하, 더 바람직하게는 5mΩ 이상 5Ω 이하, 더욱 바람직하게는 10mΩ 이상 1Ω 이하로 할 수 있다. 또한 예를 들어 1Ω 이상 1×109Ω 이하로 하여도 좋다.
또한 배선을 저항 소자로서 사용하는 경우, 상기 배선의 길이에 따라 저항값이 결정되는 경우가 있다. 또는 배선으로서 사용하는 도전체와는 상이한 저항률을 가지는 도전체를 저항 소자로서 사용하는 경우가 있다. 또는 저항값은 반도체에 불순물을 도핑함으로써 결정되는 경우가 있다.
또한 본 명세서 등에서 "용량 소자"란, 예를 들어 0F보다 정전 용량의 값이 높은 회로 소자, 정전 용량의 값을 가지는 배선의 영역, 기생 용량, 트랜지스터의 게이트 용량 등으로 할 수 있다. 그러므로 본 명세서 등에서 "용량 소자"는 한 쌍의 전극과, 상기 전극 사이에 포함되는 유전체를 포함하는 회로 소자뿐만 아니라, 배선과 배선 사이에 발생하는 기생 용량, 트랜지스터의 소스 및 드레인 중 한쪽과 게이트 사이에 발생하는 게이트 용량 등을 포함하는 것으로 한다. 또한 "용량 소자", "기생 용량", "게이트 용량" 등이라는 용어는 "용량" 등의 용어로 바꿔 말할 수 있고, 반대로 "용량"이라는 용어는 "용량 소자", "기생 용량", "게이트 용량" 등의 용어로 바꿔 말할 수 있다. 또한 "용량"의 "한 쌍의 전극"이라는 용어는 "한 쌍의 도전체", "한 쌍의 도전 영역", "한 쌍의 영역" 등으로 바꿔 말할 수 있다. 또한 정전 용량의 값은 예를 들어 0.05fF 이상 10pF 이하로 할 수 있다. 또한 예를 들어 1pF 이상 10μF 이하로 하여도 좋다.
또한 본 명세서 등에서 트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 가진다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자이다. 소스 또는 드레인으로서 기능하는 2개의 단자는 트랜지스터의 입출력 단자이다. 2개의 입출력 단자는 트랜지스터의 도전형(n채널형, p채널형) 및 트랜지스터의 3개의 단자에 인가되는 전위의 높낮이에 따라, 한쪽이 소스가 되고 다른 쪽이 드레인이 된다. 그러므로 본 명세서 등에서는, 소스나 드레인이라는 용어는 바꿔 말할 수 있는 것으로 한다. 또한 본 명세서 등에서는, 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 또한 트랜지스터의 구조에 따라서는 상술한 3개의 단자에 더하여 백 게이트를 가지는 경우가 있다. 이 경우, 본 명세서 등에서 트랜지스터의 게이트 및 백 게이트 중 한쪽을 제 1 게이트라고 부르고, 트랜지스터의 게이트 및 백 게이트 중 다른 쪽을 제 2 게이트라고 부르는 경우가 있다. 또한 같은 트랜지스터에서 "게이트"와 "백 게이트"라는 용어는 서로 바꿀 수 있는 경우가 있다. 또한 트랜지스터가 3개 이상의 게이트를 가지는 경우, 본 명세서 등에서는 각각의 게이트를 제 1 게이트, 제 2 게이트, 제 3 게이트 등이라고 부를 수 있다.
또한 본 명세서 등에서 "노드"는 회로 구성이나 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등으로 바꿔 말할 수 있다. 또한 단자, 배선 등을 "노드"로 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전압"과 "전위"는 적절히 바꿔 말할 수 있다. "전압"은 기준이 되는 전위와의 전위차를 말하고, 예를 들어 기준이 되는 전위를 그라운드 전위(접지 전위)로 하면, "전압"을 "전위"로 바꿔 말할 수 있다. 또한 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위가 변화함으로써, 배선에 공급되는 전위, 회로 등에 인가되는 전위, 회로 등으로부터 출력되는 전위 등도 변화한다.
또한 본 명세서 등에서 "고레벨 전위("하이 레벨 전위", "H 전위", 또는 "H"라고도 함)", "저레벨 전위("로 레벨 전위", "L 전위", 또는 "L"이라고도 함)"라는 용어는 특정의 전위를 의미하는 것은 아니다. 예를 들어 2개의 배선의 양쪽이 "고레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 공급하는 각 고레벨 전위는 서로 같지 않아도 된다. 또한 마찬가지로 2개의 배선의 양쪽이 "저레벨 전위를 공급하는 배선으로서 기능한다"라고 기재되는 경우, 양쪽의 배선이 공급하는 각 저레벨 전위는 서로 같지 않아도 된다.
"전류"란 전하의 이동 현상(전기 전도)을 말하고, 예를 들어 "양의 하전체(荷電體)의 전기 전도가 발생하고 있다"라는 기재는, "그 반대 방향으로 음의 하전체의 전기 전도가 발생하고 있다"라고 바꿔 말할 수 있다. 그러므로 본 명세서 등에서 "전류"란 별도의 설명이 없는 한, 캐리어의 이동에 따른 전하의 이동 현상(전기 전도)을 말하는 것으로 한다. 여기서 캐리어란 전자, 정공, 음이온, 양이온, 착이온 등이고, 전류가 흐르는 시스템(예를 들어 반도체, 금속, 전해액, 진공 중 등)에 따라 캐리어가 다르다. 또한 배선 등에서의 "전류의 방향"은 양의 캐리어가 이동하는 방향이고, 전류량을 양의 값으로 기재한다. 바꿔 말하면, 음의 캐리어가 이동하는 방향은 전류의 방향과 반대 방향이고, 전류량을 음의 값으로 기재한다. 따라서 본 명세서 등에서 전류의 양과 음(또는 전류의 방향)에 대하여 별도의 설명이 없는 경우, "소자 A로부터 소자 B로 전류가 흐른다" 등의 기재는 "소자 B로부터 소자 A로 전류가 흐른다" 등으로 바꿔 말할 수 있는 것으로 한다. 또한 "소자 A에 전류가 입력된다" 등의 기재는 "소자 A로부터 전류가 출력된다" 등으로 바꿔 말할 수 있는 것으로 한다.
또한 본 명세서 등에서 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위 등에서 "제 2"로 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성 요소가 다른 실시형태 또는 청구범위 등에서 생략될 수도 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 용어는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있는 경우가 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서 등에서 설명한 용어에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다. 예를 들어 "도전체의 상면에 위치하는 절연체"라는 표현은, 나타낸 도면의 방향을 180° 회전시킴으로써, "도전체의 하면에 위치하는 절연체"라고 바꿔 말할 수 있다.
또한 "위"나 "아래"라는 용어는, 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며 직접 접촉하는 것에 한정되지 않는다. 예를 들어 "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접촉되어 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한 본 명세서 등에서 "막", "층" 등의 용어는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다. 또는 경우 또는 상황에 따라 "막", "층" 등의 용어를 사용하지 않고, 다른 용어로 바꿀 수 있다. 예를 들어 "도전층" 또는 "도전막"이라는 용어를 "도전체"라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연층", "절연막"이라는 용어를 "절연체"라는 용어로 변경할 수 있는 경우가 있다.
또한 본 명세서 등에서 "전극", "배선", "단자" 등의 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다. 또한 예를 들어 "단자"는 "배선"이나 "전극"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "단자"라는 용어는, 복수의 "전극", "배선", "단자" 등이 일체가 되어 형성되어 있는 경우 등도 포함한다. 그러므로 예를 들어 "전극"은 "배선" 또는 "단자"의 일부가 될 수 있고, 예를 들어 "단자"는 "배선" 또는 "전극"의 일부가 될 수 있다. 또한 "전극", "배선", "단자" 등의 용어는 경우에 따라 "영역" 등의 용어로 치환되는 경우가 있다.
또한 본 명세서 등에서 "배선", "신호선", "전원선" 등의 용어는, 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "배선"이라는 용어를 "신호선"이라는 용어로 변경할 수 있는 경우가 있다. 또한 예를 들어 "배선"이라는 용어를 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선", "전원선" 등의 용어를 "배선"이라는 용어로 변경할 수 있는 경우가 있다. "전원선" 등의 용어는 "신호선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호선" 등의 용어는 "전원선" 등의 용어로 변경할 수 있는 경우가 있다. 또한 배선에 인가되는 "전위"라는 용어를 경우 또는 상황에 따라 "신호" 등의 용어로 변경할 수 있는 경우가 있다. 또한 그 반대도 마찬가지로 "신호" 등의 용어는 "전위"라는 용어로 변경할 수 있는 경우가 있다.
본 명세서 등에서 반도체의 불순물이란, 예를 들어 반도체층을 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이다. 불순물이 포함되면, 예를 들어 반도체의 결함 준위 밀도가 높아지거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 주성분 외의 전이 금속 등이 있고, 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 구체적으로는, 반도체가 실리콘층인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다. 일례로서는, 전기적 스위치, 기계적 스위치 등을 사용할 수 있다. 즉 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정의 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어 PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다. 또한 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터의 "비도통 상태"란 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한 트랜지스터를 단순히 스위치로서 동작시키는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, MEMS(micro electro mechanical systems) 기술을 사용한 스위치가 있다. 그 스위치는 기계적으로 동작시킬 수 있는 전극을 가지고, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
또한 본 명세서 등에서 "온 전류"란, 트랜지스터가 온 상태일 때 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다. 또한 "오프 전류"란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서 -5° 이상 5° 이하의 경우도 포함된다. 또한 "실질적으로 평행" 또는 "대략 평행"이란 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한 "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다. 또한 "실질적으로 수직" 또는 "대략 수직"이란 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다. 또한 "직교"란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서 85° 이상 95° 이하의 경우도 포함된다.
본 명세서 등에서 계수값 및 계량값에 관하여, 혹은 계수값 또는 계량값으로 환산할 수 있는 물건, 방법, 및 사상 등에 관하여 "동일하다", "같다", "동등하다", 또는 "균일하다" 등이라고 하는 경우에는, 명시되어 있는 경우를 제외하고 ±20%의 오차를 포함하는 것으로 한다.
본 명세서 등에서 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 활성층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 하는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 트랜지스터의 채널 형성 영역을 구성할 수 있는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 할 수 있다.
또한 본 명세서 등에서, 질소를 포함하는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 하여도 좋다.
또한 본 명세서 등에서 각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 기재되는 경우에는, 구성예를 서로 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 설명하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음)과, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음) 중 적어도 하나의 내용에 대하여 적용, 조합, 또는 치환 등을 할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태(또는 실시예)에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어떤 하나의 실시형태에서 제시하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부이어도 좋음), 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부이어도 좋음) 중 적어도 하나의 도면과 조합함으로써 더 많은 도면을 구성할 수 있다.
본 명세서에 기재되는 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한 실시형태의 발명의 구성에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 도면의 이해를 돕기 위하여, 사시도 또는 상면도 등에서는, 일부의 구성 요소의 기재를 생략하는 경우가 있다.
또한 본 명세서의 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 그 크기나 종횡비 등에 반드시 한정되는 것은 아니다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈에 기인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서 복수의 요소에 같은 부호를 사용하고, 이들을 특별히 구별할 필요가 있는 경우에는, 부호에 "_1", "[i]", "[m, n]" 등의 식별용 부호를 붙여서 기재하는 경우가 있다. 예를 들어 2개의 배선(CG) 중 한쪽을 배선(CG_1)이라고 기재하고, 다른 쪽을 배선(CG_2)이라고 기재하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태에 따른 메모리 스트링(100)에 대하여 도면을 사용하여 설명한다. 메모리 스트링(100)은 3D-NAND형 기억 장치로서 기능하는 반도체 장치이다. 또한 도면에서는 X 방향, Y 방향, 및 Z 방향을 나타내는 화살표를 도시하는 경우가 있다. X 방향, Y 방향, 및 Z 방향은 각각이 서로 교차되는 방향이다. 더 구체적으로는, X 방향, Y 방향, 및 Z 방향은 각각이 서로 직교하는 방향이다. 본 명세서 등에서는, X 방향, Y 방향, 및 Z 방향 중 하나를 "제 1 방향" 또는 "첫 번째 방향"이라고 부르는 경우가 있다. 또한 다른 하나를 "제 2 방향" 또는 "두 번째 방향"이라고 부르는 경우가 있다. 또한 나머지 하나를 "제 3 방향" 또는 "세 번째 방향"이라고 부르는 경우가 있다. 도 1 등에서는 도전체(101)의 상면에 수직인 방향을 Z 방향으로 하였다.
<메모리 스트링의 구성예>
도 1의 (A)는 Y 방향에서 본 경우의 메모리 스트링(100)의 단면도이다. 또한 도 1의 (A)에는 Z 방향으로 연장되는 메모리 스트링(100)의 중심축(131)을 나타내었다. 또한 도 1의 (B)는 메모리 스트링(100)의 등가 회로도이다. 또한 도 2의 (A)는 도 1의 (A)에서 일점쇄선으로 나타낸 부분 A1-A2를 Z 방향에서 본 경우의 단면도이다. 도 2의 (B)는 도 1의 (A)에서 일점쇄선으로 나타낸 부분 B1-B2를 Z 방향에서 본 경우의 단면도이다.
메모리 스트링(100)은 기판(도시하지 않았음)의 위쪽에 배치된 도전체(101)와, m층(m은 2 이상의 정수)의 절연체(102)와, n층(n은 2 이상의 정수)의 도전체(103)를 가진다. 절연체(102)와 도전체(103)는 기판의 위쪽에 교대로 적층된다. 도 1의 (A) 등에서는 첫 번째 절연체(102)를 절연체(102_1)라고 나타내고, m번째 절연체(102)를 절연체(102_m)라고 나타내었다. 마찬가지로, 첫 번째 도전체(103)를 도전체(103_1)라고 나타내고, n번째 도전체(103)를 도전체(103_n)라고 나타내었다. 또한 본 실시형태 등에서는, 임의의 절연체(102)를 나타내는 경우에는, 단순히 "절연체(102)"라고 나타낸다. 마찬가지로, 임의의 도전체(103)를 나타내는 경우에는, 단순히 "도전체(103)"라고 나타낸다.
절연체(102)와 도전체(103)는 Y 방향으로 연장된다. 메모리 스트링(100)은 절연체(102)와 도전체(103)가 교대로 적층된 구조를 가진다. 예를 들어 도 1의 (A)에서는 도전체(101) 위에 절연체(102_1)가 제공되고, 절연체(102_1) 위에 도전체(103_1)가 제공되고, 도전체(103_1) 위에 절연체(102_2)가 제공되고, 절연체(102_2) 위에 도전체(103_2)가 제공되고, 도전체(103_2) 위에 절연체(102_3)가 제공되고, 절연체(102_3) 위에 도전체(103_3)가 제공되고, 도전체(103_3) 위에 절연체(102_4)가 제공되어 있다. 또한 도전체(103_n) 위에 절연체(102_m)가 제공되어 있다.
또한 메모리 스트링(100)은 도전체(104), 절연체(105), 구조체(110), 및 절연체(121)를 가진다. 구조체(110)는 Z 방향을 따라 연장된다. 또한 구조체(110)는 절연체(102_1) 내지 절연체(102_m) 및 도전체(103_1) 내지 도전체(103_n)를 관통하도록 도전체(101)와 도전체(104) 사이에 제공되어 있다.
구조체(110)는 도전체(106), 절연체(111), 반도체(112), 절연체(113), 기능층(114), 및 절연체(115)를 포함하는 기둥 형상의 구조를 가진다. 구체적으로는, 도전체(106)가 중심축(131)을 따라 연장되고, 절연체(111)가 도전체(106)의 측면에 인접하여 제공되어 있다. 또한 반도체(112)가 절연체(111)의 측면에 인접하여 제공되어 있다. 또한 절연체(113)가 반도체(112)에 인접하여 제공되어 있다. 또한 기능층(114)이 절연체(113)에 인접하여 제공되어 있다. 또한 절연체(115)가 기능층(114)에 인접하여 제공되어 있다. 도 2의 (A) 및 (B)에 나타낸 바와 같이, 절연체(111), 반도체(112), 절연체(113), 및 기능층(114)은 도전체(106)의 외측에 각각 동심으로 제공되어 있다.
도 2에서는 구조체(110)의 단면 형상이 원형인 경우를 나타내었지만, 구조체(110)의 단면 형상은 원형에 한정되지 않는다. 구조체(110)의 단면 형상은 삼각형이어도 좋고, 직사각형이어도 좋고, 오각형 이상의 다각형이어도 좋다. 또한 구조체(110)의 단면 형상은 곡선으로 구성되는 형상이어도 좋고, 직선과 곡선을 조합한 형상이어도 좋다.
절연체(121)는 절연체(102_1) 내지 절연체(102_m)와 도전체(103_1) 내지 도전체(103_n)의 측면을 덮어 제공되어 있다. 도전체(104)는 절연체(102_m) 위에 제공되어 있다. 도전체(101) 및 도전체(104)는 반도체(112)에 전기적으로 접속된다. 또한 도전체(101)는 도전체(106)에 전기적으로 접속된다. 따라서 도전체(106)와 반도체(112)는 전기적으로 접속된다. 또한 절연체(105)는 절연체(102_m), 절연체(121), 및 도전체(104) 위에 제공되어 있다.
Z 방향에 수직인 방향에서, 구조체(110)와 도전체(103)가 중첩되는 영역(교차부)이 트랜지스터(Tr)로서 기능한다. 따라서 Z 방향에 수직인 방향에서, 구조체(110)와 도전체(103)가 중첩되는 영역(교차부)이 메모리 셀("기억 소자"라고도 함)로서 기능한다.
도전체(103)는 트랜지스터(Tr)의 게이트로서 기능한다. 도 1의 (A)에 나타낸 메모리 스트링(100)에서는, 구조체(110)와 도전체(103)가 중첩되는 영역(교차부)이 n군데 있다. 따라서 도 1의 (A)에 나타낸 메모리 스트링(100)은 n개의 트랜지스터(Tr)를 가진다. 그러므로 도 1의 (A)에 나타낸 메모리 스트링(100)은 n개의 메모리 셀을 가진다. 또한 도전체(106)는 트랜지스터(Tr)의 백 게이트로서 기능할 수 있다.
도 2의 (A)는 Z 방향에서 본 경우의 메모리 스트링(100)에서의 트랜지스터(Tr)의 단면도에 상당한다.
도 1의 (A)에서는 첫 번째 트랜지스터(Tr)를 트랜지스터(Tr_1)라고 나타내고, n번째 트랜지스터(Tr)를 트랜지스터(Tr_n)라고 나타내었다. 또한 본 실시형태 등에서 임의의 트랜지스터(Tr)를 나타내는 경우에는, 단순히 "트랜지스터(Tr)"라고 나타낸다.
일반적으로, 전하 축적층에 전하를 유지함으로써 데이터의 저장을 수행하는 메모리 셀은 차단층, 전하 축적층, 터널층, 반도체층의 적층 구성을 가진다. 이러한 메모리 셀은 제어 게이트에서 반도체까지의 적층 구성에 따라 다양한 명칭으로 불리는 경우가 있다. 예를 들어 제어 게이트, 차단층, 전하 축적층, 터널층, 반도체층이 금속, 산화물, 질화물, 산화물, 반도체로 구성된 경우에는, MONOS(Metal Oxide Nitride Oxide Semiconductor)형 메모리 셀이라고 불린다.
또한 MONOS형 메모리 셀에서, 제어 게이트에 n형 실리콘 또는 p형 실리콘을 사용한 경우에는, SONOS(Silicon Oxide Nitride Oxide Semiconductor)형 메모리 셀이라고 불린다.
마찬가지로, 제어 게이트에 질화 탄탈럼을 사용하고, 차단층에 산화 알루미늄을 사용한 경우에는, TANOS(Tantalum nitride Aluminium oxide Nitride Oxide Semiconductor)형 메모리 셀이라고 불린다.
또한 제어 게이트에 질화 탄탈럼을 사용하고, 차단층에 산화 하프늄을 사용한 경우에는, THNOS(Tantalum nitride Hafnium oxide Nitride Oxide Semiconductor)형 메모리 셀이라고 불린다.
본 발명의 일 형태에 따른 트랜지스터(Tr)는 예를 들어 MONOS형 메모리 셀로서 기능한다. 메모리 스트링(100)은 n개의 메모리 셀을 가지는 NAND형 기억 장치로서 기능한다.
또한 도전체(103)는 메모리 셀 제어 게이트로서 기능한다. 또한 절연체(113)는 터널층으로서 기능하고, 기능층(114)은 전하 축적층으로서 기능하고, 절연체(115)는 차단층으로서 기능한다. 즉 제어 게이트 측에 차단층이 제공되고, 반도체 측에 터널층이 제공되어 있다.
도 1의 (B)에 나타낸 바와 같이, 트랜지스터(Tr)의 게이트는 배선(CG)에 전기적으로 접속된다. 도 1의 (B)에서는, 트랜지스터(Tr_1)의 게이트에 전기적으로 접속되는 배선(CG)을 배선(CG_1)이라고 나타내었다. 또한 도전체(103)의 일부 또는 모두가 배선(CG)으로서 기능하여도 좋다. 또한 배선(CG)은 "제어 게이트" 또는 "제어 게이트 배선"이라고도 한다.
또한 트랜지스터(Tr_2) 내지 트랜지스터(Tr_n-1) 중 인접한 트랜지스터(Tr)에서, 한쪽 트랜지스터(Tr)의 소스와 다른 쪽 트랜지스터(Tr)의 드레인이 전기적으로 접속된다.
또한 트랜지스터(Tr_1)의 소스 및 드레인 중 한쪽은 배선(SL)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(Tr_2)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(Tr_n)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(Tr_n-1)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 도전체(101)는 배선(SL)에 전기적으로 접속되고, 도전체(104)는 배선(BL)에 전기적으로 접속된다. 또한 도전체(101)가 배선(SL)으로서 기능하여도 좋고, 도전체(104)가 배선(BL)으로서 기능하여도 좋다.
또한 트랜지스터(Tr)(트랜지스터(Tr_1) 내지 트랜지스터(Tr_n))의 백 게이트는 배선(BGL)을 통하여 배선(SL)에 전기적으로 접속된다. 또한 도전체(106)는 배선(BGL)으로서 기능할 수 있다.
전하 축적층으로서 기능하는 기능층(114)에는, 절연체(113) 및 절연체(115)보다 밴드 갭이 작은 재료를 사용한다. 절연체(113)의 두께(Z 방향에 수직인 방향의 길이)는 1nm 이상 10nm 이하가 바람직하다. 기능층(114)의 두께는 5nm 이상 20nm 이하가 바람직하다. 절연체(115)의 두께는 5nm 이상 50nm 이하가 바람직하다. 또한 절연체(113)의 두께는 절연체(115)보다 얇은 것이 바람직하다. 바꿔 말하면, 절연체(115)의 두께는 절연체(113)보다 두꺼운 것이 바람직하다.
기능층(114)으로서 절연체를 사용하여도 좋다. 예를 들어 절연체(113) 및 절연체(115)에 산화 실리콘을 사용하고, 기능층(114)에 질화 실리콘을 사용하면 좋다. 절연체(113) 내지 절연체(115)는 각각이 복수의 절연체의 적층이어도 좋다. 예를 들어 절연체(115)를 산화 실리콘과 산화 알루미늄의 적층으로 하여도 좋다.
또한 예를 들어 절연체(113) 및 절연체(115)에 질화 실리콘을 사용하여도 좋다. 이 경우, 기능층(114)에는, 절연체(113) 및 절연체(115)에 사용한 질화 실리콘보다 실리콘의 함유량이 많은 질화 실리콘을 사용하여도 좋다.
상술한 바와 같이, 3D-NAND의 메모리 스트링은 그 바디부에 다결정 실리콘을 사용하는 경우가 많다. 또한 본 발명의 일 형태에 따른 메모리 스트링(100)에서는, 반도체(112)가 바디부에 상당한다. 반도체(112)로서는 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는, 예를 들어 실리콘이나 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨, 산화물 반도체, 질화물 반도체 등의 화합물 반도체를 사용하여도 좋다.
반도체(112)는 트랜지스터(Tr)의 채널이 형성되는 반도체층으로서 기능한다. 트랜지스터에 사용하는 반도체는 반도체의 적층이어도 좋다. 반도체층을 적층하는 경우에는, 결정 상태가 각각 다른 반도체를 사용하여도 좋고, 각각 다른 반도체 재료를 사용하여도 좋다.
트랜지스터(Tr)는 채널이 형성되는 반도체층에 금속 산화물의 일종인 산화물 반도체를 사용한 트랜지스터("OS 트랜지스터"라고도 함)인 것이 바람직하다. 산화물 반도체는 밴드 갭이 2eV 이상이기 때문에, 오프 전류가 매우 낮다. 따라서 메모리 스트링(100)의 소비 전력을 저감시킬 수 있다. 그러므로 메모리 스트링(100)을 포함하는 반도체 장치의 소비 전력을 저감시킬 수 있다.
또한 OS 트랜지스터를 포함하는 메모리 셀을 "OS 메모리"라고 부를 수 있다. 또한 상기 메모리 셀을 포함하는 메모리 스트링(100)도 "OS 메모리"라고 부를 수 있다.
또한 OS 트랜지스터는 채널이 형성되는 반도체층에 다결정 실리콘을 사용한 트랜지스터보다 온 저항을 낮출 수 있다. 즉 바디부의 도전성을 높일 수 있다. 트랜지스터(Tr)로서 OS 트랜지스터를 사용함으로써, 메모리 스트링(100)의 동작 속도를 높일 수 있다.
또한 메모리 셀로서 기능하는 OS 트랜지스터로서, 백 게이트를 가지는 OS 트랜지스터를 사용함으로써 더 확실한 OS 메모리의 소거 동작을 실현할 수 있다. 따라서 OS 메모리에서의 소거 동작의 신뢰성을 높일 수 있다. 또한 소거 동작에 대해서는 나중에 자세히 설명한다.
또한 다결정 실리콘을 사용한 트랜지스터는 결정립계에 기인하는 문턱 전압의 편차가 관찰되지만, OS 트랜지스터는 결정립계의 영향이 적어, 문턱 전압의 편차가 작다. 그러므로 트랜지스터(Tr)로서 OS 트랜지스터를 사용함으로써, 메모리 스트링(100)은 문턱 전압의 편차에 기인하는 오동작이 억제될 수 있다.
또한 OS 트랜지스터는 고온 환경하에서도 동작이 안정적이고, 특성의 변동이 적다. 예를 들어 고온 환경하에서도 오프 전류가 거의 증가하지 않는다. 구체적으로는, 실온 이상 200℃ 이하의 환경 온도하에서도 오프 전류가 거의 증가하지 않는다. 또한 고온 환경하에서도 온 전류가 저하되기 어렵다. 따라서 OS 메모리를 포함하는 메모리 스트링(100)은 고온 환경하에서도 동작이 안정적이고, 높은 신뢰성이 얻어진다. 또한 OS 트랜지스터는 소스와 드레인 사이의 절연 내압이 높다. 메모리 스트링(100)을 구성하는 트랜지스터로서 OS 트랜지스터를 사용함으로써, 고온 환경하에서도 동작이 안정적이고, 신뢰성이 양호한 메모리 스트링(100)을 실현할 수 있다. 따라서 메모리 스트링(100)을 포함하는 반도체 장치의 신뢰성을 높일 수 있다.
OS 메모리를 포함하는 NAND형 기억 장치를 "OS NAND형" 또는 "OS NAND형 기억 장치"라고도 한다. 또한 OS 메모리를 포함하는 3D-NAND형 기억 장치를 "3D OS NAND형" 또는 "3D OS NAND형 기억 장치"라고도 한다. 따라서 본 발명의 일 형태에 따른 메모리 스트링(100)은 3D OS NAND형 기억 장치라고 할 수 있다.
또한 메모리 스트링(100)을 사용한 반도체 장치의 기억 용량을 늘리고자 하는 경우에는, 복수의 메모리 스트링(100)을 새발 격자무늬 형상(도 3의 (A) 참조) 또는 격자무늬 형상(도 3의 (B) 참조)으로 제공하면 좋다. 도 3은 도 2의 (A)에 상당하는 단면도이다.
[변형예 1]
도 4의 (A)는 메모리 스트링(100)의 변형예인 메모리 스트링(100A)의 단면도이다. 도 4의 (B)는 메모리 스트링(100A)의 등가 회로도이다.
메모리 스트링(100A)은 트랜지스터(Tr_1)와 도전체(101) 사이에 트랜지스터(TrS_1)를 가지고, 트랜지스터(Tr_n)와 도전체(104) 사이에 트랜지스터(TrS_2)를 가진다. 즉 메모리 스트링(100)의 한쪽 단부에 트랜지스터(TrS_1)를 가지고, 다른 쪽 단부에 트랜지스터(TrS_2)를 가진다.
도 4의 (A)에서는, 트랜지스터(TrS_1)의 게이트로서 기능하는 도전체(103)를 도전체(103_s1)라고 나타내고, 트랜지스터(TrS_2)의 게이트로서 기능하는 도전체(103)를 도전체(103_s2)라고 나타내었다. 도전체(103_s1)는 배선(SEL_1)에 전기적으로 접속되고, 도전체(103_s2)는 배선(SEL_2)에 전기적으로 접속된다(도 4의 (B) 참조).
메모리 스트링(100A)에서 도전체(103_s1)는 절연체(102_1)와 절연체(102_2) 사이에 제공되고, 도전체(103_1)는 절연체(102_2)와 절연체(102_3) 사이에 제공된다. 또한 메모리 스트링(100A)에서 도전체(103_s2)는 절연체(102_m)와 절연체(102_m-1) 사이에 제공되고, 도전체(103_n)는 절연체(102_m-1)와 절연체(102_m-2) 사이에 제공된다.
예를 들어 도 3에 나타낸 바와 같이, 하나의 도전체(103)와 복수의 메모리 스트링이 교차하는 구조에서는 특정의 메모리 스트링에 포함되는 정보를 판독할 때, 다른 메모리 스트링에 포함되는 정보가 간섭하여 정확한 판독을 수행할 수 없을 우려가 있다. 또한 특정의 메모리 스트링에 정보를 기록할 때, 다른 메모리 스트링에도 정보가 기록될 우려가 있다.
메모리 스트링의 양쪽 단부의 적어도 한쪽, 바람직하게는 양쪽에 선택 트랜지스터로서 기능하는 트랜지스터(TrS)를 제공함으로써 특정의 메모리 스트링에 대해서만 정보의 판독 및 기록을 수행할 수 있다. 따라서 정보의 판독 및 기록을 더 정확하게 수행할 수 있다.
메모리 스트링(100A)에서 트랜지스터(TrS)는 트랜지스터(Tr)와 같은 구조를 가진다. 다만 트랜지스터(TrS)는 선택 트랜지스터로서 기능하기 때문에 트랜지스터(TrS)에 대하여 판독 동작, 기록 동작 등을 수행할 필요는 없다.
도전체(103_s1) 및 도전체(103_s2)의 형성에 사용하는 재료는 다른 도전체(103)와 같은 재료이어도 좋고, 다른 재료이어도 좋다.
[변형예 2]
도 5의 (A)는 메모리 스트링(100)의 변형예인 메모리 스트링(100B)의 단면도이다. 도 5의 (B)는 메모리 스트링(100B)의 등가 회로도이다.
도 5에 나타낸 바와 같이 트랜지스터(Tr_1)의 소스 및 드레인 중 한쪽을 배선(BL)에 전기적으로 접속하고, 다른 쪽을 트랜지스터(Tr_2)의 소스 및 드레인 중 한쪽에 전기적으로 접속하여도 좋다. 또한 트랜지스터(Tr_n)의 소스 및 드레인 중 한쪽을 배선(SL)에 전기적으로 접속하고, 다른 쪽을 트랜지스터(Tr_n-1)의 소스 및 드레인 중 한쪽에 전기적으로 접속하여도 좋다.
따라서 도전체(101)는 배선(BL)에 전기적으로 접속되고, 도전체(104)는 배선(SL)에 전기적으로 접속된다. 또한 도전체(101)가 배선(BL)으로서 기능하여도 좋고, 도전체(104)가 배선(SL)으로서 기능하여도 좋다.
또한 트랜지스터(Tr)(트랜지스터(Tr_1) 내지 트랜지스터(Tr_n))의 백 게이트는 배선(SL)에 전기적으로 접속된다. 도 5에 나타낸 메모리 스트링에서는, 도전체(106)가 도전체(101)에 전기적으로 접속되지 않고, 도전체(104)에 전기적으로 접속된다.
[변형예 3]
도 6의 (A)는 메모리 스트링(100)의 변형예인 메모리 스트링(100C)의 단면도이다. 도 6의 (B)는 메모리 스트링(100C)의 등가 회로도이다.
메모리 스트링(100C)은 절연체(107) 및 도전체(108)를 가진다. 절연체(107)는 절연체(102_m) 위에 제공되어 있다. 도전체(108)는 절연체(107)의 일부에 매립되도록 제공되어 있다. 메모리 스트링(100C)에서는, 도전체(104)가 절연체(107) 위에 제공되고, 절연체(105)가 도전체(104)를 덮어 제공되어 있다. 반도체(112)는 도전체(108)를 통하여 도전체(104)에 전기적으로 접속된다.
도 6에 나타낸 바와 같이 배선(BGL)으로서 기능하는 도전체(106)를 배선(SL) 및 배선(BL) 중 어느 쪽에도 접속하지 않고, 배선(109)(도 6의 (A)에 도시하지 않았음)에 전기적으로 접속하여도 좋다. 이와 같은 구성으로 함으로써 배선(BGL)에 임의의 전위를 공급할 수 있다. 배선(BGL)의 전위를 제어함으로써 트랜지스터(Tr)의 문턱 전압을 제어할 수 있다.
[변형예 4]
도 7은 메모리 스트링(100)의 변형예인 메모리 스트링(100D)의 단면도이다. 도 8의 (A)는 도 7에서 일점쇄선으로 나타낸 부분 C1-C2를 Z 방향에서 본 경우의 단면도이다. 도 8의 (B)는 도 7에서 일점쇄선으로 나타낸 부분 D1-D2를 Z 방향에서 본 경우의 단면도이다. 도 8의 (A)는 Z 방향에서 본 경우의 메모리 스트링(100D)에서의 트랜지스터(Tr)의 단면도에 상당한다.
메모리 스트링(100D)은 구조체(110) 대신에 구조체(110A)를 가진다. 구조체(110A)는 구조체(110)에서 기능층(114) 및 절연체(115)를 제외한 구조를 가진다. 기능층(114) 및 절연체(115)는 각 트랜지스터(Tr)에 제공되어 있다.
본 실시형태 등에서는, 트랜지스터(Tr_1)에 포함되는 기능층(114)을 기능층(114_1)이라고 나타낸다. 또한 트랜지스터(Tr_1)에 포함되는 절연체(115)를 절연체(115_1)라고 나타낸다. 마찬가지로, 트랜지스터(Tr_n)에 포함되는 기능층(114)을 기능층(114_n)이라고 나타내고, 트랜지스터(Tr_n)에 포함되는 절연체(115)를 절연체(115_n)라고 나타낸다. 또한 임의의 트랜지스터(Tr)에 포함되는 기능층(114)을 나타내는 경우에는, 단순히 "기능층(114)"이라고 나타낸다. 마찬가지로, 임의의 트랜지스터(Tr)에 포함되는 절연체(115)를 나타내는 경우에는, 단순히 "절연체(115)"라고 나타낸다.
예를 들어 절연체(115_3)는 도전체(103_3)에 인접하여 제공되어 있다. 따라서 절연체(115_3)는 Z 방향에 수직인 방향에서 구조체(110A)와 중첩되는 영역을 가진다.
또한 절연체(115_3)는 도전체(103_3)의 하면과 중첩되는 영역을 가진다. 도전체(103_3)는 상기 영역을 개재(介在)하여 절연체(102_3)와 중첩된다.
또한 절연체(115_3)는 도전체(103_3)의 상면과 중첩되는 영역을 가진다. 도전체(103_3)는 상기 영역을 개재하여 절연체(102_4)와 중첩된다.
또한 기능층(114_3)은 절연체(115_3)에 인접하여 제공되어 있다. 기능층(114_3)은 Z 방향에 수직인 방향에서 구조체(110A)와 중첩되는 영역을 가진다.
또한 기능층(114_3)은 절연체(115_3)의 일부를 개재하여 도전체(103_3)의 하면과 중첩되는 영역을 가진다. 도전체(103_3)는 상기 영역을 개재하여 절연체(102_3)와 중첩된다.
또한 기능층(114_3)은 절연체(115_3)의 일부를 개재하여 도전체(103_3)의 상면과 중첩되는 영역을 가진다. 도전체(103_3)는 상기 영역을 개재하여 절연체(102_4)와 중첩된다.
그러므로 도 8의 (A)의 단면도는 도 2의 (A)의 단면도와 같지만, 도 8의 (B)의 단면도는 도 2의 (B)의 단면도와 다르다.
메모리 스트링(100)에서는 인접한 트랜지스터들(Tr) 사이에서 기능층(114)을 공용하기 때문에, 기능층(114)에 축적된 전하가 인접한 트랜지스터(Tr)에 간섭할 가능성이 있다. 한편, 메모리 스트링(100D)에서는 전하 축적층으로서 기능하는 기능층(114)이 각 트랜지스터(Tr)에 독립적으로 제공되어 있기 때문에, 인접한 트랜지스터(Tr)에 간섭할 가능성을 저감할 수 있다. 따라서 노이즈를 저감하고, 데이터 유지의 신뢰성을 높일 수 있다. 또한 메모리 스트링(100D)은 메모리 스트링(100)보다 멀티레벨 데이터의 유지 등이 용이하다.
또한 메모리 스트링(100D)에서는 축적층으로서 기능하는 기능층(114)에 반도체를 사용하여도 좋다. 축적층에 반도체를 사용함으로써 플로팅 게이트형 메모리 셀을 실현할 수 있다. 축적층에 사용하는 반도체 재료로서는 실리콘, 저마늄 등을 사용할 수 있다. 또한 실리콘 저마늄, 탄소화 실리콘, 비소화 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체를 사용하여도 좋다.
[변형예 5]
도 9의 (A)는 메모리 스트링(100)의 변형예인 메모리 스트링(100E)의 단면도이다. 도 9의 (A)는 Y 방향에서 본 경우의 메모리 스트링(100E)의 단면도이다. 또한 도 9의 (B)는 메모리 스트링(100E)의 등가 회로도이다. 메모리 스트링(100E)은 메모리 스트링(100)이 가지는 절연체(113), 기능층(114), 및 절연체(115) 대신에 강유전체(118)를 가진다.
강유전체(118)로서 사용하는 재료에는, 산화 하프늄과 산화 지르코늄의 혼정("HZO"라고도 함), 또는 산화 하프늄에 원소 X(원소 X는 실리콘(Si), 알루미늄(Al), 가돌리늄(Gd), 이트륨(Y), 란타넘(La), 스트론튬(Sr) 등)를 첨가한 재료 등이 있다.
또한 강유전체(118)로서, 페로브스카이트 구조를 가지는 압전성 세라믹을 사용하여도 좋다. 예를 들어 강유전체(118)로서 지르콘산 타이타늄산 연("PZT"라고도 함), 탄탈럼산 비스무트산 스트론튬("SBT"라고도 함), 비스무트 페라이트("BFO"라고도 함), 또는 타이타늄산 바륨을 사용하여도 좋다.
또한 강유전체(118)로서 폴리플루오린화 바이닐리덴("PVDF"라고도 함) 또는 플루오린화 바이닐리덴("VDF"라고도 함)과 트라이플루오로에틸렌("TrFE"라고도 함)의 공중합체 등, 유기 강유전체를 사용하여도 좋다.
메모리 스트링(100E)을 구성하는 트랜지스터(Tr)는 강유전체 트랜지스터(FeFET: Ferroelectric FET)로서 기능한다. 강유전체 트랜지스터는 게이트 절연체로서 기능하는 절연체에 강유전체를 사용한 트랜지스터이다. 여기서 강유전체에 대하여 설명한다. 유전체에 전계가 가해지면 유전체 내부에 양의 전하를 띤 부분과 음의 전하를 띤 부분이 생긴다. 이와 같은 현상을 "분극"이라고 한다. 전계가 없어지면 분극이 소실되는 유전체를 "상유전체"라고 하고, 전계가 없어져도 분극이 남는 유전체를 "강유전체"라고 한다. 또한 강유전체는 일정 이상의 전계 강도로 가하는 전계의 방향을 바꾸면 분극의 방향도 바뀐다. 강유전체 트랜지스터는 게이트 전극에 인가하는 전압에 따라 문턱 전압을 변화시킬 수 있다.
메모리 스트링(100E)을 구성하는 트랜지스터(Tr)에 강유전체 트랜지스터를 사용함으로써 NAND형 강유전체 메모리를 실현할 수 있다.
[변형예 6]
도 10은 메모리 스트링(100F)의 단면도이다. 도 10의 (A)는 Y 방향에서 본 경우의 메모리 스트링(100F)의 단면도이다. 또한 도 10의 (B)는 메모리 스트링(100F)의 등가 회로도이다. 메모리 스트링(100F)은 메모리 스트링(100E)과 다른 메모리 스트링(100)의 변형예이다. 메모리 스트링(100F)은 메모리 스트링(100)이 가지는 기능층(114) 대신에 강유전체(118)를 가진다.
메모리 스트링(100F)이 가지는 강유전체(118)는 절연체(113)와 절연체(115) 사이에 끼워지도록 제공된다. 강유전체(118)에는 메모리 스트링(100E)과 같은 재료를 사용할 수 있다.
강유전체(118)를 절연체(113)와 절연체(115) 사이에 끼움으로써, 데이터의 재기록 후의 강유전체(118)의 분극이 안정되고, 메모리 스트링(100F)의 신뢰성을 높일 수 있다. 반도체(112)와 강유전체(118) 사이에 절연체(113)를 제공함으로써 강유전체(118) 측의 반도체(112)의 계면이 안정되고, 데이터의 기록 및 판독 속도를 높일 수 있다.
<메모리 셀의 구성 재료>
이어서, 메모리 스트링(100) 등에 사용할 수 있는 구성 재료에 대하여 설명한다.
[기판]
메모리 스트링(100)은 기판 위에 제공할 수 있다. 기판으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한 반도체 기판으로서는 예를 들어 실리콘, 저마늄을 재료로 한 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨, 질화 갈륨(GaN) 등으로 이루어지는 화합물 반도체 기판이 있다. 또한 상술한 반도체 기판 내부에 절연체 영역을 가지는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
[절연체]
절연체로서는, 절연성을 가지는 산화물, 질화물, 산화질화물, 질화산화물, 금속 산화물, 금속 산화질화물, 금속 질화산화물 등이 있다.
예를 들어 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체가 박막화됨으로써 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써, 배선 사이에 발생하는 기생 용량을 저감할 수 있다. 따라서 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
또한 비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화질화물, 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
또한 비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등이 있다.
또한 OS 트랜지스터는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써, 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물, 질화 알루미늄, 질화산화 실리콘, 질화 실리콘 등의 금속 질화물을 사용할 수 있다.
또한 본 명세서 등에서 "산화질화물"이란, 주성분으로서 질소보다 산소의 함유량이 많은 재료를 가리킨다. 예를 들어 "산화질화 실리콘"이란 질소보다 산소의 함유량이 많은 실리콘과, 질소와, 산소를 포함하는 재료를 가리킨다. 또한 본 명세서 등에서 "질화산화물"이란, 주성분으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 예를 들어 "질화산화 알루미늄"이란 산소보다 질소의 함유량이 많은 알루미늄과, 질소와, 산소를 포함하는 재료를 가리킨다.
또한 반도체(112)로서 산화물 반도체를 사용하는 경우, 반도체(112)에 인접한 절연체는 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 절연체인 것이 바람직하다. 예를 들어 가열에 의하여 이탈되는 산소를 포함한 영역을 가지는 산화 실리콘 또는 산화질화 실리콘을 반도체(112)와 접하는 구조로 함으로써, 반도체(112)의 산소 결손을 보상할 수 있다.
또한 절연체로서 상기 재료로 형성되는 절연체를 단층으로 사용하여도 좋지만, 상기 재료로 형성되는 절연층을 복수로 적층시켜 사용하여도 좋다.
예를 들어 도전체와 접하여 절연체를 제공하는 경우, 도전체의 산화를 방지하기 위하여 상기 절연체로서 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하여도 좋다. 상기 절연체로서는, 예를 들어 산화 하프늄, 산화 알루미늄, 또는 질화 실리콘 등을 사용하여도 좋다.
또한 도전체에 인접하여 절연체를 적층시켜 제공하는 경우, 도전체와 접하는 절연체로서 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하는 것이 바람직하다. 예를 들어 산화 하프늄을 사용하여 도전체와 접하는 절연체를 형성하고, 상기 절연체와 접하여 산화질화 실리콘을 사용한 절연체를 형성하여도 좋다.
[도전체]
도전체에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다. 또한 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한 도전체로서 상기 재료로 형성되는 도전층을 단층으로 사용하여도 좋지만, 상기 재료로 형성되는 도전층을 복수로 적층시켜 사용하여도 좋다. 예를 들어 상술한 금속 원소를 포함한 재료와 산소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료를 조합한 적층 구조로 하여도 좋다.
[산화물 반도체]
반도체(112)로서는 금속 산화물의 일종인 산화물 반도체를 사용하는 것이 바람직하다. 이하에서는 OS 트랜지스터에 적용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 알루미늄, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한 원소 M은 알루미늄, 갈륨, 이트륨, 및 주석 중에서 선택되는 하나 또는 복수로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 코발트 등이 있다. 다만 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
[결정 구조의 분류]
우선, 산화물 반도체에서의 결정 구조의 분류에 대하여, 도 11의 (A)를 사용하여 설명한다. 도 11의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga와, Zn을 포함한 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 11의 (A)에 나타낸 바와 같이, 산화물 반도체는 "Amorphous(무정형)"와, "Crystalline(결정성)"과, "Crystal(결정)"로 크게 분류된다. 또한 "Amorphous"에는 completely amorphous가 포함된다. 또한 "Crystalline"에는 CAAC(c-axis-aligned crystalline), nc(nanocrystalline), 및 CAC(cloud-aligned composite)가 포함된다(excluding single crystal and poly crystal). 또한 "Crystalline"의 분류에서 single crystal, poly crystal, 및 completely amorphous는 제외된다. 또한 "Crystal"에는 single crystal 및 poly crystal이 포함된다.
또한 도 11의 (A)에 나타낸 굵은 테두리 내의 구조는 "Amorphous(무정형)"와 "Crystal(결정)"의 중간 상태이고, 새로운 경계 영역(New crystalline phase)에 속하는 구조이다. 즉 상기 구조는 에너지적으로 불안정한 "Amorphous(무정형)"나, "Crystal(결정)"과는 전혀 다른 구조라고 할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction) 스펙트럼을 사용하여 평가할 수 있다. 여기서, "Crystalline"으로 분류되는 CAAC-IGZO막을 GIXD(Grazing-Incidence XRD) 측정하여 얻어지는 XRD 스펙트럼을 도 11의 (B)에 나타내었다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 이하에서는, 도 11의 (B)에 나타낸 GIXD 측정에 의하여 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 나타낸다. 또한 도 11의 (B)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 도 11의 (B)에 나타낸 CAAC-IGZO막의 두께는 500nm이다.
도 11의 (B)에 나타낸 바와 같이, CAAC-IGZO막의 XRD 스펙트럼에서는 명확한 결정성을 나타내는 피크(Intensity)가 검출된다. 구체적으로는, CAAC-IGZO막의 XRD 스펙트럼에서는 2θ=31° 근방에 c축 배향을 나타내는 피크가 검출된다. 또한 도 11의 (B)에 나타낸 바와 같이, 2θ=31° 근방의 피크는 피크 강도가 검출된 각도를 축으로 좌우 비대칭이다.
또한 막 또는 기판의 결정 구조는, 나노빔 전자 회절법(NBED: Nano Beam Electron Diffraction)에 의하여 관찰되는 회절 패턴(나노빔 전자 회절 패턴이라고도 함)으로 평가할 수 있다. CAAC-IGZO막의 회절 패턴을 도 11의 (C)에 나타내었다. 도 11의 (C)는 기판에 대하여 전자선을 평행하게 입사시키는 NBED에 의하여 관찰되는 회절 패턴을 나타낸 것이다. 또한 도 11의 (C)에 나타낸 CAAC-IGZO막의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이다. 또한 나노빔 전자 회절법에서는 프로브 직경을 1nm로 하여 전자선 회절이 수행된다.
도 11의 (C)에 나타낸 바와 같이, CAAC-IGZO막의 회절 패턴에서는 c축 배향을 나타내는 복수의 스폿이 관찰된다.
[산화물 반도체의 구조]
또한 산화물 반도체는 결정 구조에 주목한 경우, 도 11의 (A)와는 다른 식으로 분류되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor) 및 nc-OS(nanocrystalline Oxide Semiconductor)가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
이어서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 가지고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 가지는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 가지고, 상기 영역은 변형을 가지는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉 CAAC-OS는 c축 배향을 가지고, a-b면 방향으로는 명확한 배향을 가지지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역의 각각은, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-M-Zn 산화물에서, CAAC-OS는 인듐(In) 및 산소를 가지는 층(이하 In층)과, 원소 M, 아연(Zn), 및 산소를 가지는 층(이하 (M,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환될 수 있다. 따라서 (M,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 원소 M이 포함되는 경우가 있다. 또한 In층에는 Zn이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM 이미지에서, 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 상기 변형에 포함되는 경우가 있다. 또한 CAAC-OS에서 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 가지는 구성이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 포함하는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 포함하는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 바꿔 말하면, nc-OS는 미소한 결정을 가진다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 nc-OS막에 대하여 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉 a-like OS는 nc-OS 및 CAAC-OS보다 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS보다 막 내의 수소 농도가 높다.
[산화물 반도체의 구성]
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 이하에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리되어 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉 CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 가지는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 표기한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 큰 영역이다. 또한 제 2 영역은 [Ga]가 CAC-OS막의 조성에서의 [Ga]보다 큰 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 크고, [Ga]가 제 2 영역에서의 [Ga]보다 작은 영역이다. 또한 제 2 영역은 [Ga]가 제 1 영역에서의 [Ga]보다 크고, [In]이 제 1 영역에서의 [In]보다 작은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등이 주성분인 영역이다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등이 주성분인 영역이다. 즉 상기 제 1 영역을 In을 주성분으로 하는 영역이라고 바꿔 말할 수 있다. 또한 상기 제 2 영역을 Ga를 주성분으로 하는 영역이라고 바꿔 말할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로 하는 영역(제 1 영역)과 Ga를 주성분으로 하는 영역(제 2 영역)이 편재되고 혼합되어 있는 구조를 가지는 것을 확인할 수 있다.
CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉 CAC-OS는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 다른 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
산화물 반도체는 다양한 구조를 가지고, 각각이 다른 특성을 가진다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
[산화물 반도체를 가지는 트랜지스터]
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터의 채널 형성 영역에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 채널 형성 영역의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×1013cm-3 미만인 것이 더더욱 바람직하고, 1×1012cm-3 미만인 것이 나아가 더더욱 바람직하다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 것을 i형 또는 실질적으로 i형이라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는, 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체의 채널 형성 영역에서의 실리콘이나 탄소의 농도와, 산화물 반도체의 채널 형성 영역과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체의 채널 형성 영역 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체의 채널 형성 영역 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체의 채널 형성 영역에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 5×1019atoms/cm3 미만, 더 바람직하게는 1×1019atoms/cm3 미만, 더욱 바람직하게는 5×1018atoms/cm3 미만, 더더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
[기타 반도체 재료]
반도체(112)에 사용할 수 있는 반도체 재료는 상술한 산화물 반도체에 한정되지 않고, 반도체(112)에는 밴드 갭을 가지는 반도체 재료(제로 갭 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어 실리콘 등의 단일 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료로서 사용하여도 좋다. 특히, 반도체로서 기능하는 층상 물질을 반도체 재료로서 사용하는 것이 적합하다.
본 명세서 등에서 층상 물질이란, 층상의 결정 구조를 가지는 재료군의 총칭이다. 층상의 결정 구조에서는, 공유 결합이나 이온 결합에 의하여 형성되는 층이 판데르발스 힘(Van der Waals force)과 같은 공유 결합이나 이온 결합보다 약한 결합에 의하여 적층되어 있다. 층상 물질은 단위 층(monolayer) 내에서의 전기 전도성이 높고, 즉 2차원 전기 전도성이 높다. 반도체로서 기능하고, 2차원 전기 전도성이 높은 재료를 채널 형성 영역에 사용함으로써, 온 전류가 높은 트랜지스터를 제공할 수 있다.
층상 물질로서는 그래핀, 실리센, 칼코제나이드 등이 있다. 칼코제나이드는 칼코젠을 포함한 화합물이다. 또한 칼코젠은 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한 칼코제나이드로서는 전이 금속 칼코제나이드, 13족 칼코제나이드 등을 들 수 있다.
본 발명의 일 형태에 따른 반도체 장치에 사용하는 반도체 재료로서는, 예를 들어 반도체로서 기능하는 전이 금속 칼코제나이드를 사용하여도 좋다. 구체적으로는, 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘 텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐 텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
[성막 방법에 대하여]
도전체, 절연체, 반도체는 스퍼터링법, CVD법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다.
또한 CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법에 의하여, 비교적 낮은 온도에서 고품질의 막을 얻을 수 있다. 또한 열 CVD법은 플라스마를 사용하지 않기 때문에, 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 예를 들어 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 반도체 장치의 수율을 높일 수 있다. 또한 열 CVD법에서는 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
또한 ALD법도 피처리물에 대한 플라스마 대미지를 작게 할 수 있는 성막 방법이다. 또한 ALD법도 성막 시에 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서 피처리물의 형상의 영향을 받기 어렵고, 단차 피복성이 양호한 성막 방법이다. 특히 ALD법은 단차 피복성과 두께 균일성이 우수하기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만 ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어 CVD법 및 ALD법은 원료 가스의 유량비를 변화시킴으로써, 임의의 조성을 가지는 막을 성막할 수 있다. 또한 예를 들어 CVD법 및 ALD법은 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼 성막에 걸리는 시간을 단축할 수 있다. 따라서 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
또한 ALD법에서는 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 순차적으로 도입하고, 그 가스 도입의 절차를 반복함으로써 성막을 수행하여도 좋다. 예를 들어 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수 종류의 원료 가스가 섞이지 않도록, 제 1 원료 가스를 도입함과 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한 불활성 가스를 동시에 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한 불활성 가스를 도입하는 대신에, 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착됨으로써 제 1 얇은 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 얇은 층이 반응함으로써 제 1 얇은 층 위에 제 2 얇은 층이 적층되어, 박막이 형성된다. 이 가스 도입의 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입의 절차를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법에 의하여 금속막, 반도체막, 무기 절연막 등의 다양한 막을 형성할 수 있다. 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, 트라이메틸인듐(In(CH3)3), 트라이메틸갈륨(Ga(CH3)3), 및 다이메틸아연(Zn(CH3)2)을 사용하면 좋다. 또한 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(Zn(C2H5)2)을 사용할 수도 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄알콕사이드나 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4) 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한 다른 재료로서는 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 텅스텐막을 성막하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 다음, WF6 가스와 H2 가스를 순차적으로 반복하여 도입함으로써 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어 ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 In-O층을 형성한 다음, Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 또한 이들 가스를 사용하여 In-Ga-O층, In-Zn-O층, Ga-Zn-O층 등의 혼합 산화물층을 형성하여도 좋다. 또한 O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한 In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한 Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한 Zn(CH3)2 가스 대신에 Zn(C2H5)2 가스를 사용하여도 좋다.
<주변 회로와의 접속예>
본 발명의 일 형태에 따른 메모리 스트링(100)은 그 아래층에 판독 회로, 프리차지 회로 등의 주변 회로가 형성되어도 좋다. 또한 도 4에 나타낸 트랜지스터(TrS)를 주변 회로에 제공하여도 좋다. 이 경우, 실리콘 기판 등 위에 Si 트랜지스터를 형성하여 상기 주변 회로를 구성하고, 그 후에 상기 주변 회로 위에 본 발명의 일 형태에 따른 메모리 스트링(100)을 형성하면 좋다. 도 12의 (A)는 주변 회로를 플레이너형 Si 트랜지스터(트랜지스터(TrS_1P) 및 트랜지스터(TrS_2P))로 구성하고, 그 위층에 본 발명의 일 형태에 따른 메모리 스트링(100)을 형성한 반도체 장치(200)의 단면도이다. 또한 도 13의 (A)는 주변 회로를 FIN형 Si 트랜지스터(트랜지스터(TrS_1F) 및 트랜지스터(TrS_2F))로 구성하고, 그 위층에 본 발명의 일 형태에 따른 메모리 스트링(100)을 형성한 반도체 장치(200A)의 단면도이다.
트랜지스터(TrS_1P), 트랜지스터(TrS_2P), 트랜지스터(TrS_1F), 및 트랜지스터(TrS_2F)는 선택 트랜지스터로서 기능한다. 선택 트랜지스터에 의하여, 데이터의 판독 또는 기록을 수행하는 메모리 스트링을 선택할 수 있다.
또한 반도체 장치(200) 및 반도체 장치(200A)에 사용할 수 있는 메모리 스트링은 메모리 스트링(100)에 한정되지 않는다. 메모리 스트링(100) 대신 메모리 스트링(100A), 메모리 스트링(100B), 또는 메모리 스트링(100C)을 사용하여도 좋다.
도 12의 (A), 도 13의 (A)에서, 주변 회로를 구성하는 Si 트랜지스터는 기판(1700) 위에 형성된다. 소자 분리층(1701)은 복수의 Si 트랜지스터들 사이에 형성된다. Si 트랜지스터의 소스 및 드레인으로서 도전체(1712)가 형성되어 있다. 도전체(1730)는 채널 폭 방향으로 연장되어 형성되고, 다른 Si 트랜지스터 또는 도전체(1712)에 접속되어 있다(도시하지 않았음).
기판(1700)으로서는, 상술한 기판을 사용할 수 있다. 예를 들어 실리콘이나 탄소화 실리콘으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄으로 이루어지는 화합물 반도체 기판, SOI 기판 등을 사용할 수 있다.
또한 기판(1700)으로서, 예를 들어 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함한 종이, 또는 기재 필름 등을 사용하여도 좋다. 또한 어떤 기판을 사용하여 반도체 소자를 형성하고, 그 후에 다른 기판으로 반도체 소자를 전치하여도 좋다. 도 12의 (A), 도 13의 (A)에는, 일례로서 기판(1700)으로서 단결정 실리콘 웨이퍼를 사용한 예를 나타내었다.
또한 도 12의 (A)에서, 트랜지스터(TrS_1P)는 트랜지스터(Tr_1)에 전기적으로 접속되고, 트랜지스터(TrS_2P)는 트랜지스터(Tr_n)에 전기적으로 접속되어 있다. 또한 도 13의 (A)에서, 트랜지스터(TrS_1F)는 트랜지스터(Tr_1)에 전기적으로 접속되고, 트랜지스터(TrS_2F)는 트랜지스터(Tr_n)에 전기적으로 접속되어 있다.
트랜지스터(TrS_1)의 게이트는 배선(SEL_1)에 전기적으로 접속된다. 또한 트랜지스터(TrS_1)의 소스 및 드레인 중 한쪽은 배선(SL)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(Tr_1)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 트랜지스터(TrS_2)의 게이트는 배선(SEL_2)에 전기적으로 접속된다. 또한 트랜지스터(TrS_2)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 다른 쪽은 도전체(715) 및 도전체(752) 등을 통하여 트랜지스터(Tr_2n)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 도전체(752)는 절연체(726)에 매립되도록 제공된다.
또한 도 12의 (A) 및 도 13의 (A)에서는, 도전체(104) 및 메모리 스트링(100) 등을 덮도록 절연체(1203)가 형성되어 있다. 절연체(1203)로서는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하는 것이 바람직하다. 절연체(1203)로서 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용함으로써, 외부로부터의 불순물(예를 들어 물 분자, 수소 원자, 수소 분자, 산소 원자, 산소 분자, 질소 원자, 질소 분자, 질소 산화물 분자(N2O, NO, NO2 등))이 메모리 스트링(100) 내로 확산되는 것을 억제할 수 있다.
여기서, Si 트랜지스터에 대하여 자세히 설명한다. 도 12의 (A)는 플레이너형 Si 트랜지스터(트랜지스터(TrS_1P) 및 트랜지스터(TrS_2P))의 채널 길이 방향의 단면도이고, 도 12의 (B)는 플레이너형 Si 트랜지스터의 채널 폭 방향의 단면도이다. Si 트랜지스터는 웰(well)(1792)에 제공된 채널 형성 영역(1793)과, 저농도 불순물 영역(1794) 및 고농도 불순물 영역(1795)(이들을 통틀어 단순히 불순물 영역이라고도 함)과, 상기 불순물 영역과 접하여 제공된 도전성 영역(1796)과, 채널 형성 영역(1793) 위에 제공된 게이트 절연막(1797)과, 게이트 절연막(1797) 위에 제공된 게이트 전극(1790)과, 게이트 전극(1790)의 측면에 제공된 측벽 절연층(1798), 측벽 절연층(1799)을 가진다. 또한 도전성 영역(1796)에는 금속 실리사이드 등을 사용하여도 좋다.
또한 도 13의 (A)는 FIN형 Si 트랜지스터(트랜지스터(TrS_1F) 및 트랜지스터(TrS_2F))의 채널 길이 방향의 단면도이고, 도 13의 (B)는 FIN형 Si 트랜지스터의 채널 폭 방향의 단면도이다. 도 13의 (A), (B)에 나타낸 Si 트랜지스터에서는 채널 형성 영역(1793)이 볼록 형상을 가지고, 그 측면 및 상면을 따라 게이트 절연막(1797) 및 게이트 전극(1790)이 제공되어 있다. 본 실시형태에서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 제시하였지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체층을 형성하여도 좋다. 또한 도 13의 (A), (B)에서의 부호는 도 12의 (A), (B)에서의 부호와 동일하다.
<메모리 스트링의 동작예>
다음으로, 본 발명의 일 형태에 따른 메모리 스트링의 동작예를 도면을 사용하여 설명한다. 여기서는, 3개의 메모리 셀과 2개의 선택 트랜지스터를 가지는 메모리 스트링(250)을 예시하여 메모리 스트링의 동작예를 설명한다. 도 14의 (A)는 메모리 스트링(250)의 회로도이다.
메모리 스트링(250)의 구성은 메모리 스트링(100A)의 구성에 상당한다. 따라서 본 실시형태에서는 메모리 스트링(100A)의 동작예를 설명하지만, 메모리 스트링(100), 메모리 스트링(100B), 메모리 스트링(100C)의 동작에 대해서도 같은 식으로 이해할 수 있다.
상술한 바와 같이, 트랜지스터(Tr)가 메모리 셀로서 기능한다. 데이터의 기록은 트랜지스터(Tr)에 포함되는 전하 축적층(기능층(114))에 전하를 주입함으로써 수행된다. 트랜지스터(Tr)는 데이터의 소거 후에 노멀리 온형 트랜지스터로서 기능하는 트랜지스터인 것이 바람직하다. 또한 트랜지스터(TrS_1) 및 트랜지스터(TrS_2)는 노멀리 오프형 트랜지스터인 것이 바람직하다.
여기서, 트랜지스터의 Id-Vg 특성에 대하여 설명한다. 도 14의 (B)는 트랜지스터의 Id-Vg 특성의 일례를 설명하는 도면이다. 도 14의 (B)에서 가로축은 게이트 전압(Vg)을 나타내고, 세로축은 드레인 전류(Id)를 나타낸다. 특성(251)은 노멀리 오프형 트랜지스터의 Id-Vg 특성을 나타내고, 특성(252)은 노멀리 온형 트랜지스터의 Id-Vg 특성을 나타낸다.
노멀리 오프형 트랜지스터에서는 Vg가 0V일 때의 채널 저항값(소스와 드레인 사이의 저항값)이 매우 크고 Id가 거의 흐르지 않는다. 한편, 노멀리 온형 트랜지스터에서는 Vg가 0V일 때의 채널 저항값이 작고 노멀리 오프형 트랜지스터와 비교하여 많은 Id가 흐른다. 일반적으로, 트랜지스터가 n채널형 트랜지스터인 경우, 노멀리 온형 트랜지스터의 문턱 전압(VthD)과 노멀리 오프형 트랜지스터의 문턱 전압(VthE)에는 VthD<VthE의 관계가 성립된다.
[소거 동작]
임의의 메모리 셀에 정보를 기록하는 경우, 이전에 기록된 데이터를 먼저 소거할 필요가 있다. 본 실시형태에서는 트랜지스터(Tr_1) 내지 트랜지스터(Tr_3)의 전하 축적층에 데이터 "1"에 상당하는 전자가 주입되어 있는 것으로 한다. 이때의 트랜지스터(Tr_1) 내지 트랜지스터(Tr_3)의 Id-Vg 특성은 도 14의 (B)에 나타낸 특성(251)에 상당한다.
도 15의 (A)는 소거 동작을 설명하기 위한 타이밍 차트이다. 도 15의 (B)는 기간 T12의 메모리 스트링(250)의 동작 상태를 나타낸 회로도이다. 또한 동작 상태를 나타내는 회로도 등에서 배선 등의 전위를 명확하게 나타내기 위하여, H 전위를 나타내는 "H" 또는 L 전위를 나타내는 "L" 등의 기호를 배선 등에 인접하여 기재하는 경우가 있다. 또한 전위 변화가 일어난 배선 등에 상술한 "H" 또는 상술한 "L" 등의 기호를 원문자로 기재하는 경우가 있다. 또한 오프 상태의 트랜지스터에 중첩시켜 "Х"의 기호를 기재하는 경우가 있다.
기간 T11에서 배선(BL), 배선(SL), 배선(SEL_1), 배선(SEL_2), 배선(CG_1) 내지 배선(CG_3), 및 배선(BGL)에 L 전위(0V)를 공급한다.
기간 T12에서 배선(BL), 배선(SL), 배선(SEL_1), 배선(SEL_2), 및 배선(BGL)에 VE 전위를 공급한다. VE 전위는 H 전위보다 높은 전위이다. 예를 들어 H 전위를 5V로 하면 VE 전위는 10V 이상 30V 이하가 바람직하고, 15V 이상 25V 이하가 더 바람직하다. VE 전위는 H 전위의 2배 이상 6배 이하가 바람직하고, 3배 이상 5배 이하가 더 바람직하다. 또한 VE 전위는 VE 전위와 L 전위의 전위차에 의하여 전하 축적층(기능층(114))으로부터 반도체(112)에 터널층(절연체(113))을 통하여 전자를 방출할 수 있는 전위이다.
산화물 반도체는 정공을 거의 생성할 수 없다. 따라서 반도체(112)에 산화물 반도체를 사용한 경우, 정공의 주입에 의한 데이터의 소거가 불가능하다. 그러므로 전하 축적층으로부터 전자를 추출함으로써 데이터를 소거할 필요가 있다. 다만 전자를 추출함으로써 소거하는 경우, 정공의 주입에 의한 소거보다 시간이 걸린다.
배선(CG)에 L 전위를 공급하고, 배선(BGL)에 H 전위보다 높은 전위를 공급함으로써 전하 축적층으로부터 반도체층으로의 전자의 추출을 빠르고 더 확실하게 수행할 수 있다.
도 16은 기간 T12의 트랜지스터(Tr_2)(메모리 셀)의 일부를 나타낸 단면도이다. 도 16에는 기간 T12의 전자의 움직임을 모식적으로 나타내었다.
기간 T13에서 배선(BL), 배선(SL), 배선(SEL_1), 배선(SEL_2), 배선(CG_1) 내지 배선(CG_3), 및 배선(BGL)에 L 전위를 공급한다. 이로써, 트랜지스터(Tr_2)에 유지되어 있는 데이터를 소거할 수 있다. 데이터의 소거에 의하여 트랜지스터(Tr)의 문턱 전압이 음의 방향으로 시프트하여, 트랜지스터(Tr)는 노멀리 온형 트랜지스터가 된다. 이때의 트랜지스터(Tr)의 Id-Vg 특성은 도 14의 (B)에 나타낸 특성(252)에 상당한다. 따라서 트랜지스터(Tr)에 데이터 "0"이 유지되어 있는 것으로 간주할 수 있다.
또한 데이터 소거를 수행하는 메모리 스트링과 배선(BL), 배선(SL), 배선(SEL_1), 및 배선(SEL_2)을 공용으로 하였지만, 데이터 소거를 수행하지 않는 메모리 스트링에서는 후자의 메모리 스트링에 접속되는 배선(CG)을 플로팅 상태로 하면 좋다. 또는 후자의 메모리 스트링에 접속되는 배선(CG)에 VE 전위를 공급하면 좋다.
[기록 동작]
이어서, 기록 동작에 대하여 설명한다. 기록 동작은 소거 동작 후에 수행된다. 본 실시형태에서는, 트랜지스터(Tr_2)에 대한 기록 동작의 일례에 대하여 설명한다. 본 실시형태에서는, 트랜지스터(Tr_2)에 데이터 "1"을 기록하는 동작에 대하여 설명한다.
도 17의 (A)는 기록 동작을 설명하기 위한 타이밍 차트이다. 도 17의 (B)는 기간 T22의 메모리 스트링(250)의 동작 상태를 나타낸 회로도이다.
기간 T21에서 배선(BL), 배선(SL), 배선(BGL), 배선(SEL_1), 및 배선(SEL_2)에 L 전위를 공급한다. 또한 배선(CG_1) 내지 배선(CG_3)에 H 전위를 공급한다. 또한 H 전위는 노멀리 오프형 트랜지스터를 온 상태로 할 수 있는 전위이다. H 전위는 5V 이상 10V 이하로 하면 좋다. 배선(CG_1) 내지 배선(CG_3)에 H 전위를 공급함으로써 트랜지스터(Tr_1) 내지 트랜지스터(Tr_3)를 온 상태로 할 수 있다.
기간 T22에서 배선(SEL_1) 및 배선(SEL_2)에 H 전위를 공급한다. 또한 배선(CG_2)에 VP 전위를 공급한다. VP 전위는 H 전위보다 높은 전위이다. 또한 VP 전위는 VP 전위와 L 전위의 전위차에 의하여 반도체(112)로부터 전하 축적층(기능층(114))에 터널층(절연체(113))을 통하여 전자를 주입할 수 있는 전위이다. 예를 들어 H 전위가 5V이면 VP 전위를 10V 이상 20V 이하로 하면 좋다. VP 전위는 H 전위의 2배 이상 4배 이하로 하면 좋다.
기간 T22에서 배선(CG_2)에 VP 전위를 공급함으로써 전하 축적층(기능층(114))에 전자가 주입된다.
도 18은 기간 T22의 트랜지스터(Tr_2)(메모리 셀)의 일부를 나타낸 단면도이다. 도 18에는 기간 T22의 전자와 정공의 움직임을 모식적으로 나타내었다.
기간 T23에서 배선(BL), 배선(SL), 배선(BGL), 배선(SEL_1), 배선(SEL_2), 및 배선(CG_1) 내지 배선(CG_3)에 L 전위를 공급한다. 이로써, 트랜지스터(Tr_2)에 데이터 "1"을 기록할 수 있다. 데이터 "1"이 기록됨으로써, 트랜지스터(Tr_2)의 문턱 전압이 양의 방향으로 시프트하여, 트랜지스터(Tr_2)는 노멀리 오프형 트랜지스터가 된다. 이때의 트랜지스터(Tr_2)의 Id-Vg 특성은 도 14의 (B)에 나타낸 특성(251)에 상당한다.
[판독 동작]
이어서, 판독 동작에 대하여 설명한다. 본 실시형태에서는, 트랜지스터(Tr_2)에 유지되어 있는 데이터의 판독 동작에 대하여 설명한다. 도 19의 (A)는 판독 동작을 설명하기 위한 타이밍 차트이다. 도 19의 (B)는 기간 T32의 메모리 스트링(250)의 동작 상태를 나타낸 회로도이다.
기간 T31에서 배선(SL), 배선(BGL), 배선(SEL_1), 배선(SEL_2), 및 배선(CG_1) 내지 배선(CG_3)에 L 전위를 공급한다. 또한 배선(BL)에 VDD 전위를 공급한다. VDD 전위는 L 전위보다 높은 전위이면 좋다. 예를 들어 VDD 전위는 L 전위보다 높고 H 전위보다 낮은 전위이어도 좋다. 예를 들어 L 전위가 0V이고 H 전위가 5V인 경우, VDD 전위는 3V이어도 좋다.
기간 T32에서 배선(BL)에 VDD 전위를 공급한 상태로 배선(SEL_1), 배선(SEL_2), 배선(CG_1), 및 배선(CG_3)에 H 전위를 공급한다. 또한 배선(CG_2)은 L 전위를 유지한 상태로 한다.
트랜지스터(Tr_2)(메모리 셀)가 데이터 "0"을 유지하는 경우, 노멀리 온형 트랜지스터로서 기능하기 때문에 배선(CG_2)이 L 전위이어도 오프 상태가 되지 않는다. 한편, 트랜지스터(Tr_2)가 데이터 "1"을 유지하는 경우, 노멀리 오프형 트랜지스터로서 기능하기 때문에 배선(CG_2)이 L 전위이면 오프 상태가 된다. 그러므로 트랜지스터(Tr_2)(메모리 셀)가 유지하는 데이터에 따라 배선(BL)과 배선(SL) 사이에 흐르는 전류의 크기가 변화한다. 즉, 배선(BL)에 흐르는 전류의 크기 또는 배선(SL)에 흐르는 전류의 크기가 변화한다. 배선(BL) 또는 배선(SL)의 전류값을 측정함으로써, 메모리 셀이 유지하는(기억하는) 정보를 판독할 수 있다.
기간 T33에서 배선(BL), 배선(SL), 배선(BGL), 배선(SEL_1), 배선(SEL_2), 및 배선(CG_1) 내지 배선(CG_3)에 L 전위를 공급한다. 이로써, 트랜지스터(Tr_2)가 유지하는 데이터를 판독할 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 2)
본 발명의 일 형태에 따른 메모리 스트링(300)에 대하여 도면을 사용하여 설명한다. 메모리 스트링(300)은 앞의 실시형태에서 설명한 메모리 스트링(100A)의 변형예이다. 따라서 본 실시형태에서는, 앞의 실시형태와 중복되는 설명은 최소한으로 줄인다.
도 20은 Y 방향에서 본 경우의 메모리 스트링(300)의 단면도이다. 도 21의 (A)는 도 20에서 일점쇄선으로 나타낸 부분 G1-G2를 Z 방향에서 본 경우의 단면도이다. 도 21의 (B)는 도 20에서 일점쇄선으로 나타낸 부분 H1-H2를 Z 방향에서 본 경우의 단면도이다.
메모리 스트링(300)은 구조체(110U)를 가진다. 도 20에는 메모리 스트링(300)의 중심축(131U)을 나타내었다. 중심축(131U)은 메모리 스트링(100A)의 중심축(131)에 상당한다. 구조체(110U)는 Y 방향에서 본 경우에 U자 형상("U자형"이라고도 함)을 가지는 구조체(110)이다. 구조체(110U)는 Z 방향으로 연장되는 2개의 부분(부분(141), 부분(142))과, X 방향으로 연장되는 부분(부분(143))을 가진다. 중심축(131U)은 부분(141) 및 부분(142)에서 Z 방향으로 연장되고, 부분(143)에서 X 방향으로 연장된다.
구조체(110U)는 구조체(110)와 마찬가지로, 도전체(106), 절연체(111), 반도체(112), 절연체(113), 기능층(114), 및 절연체(115)를 가진다. 구조체(110U)에서, 도전체(106)가 중심축(131U)을 따라 연장되고, 절연체(111)가 도전체(106)의 측면에 인접하여 제공되고, 반도체(112)가 절연체(111)의 측면에 인접하여 제공되어 있다. 또한 절연체(113)가 반도체(112)에 인접하여 제공되고, 기능층(114)이 절연체(113)에 인접하여 제공되어 있다. 또한 절연체(115)가 기능층(114)에 인접하여 제공되어 있다. 절연체(111), 반도체(112), 절연체(113), 기능층(114), 및 절연체(115)는 Y 방향에서 본 경우에 U자 형상을 가진다. 또한 도 21의 (A) 및 (B)에 나타낸 바와 같이, 반도체(112), 절연체(113), 기능층(114), 절연체(115), 및 절연체(111)는 도전체(106)의 외측에 각각 동심으로 제공되어 있다.
메모리 스트링(300)은 도 1 등에 나타낸 도전체(101) 대신에 절연체(126)를 가진다. 부분(141) 및 부분(142)은 절연체(126)의 위쪽에 제공되어 있다. 또한 부분(143)은 절연체(126)에 매립되도록 제공되어 있다.
구조체(110U)의 한쪽 단부는 도전체(104a)에 접속되고, 다른 쪽 단부는 도전체(104b)에 접속된다. 특히, 구조체(110U)에 포함되는 반도체(112)의 한쪽 단부가 도전체(104a)에 전기적으로 접속되고, 다른 쪽 단부가 도전체(104b)에 전기적으로 접속된다. 또한 도전체(106)는 도전체(104b)에 전기적으로 접속되지만, 도전체(104a)에는 접속되지 않는다.
도전체(104a) 및 도전체(104b) 위에 절연체(105)가 제공되고, 절연체(105) 위에 도전체(124)가 제공되어 있다. 또한 도전체(124) 위에 절연체(123)가 제공되어 있다. 도전체(104a)와 도전체(124)는 도전체(122)를 통하여 전기적으로 접속된다.
부분(141) 및 부분(142)에서, 구조체(110U)와 도전체(103)가 중첩되는 영역(교차부)이 트랜지스터(Tr)로서 기능한다. 따라서 구조체(110)와 도전체(103)가 중첩되는 영역(교차부)이 메모리 셀로서 기능한다. 도 20에서는, 부분(141) 및 부분(142)에 각각 n개의 트랜지스터(Tr)가 제공되어 있다. 또한 도 20에서는, 부분(141)에서, 도전체(104a)에 가까운 트랜지스터(Tr)를 "트랜지스터(Tr_1)"라고 나타내고, 부분(143)에 가까운 트랜지스터(Tr)를 "트랜지스터(Tr_n)"라고 나타내었다. 또한 부분(142)에서, 도전체(104b)에 가까운 트랜지스터(Tr)를 "트랜지스터(Tr_2n)"라고 나타내고, 부분(143)에 가까운 트랜지스터(Tr)를 "트랜지스터(Tr_n+1)"라고 나타내었다. 또한 도 20에서는, 트랜지스터(Tr_1)의 게이트 전극으로서 기능할 수 있는 도전체(103)를 도전체(103_1)라고 나타내었다. 또한 트랜지스터(Tr_2n)의 게이트 전극으로서 기능할 수 있는 도전체(103)를 도전체(103_2n)라고 나타내었다.
메모리 셀로서 기능하는 트랜지스터(Tr)는 메모리 스트링(300)에서 부분(141)과 중첩되는 부분과 부분(142)과 중첩되는 부분에 제공된다. 따라서 메모리 스트링(300)에서 부분(141)과 중첩되는 부분을 메모리 스트링(100A)으로 간주할 수 있다. 마찬가지로, 메모리 스트링(300)에서 부분(142)과 중첩되는 부분을 메모리 스트링(100A)으로 간주할 수 있다. 또한 부분(143)은 2개의 메모리 셀을 전기적으로 접속하기 위한 연락부로 간주할 수 있다. 따라서 메모리 스트링(300)은 인접한 2개의 메모리 스트링(100A)이 연락부를 통하여 전기적으로 접속되는 구성을 가진다고 할 수 있다.
또한 메모리 스트링(300)은 트랜지스터(Tr_1)와 도전체(104a) 사이에 구조체(110U)와 도전체(103_s1)가 중첩되는 영역을 가진다. 도전체(103_s1)는 Y 방향으로 연장된다. 상기 영역은 트랜지스터(TrS_1)로서 기능한다. 또한 메모리 스트링(300)은 트랜지스터(Tr_2n)와 도전체(104b) 사이에 구조체(110U)와 도전체(103_s2)가 중첩되는 영역을 가진다. 상기 영역은 트랜지스터(TrS_2)로서 기능한다. 트랜지스터(TrS_1) 및 트랜지스터(TrS_2)는 선택 트랜지스터로서 기능한다.
또한 도전체(124) 및 도전체(104b) 중 한쪽은 배선(SL)에 전기적으로 접속되고, 다른 쪽은 배선(BL)에 전기적으로 접속된다. 예를 들어 도전체(104b)가 배선(SL)에 전기적으로 접속되고, 다른 쪽이 배선(BL)에 전기적으로 접속된다. 또한 도전체(124) 및 도전체(104b) 중 한쪽은 배선(SL)으로서 기능하고, 다른 쪽은 배선(BL)으로서 기능하여도 좋다.
메모리 스트링(300)에서는, 주변 회로 측에 제공하는 선택 트랜지스터를 메모리 스트링(300) 내에 제공한다. 따라서 주변 회로 측의 트랜지스터의 개수를 줄일 수 있어, 주변 회로 측의 설계 자유도를 향상시킬 수 있다.
도 22는 메모리 스트링(300)의 등가 회로도이다. 상기 등가 회로도에 대해서는, 도 4의 등가 회로도에 대한 설명을 참작하면 좋다.
메모리 스트링 1개당 기억 용량을 늘리기 위하여 트랜지스터(Tr)의 적층 수를 늘리면, 종횡비가 커져 구조체 등이 제작 공정 중에 무너지기 쉬워진다. 본 발명의 일 형태에 따른 메모리 스트링(300)은 U자형 구조를 가지기 때문에, 메모리 스트링 1개당 기억 용량이 같으면, 구조체 등이 제작 공정 중에 무너지기 어렵다. 따라서 본 발명의 일 형태에 따른 메모리 스트링을 포함하는 반도체 장치의 생산성을 높일 수 있다.
도 23에 나타낸 바와 같이, 메모리 스트링(300) 등을 덮도록 절연체(1203)를 제공하여도 좋다. 절연체(1203)로서는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하는 것이 바람직하다.
도 24는 인접한 2개의 메모리 스트링(300)(메모리 스트링(300_1) 및 메모리 스트링(300_2))의 접속예를 나타낸 단면도이다. 도 24에서는, 메모리 스트링(300_1)이 가지는 구조체(110U)를 구조체(110U_1)라고 나타내고, 메모리 스트링(300_2)이 가지는 구조체(110U)를 구조체(110U_2)라고 나타내었다.
구조체(110U_1)의 한쪽 단부는 도전체(104a)에 접속되고, 다른 쪽 단부는 도전체(125)에 접속되어 있다. 또한 구조체(110U_2)의 한쪽 단부는 도전체(104b)에 접속되고, 다른 쪽 단부는 도전체(125)에 접속되어 있다. 도전체(125)는 도전체(104)(도전체(104a) 및 도전체(104b))와 같은 층에 제공되어 있다. 또한 도전체(104a)는 도전체(122a)를 통하여 도전체(124)에 전기적으로 접속되고, 도전체(104b)는 도전체(122b)를 통하여 도전체(124)에 전기적으로 접속되어 있다.
도전체(124) 및 도전체(125) 중 한쪽은 배선(SL)으로서 기능하고, 다른 쪽은 배선(BL)으로서 기능한다. 또는 도전체(124) 및 도전체(125) 중 한쪽은 배선(SL)에 전기적으로 접속되고, 다른 쪽은 배선(BL)에 전기적으로 접속된다.
또한 도 24에서는 구조체(110U_1)의 한쪽 단부 근방에 제공되는 트랜지스터(TrS_1)를 트랜지스터(TrS_1a)라고 나타내고, 다른 쪽 단부 근방에 제공되는 트랜지스터(TrS_2)를 트랜지스터(TrS_2a)라고 나타내었다. 또한 구조체(110U_2)의 한쪽 단부 근방에 제공되는 트랜지스터(TrS_1)를 트랜지스터(TrS_1b)라고 나타내고, 다른 쪽 단부 근방에 제공되는 트랜지스터(TrS_2)를 트랜지스터(TrS_2b)라고 나타내었다.
선택 트랜지스터(트랜지스터(TrS_1) 및 트랜지스터(TrS_2))의 동작을 제어함으로써, 2개의 메모리 스트링(300) 중 한쪽에 대해서만 데이터의 판독이나 기록을 수행할 수 있다.
[변형예 1]
도 25는 메모리 스트링(300)의 변형예인 메모리 스트링(300A)의 단면도이다. 도 26은 도 25에 나타낸 메모리 스트링(300A)의 등가 회로도이다. 도 25에 나타낸 바와 같이 도전체(106)와 도전체(104a)를 전기적으로 접속하고, 도전체(106)와 도전체(104b)를 접속하지 않아도 된다. 즉, 도전체(106)를 배선(BL)과 전기적으로 접속하여도 좋다.
[변형예 2]
도 27은 메모리 스트링(300)의 변형예인 메모리 스트링(300B)의 단면도이다. 메모리 스트링(300B)에서는, 트랜지스터(Tr)로서, 메모리 스트링(100C)에서 나타낸 트랜지스터(Tr)를 사용한다. 메모리 스트링(300B)은 구조체(110U) 대신에 구조체(110AU)를 가진다. 구조체(110AU)는 구조체(110U)에서 기능층(114) 및 절연체(115)를 제외한 구조를 가진다.
[변형예 3]
도 28은 메모리 스트링(300)의 변형예인 메모리 스트링(300C)의 단면도이다. 도 29는 도 28에서 일점쇄선으로 나타낸 부분 J1-J2를 Z 방향에서 본 경우의 단면도이다.
도 28 및 도 29에 나타낸 바와 같이, 트랜지스터(TrS)(트랜지스터(TrS_1) 및 트랜지스터(TrS_2))로서 기능하는 구조체(110U)와 도전체(103_s)(도전체(103_s1) 및 도전체(103_s2))의 교차부에서, 기능층(114) 및 절연체(115)를 제공하지 않는 구성으로 하여도 좋다. 상기 교차부에 기능층(114) 및 절연체(115)를 제공하지 않는 경우, 트랜지스터(TrS)의 동작 속도를 향상시킬 수 있다.
[변형예 4]
도 30은 메모리 스트링(300) 및 메모리 스트링(300C)의 변형예인 메모리 스트링(300D)의 단면도이다. 메모리 스트링(300D)에서는, 트랜지스터(TrS)로서 기능하는 구조체(110U)와 도전체(103_s)(도전체(103_s1) 및 도전체(103_s2))의 교차부에서, 절연체(113), 기능층(114), 및 절연체(115)를 제공하지 않고, 도전체(103_s)와 반도체(112) 사이에 절연체(136)를 제공한다.
절연체(136)는 트랜지스터(TrS)의 게이트 절연막으로서 기능한다. 절연체(136)에는 열 산화막 등을 사용하는 것이 바람직하다. 예를 들어 도전체(103_s)를 저저항 실리콘으로 형성하고, 도전체(103_s)의 표면을 산소를 포함하는 고온 분위기하에서 산화시켜 산화 실리콘(열 산화막)을 형성하고, 상기 산화 실리콘을 절연체(136)에 사용하면 좋다. 상기 산화 실리콘은 절연 내성이 뛰어나고, 박막화가 가능하다. 따라서 트랜지스터(TrS)의 동작 속도를 향상시킬 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 장치 또는 반도체 장치를 가지는 반도체 장치(400)에 대하여 설명한다.
도 31은 반도체 장치(400)의 구성예를 나타낸 블록도이다. 도 31에 나타낸 반도체 장치(400)는 구동 회로(410)와 메모리 어레이(420)를 가진다. 메모리 어레이(420)는 하나 이상의 메모리 스트링(100)을 가진다. 도 31에는 매트릭스상으로 배치된 복수의 메모리 스트링(100)을 메모리 어레이(420)가 가지는 예를 나타내었다.
구동 회로(410)는 PSW(파워 스위치)(241), PSW(242), 및 주변 회로(415)를 가진다. 주변 회로(415)는 주변 회로(411), 제어 회로(Control Circuit)(412), 및 전압 생성 회로(428)를 가진다.
반도체 장치(400)에서 각 회로, 각 신호, 및 각 전압은 필요에 따라 적절히 취사선택할 수 있다. 또는 다른 회로 또는 다른 신호를 추가하여도 좋다. 신호(BW), 신호(CE), 신호(GW), 신호(CLK), 신호(WAKE), 신호(ADDR), 신호(WDA), 신호(PON1), 신호(PON2)는 외부로부터 입력되는 신호이고, 신호(RDA)는 외부에 출력되는 신호이다. 신호(CLK)는 클록 신호이다.
또한 신호(BW), 신호(CE), 및 신호(GW)는 제어 신호이다. 신호(CE)는 칩 인에이블 신호이고, 신호(GW)는 글로벌 기록 인에이블 신호이고, 신호(BW)는 바이트 기록 인에이블 신호이다. 신호(ADDR)는 어드레스 신호이다. 신호(WDA)는 기록 데이터 신호이고, 신호(RDA)는 판독 데이터 신호이다. 신호(PON1), 신호(PON2)는 파워 게이팅 제어용 신호이다. 또한 신호(PON1), 신호(PON2)는 제어 회로(412)에서 생성하여도 좋다.
제어 회로(412)는 반도체 장치(400)의 동작 전반을 제어하는 기능을 가지는 논리 회로이다. 예를 들어 제어 회로는 신호(CE), 신호(GW), 및 신호(BW)를 논리 연산하여 반도체 장치(400)의 동작 모드(예를 들어 기록 동작, 판독 동작)를 결정한다. 또는 제어 회로(412)는 이 동작 모드가 실행되도록 주변 회로(411)의 제어 신호를 생성한다.
전압 생성 회로(428)는 음의 전압을 생성하는 기능을 가진다. 신호(WAKE)는 전압 생성 회로(428)에 대한 신호(CLK)의 입력을 제어하는 기능을 가진다. 예를 들어 신호(WAKE)로서 H 레벨의 신호가 인가되면, 신호(CLK)가 전압 생성 회로(428)에 입력되고, 전압 생성 회로(428)는 음의 전압을 생성한다.
주변 회로(411)는 메모리 스트링(100)에 대한 데이터의 기록 및 판독을 수행하기 위한 회로이다. 주변 회로(411)는 행 디코더(441), 열 디코더(Column Decoder)(442), 행 드라이버(423), 열 드라이버(Column Driver)(424), 입력 회로(Input Cir.)(425), 출력 회로(Output Cir.)(426), 감지 증폭기(Sense Amplifier)(427)를 가진다.
행 디코더(441) 및 열 디코더(442)는 신호(ADDR)를 디코딩하는 기능을 가진다. 행 디코더(441)는 액세스하는 행을 지정하기 위한 회로이고, 열 디코더(442)는 액세스하는 열을 지정하기 위한 회로이다. 행 드라이버(423)는 행 디코더(441)가 지정하는 배선(CG)을 선택하는 기능을 가진다. 열 드라이버(424)는 데이터를 메모리 스트링(100)에 기록하는 기능, 메모리 스트링(100)으로부터 데이터를 판독하는 기능, 판독한 데이터를 유지하는 기능 등을 가진다.
입력 회로(425)는 신호(WDA)를 유지하는 기능을 가진다. 입력 회로(425)가 유지하는 데이터는 열 드라이버(424)에 출력된다. 입력 회로(425)의 출력 데이터는 메모리 스트링(100)에 기록되는 데이터(Din)이다. 열 드라이버(424)가 메모리 스트링(100)으로부터 판독한 데이터(Dout)는 출력 회로(426)에 출력된다. 출력 회로(426)는 Dout를 유지하는 기능을 가진다. 또한 출력 회로(426)는 Dout를 반도체 장치(400)의 외부에 출력하는 기능을 가진다. 출력 회로(426)로부터 출력되는 데이터는 신호(RDA)이다.
PSW(241)는 주변 회로(415)에 대한 VDD의 공급을 제어하는 기능을 가진다. PSW(242)는 행 드라이버(423)에 대한 VHM의 공급을 제어하는 기능을 가진다. 여기서는 반도체 장치(400)의 고전원 전압이 VDD이고, 저전원 전압이 GND(접지 전위)이다. 또한 VHM은 워드선을 고레벨로 하기 위하여 사용되는 고전원 전압이고, VDD보다 높다. 신호(PON1)에 의하여 PSW(241)의 온/오프가 제어되고, 신호(PON2)에 의하여 PSW(242)의 온/오프가 제어된다. 도 31에서는 주변 회로(415)에서 VDD가 공급되는 전원 도메인의 개수를 하나로 하였지만, 복수로 할 수도 있다. 이 경우, 각 전원 도메인에 파워 스위치를 제공하면 좋다.
반도체 장치(400)가 가지는 구동 회로(410)와 메모리 어레이(420)는 동일 평면상에 제공되어도 좋다. 또한 도 32에 나타낸 바와 같이, 구동 회로(410)와 메모리 어레이(420)를 중첩시켜 제공하여도 좋다. 구동 회로(410)와 메모리 어레이(420)를 중첩시켜 제공함으로써, 신호 전반 거리를 짧게 할 수 있다. 또한 도 32에는 반도체 장치(400)의 일부를 확대한 사시도를 부기하였다.
또한 반도체 장치(400)에서는, 구동 회로(410)가 가지는 제어 회로(412)로서 CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등의 연산 처리 장치를 사용하여도 좋다. CPU 및/또는 GPU 등을 사용함으로써, 연산 처리 기능을 가지는 반도체 장치(400)를 실현할 수 있다.
본 발명의 일 형태에 따른 메모리 스트링(100)을 사용함으로써 메모리 어레이(420)의 일부를 메인 메모리나 캐시 메모리로서 기능시킬 수 있다. 또한 메모리 스트링(100)은 플래시 메모리와 같이 기능할 수 있다. 따라서 메모리 어레이(420)의 일부를 플래시 메모리와 같이 기능시킬 수 있다. 본 발명의 일 형태에 따른 반도체 장치(400)는 유니버설 메모리로서 기능할 수 있다.
또한 본 발명의 일 형태에 의하면, CPU, 캐시 메모리, 및 스토리지로서의 기능을 동일한 칩 위에 실현할 수 있다.
도 32에 나타낸 반도체 장치(400)는 CPU를 포함하는 구동 회로(410)를 가지고, 메모리 어레이(420)에 본 발명의 일 형태에 따른 3D OS NAND형 기억 장치를 가진다. 본 발명의 일 형태에 따른 3D OS NAND형 기억 장치는 캐시 메모리로서의 기능과 스토리지로서의 기능을 가진다.
도 33에는 호스트(450)가 복수의 반도체 장치(400)를 관리하는 상황을 나타내었다. 반도체 장치(400)는 각각 연산 처리 기능을 가지고, 캐시 메모리 및 스토리지에 대한 기록 및 판독의 병렬화를 수행할 수 있다. 호스트(450)가 복수의 반도체 장치(400)를 관리함으로써, 비노이만형 컴퓨팅을 실현하는 정보 처리 시스템을 구축할 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 앞의 실시형태에서 설명한 기억 장치 등 반도체 장치를 포함할 수 있는 연산 처리 장치의 일례에 대하여 설명한다.
도 34는 연산 처리 장치(1100)의 블록도이다. 도 34에서는, 연산 처리 장치(1100)에 사용할 수 있는 CPU의 구성예를 나타내었다.
도 34에 나타낸 연산 처리 장치(1100)는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 캐시(1199), 및 캐시 인터페이스(1189)를 가진다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. 재기록 가능한 ROM 및 ROM 인터페이스를 가져도 좋다. 또한 캐시(1199) 및 캐시 인터페이스(1189)는 다른 칩에 제공되어도 좋다.
캐시(1199)는 캐시 인터페이스(1189)를 통하여 다른 칩에 제공된 메인 메모리와 접속된다. 캐시 인터페이스(1189)는 메인 메모리에 유지되는 데이터의 일부를 캐시(1199)에 공급하는 기능을 가진다. 캐시(1199)는 상기 데이터를 유지하는 기능을 가진다.
도 34에 나타낸 연산 처리 장치(1100)는, 그 구성을 간략화하여 나타낸 일례일 뿐이고, 실제의 연산 처리 장치(1100)는 그 용도에 따라 다양한 구성을 가진다. 예를 들어 도 34에 나타낸 연산 처리 장치(1100) 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수로 포함하고, 각 코어가 병렬로 동작하는 구성, 즉 GPU와 같은 구성으로 하여도 좋다. 또한 연산 처리 장치(1100)가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수는, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 연산 처리 장치(1100)에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코딩된 명령에 기초하여 각종 제어를 수행한다. 구체적으로, ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한 인터럽트 컨트롤러(1194)는 연산 처리 장치(1100)가 프로그램을 실행하고 있을 때 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하고 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, 연산 처리 장치(1100)의 상태에 따라 레지스터(1196)로부터 판독을 하거나 레지스터(1196)에 기록을 한다.
또한 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호에 기초하여 내부 클록 신호를 생성하는 내부 클록 생성부를 포함하고, 내부 클록 신호를 상기 각종 회로에 공급한다.
도 34에 나타낸 연산 처리 장치(1100)에서는, 레지스터(1196) 및 캐시(1199)에 기억 장치가 제공되어 있다. 상기 기억 장치로서는, 예를 들어 앞의 실시형태에서 설명한 기억 장치 등을 사용할 수 있다.
도 34에 나타낸 연산 처리 장치(1100)에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작을 선택한다. 즉 레지스터(1196)가 가지는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 용량 소자에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되면, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급이 수행된다. 용량 소자에 의한 데이터의 유지가 선택되면, 용량 소자에 데이터가 재기록되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
또한 연산 처리 장치(1100)는 CPU에 한정되지 않고, GPU, DSP(Digital Signal Processor), FPGA(Field-Programmable Gate Array) 등이어도 좋다.
앞의 실시형태에서 설명한 반도체 장치(400)와 연산 처리 장치(1100)는 중첩시켜 제공할 수 있다. 도 35의 (A) 및 (B)는 반도체 장치(1150A)의 사시도이다. 반도체 장치(1150A)는 기억 장치로서 기능하는 반도체 장치(400)를 연산 처리 장치(1100) 위에 가진다. 연산 처리 장치(1100)와 반도체 장치(400)는 서로 중첩되는 영역을 가진다. 반도체 장치(1150A)의 구성을 명확하게 하기 위하여, 도 35의 (B)에서는 연산 처리 장치(1100)와 반도체 장치(400)를 분리하여 나타내었다.
반도체 장치(400)와 연산 처리 장치(1100)를 중첩시켜 제공함으로써, 이들 사이의 접속 거리를 짧게 할 수 있다. 따라서 이들 사이의 통신 속도를 높일 수 있다. 또한 접속 거리가 짧기 때문에 소비 전력을 저감할 수 있다.
또한 연산 처리 장치(1100)와 중첩시켜 복수의 반도체 장치(400)를 제공하여도 좋다. 도 36의 (A) 및 (B)는 반도체 장치(1150B)의 사시도이다. 반도체 장치(1150B)는 반도체 장치(400a) 및 반도체 장치(400b)를 연산 처리 장치(1100) 위에 가진다. 연산 처리 장치(1100), 반도체 장치(400a), 및 반도체 장치(400b)는 서로 중첩되는 영역을 가진다. 반도체 장치(1150B)의 구성을 명확하게 하기 위하여, 도 36의 (B)에서는 연산 처리 장치(1100), 반도체 장치(400a), 및 반도체 장치(400b)를 분리하여 나타내었다.
반도체 장치(400a) 및 반도체 장치(400b)는 기억 장치로서 기능한다. 예를 들어 반도체 장치(400a) 및 반도체 장치(400b) 중 한쪽으로서 NOR형 기억 장치를 사용하고, 다른 쪽으로서 NAND형 기억 장치를 사용하여도 좋다. 반도체 장치(400a) 및 반도체 장치(400b)의 양쪽이 NAND형 기억 장치이어도 좋다. NOR형 기억 장치로서는 DRAM 또는 SRAM 등이 있다. NOR형 기억 장치는 NAND형 기억 장치보다 고속으로 동작할 수 있기 때문에, 예를 들어 반도체 장치(400a)의 일부를 메인 메모리 및/또는 캐시(1199)로서 사용할 수도 있다. 또한 반도체 장치(400a)와 반도체 장치(400b)를 적층하는 순서는 반대이어도 좋다.
도 37의 (A) 및 (B)는 반도체 장치(1150C)의 사시도이다. 반도체 장치(1150C)에서는, 반도체 장치(400a)와 반도체 장치(400b) 사이에 연산 처리 장치(1100)가 제공되어 있다. 연산 처리 장치(1100), 반도체 장치(400a), 및 반도체 장치(400b)는 서로 중첩되는 영역을 가진다. 반도체 장치(1150C)의 구성을 명확하게 하기 위하여, 도 37의 (B)에서는 연산 처리 장치(1100), 반도체 장치(400a), 및 반도체 장치(400b)를 분리하여 나타내었다.
반도체 장치(1150C)의 구성으로 함으로써, 반도체 장치(400a)와 연산 처리 장치(1100) 사이의 통신 속도와, 반도체 장치(400b)와 연산 처리 장치(1100) 사이의 통신 속도를 모두 높일 수 있다. 또한 소비 전력을 반도체 장치(1150B)보다 저감할 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞의 실시형태에서 설명한 반도체 장치 등이 형성된 반도체 웨이퍼, 및 상기 반도체 장치를 포함한 전자 부품의 일례를 설명한다.
<반도체 웨이퍼>
우선, 반도체 장치 등이 형성된 반도체 웨이퍼의 예를 도 38의 (A)를 사용하여 설명한다.
도 38의 (A)에 나타낸 반도체 웨이퍼(4800)는 웨이퍼(4801)와, 웨이퍼(4801)의 상면에 제공된 복수의 회로부(4802)를 가진다. 또한 웨이퍼(4801)의 상면에서 회로부(4802)가 없는 부분은 공간(spacing)(4803)이고 다이싱용 영역이다.
반도체 웨이퍼(4800)는, 전공정에 의하여 웨이퍼(4801)의 표면에 복수의 회로부(4802)를 형성함으로써 제작할 수 있다. 또한 그 후에, 웨이퍼(4801)에서 복수의 회로부(4802)가 형성된 면의 반대 측의 면을 연삭하여 웨이퍼(4801)를 얇게 하여도 좋다. 이 공정을 통하여, 웨이퍼(4801)의 휨 등을 저감하고 부품의 크기를 작게 할 수 있다.
다음으로, 다이싱 공정이 수행된다. 다이싱은 일점쇄선으로 나타낸 스크라이브 라인(SCL1) 및 스크라이브 라인(SCL2)(다이싱 라인 또는 절단 라인이라고 하는 경우가 있음)을 따라 수행된다. 또한 다이싱 공정을 용이하게 수행하기 위하여, 복수의 스크라이브 라인(SCL1)이 평행하게 되고, 복수의 스크라이브 라인(SCL2)이 평행하게 되고, 스크라이브 라인(SCL1)과 스크라이브 라인(SCL2)이 수직이 되도록 공간(4803)을 제공하는 것이 바람직하다.
다이싱 공정을 수행함으로써, 도 38의 (B)에 나타낸 칩(4800a)을 반도체 웨이퍼(4800)로부터 잘라 낼 수 있다. 칩(4800a)은 웨이퍼(4801a)와, 회로부(4802)와, 공간(4803a)을 가진다. 또한 공간(4803a)은 가능한 한 작게 하는 것이 바람직하다. 이 경우, 인접한 회로부(4802)들 사이의 공간(4803)의 폭이, 스크라이브 라인(SCL1)의 가공 여유 또는 스크라이브 라인(SCL2)의 가공 여유의 폭과 거의 같으면 좋다.
또한 본 발명의 일 형태의 소자 기판의 형상은, 도 38의 (A)에 나타낸 반도체 웨이퍼(4800)의 형상에 한정되지 않는다. 예를 들어 직사각형의 반도체 웨이퍼이어도 좋다. 소자 기판의 형상은, 소자의 제작 공정 및 소자를 제작하기 위한 장치에 따라 적절히 변경할 수 있다.
<전자 부품>
도 38의 (C)는 전자 부품(4700) 및 전자 부품(4700)이 실장된 기판(실장 기판(4704))의 사시도이다. 도 38의 (C)에 나타낸 전자 부품(4700)은 몰드(4711) 내에 칩(4800a)을 가진다. 칩(4800a)으로서는, 본 발명의 일 형태에 따른 기억 장치 등을 사용할 수 있다.
도 38의 (C)에서는, 전자 부품(4700)의 내부를 나타내기 위하여 일부를 생략하였다. 전자 부품(4700)은 몰드(4711)의 외측에 랜드(4712)를 가진다. 랜드(4712)는 전극 패드(4713)에 전기적으로 접속되고, 전극 패드(4713)는 와이어(4714)를 통하여 칩(4800a)에 전기적으로 접속되어 있다. 전자 부품(4700)은 예를 들어 인쇄 회로 기판(4702)에 실장된다. 이와 같은 전자 부품이 복수로 조합되고, 각각이 인쇄 회로 기판(4702) 위에서 전기적으로 접속됨으로써, 실장 기판(4704)이 완성된다.
도 38의 (D)는 전자 부품(4730)의 사시도이다. 전자 부품(4730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(4730)에서는 패키지 기판(4732)(인쇄 회로 기판) 위에 인터포저(4731)가 제공되고, 인터포저(4731) 위에 반도체 장치(4735) 및 복수의 반도체 장치(4710)가 제공되어 있다.
반도체 장치(4710)로서는, 예를 들어 칩(4800a), 앞의 실시형태에서 설명한 반도체 장치, 광대역 메모리(HBM: High Bandwidth Memory) 등으로 할 수 있다. 또한 반도체 장치(4735)로서는 CPU, GPU, FPGA, 기억 장치 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(4732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(4731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(4731)는 복수의 배선을 가지고, 단자 피치가 다른 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(4731)는 인터포저(4731) 위에 제공된 집적 회로를 패키지 기판(4732)에 제공된 전극에 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(4731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(4732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(4731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저는 능동 소자가 제공될 필요가 없기 때문에, 집적 회로보다 적은 비용으로 제작할 수 있다. 또한 실리콘 인터포저의 배선은 반도체 공정으로 형성할 수 있기 때문에, 수지 인터포저에서는 어려운 미세 배선의 형성이 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저로서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높기 때문에, 실리콘 인터포저 위에 제공하는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 복수의 집적 회로를 인터포저 위에 옆으로 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(4730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(4731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에서 설명하는 전자 부품(4730)에서는, 반도체 장치(4710)와 반도체 장치(4735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(4730)을 다른 기판에 실장하기 위하여, 패키지 기판(4732)의 바닥 부분에 전극(4733)을 제공하여도 좋다. 도 38의 (D)에서는, 전극(4733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(4732)의 바닥 부분에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(4733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(4732)의 바닥 부분에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(4730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억 장치의 응용예를 설명한다.
본 발명의 일 형태에 따른 기억 장치는, 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 스틸 카메라, 비디오 카메라, 녹화 재생 장치, 내비게이션 시스템, 게임기 등)의 기억 장치에 적용할 수 있다. 또한 이미지 센서, IoT(Internet of Things), 헬스케어 등에 사용할 수도 있다. 또한 여기서 컴퓨터란, 태블릿형 컴퓨터, 노트북형 컴퓨터, 데스크톱형 컴퓨터뿐만 아니라, 서버 시스템과 같은 대형 컴퓨터도 포함하는 것이다.
본 발명의 일 형태에 따른 기억 장치를 가지는 전자 기기의 일례에 대하여 설명한다. 또한 도 39의 (A) 내지 (J), 도 40의 (A) 내지 (E)에서는, 상기 기억 장치를 가지는 전자 부품(4700) 또는 전자 부품(4730)이 각 전자 기기에 포함되어 있다.
[휴대 전화]
도 39의 (A)에 나타낸 정보 단말기(5500)는 정보 단말기의 일종인 휴대 전화(스마트폰)이다. 정보 단말기(5500)는 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 제공되고, 버튼이 하우징(5510)에 제공되어 있다.
본 발명의 일 형태에 따른 기억 장치를 적용함으로써, 정보 단말기(5500)는 애플리케이션 실행 시에 생성되는 일시적인 파일(예를 들어 웹 브라우저 사용 시의 캐시 등)을 유지할 수 있다.
[웨어러블 단말기]
또한 도 39의 (B)에는 웨어러블 단말기의 일례인 정보 단말기(5900)를 나타내었다. 정보 단말기(5900)는 하우징(5901), 표시부(5902), 조작 스위치(5903), 조작 스위치(5904), 밴드(5905) 등을 가진다.
상술한 정보 단말기(5500)와 같이, 본 발명의 일 형태에 따른 기억 장치를 적용함으로써, 웨어러블 단말기는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
[정보 단말기]
또한 도 39의 (C)에는 데스크톱형 정보 단말기(5300)를 나타내었다. 데스크톱형 정보 단말기(5300)는 정보 단말기의 본체(5301)와, 표시부(5302)와, 키보드(5303)를 가진다.
상술한 정보 단말기(5500)와 같이, 본 발명의 일 형태에 따른 기억 장치를 적용함으로써, 데스크톱형 정보 단말기(5300)는 애플리케이션 실행 시에 생성되는 일시적인 파일을 유지할 수 있다.
또한 전자 기기로서 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기를 예로 들어 각각 도 39의 (A) 내지 (C)에 나타내었지만, 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기 외의 정보 단말기를 적용할 수도 있다. 스마트폰, 웨어러블 단말기, 데스크톱용 정보 단말기 외의 정보 단말기로서는, 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말기, 워크스테이션 등이 있다.
[전자 제품]
또한 도 39의 (D)에는 전자 제품의 일례로서 전기 냉동 냉장고(5800)를 나타내었다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 가진다. 예를 들어 전기 냉동 냉장고(5800)는 IoT(Internet of Things)에 대응한 전기 냉동 냉장고이다.
본 발명의 일 형태에 따른 기억 장치를 전기 냉동 냉장고(5800)에 적용할 수 있다. 전기 냉동 냉장고(5800)는, 전기 냉동 냉장고(5800)에 보관되는 식재료, 그 식재료의 소비 기한 등의 정보를 인터넷 등을 통하여 정보 단말기 등에 송신하거나 정보 단말기 등으로부터 수신할 수 있다. 전기 냉동 냉장고(5800)에서는 상기 정보를 송신하는 경우에 생성되는 일시적인 파일을 상기 기억 장치가 유지할 수 있다.
본 일례에서는, 전자 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전자 제품으로서는, 예를 들어 청소기, 전자 레인지, 전기 오븐, 밥솥, 온수기, IH 조리기, 생수기, 에어컨디셔너를 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등이 있다.
[게임기]
또한 도 39의 (E)는 게임기의 일례인 휴대 게임기(5200)를 나타낸 것이다. 휴대 게임기(5200)는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
또한 도 39의 (F)에는 게임기의 일례인 거치형 게임기(7500)를 나타내었다. 거치형 게임기(7500)는 본체(7520)와 컨트롤러(7522)를 가진다. 또한 본체(7520)에는 무선 또는 유선으로 컨트롤러(7522)를 접속할 수 있다. 또한 도 39의 (F)에는 나타내지 않았지만, 컨트롤러(7522)는 게임의 화상을 표시하는 표시부, 버튼 외의 입력 인터페이스로서 기능하는 터치 패널이나 스틱, 회전식 손잡이, 슬라이드식 손잡이 등을 포함할 수 있다. 또한 컨트롤러(7522)의 형상은 도 39의 (F)에 나타낸 것에 한정되지 않고, 게임의 장르에 따라 다양하게 변경하여도 좋다. 예를 들어 FPS(First Person Shooter) 등의 슈팅 게임에서는, 트리거 버튼을 가지는 총 모양의 컨트롤러를 사용할 수 있다. 또한 예를 들어 음악 게임 등에서는 악기, 음악 기기 등의 형상을 가지는 컨트롤러를 사용할 수 있다. 또한 거치형 게임기는 컨트롤러를 사용하는 대신에 카메라, 심도 센서, 마이크로폰 등을 포함하고, 게임 플레이어의 제스처 및/또는 음성으로 조작되어도 좋다.
또한 상술한 게임기의 영상은 텔레비전 장치, 퍼스널 컴퓨터용 디스플레이, 게임용 디스플레이, 헤드마운트 디스플레이 등의 표시 장치에 의하여 출력할 수 있다.
앞의 실시형태에서 설명한 기억 장치를 휴대 게임기(5200) 또는 거치형 게임기(7500)에 적용함으로써, 저소비 전력의 휴대 게임기(5200) 또는 저소비 전력의 거치형 게임기(7500)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
또한 앞의 실시형태에서 설명한 기억 장치를 휴대 게임기(5200) 또는 거치형 게임기(7500)에 적용함으로써, 게임 중에 발생하는 연산에 필요한 일시적인 파일 등을 유지할 수 있다.
게임기의 일례로서 도 39의 (E)에 휴대 게임기를 나타내었다. 또한 도 39의 (F)에는 가정용 거치형 게임기를 나타내었다. 또한 본 발명의 일 형태의 전자 기기는 이들에 한정되지 않는다. 본 발명의 일 형태의 전자 기기로서는, 예를 들어 오락 시설(오락실, 놀이공원 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등이 있다.
[이동체]
앞의 실시형태에서 설명한 기억 장치는 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 39의 (G)에는 이동체의 일례인 자동차(5700)를 나타내었다.
자동차(5700)의 운전석 주변에는, 속도계나 회전 속도계, 주행 거리, 연료계, 기어 상태, 에어컨디셔너의 설정 등을 표시함으로써 다양한 정보를 제공하는 계기판이 제공되어 있다. 또한 운전석 주변에는, 이들 정보를 표시하는 표시 장치가 제공되어도 좋다.
특히 상기 표시 장치는, 자동차(5700)에 제공된 촬상 장치(도시하지 않았음)가 찍은 영상을 표시함으로써, 필러 등에 가려진 시계, 운전석의 사각 등을 보완할 수 있어 안전성을 높일 수 있다. 즉 자동차(5700)의 외측에 제공된 촬상 장치가 찍은 화상을 표시함으로써, 사각을 보완하여 안전성을 높일 수 있다.
앞의 실시형태에서 설명한 기억 장치는 정보를 일시적으로 유지할 수 있기 때문에, 예를 들어 자동차(5700)의 자동 운전 시스템이나, 도로 안내, 위험 예측 등을 실행하는 시스템 등에서 필요한 일시적인 정보 유지에 상기 기억 장치를 사용할 수 있다. 상기 표시 장치에 도로 안내, 위험 예측 등의 일시적인 정보를 표시하는 구성으로 하여도 좋다. 또한 자동차(5700)에 제공된 블랙박스가 찍은 영상을 유지하는 구성으로 하여도 좋다.
또한 앞에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등도 있다.
[카메라]
앞의 실시형태에서 설명한 기억 장치는 카메라에 적용할 수 있다.
도 39의 (H)에는 촬상 장치의 일례로서 디지털 카메라(6240)를 나타내었다. 디지털 카메라(6240)는 하우징(6241), 표시부(6242), 조작 스위치(6243), 셔터 버튼(6244) 등을 가지고, 탈착 가능한 렌즈(6246)가 장착되어 있다. 또한 여기서 디지털 카메라(6240)는 하우징(6241)에서 렌즈(6246)를 떼어 교환할 수 있는 구성을 가지지만, 렌즈(6246)와 하우징(6241)은 일체가 되어도 좋다. 또한 디지털 카메라(6240)는 스트로보스코프나 뷰파인더 등을 별도로 장착할 수 있는 구성을 가져도 좋다.
앞의 실시형태에서 설명한 기억 장치를 디지털 카메라(6240)에 적용함으로써, 저소비 전력의 디지털 카메라(6240)를 실현할 수 있다. 또한 소비 전력이 낮으면 회로로부터의 발열을 저감할 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 줄일 수 있다.
[비디오 카메라]
앞의 실시형태에서 설명한 기억 장치는 비디오 카메라에 적용할 수 있다.
도 39의 (I)에는 촬상 장치의 일례로서 비디오 카메라(6300)를 나타내었다. 비디오 카메라(6300)는 제 1 하우징(6301), 제 2 하우징(6302), 표시부(6303), 조작 스위치(6304), 렌즈(6305), 접속부(6306) 등을 가진다. 조작 스위치(6304) 및 렌즈(6305)는 제 1 하우징(6301)에 제공되어 있고, 표시부(6303)는 제 2 하우징(6302)에 제공되어 있다. 그리고 제 1 하우징(6301)과 제 2 하우징(6302)은 접속부(6306)에 의하여 접속되어 있고, 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도는 접속부(6306)에 의하여 변경할 수 있다. 표시부(6303)에서의 영상을 접속부(6306)에서의 제 1 하우징(6301)과 제 2 하우징(6302) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
비디오 카메라(6300)로 촬영한 영상을 기록하는 경우, 데이터의 기록 형식에 따른 인코드를 수행할 필요가 있다. 상술한 기억 장치를 이용함으로써, 비디오 카메라(6300)는 인코드를 할 때 발생하는 일시적인 파일을 유지할 수 있다.
[ICD]
앞의 실시형태에서 설명한 기억 장치는 ICD(implantable cardioverter-defibrillator)에 적용할 수 있다.
도 39의 (J)는 ICD의 일례를 나타낸 단면 모식도이다. ICD 본체(5400)는 배터리(5401)와, 전자 부품(4700)과, 레귤레이터와, 제어 회로와, 안테나(5404)와, 우심방에 연결되는 와이어(5402)와, 우심실에 연결되는 와이어(5403)를 적어도 가진다.
ICD 본체(5400)는 수술에 의하여 몸 안에 설치되고, 2개의 와이어는 인체의 쇄골하 정맥(5405) 및 상대정맥(5406)을 통과하여 한쪽 와이어 끝이 우심실에 설치되고, 다른 쪽 와이어 끝이 우심방에 설치되도록 한다.
ICD 본체(5400)는 페이스메이커로서의 기능을 가지고, 심박수가 규정의 범위에서 벗어난 경우에 심장 박동 조율을 수행한다. 또한 심장 박동 조율을 수행하여도 심박수가 개선되지 않는 경우(심실 빈맥이나 심실세동 등이 일어나는 경우)에는, 전기 충격에 의한 치료가 수행된다.
심장 박동 조율 및 전기 충격을 적절히 수행하기 위하여, ICD 본체(5400)는 심박수를 항상 감시할 필요가 있다. 그러므로 ICD 본체(5400)는 심박수를 검지하기 위한 센서를 가진다. 또한 ICD 본체(5400)에서는, 상기 센서 등에 의하여 취득한 심박수의 데이터, 심장 박동 조율에 의한 치료를 수행한 횟수, 시간 등을 전자 부품(4700)에 기억할 수 있다.
또한 안테나(5404)는 전력을 수신할 수 있고, 그 전력은 배터리(5401)에 충전된다. 또한 ICD 본체(5400)가 복수의 배터리를 가짐으로써, 안전성을 높일 수 있다. 구체적으로는, ICD 본체(5400)의 일부의 배터리를 사용할 수 없어도, 나머지 배터리가 기능할 수 있기 때문에, 보조 전원으로서도 기능한다.
또한 전력을 수신할 수 있는 안테나(5404)에 더하여, 생체 신호를 송신할 수 있는 안테나를 가져도 좋고, 예를 들어 맥박, 호흡수, 심박수, 체온 등의 생체 신호를 외부의 모니터 장치로 확인할 수 있는, 심장 활동을 감시하는 시스템을 구성하여도 좋다.
[PC용 확장 디바이스]
앞의 실시형태에서 설명한 기억 장치는 PC(Personal Computer) 등의 계산기, 정보 단말기용 확장 디바이스에 적용할 수 있다.
도 40의 (A)에는, 상기 확장 디바이스의 일례로서, 정보의 저장이 가능한 칩을 포함하고, PC 외부에 장착되는 포터블 확장 디바이스(6100)를 나타내었다. 확장 디바이스(6100)는 예를 들어 USB(Universal Serial Bus) 등으로 PC에 접속되면, 상기 칩에 정보를 저장할 수 있다. 또한 도 40의 (A)에는 포터블 확장 디바이스(6100)를 나타내었지만, 본 발명의 일 형태에 따른 확장 디바이스는 이에 한정되지 않고, 예를 들어 냉각용 팬 등이 탑재된 비교적 큰 확장 디바이스이어도 좋다.
확장 디바이스(6100)는 하우징(6101), 캡(6102), USB 커넥터(6103), 및 기판(6104)을 가진다. 기판(6104)은 하우징(6101)에 수납된다. 기판(6104)에는, 앞의 실시형태에서 설명한 기억 장치 등을 구동하는 회로가 제공되어 있다. 예를 들어 기판(6104)에는 전자 부품(4700), 컨트롤러 칩(6106)이 장착되어 있다. USB 커넥터(6103)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다.
[SD 카드]
앞의 실시형태에서 설명한 기억 장치는, 정보 단말기나 디지털 카메라 등의 전자 기기에 장착할 수 있는 SD 카드에 적용할 수 있다.
도 40의 (B)는 SD 카드의 외관을 나타낸 모식도이고, 도 40의 (C)는 SD 카드의 내부 구조를 나타낸 모식도이다. SD 카드(5110)는 하우징(5111), 커넥터(5112), 및 기판(5113)을 가진다. 커넥터(5112)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5113)은 하우징(5111)에 수납된다. 기판(5113)에는 기억 장치 및 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5113)에는 전자 부품(4700), 컨트롤러 칩(5115)이 장착되어 있다. 또한 전자 부품(4700)과 컨트롤러 칩(5115) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어 전자 부품에 제공되는 기록 회로, 행 드라이버, 판독 회로 등은 전자 부품(4700)이 아니라 컨트롤러 칩(5115)에 제공되어도 좋다.
기판(5113)의 뒷면 측에도 전자 부품(4700)을 제공함으로써, SD 카드(5110)의 용량을 늘릴 수 있다. 또한 무선 통신 기능을 가지는 무선 칩을 기판(5113)에 제공하여도 좋다. 이에 의하여, 외부 장치와 SD 카드(5110) 사이에서 무선 통신을 수행할 수 있기 때문에, 데이터를 전자 부품(4700)으로부터 판독하거나 전자 부품(4700)에 기록할 수 있다.
[SSD]
앞의 실시형태에서 설명한 기억 장치는, 정보 단말기 등의 전자 기기에 장착할 수 있는 SSD(Solid State Drive)에 적용할 수 있다.
도 40의 (D)는 SSD의 외관을 나타낸 모식도이고, 도 40의 (E)는 SSD의 내부 구조를 나타낸 모식도이다. SSD(5150)는 하우징(5151), 커넥터(5152), 및 기판(5153)을 가진다. 커넥터(5152)는 외부 장치와 접속하기 위한 인터페이스로서 기능한다. 기판(5153)은 하우징(5151)에 수납된다. 기판(5153)에는 기억 장치 및 기억 장치를 구동하는 회로가 제공되어 있다. 예를 들어 기판(5153)에는 전자 부품(4700), 메모리 칩(5155), 컨트롤러 칩(5156)이 장착되어 있다. 기판(5153)의 뒷면 측에도 전자 부품(4700)을 제공함으로써, SSD(5150)의 용량을 늘릴 수 있다. 메모리 칩(5155)에는 작업 메모리가 포함되어 있다. 예를 들어 메모리 칩(5155)으로서는 DRAM 칩을 사용하면 좋다. 컨트롤러 칩(5156)에는 프로세서, ECC 회로 등이 포함되어 있다. 또한 전자 부품(4700)과, 메모리 칩(5155)과, 컨트롤러 칩(5156) 각각의 회로 구성은 앞의 기재에 한정되지 않고, 상황에 따라 적절히 변경하여도 좋다. 예를 들어 컨트롤러 칩(5156)에도 작업 메모리로서 기능하는 메모리를 제공하여도 좋다.
[계산기]
도 41의 (A)에 나타낸 계산기(5600)는 대형 계산기의 예이다. 계산기(5600)에서는, 랙(5610)에 랙 마운트형 계산기(5620)가 복수로 격납되어 있다.
계산기(5620)는 예를 들어 도 41의 (B)의 사시도의 구성을 가질 수 있다. 도 41의 (B)에서 계산기(5620)는 머더보드(5630)를 가지고, 머더보드(5630)는 복수의 슬롯(5631), 복수의 접속 단자를 가진다. 슬롯(5631)에는 PC 카드(5621)가 삽입되어 있다. 또한 PC 카드(5621)는 접속 단자(5623), 접속 단자(5624), 접속 단자(5625)를 가지고, 각각 머더보드(5630)에 접속되어 있다.
도 41의 (C)에 나타낸 PC 카드(5621)는 CPU, GPU, 기억 장치 등이 제공된 처리 보드의 일례이다. PC 카드(5621)는 보드(5622)를 가진다. 또한 보드(5622)는 접속 단자(5623)와, 접속 단자(5624)와, 접속 단자(5625)와, 반도체 장치(5626)와, 반도체 장치(5627)와, 반도체 장치(5628)와, 접속 단자(5629)를 가진다. 또한 도 41의 (C)에는 반도체 장치(5626), 반도체 장치(5627), 및 반도체 장치(5628) 외의 반도체 장치를 나타내었지만, 이들 반도체 장치에 대해서는, 이하의 반도체 장치(5626), 반도체 장치(5627), 및 반도체 장치(5628)의 설명을 참작하면 좋다.
접속 단자(5629)는 머더보드(5630)의 슬롯(5631)에 삽입될 수 있는 형상을 가지고, 접속 단자(5629)는 PC 카드(5621)와 머더보드(5630)를 접속하기 위한 인터페이스로서 기능한다. 접속 단자(5629)의 규격으로서는 예를 들어 PCIe 등이 있다.
접속 단자(5623), 접속 단자(5624), 접속 단자(5625)는 예를 들어 PC 카드(5621)에 대하여 전력 공급, 신호 입력 등을 수행하기 위한 인터페이스로 할 수 있다. 또한 예를 들어 PC 카드(5621)에 의하여 계산된 신호의 출력 등을 수행하기 위한 인터페이스로 할 수 있다. 접속 단자(5623), 접속 단자(5624), 접속 단자(5625) 각각의 규격으로서는 예를 들어 USB(Universal Serial Bus), SATA(Serial ATA), SCSI(Small Computer System Interface) 등이 있다. 또한 접속 단자(5623), 접속 단자(5624), 접속 단자(5625)로부터 영상 신호를 출력하는 경우, 각각의 규격으로서는 HDMI(등록 상표) 등을 들 수 있다.
반도체 장치(5626)는 신호의 입출력을 수행하는 단자(도시하지 않았음)를 가지고, 상기 단자를 보드(5622)의 소켓(도시하지 않았음)에 삽입함으로써, 반도체 장치(5626)와 보드(5622)를 전기적으로 접속할 수 있다.
반도체 장치(5627)는 복수의 단자를 가지고, 상기 단자를 보드(5622)의 배선에 대하여 예를 들어 리플로 방식으로 납땜함으로써, 반도체 장치(5627)와 보드(5622)를 전기적으로 접속할 수 있다. 반도체 장치(5627)로서는 예를 들어 FPGA(Field Programmable Gate Array), GPU, CPU 등이 있다. 반도체 장치(5627)로서는 예를 들어 전자 부품(4730)을 사용할 수 있다.
반도체 장치(5628)는 복수의 단자를 가지고, 상기 단자를 보드(5622)의 배선에 대하여 예를 들어 리플로 방식으로 납땜함으로써, 반도체 장치(5628)와 보드(5622)를 전기적으로 접속할 수 있다. 반도체 장치(5628)로서는 예를 들어 기억 장치 등이 있다. 반도체 장치(5628)로서는 예를 들어 전자 부품(4700)을 사용할 수 있다.
계산기(5600)는 병렬 계산기로서 기능할 수도 있다. 계산기(5600)를 병렬 계산기로서 사용함으로써, 예를 들어 인공 지능의 학습 및 추론에 필요한 대규모의 계산을 수행할 수 있다.
상기 각종 전자 기기 등에 본 발명의 일 형태의 반도체 장치를 사용함으로써, 전자 기기의 소형화, 고속화, 또는 저소비 전력화를 도모할 수 있다. 또한 본 발명의 일 형태의 반도체 장치는 소비 전력이 낮기 때문에, 회로로부터의 발열을 저감할 수 있다. 따라서 상기 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 악영향을 줄일 수 있다. 또한 본 발명의 일 형태의 반도체 장치를 사용함으로써, 고온 환경하에서도 동작이 안정된 전자 기기를 실현할 수 있다. 따라서 전자 기기의 신뢰성을 높일 수 있다.
이어서, 계산기(5600)에 적용할 수 있는 컴퓨터 시스템의 구성예를 설명한다. 도 42는 컴퓨터 시스템(700)의 구성예를 설명하는 도면이다. 컴퓨터 시스템(700)은 소프트웨어(Software)와 하드웨어(Hardware)로 구성된다. 또한 컴퓨터 시스템에 포함되는 하드웨어를 정보 처리 장치라고 하는 경우가 있다.
컴퓨터 시스템(700)을 구성하는 소프트웨어로서는, 디바이스 드라이버를 포함하는 운영 체제, 미들웨어, 각종 개발 환경, AI에 관련된 애플리케이션 프로그램(AI Application), AI에 관련되지 않는 애플리케이션 프로그램(Application) 등이 있다.
디바이스 드라이버에는 보조 기억 장치, 표시 장치, 및 프린터 등의 외부 접속 기기를 제어하기 위한 애플리케이션 프로그램 등이 포함된다.
컴퓨터 시스템(700)을 구성하는 하드웨어는 제 1 연산 처리 장치, 제 2 연산 처리 장치, 및 제 1 기억 장치 등을 가진다. 또한 제 2 연산 처리 장치는 제 2 기억 장치를 가진다.
제 1 연산 처리 장치로서는, 예를 들어 Noff OS CPU 등의 중앙 연산 처리 장치를 사용하는 것이 좋다. Noff OS CPU는 OS 트랜지스터를 사용한 기억 수단(예를 들어 비휘발성 메모리)을 가지고, 동작이 불필요한 경우에는, 필요한 정보를 기억 수단에 유지하고, 중앙 연산 처리 장치에 대한 전력 공급을 정지하는 기능을 가진다. 제 1 연산 처리 장치로서 Noff OS CPU를 사용함으로써, 컴퓨터 시스템(700)의 소비 전력을 저감할 수 있다.
제 2 연산 처리 장치로서는, 예를 들어 GPU나 FPGA 등을 사용할 수 있다. 또한 제 2 연산 처리 장치로서는 AI OS Accelerator를 사용하는 것이 바람직하다. AI OS Accelerator는 OS 트랜지스터를 사용하여 구성되고, 적화 연산 회로(product-sum operation circuit) 등의 연산 수단을 가진다. AI OS Accelerator는 일반적인 GPU 등보다 소비 전력이 낮다. 제 2 연산 처리 장치로서 AI OS Accelerator를 사용함으로써, 컴퓨터 시스템(700)의 소비 전력을 저감할 수 있다.
제 1 기억 장치 및 제 2 기억 장치로서 본 발명의 일 형태에 따른 기억 장치를 사용하는 것이 바람직하다. 예를 들어 3D OS NAND형 기억 장치를 사용하는 것이 바람직하다. 3D OS NAND형 기억 장치는 캐시, 메인 메모리, 및 스토리지로서 기능할 수 있다. 또한 3D OS NAND형 기억 장치를 사용함으로써, 비노이만형 컴퓨터 시스템을 실현하기 용이해진다.
3D OS NAND형 기억 장치는, Si 트랜지스터를 사용한 3D NAND형 기억 장치보다 소비 전력이 낮다. 기억 장치로서 3D OS NAND형 기억 장치를 사용함으로써, 컴퓨터 시스템(700)의 소비 전력을 저감할 수 있다. 또한 3D OS NAND형 기억 장치는 유니버설 메모리로서 기능할 수 있기 때문에, 컴퓨터 시스템(700)을 구성하기 위한 부품 점수를 삭감할 수 있다.
하드웨어를 구성하는 반도체 장치를, OS 트랜지스터를 포함하는 반도체 장치로 구성함으로써, 중앙 연산 처리 장치, 연산 처리 장치, 및 기억 장치를 포함하는 하드웨어의 모놀리식화가 용이해진다. 하드웨어를 모놀리식화함으로써, 소형화, 경량화, 박형화뿐만 아니라, 소비 전력을 더 저감하기 용이해진다.
본 실시형태는 본 명세서에서 나타내는 다른 실시형태 등과 적절히 조합할 수 있다.
(실시형태 7)
본 명세서 등에서 설명한 OS 메모리를 사용하여, 노멀리 오프 CPU("Noff-CPU"라고도 함)를 실현할 수 있다. 또한 Noff-CPU란, 게이트 전압이 0V이어도 비도통 상태(오프 상태라고도 함)인, 노멀리 오프형 트랜지스터를 포함한 집적 회로이다.
Noff-CPU에서는, 동작이 불필요한 회로에 대한 전력 공급을 정지하여, 상기 회로를 대기 상태로 할 수 있다. 전력 공급이 정지되어 대기 상태가 된 회로에서는 전력이 소비되지 않는다. 따라서 Noff-CPU는 전력 사용량을 최소한으로 할 수 있다. 또한 Noff-CPU는 전력 공급이 정지되어도 설정 조건 등 동작에 필요한 정보를 장기간 유지할 수 있다. 대기 상태에서의 복귀는 상기 회로에 대한 전력 공급을 다시 시작하기만 하면 좋고, 설정 조건 등의 재기록은 불필요하다. 즉 대기 상태에서의 고속 복귀가 가능하다. 이와 같이, Noff-CPU는 동작 속도를 크게 저하시키지 않고 소비 전력을 저감할 수 있다.
Noff-CPU는 예를 들어 IoT(Internet of Things) 분야의 IoT 말단 기기("엔드포인트 마이크로컴퓨터(endpoint microcomputer)"라고도 함)(803) 등의 소규모 시스템에 적합하게 사용할 수 있다.
도 43에 IoT 네트워크의 계층 구조와 요구 사양의 경향을 나타내었다. 도 43에서는 요구 사양으로서 소비 전력(804)과 처리 성능(805)을 나타내었다. IoT 네트워크의 계층 구조는, 위층의 클라우드 분야(801)와 아래층의 임베디드 분야(802)로 크게 나누어진다. 클라우드 분야(801)에는 예를 들어 서버가 포함된다. 임베디드 분야(802)에는 예를 들어 기계, 산업용 로봇, 차량 탑재용 기기, 가전제품 등이 포함된다.
위층일수록 저소비 전력보다 높은 처리 성능이 요구된다. 따라서 클라우드 분야(801)에서는 고성능 CPU, 고성능 GPU, 대규모 SoC(System on a Chip) 등이 사용된다. 또한 아래층일수록 처리 성능보다 저소비 전력이 요구되고, 디바이스의 개수도 매우 많아진다. 본 발명의 일 형태에 따른 반도체 장치는, 저소비 전력이 요구되는 IoT 말단 기기의 통신 장치에 적합하게 사용할 수 있다.
또한 "엔드포인트"란, 임베디드 분야(802)의 말단 영역을 말한다. 엔드포인트에 사용되는 디바이스로서는, 예를 들어 공장, 가전제품, 인프라스트럭처, 농업 등에서 사용되는 마이크로컴퓨터가 해당된다.
도 44는 엔드포인트 마이크로컴퓨터의 응용예로서, 공장 자동화를 나타낸 이미지 도면이다. 공장(884)은 인터넷 회선(Internet)을 통하여 클라우드(883)(서버)에 접속된다. 또한 클라우드(883)는 인터넷 회선을 통하여 집(881) 및 회사(882)에 접속된다. 인터넷 회선은 유선 통신 방식이어도 좋고, 무선 통신 방식이어도 좋다. 예를 들어 무선 통신 방식의 경우에는, 통신 장치에 본 발명의 일 형태에 따른 반도체 장치를 사용하여, 4세대 이동 통신 시스템(4G)이나 5세대 이동 통신 시스템(5G) 등의 통신 규격에 따른 무선 통신을 수행하면 좋다. 또한 공장(884)은 인터넷 회선을 통하여 공장(885) 및 공장(886)에 접속되어도 좋다.
공장(884)은 마스터 장치(제어 기기)(831)를 가진다. 마스터 장치(831)는 클라우드(883)에 접속되고, 정보를 주고받는 기능을 가진다. 또한 마스터 장치(831)는 M2M(Machine to Machine) 인터페이스(832)를 통하여 IoT 말단 기기(841)에 포함되는 복수의 산업용 로봇(842)에 접속된다. M2M 인터페이스(832)로서는, 예를 들어 유선 통신 방식의 일종인 산업 이더넷("이더넷"은 등록 상표)이나 무선 통신 방식의 일종인 로컬 5G 등을 사용하여도 좋다.
공장 관리자는, 집(881) 또는 회사(882)에서 클라우드(883)를 통하여 공장(884)에 접속하고, 가동 상황 등을 알 수 있다. 또한 오류 물품 및 결품의 체크, 저장 장소의 지시, 택 타임(takt time)의 계측 등을 실행할 수 있다.
근년 IoT는 세계적으로 공장에 도입되고 있으며, 이 상황을 "스마트 공장"이라고 부른다. 스마트 공장은, 엔드포인트 마이크로컴퓨터에 의한 단순한 검사, 감사뿐만 아니라, 고장 검지나 이상 예측 등도 수행하는 것으로 보고되어 있다.
엔드포인트 마이크로컴퓨터 등의 소규모 시스템은, 가동 시의 시스템 전체의 소비 전력이 작은 경우가 많기 때문에, CPU가 차지하는 소비 전력의 비율이 높아지기 쉽다. 그러므로 엔드포인트 마이크로컴퓨터 등의 소규모 시스템에서는 Noff-CPU에 의한 대기 동작 시의 전력 삭감 효과가 크다. 한편, IoT의 임베디드 분야에서는 즉응성이 요구되는 경우가 있지만, Noff-CPU를 사용함으로써 대기 동작에서 빠르게 복귀할 수 있다.
또한 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예 등과 적절히 조합할 수 있다.
(실시예)
본 발명의 일 형태에 따른 메모리 스트링의 기록 동작과 소거 동작에 대하여 디바이스 시뮬레이션에 의한 검증을 수행하였다.
도 45는 디바이스 시뮬레이션에서 가정한 메모리 스트링(MS)의 등가 회로를 나타낸 것이다. 메모리 스트링(MS)은 트랜지스터(STr1)와, 트랜지스터(MTr1) 내지 트랜지스터(MTr8)와, 트랜지스터(STr2)가 직렬로 접속된 구성을 가진다. 트랜지스터(STr1)의 게이트는 단자(SG1)에 전기적으로 접속되고, 트랜지스터(MTr1) 내지 트랜지스터(MTr8)의 게이트는 각각 단자(CLG1) 내지 단자(CLG8)에 전기적으로 접속되고, 트랜지스터(STr2)의 게이트는 단자(SG2)에 전기적으로 접속된다. 또한 메모리 스트링(MS)의 양쪽 단부 중 트랜지스터(STr2) 측에는 비트선으로서 기능하는 배선(BL)이 접속되고, 트랜지스터(STr1) 측에는 소스선으로서 기능하는 배선(SL)이 접속된다. 또한 메모리 스트링(MS)을 구성하는 모든 트랜지스터는 백 게이트(BG)를 가지고, 백 게이트(BG)는 배선(SL)에 전기적으로 접속된다.
또한 본 실시예에 나타낸 메모리 스트링(MS)의 구성은 상기 실시형태에 나타낸 메모리 스트링(100A)의 구성에 상당한다. 메모리 스트링(MS)에서 트랜지스터(STr1) 및 트랜지스터(STr2)는 트랜지스터(TrS_1) 및 트랜지스터(TrS_2)에 상당한다. 따라서 트랜지스터(STr1) 및 트랜지스터(STr2)는 선택 트랜지스터로서 기능한다. 또한 트랜지스터(MTr1) 내지 트랜지스터(MTr8)는 트랜지스터(Tr_1) 내지 트랜지스터(Tr_8)에 상당한다. 따라서 트랜지스터(MTr1) 내지 트랜지스터(MTr8)는 메모리 셀("메모리 트랜지스터"라고도 함)로서 기능한다.
도 46에 디바이스 시뮬레이션에서 가정한 메모리 스트링(MS)의 단면도를 나타내었다. 디바이스 시뮬레이션에는 Synopsys Inc.의 TCAD Sentaurus를 사용하였다. Sentaurus의 cylindrical 커맨드를 사용하여, 도 46의 이차원 구조를 축(991)을 중심축으로 하여 360° 회전시킨 원주 구조를 가정하였다.
메모리 스트링(MS)을 구성하는 트랜지스터의 채널이 형성되는 반도체로서 In-Ga-Zn 산화물(IGZO)을 가정하였다. 또한 IGZO의 도너 농도로서는 1×1017cm-3를 가정하였다.
또한 도 46에서는 메모리 스트링(MS)의 일부를 확대한 도면도 부기하였다. 메모리 스트링(MS)은 터널층으로서 기능하는 SiOx(4nm)와, 전하 축적층으로서 기능하는 SiNx(5nm)와, 차단층으로서 기능하는 SiOx(10nm)를 가진다.
본 실시예에서는 트랜지스터(MTr1) 내지 트랜지스터(MTr8)의 채널 길이("L"이라고도 함)를 30nm로 가정하였다. 또한 트랜지스터(STr1) 및 트랜지스터(STr2)의 채널 길이 L을 60nm로 가정하였다.
게이트(SG1), 게이트(SG2), 게이트(CG1) 내지 게이트(CG8)의 일함수는 모두 4.6eV로 하고, 배선(BL) 및 소스선(SL)은 IGZO와 옴 접속되는 것으로 가정하였다. 그 외에 디바이스 시뮬레이션에서 가정한 파라미터 및 물성값을 표 1에 나타내었다.
Figure pct00001
<데이터의 기록 동작 및 소거 동작의 시뮬레이션>
도 47의 (A)는 메모리 스트링(MS)의 등가 회로를 나타낸 것이다. 도 47의 (A)에는 기록 동작에서의 전압을 부기하였다. 도 47의 (A)에서 VPROG는 기록 전압을 나타낸다. VPROG를 인가하는 시간은 0.3밀리초로 하였다. 본 실시예에서는, 트랜지스터(MTr4)의 전하 축적층에 음의 전하를 기록하고 기록 전(initial)과 기록 후(programmed)에서의 트랜지스터(MTr4)의 문턱 전압의 변화(ΔVth)를 계산하였다(도 47의 (B)).
도 48의 (A)는 메모리 스트링(MS)의 등가 회로를 나타낸 것이다. 도 48의 (A)에는 소거 동작에서의 전압을 부기하였다. 도 48의 (A)에서 VERASE는 소거 전압을 나타낸다. VERASE를 인가하는 시간은 3밀리초로 하였다. 본 실시예에서는, 트랜지스터(MTr4)의 전하 축적층에서의 음의 전하를 미리 가정하여 소거 전(programmed)과 소거 후(erased)에서의 트랜지스터(MTr4)의 문턱 전압의 변화(ΔVth)를 계산하였다(도 48의 (B)).
기록 동작의 시뮬레이션 결과를 도 49의 (A)에 나타내었다. 도 49의 (A)의 가로축은 도 47의 (A)에서의 VPROG를 나타내고, 세로축은 도 47의 (B)에서의 ΔVth를 나타낸다. 또한 도 49의 (A)는 배선(BL)의 전위(VBL)가 0V인 경우(VBL=0V)와 3V인 경우(VBL=3V)의 계산 결과를 나타낸 것이다. VBL=0V는 데이터 "1"의 기록에 상당하고, VBL=3V는 데이터 "0"의 기록에 상당한다.
도 49의 (A)로부터, VBL=0V인 경우에는 VPROG가 12V를 초과하면 VPROG의 값에 따라 ΔVth가 양의 방향으로 변화되는 것을 확인할 수 있다. 한편, VBL=3V인 경우에는 VPROG의 값에 상관없이 ΔVth가 변화되지 않는 것을 확인할 수 있다.
즉, VBL=0V에서 트랜지스터(MTr4)에 데이터 "1"이 기록되고, VBL=3V에서 트랜지스터(MTr4)에 데이터 "0"이 기록되는 것을 확인할 수 있다.
소거 동작의 시뮬레이션 결과를 도 49의 (B)에 나타내었다. 도 49의 (B)의 가로축은 도 48의 (A)에서의 VERASE를 나타내고, 세로축은 도 48의 (B)에서의 ΔVth를 나타낸다.
도 49의 (B)로부터, VERASE가 18V 이상인 경우에는 VERASE의 값에 따라 ΔVth가 음의 방향으로 변화되는 것을 확인할 수 있다. 즉, 트랜지스터(MTr4)에 기록된 전하가 소거되는 것을 확인할 수 있다.
상술한 바와 같이, 본 실시예에 나타낸 디바이스 시뮬레이션의 결과로부터 본 발명의 일 형태에 따른 메모리 스트링에서 데이터의 기록과 소거가 정상적으로 수행되는 것을 확인할 수 있었다.
100: 메모리 스트링, 101: 도전체, 102: 절연체, 103: 도전체, 104: 도전체, 105: 절연체, 106: 도전체, 107: 절연체, 108: 도전체, 109: 배선, 110: 구조체, 111: 절연체, 112: 반도체, 113: 절연체, 114: 기능층, 115: 절연체, 121: 절연체, 122: 도전체, 123: 절연체, 124: 도전체, 125: 도전체, 126: 절연체, 131: 중심축, 136: 절연체

Claims (13)

  1. 반도체 장치로서,
    제 1 방향으로 연장되는 제 1 도전체와,
    제 2 방향으로 연장되는 구조체를 가지고,
    상기 구조체는 제 2 도전체와, 산화물 반도체와, 기능층과, 제 1 절연체와, 제 2 절연체와, 제 3 절연체를 가지고,
    상기 제 2 도전체는 상기 산화물 반도체에 전기적으로 접속되고,
    상기 제 1 도전체와 상기 구조체의 교차부에서 상기 제 2 도전체의 외측에 상기 제 1 절연체, 상기 산화물 반도체, 상기 제 2 절연체, 상기 기능층, 및 상기 제 3 절연체가 각각 동심으로 배치되고,
    상기 교차부에서 상기 제 3 절연체는 상기 제 2 절연체보다 두꺼운, 반도체 장치.
  2. 반도체 장치로서,
    제 1 방향으로 연장되는 n층(n은 2 이상의 정수)의 제 1 도전체와,
    제 2 방향으로 연장되는 구조체를 가지고,
    상기 구조체는 제 2 도전체와, 산화물 반도체와, 기능층과, 제 1 절연체와, 제 2 절연체와, 제 3 절연체를 가지고,
    상기 제 2 도전체는 상기 산화물 반도체에 전기적으로 접속되고,
    상기 n층의 제 1 도전체와 상기 구조체의 각 교차부에서 상기 제 2 도전체의 외측에 상기 제 1 절연체, 상기 산화물 반도체, 상기 제 2 절연체, 상기 기능층, 및 상기 제 3 절연체가 각각 동심으로 배치되고,
    상기 각 교차부에서 상기 제 3 절연체는 상기 제 2 절연체보다 두꺼운, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 방향은 상기 제 2 방향과 직교하는 방향인, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 교차부는 메모리 셀로서 기능하는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기능층은 전하 축적층으로서 기능하는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기능층은 절연체인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 기능층은 질소를 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기능층은 반도체인, 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 기능층은 실리콘을 포함하는, 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 인듐 및 아연 중 적어도 한쪽을 포함하는, 반도체 장치.
  11. 전자 기기로서,
    제 1 항 내지 제 10 항 중 어느 한 항에 기재된 반도체 장치와,
    조작 스위치, 배터리, 및 표시부 중 적어도 하나를 가지는, 전자 기기.
  12. 반도체 장치의 구동 방법으로서,
    제 2 항에 기재된 반도체 장치의 구동 방법이고,
    상기 n층의 제 1 도전체에 제 1 전위를 공급하고 상기 제 2 도전체에 제 2 전위를 공급하는 제 1 동작과,
    i번째(i는 1 이상 n 이하의 정수) 상기 제 1 도전체에 제 3 전위를 공급하고 상기 i번째 제 1 도전체를 제외한 상기 제 1 도전체 각각에 제 4 전위를 공급하고 상기 제 2 도전체에 제 1 전위를 공급하는 제 2 동작을 가지고,
    상기 제 1 동작 후에 상기 제 2 동작을 수행하는, 반도체 장치의 구동 방법.
  13. 제 12 항에 있어서,
    상기 제 1 전위와 상기 제 2 전위의 전위차는 상기 제 1 전위와 상기 제 4 전위의 전위차의 2배 이상 6배 이하이고,
    상기 제 1 전위와 상기 제 3 전위의 전위차는 상기 제 1 전위와 상기 제 4 전위의 전위차의 2배 이상 4배 이하인, 반도체 장치의 구동 방법.
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