JPH10335489A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH10335489A JPH10335489A JP9138231A JP13823197A JPH10335489A JP H10335489 A JPH10335489 A JP H10335489A JP 9138231 A JP9138231 A JP 9138231A JP 13823197 A JP13823197 A JP 13823197A JP H10335489 A JPH10335489 A JP H10335489A
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- semiconductor memory
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】従来のＳＲＡＭは、高抵抗形メモリセルでは、
２つのトランジスタに接続する抵抗の抵抗値の変動幅が
大きく、ＴＦＴ形メモリセルでは、トランジスタのソー
ス・ドレイン間の電流リークが増大し、消費電力が増
し、完全ＣＭＯＳ形メモリセルでは、ラッチアップが発
生しやすくなり微細化が困難であった。 【解決手段】本発明は、ＰＮ接合によるトンネル電流を
用いたプルアップ素子１３，１４がフリップフロップ構
成されたＰch，Ｎchトランジスタ１１，１２からなるメ
モり部に接続され、ラッチアップの発生が低減し、微細
化してもトンネル電流を利用しているため、微細な高抵
抗形メモリセルに比べて、製造時のプロセスの不均一性
による抵抗値のばらつきで特性の変動の影響が少なくな
る。半導体基板若しくは、ウェル領域を電流通路に用い
ることができ、配線を減らしてセル面積を小さくするこ
とができる半導体メモリセルである。
２つのトランジスタに接続する抵抗の抵抗値の変動幅が
大きく、ＴＦＴ形メモリセルでは、トランジスタのソー
ス・ドレイン間の電流リークが増大し、消費電力が増
し、完全ＣＭＯＳ形メモリセルでは、ラッチアップが発
生しやすくなり微細化が困難であった。 【解決手段】本発明は、ＰＮ接合によるトンネル電流を
用いたプルアップ素子１３，１４がフリップフロップ構
成されたＰch，Ｎchトランジスタ１１，１２からなるメ
モり部に接続され、ラッチアップの発生が低減し、微細
化してもトンネル電流を利用しているため、微細な高抵
抗形メモリセルに比べて、製造時のプロセスの不均一性
による抵抗値のばらつきで特性の変動の影響が少なくな
る。半導体基板若しくは、ウェル領域を電流通路に用い
ることができ、配線を減らしてセル面積を小さくするこ
とができる半導体メモリセルである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のスタティックＲＡＭ（ＳＲＡＭ）に係り、特にＰＮ接
合によるトンネル電流を利用するプルアップ素子を用い
た微細化が可能な半導体メモリセルに関する。
のスタティックＲＡＭ（ＳＲＡＭ）に係り、特にＰＮ接
合によるトンネル電流を利用するプルアップ素子を用い
た微細化が可能な半導体メモリセルに関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置は、データを
読み出し・書き込み可能なＲＡＭと、予め記憶されたデ
ータの読み出し専用のＲＯＭに分類され、そのＲＡＭ
は、スタティックＲＡＭ（ＳＲＡＭ）とダイナミックＲ
ＡＭとに分類されている。
読み出し・書き込み可能なＲＡＭと、予め記憶されたデ
ータの読み出し専用のＲＯＭに分類され、そのＲＡＭ
は、スタティックＲＡＭ（ＳＲＡＭ）とダイナミックＲ
ＡＭとに分類されている。
【０００３】このＳＲＡＭは、フリップフロップ回路を
メモリセルに組み込んで、静的（スタティック）にデー
タを保持するように構成されている。このため、１つ当
たりのメモリ素子に６個程度のトランジスタ等の回路素
子数が必要となり、ＤＲＡＭに比べて回路素子数が多く
なり、集積度が１／４程度に下がり、また、１ビット当
たりのコストが高くなる。
メモリセルに組み込んで、静的（スタティック）にデー
タを保持するように構成されている。このため、１つ当
たりのメモリ素子に６個程度のトランジスタ等の回路素
子数が必要となり、ＤＲＡＭに比べて回路素子数が多く
なり、集積度が１／４程度に下がり、また、１ビット当
たりのコストが高くなる。
【０００４】しかし、ＤＲＡＭのように保持データの減
衰を防止するためのリフレッシュ動作を行う必要がな
く、メモリの動作タイミングが容易でメモリシステム構
成上使いやすく、低消費電力が実現しやすいという利点
がある。
衰を防止するためのリフレッシュ動作を行う必要がな
く、メモリの動作タイミングが容易でメモリシステム構
成上使いやすく、低消費電力が実現しやすいという利点
がある。
【０００５】このようなＳＲＡＭは、図７（ａ）に示す
ような構成の高抵抗形メモリセル（抵抗負荷形メモリセ
ル）、同図（ｂ）に示すようなＴＦＴ形メモリセル（デ
プリーション負荷形メモリセル）若しくは、同図（ｃ）
に示すような完全ＣＭＯＳ形メモリセルとに分類され
る。
ような構成の高抵抗形メモリセル（抵抗負荷形メモリセ
ル）、同図（ｂ）に示すようなＴＦＴ形メモリセル（デ
プリーション負荷形メモリセル）若しくは、同図（ｃ）
に示すような完全ＣＭＯＳ形メモリセルとに分類され
る。
【０００６】これは、Ｐウェル領域とＮウェル領域を必
要とする完全ＣＭＯＳ形メモリセルに比べて、チップ面
積が小さくなる。
要とする完全ＣＭＯＳ形メモリセルに比べて、チップ面
積が小さくなる。
【０００７】また、完全ＣＭＯＳ形メモリセルは、直流
的な電流を持たない利点があり、待機中の消費電力を接
合リーク電流のレベルまで低減させる超低消費電力ＲＡ
Ｍとして用いられている。
的な電流を持たない利点があり、待機中の消費電力を接
合リーク電流のレベルまで低減させる超低消費電力ＲＡ
Ｍとして用いられている。
【０００８】
【発明が解決しようとする課題】前述した各ＳＲＡＭに
ついて、現在よりもさらに微細化を実施した場合には、
以下のような問題が発生する。
ついて、現在よりもさらに微細化を実施した場合には、
以下のような問題が発生する。
【０００９】まず、高抵抗形メモリセルにおいては、フ
リップフロップ構成されたトランジスタに接続する抵抗
の抵抗値の変動幅が大きくなる。このため、これらのト
ランジスタの動作が不均一となる。ＴＦＴ形メモリセル
においては、トランジスタのソース・ドレイン間の電流
リークが増大し、消費電力が増すこととなる。さらに、
完全ＣＭＯＳ形メモリセルにおいては、ラッチアップが
発生しやすくなる。
リップフロップ構成されたトランジスタに接続する抵抗
の抵抗値の変動幅が大きくなる。このため、これらのト
ランジスタの動作が不均一となる。ＴＦＴ形メモリセル
においては、トランジスタのソース・ドレイン間の電流
リークが増大し、消費電力が増すこととなる。さらに、
完全ＣＭＯＳ形メモリセルにおいては、ラッチアップが
発生しやすくなる。
【００１０】これらの原因はそれぞれに異なるが、この
結果に、プルアップ素子に問題が生じるためである。従
って、プルアップ素子を改善することにより、メモリセ
ルの微細化に対する問題も低減される。
結果に、プルアップ素子に問題が生じるためである。従
って、プルアップ素子を改善することにより、メモリセ
ルの微細化に対する問題も低減される。
【００１１】そこで本発明は、メモリセルのさらなる微
細化が可能で、且つ低消費電力を実現する半導体メモリ
セルを提供することを目的とする。
細化が可能で、且つ低消費電力を実現する半導体メモリ
セルを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体基板上に形成されるフリップフロッ
プ構成されたトランジスタからなるメモリ部に接続され
るプルアップ素子を有する半導体メモリセルにおいて、
前記プルアップ素子は、前記半導体基板上のウェル領域
内に形成されたＰ形領域とＮ形領域が接合するＰＮ接合
と、該ＰＮ接合上に形成されたゲート電極とで構成さ
れ、前記ゲート電極及び前記Ｎ形領域の電位に制御され
て前記ＰＮ接合間を流れるトンネル電流を電源から前記
メモリ部にデータとして供給する半導体メモリセルを提
供する。また前記プルアップ素子は、電源からの電流通
路を前記半導体基板及び前記ウェル領域を通じて、前記
Ｎ形領域に供給し、前記ＰＮ接合箇所からトンネル電流
として、Ｐ形領域を経て、前記メモリ部に供給する。
するために、半導体基板上に形成されるフリップフロッ
プ構成されたトランジスタからなるメモリ部に接続され
るプルアップ素子を有する半導体メモリセルにおいて、
前記プルアップ素子は、前記半導体基板上のウェル領域
内に形成されたＰ形領域とＮ形領域が接合するＰＮ接合
と、該ＰＮ接合上に形成されたゲート電極とで構成さ
れ、前記ゲート電極及び前記Ｎ形領域の電位に制御され
て前記ＰＮ接合間を流れるトンネル電流を電源から前記
メモリ部にデータとして供給する半導体メモリセルを提
供する。また前記プルアップ素子は、電源からの電流通
路を前記半導体基板及び前記ウェル領域を通じて、前記
Ｎ形領域に供給し、前記ＰＮ接合箇所からトンネル電流
として、Ｐ形領域を経て、前記メモリ部に供給する。
【００１３】以上のような構成の半導体メモリセルは、
ＰＮ接合によるトンネル電流を用いたプルアップ素子が
フリップフロップ構成された第１、第２（Ｐch，Ｎch）
のトランジスタからなるメモり部に接続され、転送ゲー
トにより駆動されて、電源からＰＮ接合によるトンネル
電流として、メモリ部にデータとしての電位（オン・オ
フ状態）を供給する。
ＰＮ接合によるトンネル電流を用いたプルアップ素子が
フリップフロップ構成された第１、第２（Ｐch，Ｎch）
のトランジスタからなるメモり部に接続され、転送ゲー
トにより駆動されて、電源からＰＮ接合によるトンネル
電流として、メモリ部にデータとしての電位（オン・オ
フ状態）を供給する。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１５】図１を参照して、本発明の半導体メモリの
概要について説明する。
概要について説明する。
【００１６】本発明の半導体メモリは、ＳＲＡＭにおけ
るフリップフロップ構成された２つのＰch、Ｎchトラン
ジスタからなるメモリ部に接続されるプルアップ素子に
ＰＮ接合されてトンネル電流が流れる構造のプルアップ
素子を用いたものである。
るフリップフロップ構成された２つのＰch、Ｎchトラン
ジスタからなるメモリ部に接続されるプルアップ素子に
ＰＮ接合されてトンネル電流が流れる構造のプルアップ
素子を用いたものである。
【００１７】図１（ａ）は、このプルアップ素子の断面
構造を示し、同図（ｂ）は、上から見た構成を示し、同
図（ｃ）は、この回路の記号を示している。
構造を示し、同図（ｂ）は、上から見た構成を示し、同
図（ｃ）は、この回路の記号を示している。
【００１８】このプルアップ素子は、Ｎ形半導体基板１
に形成された後述する２つのＰch、Ｎchトランジスタで
フリップフロップ構成されたメモリ部（プルダウン素
子）に接続される。
に形成された後述する２つのＰch、Ｎchトランジスタで
フリップフロップ構成されたメモリ部（プルダウン素
子）に接続される。
【００１９】このＮ形半導体基板１に形成されたＮウェ
ル領域２内でＰ形領域３とＮ+ 形領域４が接合され、接
合箇所の上方にゲート酸化膜５を介してゲート電極６が
形成される。本実施形態では、Ｎ形半導体基板を例とし
たがＰ形半導体基板を用いても同様に実施できる。
ル領域２内でＰ形領域３とＮ+ 形領域４が接合され、接
合箇所の上方にゲート酸化膜５を介してゲート電極６が
形成される。本実施形態では、Ｎ形半導体基板を例とし
たがＰ形半導体基板を用いても同様に実施できる。
【００２０】この構成において、ゲート電極６とＰ形領
域３の電位をＧＮＤ（基準電位）とし、Ｎ+ 形領域４の
電位をＶcc（電源電位）とすると、ＰＮ接合箇所でＮ+
形領域４からＰ形領域３に流れるトンネル電流が発生す
る。このトンネル電流は、ゲート電極６の電位とＮ+ 形
領域４の電位により制御される。
域３の電位をＧＮＤ（基準電位）とし、Ｎ+ 形領域４の
電位をＶcc（電源電位）とすると、ＰＮ接合箇所でＮ+
形領域４からＰ形領域３に流れるトンネル電流が発生す
る。このトンネル電流は、ゲート電極６の電位とＮ+ 形
領域４の電位により制御される。
【００２１】またトンネル電流は、ゲート酸化膜５の膜
厚にも依存しており、特性に影響を与えるため、本実施
形態では、ゲート酸化膜の膜厚のばらつきを低減させ、
均一な膜厚にすることが重要である。
厚にも依存しており、特性に影響を与えるため、本実施
形態では、ゲート酸化膜の膜厚のばらつきを低減させ、
均一な膜厚にすることが重要である。
【００２２】図２には、第１の実施形態として、前述し
たプルアップ素子を用いて、完全ＣＭＯＳメモリセルに
類似する構成にした例を示す。
たプルアップ素子を用いて、完全ＣＭＯＳメモリセルに
類似する構成にした例を示す。
【００２３】この半導体メモリセルは、Ｐch，Ｎchトラ
ンジスタ１１，１２をクロスカップルさせてフリップフ
ロップ構成されたメモリ部と、それぞれのトランジスタ
１１，１２に接続するプルアップ素子１３，１４と、デ
ータの入出力用の転送ゲート１５，１６とで構成されて
いる。
ンジスタ１１，１２をクロスカップルさせてフリップフ
ロップ構成されたメモリ部と、それぞれのトランジスタ
１１，１２に接続するプルアップ素子１３，１４と、デ
ータの入出力用の転送ゲート１５，１６とで構成されて
いる。
【００２４】図３及び図４には、図２に示した半導体メ
モリセルの製造工程を示し説明する。ここでは、メモリ
部と１つのプルアップ素子を示している。ここでは、図
２に示す点線ｍで囲った範囲について示している。
モリセルの製造工程を示し説明する。ここでは、メモリ
部と１つのプルアップ素子を示している。ここでは、図
２に示す点線ｍで囲った範囲について示している。
【００２５】図３（ａ）に示すように、Ｎ形半導体基板
１に、素子分離領域２１と、不純物を拡散若しくは注入
してＰウェル領域２２、Ｎウェル領域２３及びＮウェル
領域２を形成する。この素子分離領域２１は、深さ０．
５μｍの通常の浅いトレンチ分離とする。
１に、素子分離領域２１と、不純物を拡散若しくは注入
してＰウェル領域２２、Ｎウェル領域２３及びＮウェル
領域２を形成する。この素子分離領域２１は、深さ０．
５μｍの通常の浅いトレンチ分離とする。
【００２６】ウェル領域の形成は、Ｎウェル領域２，２
３は、例えば、リン（Ｐ）を１８０ｋev、１Ｅ１３個／
cm2 でイオン注入を行い、またＰウェル領域２２は、例
えば、ボロン（Ｂ）を１５０ｋev、１Ｅ１３個／cm2 で
イオン注入を行った後、１０００℃、５時間のアニール
処理を施す。またＰウェル領域２２を形成する際に、Ｎ
ウェル領域２内にはＰ形領域３を形成する。
３は、例えば、リン（Ｐ）を１８０ｋev、１Ｅ１３個／
cm2 でイオン注入を行い、またＰウェル領域２２は、例
えば、ボロン（Ｂ）を１５０ｋev、１Ｅ１３個／cm2 で
イオン注入を行った後、１０００℃、５時間のアニール
処理を施す。またＰウェル領域２２を形成する際に、Ｎ
ウェル領域２内にはＰ形領域３を形成する。
【００２７】図３（ｂ）に示すように、前記半導体基板
１の全面上にゲート酸化膜５となる膜厚８ｎｍのシリコ
ン酸化膜を形成し、さらに所望の閾値にするために不純
物のイオン注入を行い、Ｎchトランジスタの閾値を０．
５Ｖ、Ｐchトランジスタの閾値を−１．０Ｖに設定す
る。
１の全面上にゲート酸化膜５となる膜厚８ｎｍのシリコ
ン酸化膜を形成し、さらに所望の閾値にするために不純
物のイオン注入を行い、Ｎchトランジスタの閾値を０．
５Ｖ、Ｐchトランジスタの閾値を−１．０Ｖに設定す
る。
【００２８】図３（ｃ）に示すように、膜厚０．３μｍ
のポリシリコン膜を半導体基板１のウェル領域面上に形
成して、リンをイオン注入した後、フォトリソグラフィ
技術を用いて、パターニングしてゲート電極６，２４，
２５を形成する。
のポリシリコン膜を半導体基板１のウェル領域面上に形
成して、リンをイオン注入した後、フォトリソグラフィ
技術を用いて、パターニングしてゲート電極６，２４，
２５を形成する。
【００２９】図３（ｄ）に示すように、プルアップ素子
のＮ+ 形領域４及びＮchトランジスタのソース・ドレイ
ン領域２６ａ，２６ｂを形成するために、フォトリソグ
ラフィ技術によりレジストマスク２７を形成した後、砒
素を７０ｋev、５Ｅ１５個／cm2 でイオン注入する。
のＮ+ 形領域４及びＮchトランジスタのソース・ドレイ
ン領域２６ａ，２６ｂを形成するために、フォトリソグ
ラフィ技術によりレジストマスク２７を形成した後、砒
素を７０ｋev、５Ｅ１５個／cm2 でイオン注入する。
【００３０】図４（ａ）に示すように、プルアップ素子
のＰ形領域３内にＰ+ 領域２９及びＰchトランジスタの
ソース・ドレイン領域２８ａ，２８ｂを形成するため
に、フォトリソグラフィ技術によりレジストマスク３０
を形成した後、ボロンを３０ｋev、５Ｅ１５個／cm2 で
イオン注入する。
のＰ形領域３内にＰ+ 領域２９及びＰchトランジスタの
ソース・ドレイン領域２８ａ，２８ｂを形成するため
に、フォトリソグラフィ技術によりレジストマスク３０
を形成した後、ボロンを３０ｋev、５Ｅ１５個／cm2 で
イオン注入する。
【００３１】図４（ｂ）に示すように、半導体基板１の
裏面を除く、全面上に膜厚０．２μｍのシリコン酸化膜
と膜厚０．８μｍのＢＰＳＧからなる層間絶縁膜３１を
形成する。
裏面を除く、全面上に膜厚０．２μｍのシリコン酸化膜
と膜厚０．８μｍのＢＰＳＧからなる層間絶縁膜３１を
形成する。
【００３２】図４（ｃ）に示すように各トランジスタの
ゲート電極及びソース・ドレイン領域上にコンタクトホ
ールを形成し、スパッタリング等で金属膜を形成し、フ
ォトリソグラフィ技術を用いてパターニングし、配線パ
ターン３２を形成する。
ゲート電極及びソース・ドレイン領域上にコンタクトホ
ールを形成し、スパッタリング等で金属膜を形成し、フ
ォトリソグラフィ技術を用いてパターニングし、配線パ
ターン３２を形成する。
【００３３】この配線パターン３２では、トンネル素子
のＮ+ 形領域４に接続する配線を形成しているが、半導
体基板１自体を電源用の電流通路（配線）として用いる
場合には、配線を形成する必要はない。
のＮ+ 形領域４に接続する配線を形成しているが、半導
体基板１自体を電源用の電流通路（配線）として用いる
場合には、配線を形成する必要はない。
【００３４】このようなプルアップ素子をメモり部に接
続することによって、寄生サイリスタが形成されるが、
従来の完全ＣＭＯＳ形メモリセルの構成に比べて、Ｐch
トランジスタのドレイン電極が不要なため、Ｐ+ 形領域
とＮ+ 形領域とをより離して配置することができるよう
になり、ラッチアップが発生しにくくなる。
続することによって、寄生サイリスタが形成されるが、
従来の完全ＣＭＯＳ形メモリセルの構成に比べて、Ｐch
トランジスタのドレイン電極が不要なため、Ｐ+ 形領域
とＮ+ 形領域とをより離して配置することができるよう
になり、ラッチアップが発生しにくくなる。
【００３５】また、ＰＮ接合におけるトンネル電流を用
いるため、ソース・ドレイン間のリーク電流とは無縁で
ある。しかも微細化してもトンネル電流を利用している
ため、製造時のプロセスの不均一性からくる特性の変動
の影響は少なくて済み、抵抗値がばらつく微細な高抵抗
形メモリセルに比べて小さくなる。
いるため、ソース・ドレイン間のリーク電流とは無縁で
ある。しかも微細化してもトンネル電流を利用している
ため、製造時のプロセスの不均一性からくる特性の変動
の影響は少なくて済み、抵抗値がばらつく微細な高抵抗
形メモリセルに比べて小さくなる。
【００３６】さらに、半導体基板若しくはウェル領域自
体を電流通路として用いることができるため、配線が不
要となり、従来のメモリセルに比べてセル面積を小さく
することができる。このような特徴を有するため、微細
なＳＲＡＭメモリセルを均一的に形成することができる
ようになる。
体を電流通路として用いることができるため、配線が不
要となり、従来のメモリセルに比べてセル面積を小さく
することができる。このような特徴を有するため、微細
なＳＲＡＭメモリセルを均一的に形成することができる
ようになる。
【００３７】次に、図５には、前述した図２の点線ｎの
範囲に示した２つのプルアップ素子の実際の構成例を示
し説明する。
範囲に示した２つのプルアップ素子の実際の構成例を示
し説明する。
【００３８】図５（ａ）は、このプルアップ素子の断面
構造を示し、同図（ｂ）は、上から見た構成を示してい
る。
構造を示し、同図（ｂ）は、上から見た構成を示してい
る。
【００３９】Ｎ形半導体基板１に形成されたＮウェル領
域２内でＰ形領域４１，４２とＮ+形領域４３がそれぞ
れ接合され、各接合箇所の上方にゲート酸化膜５を介し
てゲート電極６ａ，６ｂが形成される。本実施形態で
は、Ｎ形半導体基板を例としたがＰ形半導体基板を用い
てもよい。
域２内でＰ形領域４１，４２とＮ+形領域４３がそれぞ
れ接合され、各接合箇所の上方にゲート酸化膜５を介し
てゲート電極６ａ，６ｂが形成される。本実施形態で
は、Ｎ形半導体基板を例としたがＰ形半導体基板を用い
てもよい。
【００４０】この構成において、ゲート電極６ａ，６ｂ
とＰ形領域４１，４２の電位をＧＮＤ（基準電位）と
し、Ｎ+ 形領域４３の電位をＶcc（電源電位）とする
と、ＰＮ接合箇所でＮ+ 形領域４３から、それぞれのＰ
形領域４１，４２に流れるトンネル電流が発生する。こ
のトンネル電流は、ゲート電極６ａ，６ｂの電位とＮ+
形領域４３の電位により制御される。
とＰ形領域４１，４２の電位をＧＮＤ（基準電位）と
し、Ｎ+ 形領域４３の電位をＶcc（電源電位）とする
と、ＰＮ接合箇所でＮ+ 形領域４３から、それぞれのＰ
形領域４１，４２に流れるトンネル電流が発生する。こ
のトンネル電流は、ゲート電極６ａ，６ｂの電位とＮ+
形領域４３の電位により制御される。
【００４１】次に図６には、第２の実施形態として、前
述したプルアップ素子を高抵抗形メモリセルに類似する
構成にした例を示す。
述したプルアップ素子を高抵抗形メモリセルに類似する
構成にした例を示す。
【００４２】前述した第１の実施形態の完全ＣＭＯＳメ
モリセルに類似する半導体メモリセルは、プルアップ素
子１３，１４のゲート電極がそれぞれクロスする転送ゲ
ート１５，１６に接続していたが、本実施形態の半導体
メモリセルにおいては、プルアップ素子１３，１４のゲ
ート電極が共通接続され、電源よりも低い電位の基準電
位（例えば、ＧＮＤ）に接続されている。この接続構成
により、ダイオード的に働いて抵抗成分を持ち、従来用
いられていた抵抗として機能する。
モリセルに類似する半導体メモリセルは、プルアップ素
子１３，１４のゲート電極がそれぞれクロスする転送ゲ
ート１５，１６に接続していたが、本実施形態の半導体
メモリセルにおいては、プルアップ素子１３，１４のゲ
ート電極が共通接続され、電源よりも低い電位の基準電
位（例えば、ＧＮＤ）に接続されている。この接続構成
により、ダイオード的に働いて抵抗成分を持ち、従来用
いられていた抵抗として機能する。
【００４３】本実施形態は、前述した第１の実施形態と
同様な作用・効果が得られる。本実施形態の半導体メモ
リセルは、トンネル電流を利用するプルアップ素子を抵
抗器として用いるため、従来のように、微細化に伴う高
抵抗形メモリセルを製造する時のプロセスの不均一性の
影響を受けて、抵抗器の抵抗値を大きく変動させること
なく、均一した抵抗値が実現できることから半導体メモ
リセルの微細化が実現できる。
同様な作用・効果が得られる。本実施形態の半導体メモ
リセルは、トンネル電流を利用するプルアップ素子を抵
抗器として用いるため、従来のように、微細化に伴う高
抵抗形メモリセルを製造する時のプロセスの不均一性の
影響を受けて、抵抗器の抵抗値を大きく変動させること
なく、均一した抵抗値が実現できることから半導体メモ
リセルの微細化が実現できる。
【００４４】
【発明の効果】以上詳述したように本発明によれば、メ
モリセルの微細化が可能で、且つ低消費電力を実現する
半導体メモリセルを提供することができる。
モリセルの微細化が可能で、且つ低消費電力を実現する
半導体メモリセルを提供することができる。
【図１】本発明の半導体メモリの概要について説明する
ための図である。
ための図である。
【図２】第１の実施形態として、図１に示したプルアッ
プ素子を用いて完全ＣＭＯＳメモリセルに類似する構成
にした例を示す図である。
プ素子を用いて完全ＣＭＯＳメモリセルに類似する構成
にした例を示す図である。
【図３】図２に示した半導体メモリセルの製造工程の前
半を示す図である。
半を示す図である。
【図４】図２に示した半導体メモリセルの製造工程の後
半を示す図である。
半を示す図である。
【図５】図２に示したプルアップ素子の実際の構成例を
示す図である。
示す図である。
【図６】第２の実施形態として、図１に示したプルアッ
プ素子を高抵抗形メモリセルに類似する構成にした例を
示す図である。
プ素子を高抵抗形メモリセルに類似する構成にした例を
示す図である。
【図７】図７は、従来のＳＲＡＭの構成例を示す図であ
る。
る。
１…Ｎ形半導体基板 ２…Ｎウェル領域 ３…Ｐ形領域 ４…Ｎ+ 形領域 ５…ゲート酸化膜 ６…ゲート電極 １１，１２…Ｐch，Ｎchトランジスタ １３，１４…プルアップ素子 １５，１６…転送ゲート
Claims (3)
- 【請求項１】 半導体基板上に形成されるフリップフロ
ップ構成されたトランジスタからなるメモリ部に接続さ
れるプルアップ素子を有する半導体メモリセルにおい
て、 前記プルアップ素子は、前記半導体基板上のウェル領域
内に形成されたＰ形領域とＮ形領域が接合するＰＮ接合
と、該ＰＮ接合上に形成されたゲート電極とで構成さ
れ、 前記ゲート電極及び前記Ｎ形領域にかかる電位に制御さ
れる前記ＰＮ接合間を流れるトンネル電流により、電源
を前記メモリ部に供給することを特徴とする半導体メモ
リセル。 - 【請求項２】 前記プルアップ素子は、電源からメモリ
部への電流通路として、前記半導体基板及び前記ウェル
領域を通じて、前記Ｎ形領域に供給し、前記ＰＮ接合箇
所からのトンネル電流により、Ｐ形領域を経て、前記メ
モリ部に供給することを特徴とする請求項１に記載の半
導体メモリセル。 - 【請求項３】 スタティックＲＡＭ（Static Random Ac
cess Menory）において、 半導体基板上にフリップフロップ構成された第１、第２
のトランジスタからなるメモリ手段と、 前記第１、第２のトランジスタを駆動させ、データの書
き込み読み出しを行う転送手段と、 Ｐ形領域とＮ形領域が接合するＰＮ接合と、該ＰＮ接合
上に形成されたゲート電極とを有し、前記転送手段に駆
動され、前記第１、第２のトランジスタにデータ電位を
前記ＰＮ接合を通じたトンネル電流として電源から供給
するプルアップ手段と、を具備することを特徴とする半
導体メモりセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138231A JPH10335489A (ja) | 1997-05-28 | 1997-05-28 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138231A JPH10335489A (ja) | 1997-05-28 | 1997-05-28 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335489A true JPH10335489A (ja) | 1998-12-18 |
Family
ID=15217161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9138231A Pending JPH10335489A (ja) | 1997-05-28 | 1997-05-28 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335489A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060089A (ja) * | 2001-08-16 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008016480A (ja) * | 2006-07-03 | 2008-01-24 | Sony Corp | 半導体記憶装置及びその製造方法 |
| JP2012084797A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 半導体装置 |
| US9275725B2 (en) | 2013-05-03 | 2016-03-01 | Samsung Electronics Co., Ltd. | Memory device and method of operating the same |
| WO2022084782A1 (ja) * | 2020-10-20 | 2022-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
-
1997
- 1997-05-28 JP JP9138231A patent/JPH10335489A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060089A (ja) * | 2001-08-16 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4623885B2 (ja) * | 2001-08-16 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2008016480A (ja) * | 2006-07-03 | 2008-01-24 | Sony Corp | 半導体記憶装置及びその製造方法 |
| JP2012084797A (ja) * | 2010-10-14 | 2012-04-26 | Toshiba Corp | 半導体装置 |
| US9275725B2 (en) | 2013-05-03 | 2016-03-01 | Samsung Electronics Co., Ltd. | Memory device and method of operating the same |
| WO2022084782A1 (ja) * | 2020-10-20 | 2022-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
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