KR20120053953A - 메모리 쓰기 에러 정정 회로 - Google Patents

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Abstract

메모리 회로는 어레이, 행 디코더, 열 디코더, 데이터 비트의 어드레스를 입력받는 어드레스 회로, 명령들을 입력받고 제어 신호들을 메모리 시스템 블록들로 전달하는 제어 로직과, 그리고 선택된 열에 연결된 감지 밍 쓰기 드라이버 회로들을 포함한다. 히든 읽기 비교 회로는 감지 회로와 쓰기 회로 사이에 연결되고, 입력 래치의 데이터 비트와 메모리 어레이로부터 읽혀진 데이터 출력 사이의 비교에 응답하여 제어 로직으로 에러 플래그를 전달한다. 쓰기 에러 어드레스 태그 메모리는 에러 플래그에 응답하며 양방향 버스를 통해 어드레스 회로에 연결된다. 데이터 비트를 입출력하기 위한 제 1 및 제 2 양방향 버스들을 갖는 데이터 입출력 회로가 제공된다. 쓰기 에러 어드레스 태그 메모리는 에러 플래그가 설정되면 어드레스를 저장하고 재-쓰기 동작 동안 어드레스를 제공한다.

Description

메모리 쓰기 에러 정정 회로{MEMORY WRITE ERROR CORRECTION CIRCUIT}
본 발명은 메모리 집적 회로에 관한 것으로, 좀 더 구체적으로는 불 휘발성 스태틱 랜덤 액세스 메모리에 관한 것이다.
반도체 메모리 장치들은 데이터를 저장하기 위해서 전자 시스템들에 널리 사용되어 오고 있다. 일반적으로, 불 휘발성 및 휘발성 메모리들을 포함하는 두 가지 형태의 반도체 메모리들이 있다. SRAM 또는 DRAM과 같은 휘발성 메모리 장치는 공급 전원이 차단될 때 데이터를 잃는다. 반면에, 플래시, EPROM, 또는 MRAM과 같은 불 휘발성 메모리 장치는 공급 전원이 차단되더라도 전하를 유지한다. 그러므로, 전원 차단으로 인한 데이터의 손실이 허용되지 않는 경우, 불 휘발성 메모리가 데이터를 저장하는 데 사용된다.
도 1은 스핀전달토크형 자기저항 메모리(STT-MRAM) 셀을 형성하는 데 사용되는 자기 터널 접합 (MTJ) 구조의 개략적인 단면도이다. 자기 터널 접합(10)은 기준층(12), 터널링층(14), 그리고 자유층(16)을 포함하는 것으로 도시되어 있다. 기준층(12)과 자유층(16)은 강자성 층들이다. 터널링층(14)은 비자성층이다. 기준층(12)의 자화 방향은 고정되고 변하지 않는다. 하지만, 자유층(16)의 자화 방향은 MTJ 구조를 통해 상당히 큰 전류를 통과시킴으로써 변화될 것이다. 도 1a에 있어서, 기준층(12)과 자유층(16)이 동일한 자화 방향을 갖는 것 즉, 기준층(12)과 자유층(16)가 평행 상태에 있는 것으로 가정한다. 도 1b에 있어서, 기준층(12)과 자유층(16)이 상반된 자화 방향들을 갖는 것으로 즉, 기준층(12)과 자유층(16)가 역평행 상태(anti-parallel state)에 있는 것으로 가정한다. 도 1c에 있어서, 기준층(12)과 자유층(16)가 기준층(12)과 자유층(16)의 경계에 의해서 정의되는 평면에 수직한 동일한 자화 방향을 갖는 것으로 가정한다. 도 1d에 있어서, 기준층(12)과 자유층(16)가 기준층(12)과 자유층(16)의 경계에 의해서 정의되는 평면에 수직한 상반된 자화 방향들을 갖는 것으로 가정한다.
도 1a에 도시된 바와 같은 평행 상태에서 도 1b에 도시된 역평행 상태로 전환하기 위해서, 기준층(12)의 전압 전위는 기준층(16)의 전압 전위에 비례하여 증가된다. 이러한 전압차는 자유층(16)에서 기준층(12)으로 흐르는 스핀 편극 전자들(spin polarized electrons)이 앵귤러 모멘텀(angular momentum)을 전달하게 하고 도 1b에 도시된 바와 같이 자유층(12)의 자화 방향을 역평행 상태로 변화시키게 한다. 역평행 상태에서 평행 상태로 전환하기 위해서, 자유층(16)의 전압 전위가 기준층(12)의 전압 전위에 비례하여 증가된다. 이러한 전압차는 기준층(12)에서 자유층(16)으로 흐르는 스핀 편극 전자들이 앵귤러 모멘텀(angular momentum)을 전달하게 하고 도 1a에 도시된 바와 같이 자유층(16)의 자화 방향을 평행 상태로 변화시키게 한다.
평행 상태에서 비평행 상태로 전환하기 위해서 또는 그 반대의 경우, 자기 터널 접합(10)에 인가된 전압 및 자기 터널 접합(10)을 통해 흐르는 대응하는 전류는 각 쌍의 임계값들보다 커야한다. 스위칭이 생기게 하기 위해서 임계 전압을 초과하는 전압을 스위칭 전압(Ve)이라 칭한다. 마찬가지로, 스위칭이 생기게 하기 위해서 임계 전류를 초과하는 전류를 스위칭 전류(Ie)라 칭한다. 잘 알려진 바와 같이, 자유층(16)과 기준층(12)이 동일한 자화 방향(평행 상태)를 가질 때, 자기 터널 접합(10)은 상대적으로 낮은 저항을 갖는다. 역으로, 자유층(16)과 기준층(12)이 상반된 자화 방향들(역평행 상태)를 가질 때, 자기 터널 접합(10)은 상대적으로 높은 저항을 갖는다. 자기 터널 접합의 물리적인 특성들로 인해서, 평행 상태에서 역평행 상태로 자기 터널 접합의 상태를 변화시키는 데 필요한 임계 전류는 종종 역평행 상태에서 평행 상태로 자기 터널 접합의 상태를 변화시키는 데 필요한 임계 전류보다 크다.
도 2a는 자기 터널 접합 및 STT-MRAM 셀을 함께 형성하는 관련된 선택 트랜지스터를 보여준다. 트랜지스터(20)는 PMOS 트랜지스터와 비교하여 볼 때 본래 큰 전류 구동, 낮은 임계 전압, 그리고 적은 면적으로 인해 NMOS 트랜지스터이다. 이후 추가적으로 설명되는 바와 같이, MRAM(30)에 ‘1’을 쓰는 데 사용되는 전류는 ‘0’을 쓰는 데 사용되는 전류와 다르다. 2개의 쓰기 조건들 동안 전류 흐름 방향의 비대칭은 트랜지스터(20)의 게이트-소오스 전압의 비대칭에 의해서 야기된다. 따라서, ‘0’를 쓰기 위한 충분한 전류를 전달하기에 적합한 쓰기 드라이버는 ‘1’를 쓰기 위한 충분한 전류를 제공하지 못할 것이다. 마찬가지로, ‘1’를 쓰기 위한 충분한 전류를 전달하기에 적합한 쓰기 드라이버는 ‘0’를 쓰기 위한 허용 가능한 전류 레벨보다 큰 전류를 전달할 것이다.
다음의 설명에서, MRAM 셀은 관련된 자기 터널 접합의 자유 및 기준층들이 평행 (P) 상태에 있을 때, 즉, 자기 접합 터널이 낮은 저항을 나타낼 때 로직 ‘0’ 상태에 있는 것으로 정의된다. 이러한 낮은 저항 상태는 또한 선택적으로 Rlow 또는 RP 상태로서 도시되어 있다. 역으로, MRAM 셀은 관련된 자기 터널 접합의 자유 및 기준층들이 역평행 (AP) 상태에 있을 때, 즉, 자기 접합 터널이 높은 저항을 나타낼 때 로직 ‘1’ 상태에 있는 것으로 정의된다. 이러한 높은 저항 상태는 또한 선택적으로 Rhigh 또는 RAP 상태로서 도시되어 있다. 게다가, 아래에서, 자기 터널 접합의 기준층은 도 2a에 도시된 바와 같이 관련된 선택 트랜지스터에 면해 있다. 그러므로, 상술한 바에 따르면, 화살표(35)의 방향을 따라 흐르는 전류는 (1) ‘1’를 쓰기 위해 P 상태에서 AP 상태로의 전환을 야기하거나 (2) 관련된 자기 터널 접합의 이전에 설정된 AP 상태를 안정화시킨다. 마찬가지로, 화살표(40)의 방향을 따라 흐르는 전류는 (1) ‘0’를 쓰기 위해 AP 상태에서 P 상태로의 전환을 야기하거나 (2) 관련된 자기 터널 접합의 이전에 설정된 P 상태를 안정화시킨다. 하지만, 다른 실시예들에 있어서, 자기 터널 접합의 자유층이 관련된 선택 트랜지스터에 면하도록 이러한 방향성이 바뀔 수 있음이 이해될 것이다. 그러한 실시예들 (미도시됨)에 있어서, 화살표(35)의 방향을 따라 흐르는 전류는 (1) AP 상태에서 P 상태로의 전환을 야기하거나 (2) 관련된 자기 터널 접합의 이전에 설정된 P 상태를 안정화시킨다. 마찬가지로, 그러한 실시예들에 있어서, 화살표(40)의 방향을 따라 흐르는 전류는 (1) P 상태에서 AP 상태로의 전환을 야기하거나 (2) 관련된 자기 터널 접합의 이전에 설정된 AP 상태를 안정화시킨다. 도 2b는 저장된 데이터에 따라 저항이 변화되는 저장 소자로서 자기 터널 접합이 도시된 도 2a의 MRAM을 개략적으로 보여준다. 전류가 화살표(35)를 따라 흐를 때 P 상태에서 AP 상태로 자기 터널 접합의 상태가 변화되고, 전류가 화살표(40)를 따라 흐를 때 AP 상태에서 P 상태로 자기 터널 접합의 상태가 변화된다.
상술한 바와 같이, AP 상태에서 P 상태로 자기 터널 접합을 전환하는 데 필요한 전압 또는 그 반대의 경우에 필요한 전압은 임계 전압(Vc)을 초과하여야 한다. 이 전압에 대응하는 전류를 임계 전류(Ic)라 칭한다. 도 3은 다양한 쓰기 사이클들 동안 자기 터널 접합 상태(또는, 자기 터널 접합 저항)를 보여준다. P 상태(낮은 저항 상태)에서 AP 상태(높은 저항 상태)로의 천이를 위해서, Vc의 양의 전압이 인가된다. 일단 AP 상태에 있으면, 인가된 전압을 제거하더라도 자기 터널 접합의 상태는 영향을 받지 않는다. 마찬가지로, AP 상태에서 P 상태로의 천이를 위해서, Vc의 음의 전압이 인가된다. 일단 P 상태에 있으면, 인가된 전압을 제거하더라도 자기 터널 접합의 상태는 영향을 받지 않는다. 자기 터널 접합의 저항은 자기 터널 접합이 AP 상태에 있고 거의 전압을 입력받지 않을 때 Rhigh이다. 마찬가지로, 자기 터널 접합의 저항은 자기 터널 접합이 P 상태에 있고 거의 전압을 입력받지 않을 때 Rlow이다
도 4a는 ‘0’ (예를 들면, 낮은 저항 상태 또는 로직 ‘0’ 상태)를 저장하도록 역평행 상태(즉, 높은 저항 상태 또는 로직 ‘1’ 상태)에서 평행 상태로 전환하기 위해 프로그램된 자기 터널 접합을 보여준다. 자기 터널 접합(10)이 초기에 로직 ‘1’ 또는 AP 상태에 있다고 가정하자. 상술한 바와 같이, ‘0’를 저장하기 위해서, 임계 전류보다 큰 전류(Ie)가 화살표(40)의 방향으로 트랜지스터(20)를 통해 흐르게 하여야 한다. 이를 달성하기 위해서, 트랜지스터(20)의 소오스 노드(SL)는 저항 경로(미도시됨)를 통해 접지 전위에 연결되고, 양의 전압(VPP)이 트랜지스터(20)의 게이트 노드(또는 워드 라인)(WL)에 인가되며, 양의 전압(Vcc)이 트랜지스터(20)의 드레인 노드(또는 비트 라인)(BL)에 인가된다.
도 5는 도 4a 및 도 4b에 도시된 종래의 자기 터널 접합의 경우, 시간들(25ns, 35ns) 사이에 대략 행해지는 쓰기 ‘0’ 동작 동안 그리고 시간들(45ns, 55ns) 사이에 대략 행해지는 쓰기 ‘1’ 동작 동안 노드들(WL, SL, SN, BL)의 전압 레벨들을 개략적으로 보여주는 타이밍도이다. 공급 전압(Vcc)이 1.85V인 것으로 가정하자. 열 선택 신호인 신호(CS)뿐만 아니라 신호(WL)이 3V의 높은 Vpp 프로그램 전압으로 승압된 것으로 도시되어 있다. 쓰기 ‘0’ 동작 동안, 노드들(BL, SL, SN)의 전압들이 대략 1.43V, 0.34V, 그리고 0.88V인 것으로 도시되어 있다. 쓰기 ‘1’ 동작 동안, 노드들(BL, SL, SN)의 전압들이 대략 0.34V, 1.43V, 그리고 0.84V인 것으로 도시되어 있다. 비록 도시되지 않았지만, 이러한 예시적인 컴퓨터 시뮬레이션의 경우, 쓰기 ‘0’ 및 ‘1’ 동작들 동안 자기 터널 접합을 통해 흐르는 전류들은 각각 121마이크로암페어 및 99.2마이크로암페어이다.
도 4b는 ‘1’을 저장하도록 평행 상태에서 역평행 상태로 전환하기 위해 프로그램된 자기 터널 접합을 보여준다. 자기 터널 접합(10)이 초기에 로직 ‘0’ 또는 P 상태에 있다고 가정하자. ‘1’을 저장하기 위해서, 임계 전류보다 큰 전류(Ie)가 화살표(35)의 방향으로 트랜지스터(20)를 통해 흐르게 해야 한다. 이를 달성하기 위해서, 저항 경로(미도시됨)을 통해 노드(SL)로 전압(Vcc)이 공급되고, 전압(Vpp)이 노드(WL)으로 공급되며, 노드(BL)는 저항 경로(미도시됨)을 통해 접지 전위에 연결된다. 따라서, 쓰기 ‘1’ 동작 동안, 트랜지스터(20)의 게이트-소오스 전압은 (VWL-VSN)의 전압으로 설정되고, 트랜지스터(20)의 드레인-소오스 전압은 (VSL-VSN)의 전압으로 설정된다.
리던던시 동작 동안, 메모리 칩은 결함 셀들의 어드레스 위치들을 결정함으로써 공장에서 (또는, 판매자에 의해서) 테스트되고 리페어될 것이다. 결함 어드레스 위치들은 정상 메모리 어레이에 속한 모든 행들 그리고/또는 열들을 동일 칩에 제공되는 리던던트 행들 그리고/또는 열들로 대체함으로써 최종적인 사용 가능한 어드레스 공간을 벗어나 맵핑된다. 리던던시 맵핑은 내용 주소화 메모리(CAM) 비트들이 어드레싱/디코딩 회로 내의 행 그리고/또는 열 레벨에서 구성되도록 설정함으로써 달성된다. 리던던시 동작은 일반적으로 메모리 제작자 제품 품질의 제어를 유지할 수 있도록 메모리 엔드-유저에게 이용 가능하지 않은 특별한 테스트 동작 모드들에 의해서 행해진다. 일단 메모리가 엔드-유저에 의해서 사용되면 (또는, 필드에서), 리던던시에 의해서 맵-아웃된 메모리 어드레스 위치들은 부품의 수명 동안 맵-아웃된 상태에 있다. 반면에, 엔드-유저에 의한 정상 쓰기 동작 동안, 메모리 어드레스 위치들은 개별 셀로 구성되고 재사용 가능하다(ROM 또는 PROM과 같은 영구적으로 변경된 메모리의 경우 제외). 따라서, 리던던시 동작들은 엔드-유저에 의해서 행해지는 정상 쓰기 동작들과 다르다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 메모리 회로는 메모리 셀에 저장될 제 1 데이터를 상기 메모리 셀에 이전에 저장된 제 2 데이터를 비교하도록 구성된 비교 블록을 포함한다. 상기 비교 블록은 상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장된 상기 메모리 셀의 어드레스를 저장하도록 구성된다. 상기 메모리 셀은 다음의 쓰기 사이크들 동안 쓰여진다.
일 실시예에 있어서, 상기 어드레스는 태그 메모리에 저장된다.
몇몇 실시예들에 있어서, 상기 메모리 회로는 메모리 어레이와; 상기 메모리 어레이와 상기 비교 블록 사이에 연결된 쓰기 블록과; 그리고 상기 메모리 어레이와 상기 비교 블록 사이에 연결된 읽기 블록을 더 포함하며, 상기 읽기 블록은 상기 제 2 데이터를 감지한다.
몇몇 실시예들에 있어서, 상기 메모리 회로는 상기 메모리 셀이 상기 메모리의 외부 장치에 의해서 정상 쓰기 동작 동안 액세스되지 않을 때 상기 제 2 데이터의 반전 값을 상기 메모리 셀에 저장하는 제어 로직을 더 포함한다.
일 실시예에 있어서, 상기 메모리 셀은 DRAM, SRAM, ROM, PROM, EEPROM, FLASH, FeRAM, PRAM, MRAM 또는 STT-MRAM 셀이다.
일 실시예에 있어서, 상기 메모리 어레이는 복수의 메모리 셀들에 연결된 적어도 하나의 열을 포함하며, 상기 열은 제 1 신호 라인과 제 2 신호 라인을 포함하고, 상기 메모리 셀은 상기 제 1 신호 라인에 연결된 제 1 전류 전달 단자, 상기 제 2 신호 라인에 연결된 제 2 전류 전달 단자, 그리고 워드 라인에 연결된 제어 단자를 포함한다.
몇몇 실시예들에 있어서, 상기 메모리 셀은 상기 메모리 셀의 제 1 전류 전달 단자에 연결된 제 1 단자를 갖는 자기 터널 접합과; 그리고 상기 메모리 셀의 제 2 전류 전달 단자에 연결된 제 1 전류 전달 단자, 상기 메모리 셀의 제어 단자에 연결된 게이트 단자, 그리고 상기 자기 터널 접합의 제 2 단자에 연결된 제 2 전류 전달 단자를 갖는 제 1 트랜지스터를 더 포함한다.
본 발명의 일 실시예에 있어서, 메모리 회로에서 쓰기 동작 동안 쓰기 에러들을 정정하는 방법은 쓰기 동작 동안, 메모리 셀에 저장될 제 1 데이터와 상기 메모리 셀에 이전에 저장된 제 2 데이터를 비교하고, 상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장된 메모리 셀의 어드레스를 저장하고, 다음의 쓰기 사이클들 동안 상기 메모리 셀에 기입하여 상기 쓰기 에러들을 정정하는 것을 포함한다.
몇몇 실시예들에 있어서, 상기 방법은 상기 메모리 셀의 어드레스를 래치하고, 상기 제 1 데이터를 래치하고, 상기 메모리 셀의 어드레스에 위치한 메모리 어레이에 상기 제 1 데이터를 기입하고, 상기 쓰기 동작 동안 상기 제 2 데이터를 감지하는 것을 더 포함한다.
본 발명의 일 실시예에 따르면, 메모리 회로에서 쓰기 동작 동안 쓰기 에러들을 정정하는 방법은 쓰기 동작 동안, 메모리 셀에 저장될 제 1 데이터와 상기 메모리 셀에 이전에 저장된 제 2 데이터를 비교하고, 상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않을 때 상기 제 2 데이터를 반전시키고, 상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장된 메모리 셀의 어드레스에 상기 반전된 제 2 데이터를 기입하여 상기 쓰기 에러를 정정하는 것을 포함한다.
몇몇 실시예에 있어서, 상기 방법은 상기 메모리 셀의 어드레스를 래치하고, 상기 제 1 데이터를 래치하고, 상기 메모리 셀의 어드레스에 위치한 메모리 어레이에 상기 제 1 데이터를 기입하고, 상기 쓰기 동작 동안 상기 제 2 데이터를 감지하는 것을 더 포함한다.
본 발명의 일 실시예에 따르면, 메모리 회로에서 쓰기 동작 이후 쓰기 에러들을 정정하는 방법은 쓰기 동작 이후, 제 2 데이터가 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장되는 메모리 셀의 어드레스를 로드하고, 상기 제 2 데이터를 감지하고, 상기 제 2 데이터를 반전시키고, 상기 제 2 데이터가 저장된 메모리 셀의 어드레스에 상기 반전된 제 2 데이터를 기입하여 상기 쓰기 에러를 정정하는 것을 포함한다.
본 발명의 실시예들에 의하면, 쓰기 에러를 효율적으로 정정하는 것이 가능하다.
도 1a 내지 도 1d는 스핀전달토크형 자기저항 메모리(STT-MRAM) 셀을 형성하는 데 사용되는 자기 터널 접합 (MTJ) 구조의 개략적인 단면도이다.
도 2a는 자기 터널 접합 및 STT-MRAM 셀을 함께 형성하는 관련된 선택 트랜지스터를 보여준다.
도 2b는 저장된 데이터에 따라 저항이 변화되는 저장 소자로서 자기 터널 접합이 도시된 도 2a의 MRAM을 개략적으로 보여준다.
도 3은 다양한 쓰기 사이클들 동안 자기 터널 접합 상태(또는, 자기 터널 접합 저항)를 보여준다.
도 4a는 ‘0’ (예를 들면, 낮은 저항 상태 또는 로직 ‘0’ 상태)를 저장하도록 역평행 상태(즉, 높은 저항 상태 또는 로직 ‘1’ 상태)에서 평행 상태로 전환하기 위해 프로그램된 자기 터널 접합을 보여준다.
도 4b는 ‘1’을 저장하도록 평행 상태에서 역평행 상태로 전환하기 위해 프로그램된 자기 터널 접합을 보여준다.
도 5는 도 4a 및 도 4b에 도시된 종래의 자기 터널 접합의 경우, 시간들(25ns, 35ns) 사이에 대략 행해지는 쓰기 ‘0’ 동작 동안 그리고 시간들(45ns, 55ns) 사이에 대략 행해지는 쓰기 ‘1’ 동작 동안 노드들(WL, SL, SN, BL)의 전압 레벨들을 개략적으로 보여주는 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템 및 관련된 회로의 블록도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 일부 및 관련된 쓰기 및 읽기 회로를 개략적으로 보여주는 도면이다.
도 8은 도 7에 도시된 쓰기 드라이버(250)에 대응하는 본 발명의 일 실시예에 따른 메모리 시스템의 일부 및 관련 쓰기 회로를 개략적으로 보여주는 도면이다.
도 9a는 본 발명의 일 실시예에 따른 메모리 시스템의 쓰기 방법을 보여주는 흐름도이다.
도 9b는 본 발명의 다른 실시예에 따른 메모리 시스템의 쓰기 방법을 보여주는 흐름도이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템의 재-쓰기 방법을 보여주는 흐름도이다.
쓰기 동작 동안, 메모리 셀은 동일하고 안정된 조건들에서 조차 다른 경우들에서 임의로 다른 쓰기 시간들을 보일 것이다. 그러한 반응은 제조 테스트 과정 동안 걸려질 수 있는 마모 메커니즘들의 결과로 생기는 것이 아니라 메모리 셀들의 쓰기 특성들의 개연론적 반응의 결과로서 생길 것이다. 비개연론적 원인들로 인한 결함으로 판별된 메모리 셀들은 배드 칩들을 폐기하기나 리던던시 동작 동안 결함 셀들을 칩 상의 리던던시 셀들로 대체함으로써 결함을 리페어하기 위해서 공장에서 행해지는 테스트에 의해 셀 집단으로부터 제거될 수 있다. 하지만, 나머지 집단은 여전히 개연론적인 반응을 보일 것이다. 또는, 필드로 출하 이후 그리고 칩이 엔드-유저에 의해서 정상적으로 사용될 때, 메모리 시스템들은 쓰기가 느린 셀들에 대응하는 어드레스 위치들을 표시하며, 그러한 어드레스 위치들을 사용 가능한 어드레스 공간으로부터 맵-아웃시킨다. 쓰기가 느린 셀들의 엔드-유저 맵핑은 맵-아웃된 셀들이 정상으로 회복될 것으로 기대되지 않기 때문에 시간이 흐르면서 사용 가능한 어드레스 위치들의 많은 감소를 초래한다. 따라서, 개연론적 셀 반응은 제한된 리던던트 소자들의 감소로 인해 또는 필드에서 시간이 흐르면서 사용 가능한 어드레스 공간의 감소로 인해 낮은 제조 수율을 초래할 것이다.
특히, 쓰기 동작 동안, 메모리 셀은 안정된 환경 조건들의 다른 경우들에서 무작위로 다른 쓰기 시간들을 보일 것이다. 이러한 반응은 결함이 없는 것으로 결정된 셀 집단의 경우조차 임의 경우들에서 데이터를 메모리 시스템에 쓰는 동안 에러를 생성할 것이다. 이러한 개연론적 셀 반응 문제를 극복하기 위해서 새로운 메모리 회로 해결책이 요구된다.
본 발명의 실시예들에 따르면, 태그 메모리는 개연론적 반응으로 인한 적절한 쓰기 동작의 실패를 경험한 데이터의 어드레스 위치들을 저장한다. 저장된 태그 어드레스 위치들은 유저가 정상 쓰기 동작을 시작한 후 데이터를 재기입하고 정정하기 위해서 사용될 수 있다. 또는, 본 발명은 셀이 개연론적 반응으로 인해 할당된 시간 내에서 쓰기 실패를 경험할 때 유저에 의해서 개시된 정상 쓰기 동작 동안 유저에게 감추어진 쓰기 동작을 행할 것이다. 도 6은 본 발명의 일 실시예에 따른 메모리 시스템 및 관련된 회로의 블록도이다. 메모리 시스템(100)은 메모리 어레이(102), 행 디코더(110), 열 디코더(120), 어드레스 회로(130), 제어 로직(140), 감지 및 쓰기 드라이버 블록(150), 히든 읽기 비교 블록(160), 쓰기 에러 어드레스 태그 메모리(170)(또는, 메모리 메모리라 칭함), 그리고 데이터 입출력 블록(180)을 포함한다. 어드레스 회로(130)는 어드레스 버퍼 및 래치(132)와 프리-디코드부(184)를 포함한다. 데이터 입출력 블록(180)은 입력 버퍼 데이터-인 래치(182) 및 데이터 출력 래치 출력 버퍼(184)를 포함한다. 감지 및 독출이라는 용어들은 감지 및 읽기와 같은 용어들처럼 여기서 교환적으로 사용될 수 있다.
도 6을 참조하면, 메모리 어레이(102)는 열들, 워드 라인들, 그리고 열들과 워드 라인들의 교차 영역들에 위치한 메모리 셀들을 포함한다. 각 메모리 셀은 데이터 비트를 저장할 수 있다. 메모리 셀은 기술에 따라 DRAM, SRAM, ROM, PROM,
EEPROM, FLASH, FeRAM, PRAM, MRAM 또는 STT-MRAM 셀일 것이다. 일예로서, 이후 설명되는 몇몇 실시예들은 이전에 설명된 STT-MRAM 셀을 이용할 것이다. 행 디코더(110)는 프리-디코드부(134)에 의해서 구동되는 입력 버스에 의해서 결정된 워드 라인들 중 하나를 선택하고 구동한다. 열 디코더(120)는 프리-디코드부(134)에 의해서 구동되는 입력 버스에 의해서 결정된 열들 중 하나를 선택하고 구동한다. 프리-디코드부(134)는 어드레스 버퍼 및 래치(132)으로부터 제공되는 어드레스 버스 신호들과 제어 로직(140)으로부터 제공되는 어드레스 인에이블 신호에 응답하여 행 및 열 디코더 입력 버스 신호들을 구동한다. 어드레스 버퍼 및 래치(132)는 어드레스 버스(A[n:0]로부터 제공되는 어드레스 버스 신호들에 응답하고, 데이터 비트의 위치에 대응하는 메모리 시스템 외부로부터 입력된 (n+1)개의 어드레스 신호들을 래치한다. 어드레스 버퍼 및 래치(132)는 제어 로직(140)에 응답한다.
도 6을 참조하면, 제어 로직(140)은 커맨드 버스(CMD[m:0])을 통해 메모리 시스템 외부로부터 신호를 입력받고, 히든 읽기 비교 블록(160)으로부터 제공되는 에러 플래그(165)에 응답한다. 제어 로직(140)은 신호들 즉, R/W 제어 신호를 감지 및 쓰기 드라이버 블록(150)으로, DQ 제어 신호를 데이터 입출력 블록(180)으로, 그리고 제어 신호를 쓰기 에러 어드레스 태그 메모리(170)로 전송한다.
도 6을 참조하면, 쓰기 에러 어드레스 태그 메모리(170)는 이후 상세히 설명된 바와 같이 제어 로직(140) 및 에러 플래그(165)에 응답하여 양방향 버스를 통해 어드레스 버퍼 및 래치(132)로부터 어드레스 신호들을 주고 받는다. 쓰기 에러 어드레스 태그 메모리(170)는 개연론적 반응을 보이고 메모리 시스템의 쓰기 사이클에서 성공적으로 쓰기를 하지 못한 메모리 셀들의 어드레스들을 저장할 수 있다. 쓰기 에러 어드레스 태그 메모리(170)에 저장된 어드레스들은 메모리 시스템에 본래 입력된 데이터를 적절하게 표현하도록 논리적으로 반전될 필요가 있는 메모리의 저장된 데이터 비트들을 나타낸다. 쓰기 에러 어드레스 태그 메모리(170)는 불 휘발성 메모리, FIFO, SRAM, 또는 D 플립플롭 레지스터들일 것이다. 쓰기 에러 어드레스 태그 메모리(170)의 메모리 셀들은 메모리 어레이(102)의 메모리 셀들과 동일한 기술 형태 그리고/또는 디자인을 따르거나, 다른 기술 형태 그리고/또는 디자인을 따른다. 쓰기 에러 어드레스 태그 메모리(170)의 메모리 폭은 어드레스 신호들(즉, ( n+1)의 수에 대응할 것이다. 쓰기 에러 어드레스 태그 메모리(170)의 메모리 깊이는 각 재-쓰기 동작을 위해서 요구되는 또는 필요한 에러 정정 가능한 비트들의 수에 의존할 것이다. 예를 들면, 평균 메모리 셀 집단의 경우 개연론적 쓰기 에러율이 높으면, 쓰기 에러 어드레스 태그 메모리 깊이는 에러율이 작은 경우보다 더 크게 선택될 것이다.
입력 버퍼 데이터-인 래치(182)는 메모리 시스템의 외부로부터 제공되는 양방향 버스(DQ[x:0])의 데이터를 입력받아 래치하고, 이후 설명되는 바와 같이 감지 회로와 쓰기 드라이버 사이에 구성된 히든 읽기 비교 블록(160)으로 양방향 버스를 통해 데이터를 전송한다. 데이터 출력 래치 출력 버퍼(184)는 감지 및 쓰기 드라이버 블록(150)으로부터 양방향 버스를 통해 데이터를 입력받아 래치하고, 메모리 시스템 외부로 양방향 버스(DQ[x:0])를 통해 데이터를 전송한다. 히든 읽기 비교 블록(160)은 이후 설명되는 바와 같이 감지 회로와 쓰기 드라이버 사이에 구성된다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 일부 및 관련된 쓰기 및 읽기 회로를 개략적으로 보여주는 도면이다. 개략적인 도면(200)에는 메모리 어레이 타일 또는 매트(102), 로컬 열 선택 회로(LCS)(104), 감지 및 쓰기 드라이버 블록(150), 그리고 히든 읽기 비교 블록(160)이 도시되어 있다. 개략적인 도면(200)에 도시된 실시예는 STT-MRAM 셀들을 포함하지만, 그러한 실시예에 제한되지 않으며, 상술한 바와 같이 다른 메모리 형태들을 포함할 것이다.
매트(102)는 선택 트랜지스터들이 도 6과 연계하여 설명된 행 디코더(110)에 의해서 구동되는 워드 라인들(WL~WLn)에 연결된 복수의 STT-MRAM 셀들(30)을 포함한다. STT-MRAM 셀들은 또한 메모리 어레이(102)에 속한 열들 중 하나에 대응하는 소오스 라인(SL) (210)과 비트 라인(BL)(212)의 쌍에 연결된다. 매트(102)는 메모리 어레이(102)에 속한 로컬 열 선택 회로(104)에 의해서 선택 가능한 복수의 소오스 라인 및 비트 라인 쌍들을 포함한다. 로컬 열 선택 회로(104)는 열 선택(CS)(215), 프리챠지(PRE)(235), 상위 절연 신호(ISOT), 그리고 하위 절연 신호(ISOB)의 제어 하에 MSL(220) 및 MBL(230) 라인들의 쌍에 매트(102)에 속한 선택된 소오스 라인 및 비트 라인 쌍을 연결하는 n-채널 선택 트랜지스터들의 쌍들을 포함하는 선택 회로를 포함한다. 로컬 열 선택 회로(104)는 상위 및 하위 절연 신호들(ISOT, ISOB) 중 하나를 활성화시킴으로써 로컬 열 선택 회로(104) 상부에 또는 하부에 위치한 인접한 매트(102)의 연결 여부를 결정한다. 도 7에 도시된 예에 있어서, 상위 매트는 상위 절연 신호(ISOT)를 활성화시키고 하위 절연 신호(ISOB)를 비활성화시킴으로써 선택된다. 소오스 라인 및 비트 라인 쌍들 중 하나는 선택된 소오스 라인 및 비트 라인 쌍을 각 MSL 및 MBL 라인들에 연결하기 위해서 열 디코더에 의해서 구동되는 신호(CS)에 의해서 선택된다. 소오스 라인/비트 라인과 각 MSL/MBL 라인들은 프리챠지(PRE)(235)가 비활성화될 때 쓰기 또는 읽기 동작 모드를 위해 준비가 된다. MSL(220)과 MBL(230)은 로컬 열 선택 회로(104)에서 감지 회로(255)(또는, 읽기 블록이라 칭함) 및 쓰기 드라이버(250)(또는, 쓰기 블록이라 칭함)에 연결된다. 다른 실시예(미도시됨)에 있어서, SL 및 MSL 신호들은 기능적으로 상보 열 쌍을 필요로 하지 않으며 소오스들이 이 분야에 일반적으로 알려진 몇몇 ROM, PROM, EPROM, EEPROM, 그리고 플래시와 같은 매트 내의 접지에 연결된 메모리 셀들의 단일 라인 열을 제공하기 위해서 열 및 관련 회로로부터 생략될 수 있다.
도 7에 도시된 바와 같이, 쓰기 드라이버(250)는 제어 로직에 의해서 구동되는 인에이블 쓰기 신호(ENW)(260)와 쓰기 드라이버의 데이터 입력에 연결된 히든 읽기 비교 블록(160)으로부터 출력되는 출력(Y)에 연결된다. 쓰기 동작 모드 동안, 쓰기 드라이버(250)는 ENW의 제어 하에, 이후 설명되는 바와 같이, 상보적인 방식으로 MSL 및 MBL 라인들(그리고 각 소오스 라인 및 비트 라인 쌍)을 구동한다. ENW가 비활성화될 때, 쓰기 드라이버(250)는 MSL 및 MBL 라인들을 구동하지 않는다.
도 7에 있어서, 감지 회로(235)는 인에이블 읽기 신호(ENR)(240)에 의해서 인에이블되며, 전원 전압에 연결된 트랜지스터(M5)와 접지에 연결된 트랜지스터(M3)를 포함한다. 트랜지스터들(M5, M3)은 ENR 신호 및 그것의 상보 신호에 각각 연결된다. ENR 및 ENW 신호들은 동시에 인에이블되지 않는다. ENR 신호가 하이로 인에이블될 때 (쓰기 드라이버(250)가 비활성화될 때), 도 7에 도시된 바와 같이, 트랜지스터(M3)는 오프되는 반면에 ENR 신호에 의해서 제어되는 트랜지스터(M4)는 MBL 신호를 전류 미러(M1, M2)로 전달하는 반면에, 트랜지스터(M5)는 전원 전압에 MSL 라인(220)를 연결한다. 트랜지스터(M4)를 통해 전류 미러의 트랜지스터(M1)로 MBL의 전류(ID1)가 흐른다. 도 7은 또한 감지 증폭기(SA)(245)를 보여주며, 감지 증폭기(245)는 신호(IREF)와 전류 미러의 트랜지스터(M2)를 통해 흐르는 전류(ID2)에 연결된다. 감지 증폭기(245)는 신호(IREF)와 전류(ID2)를 비교하여 데이터 읽기 라인(285) 상에 데이터-출력 신호를 출력한다. 데이터 읽기 라인(285)는 양방향 버스를 통해 데이터 출력 래치 출력 버퍼(184)와 히든 읽기 비교 블록(160)에 연결된다. ENR이 로우로 비활성화될 때, 트랜지스터(M4)는 MBL 라인(230)을 전류 미러로부터 분리하고, 트랜지스터(M3)는 전류 미러 입력을 접지 전압에 연결한다. 감지 증폭기(245)는 매트(102) 내에 국부적으로 배치되거나 글로벌 감지 증폭기 및 글로벌 쓰기 드라이버와 함께 배치될 것이다.
도 7에 도시된 바와 같이, 히든 읽기 비교 블록(160) (또는, 비교 블록이라 칭함)은 XOR(275), 인버터, 그리고 멀티플렉서(270)를 포함한다. 히든 읽기 비교 블록(160)은 제어 로직(160)으로부터 제공되는 ENW(260) 및 재-쓰기(REW)(290) 신호들에 의해서 제어된다. XOR(275)의 입력들은 ENW에 응답하여 감지 회로(255)로부터 제공되는 DR(285) 신호와 입력 버퍼 데이터-인 래치(182)로부터 제공되는 데이터 쓰기 신호(DW)(280)를 포함한다. 멀티플렉서(270)는 REW 신호에 응답하여 2개의 입력들 중 하나 즉, 반전된 DR 신호 또는 DW 신호를 선택하여 출력(Y)에서 쓰기 드라이버의 입력(D)으로 전달한다. 히든 읽기 비교 블록(160)은 또한 매트(102) 내에서 국부적으로 배치되거나 글로벌 감지 증폭기 및 글로벌 쓰기 드라이버와 함께 배치될 것이다.
도 8은 도 7에 도시된 쓰기 드라이버(250)에 대응하는 본 발명의 일 실시예에 따른 메모리 시스템의 일부 및 관련 쓰기 회로를 개략적으로 보여주는 도면이다. 도 8에 도시된 바와 같이, 쓰기 드라이버(250)는 ENW(260)의 제어 하에 SL 및 BL 신호들을 각각 구동하는 2개의 인버터 드라이버들(351, 352)를 포함한다. SL 라인은 MSL 라인에 연결되는 반면에 BL 라인은 MBL 라인에 연결된다. EN(ENW) 신호가 하이로 인에이블될 때, 히든 읽기 비교 블록(160)으로부터 출력된 입력(D)의 반전값은 BL 신호에 연결되고, 그것의 비반전 값은 SL 신호에 연결되며, BL 및 SL 신호들은 논리적으로 상보적이다. EN(ENW) 신호가 로우로 비활성화될 때, 인버터 드라이버들(351, 352)에 속한 트랜지스터들은 입력(D)의 상태에 관계없이 오프되고, MSL 및 MBL 라인들의 제어가 감지 회로로 되돌아간다.
동일한 메모리 위치의 히든 읽기 사이클은 각 쓰기 사이클의 다음에 온다. 히든 읽기 동작(데이터 출력)에 의한 데이터는 방금 쓰여진 데이터 비트와 비교된다. 만약 데이터가 일치하면, 쓰기 사이클은 종료된다. 만약 데이터가 일치하지 않으면, 플래그(ERROR)가 생성되고, XOR의 출력은 액티브 하이가 된다. 이 위치를 위한 메모리 어드레스가 추후 재-쓰기 동작을 위해 쓰기 에러 어드레스 태그 메모리 내에 태그 또는 저장된다.
본 발명의 일 실시예에 따르면, 앞서 설명된 메모리 어레이는
상기 데이터 비트의 어드레스를 상기 어드레스 회로에 래치하고;
상기 데이터 비트의 어드레스에 대응하는 상기 메모리 어레이에 상기 데이터 비트를 기입하고;
상기 데이터 비트의 어드레스에 대응하는 상기 메모리 어레이로부터 데이터 출력 비트를 읽고;
상기 데이터 비트와 상기 데이터 출력 비트를 비교하여 상기 데이터 비트가 상기 데이터 출력 비트와 일치하는 지의 여부를 결정하며;
상기 데이터 비트가 상기 데이터 출력 비트와 일치하지 않을 때 상기 데이터 비트의 어드레스를 상기 쓰기 에러 어드레스 태그 메모리에 기입하고 상기 데이터 비트가 상기 데이터 출력 비트와 일치할 때 상기 데이터 비트의 어드레스를 상기 쓰기 에러 어드레스 태그 메모리에 기입하지 않는 것을 포함하는 동작들을 수행하기 위한 회로를 포함한다.
도 9a는 본 발명의 일 실시예에 따른 메모리 시스템의 쓰기 방법을 보여주는 흐름도이다. 쓰기 동작의 개시(410) 이후, 420 단계에서, 데이터(또는, 제 1 데이터라 칭함)는 입력 버퍼 데이터-인 래치(184) 내에 래치되고 히든 읽기 비교 블록(160)의 멀티플렉서(270)를 통해 쓰기 드라이버(250)의 입력(D)으로 전달된다. 또한, 420 단계 동안, 데이터 비트의 어드레스는 어드레스 버퍼 및 래치(132) 내에 래치되고, 메모리 어레이 내의 워드 라인과 열을 번갈아 선택하는 행 및 열 디코더들을 위한 입력 버스들을 구동하는 프리-디코드부(134)로 전달된다. 430 단계에서, ENW를 인에이블시킴으로써 메모리 어레이에 속한 선택된 어드레스에 위치한 메모리 셀에 데이터가 쓰여진다.
데이터 쓰기 단계에 이어서, 히든 읽기 데이터 단계(440)가 데이터 출력 비트를 히든 읽기 비교 블록(160)으로 전달하기 위해서 동일한 어드레스 위치에 대해 수행된다. 이러한 읽기는 CMD 버스를 통해 메모리 시스템에 지시하지 않은 상태에서 쓰기 동작의 일부로서 자동적으로 수행되기 때문에 감추어진다. 다음 단계(450)에서, 입력 버퍼 데이터-인 래치(182) 로부터의 데이터 비트(즉, “참” 또는 제 1 데이터 비트)는 감지 증폭기(245)로부터의 데이터 출력 비트(즉, 연속적으로 쓰여지거나 연속적으로 쓰여지지 않은 데이터 비트)(또는, 제 2 데이터라 칭함)와 비교되며, 이는 데이터 비트가 데이터 출력 비트와 일치하는 지의 여부를 결정하기 위해 행해진다. 논리적인 비교는 히든 읽기 비교 블록(160)의 XOR(275)에 의해서 행해진다. 만약 데이터 비트가 데이터 출력 비트와 일치하면, 쓰기 동작은 성공적이며, 다음 동작이 진행될 것이다. 하지만, 만약 데이터 비트가 데이터 출력 비트와 일치하지 않으면, XOR(275)는 재-쓰기 동작이 이하 설명된 바와 같이 수행될 때까지 어드레스가 쓰여지고(단계 460) 저장된 쓰기 에러 어드레스 태그 메모리(170)로 양방향 버스를 통해 어드레스 버퍼 및 래치로부터 출력되는 태그 어드레스를 전달하도록 제어기(140)에 신호를 보내는 에러 플래그(ERR)(165)를 설정한다. 460 단계는 보여지는 단계이며, 다음의 메모리 사이클의 시작에서 쉽게 행해진다. 이는 다음의 메모리 동작(470)를 지연시키지 않는다.
다른 실시예에 있어서, 전체적인 쓰기 사이클은 추가적인 히든 쓰기 동작을 포함하도록 확장될 것이다. 이러한 경우, 쓰기 정정 동작(재-쓰기 동작)은 유저에게 보여질 것이다. 쓰기 타이밍 규정은 이러한 보여지는 재-쓰기 시간을 포함하도록 행해질 수 있다. 그러므로, 쓰기 사이클 시간은 재-쓰기가 요구되거나 요구되지 않거나 동일할 것이다.
도 9b는 본 발명의 다른 실시예에 따른 메모리 시스템의 쓰기 방법을 보여주는 흐름도이다. 도 9b에 있어서, 510-550 단계들은 도 9a에 도시된 410-450 단계들과 동일하며, 그것에 대한 설명은 그러므로 생략된다. 560 단계에서, 메모리 셀 어레이의 현재 어드레스 위치의 데이터 출력은 감지 증폭기 출력(DR)(285)으로 전달된다. 560 단계는 데이터 출력 비트를 반전시키고 제어 로직(140)으로부터의 REW 신호에 응답하여 멀티플렉서(270)를 통해 쓰기 드라이버(250)의 입력(D)으로 반전된 데이터 출력 비트를 전달하는 히든 읽기 비교 블록(160)의 인버터에 의해서 행해진다. 570 단계는 정정된 반전 데이터 출력 비트를 메모리 셀 어레이의 현재 어드레스에 쓰기 위해서 행해진다. 580 단계에서, 다음 동작이 행해질 것이다.
메모리 시스템 명세서에 따르면, 태그된 어드레스는 프로세서 또는 시스템 주변 회로가 메모리를 액세스하지 않는 편리한 시간에 태그된 어드레스에 위치한 메모리 셀을 다시 쓰기 위해서 사용될 수 있다. 재-쓰기 사이클 동안, 태그된 어드레스에 속한 데이터는 간단히 반전된다. 데이터를 반전시키기 위해서, 메모리 비트는 먼저 히든 읽기 특성(hidden read feature)을 이용하여 읽혀져야 하며 반대 데이터가 셀에 쓰여진다. 따라서, 셀의 이전의 개연론적 긴 쓰기 반응에 의해서 야기된 본래의 쓰기 에러는 정정된다. 또는, 데이터는 재-쓰기 사이클이 진행되는 동안 메모리가 프로세서 또는 마스터 시스템에 “액세스 정지” 신호를 전송하는 핸드쉐이크 시스템에서 즉시 정정될 수 있다. “재-쓰기 완료” 신호는 재-쓰기 동작이 완료되면 마스터 시스템으로 전송될 수 있다.
본 발명의 일 실시예에 따르면, 앞서 설명된 메모리 어레이는
상기 쓰기 에러 어드레스 태그 메모리에서 상기 어드레스 회로로 상기 데이터 비트의 어드레스를 로딩하고;
상기 데이터 비트의 어드레스에 위치한 상기 메모리 어레이에서 데이터 출력 비트를 읽고;
상기 히든 읽기 비교 회로에서 상기 데이터 출력 비트를 반전시키고;
상기 반전된 데이터 출력 비트를 상기 데이터 비트의 어드레스에 위치한 상기 메모리 어레이에 쓰는 것을 포함하는 동작들을 수행하는 회로를 포함할 것이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템의 재-쓰기 방법을 보여주는 흐름도이다. 재-쓰기 동작의 개시(610) 이후, 620 단계에서, 쓰기 에러 어드레스 태그 메모리(170)로부터의 태그된 어드레스는 양방향 버스를 통해 어드레스 버퍼 및 래치(132)로 로드된다. 630 단계에서, 이전에 태그된 어드레스의 데이터가 읽혀진다. 메모리 어레이의 태그된 어드레스 위치에서 읽혀진 데이터 출력은 감지 증폭기 출력(DR)(285)으로 전달된다. 650 단계에서, 히든 읽기 비교 블록(160)의 인버터는 데이터 출력 비트를 반전시키고 제어 로직(140)으로부터의 REW 신호에 응답하여 멀티플렉서(270)를 통해 쓰기 드라이버(250)의 입력(D)으로 반전된 데이터 출력 비트를 전달한다. 650 단계에서, 현재 정정된 반전 데이터 출력 비트는 메모리 셀 어레이의 이전에 태그된 어드레스에 쓰여진다. 660 단계에서, 다음 동작이 행해질 것이다. 쓰기 에러 어드레스 메모리에 저장된 이전에 태그된 어드레스에 의해서 점유된 메모리 공간은 다음의 쓰기 사이클들에 대한 새로운 태그된 어드레스들에 사용될 수 있다.
본 발명의 실시예들은 예시적인 것으로 제한적이지 않다. 본 발명은 다양하게 변경되거나 대체될 수 있다. 본 발명의 실시예들은 메모리 어레이에 사용된 마그네틱 랜덤 액세스 메모리 셀들의 수 또는 형태에 제한되지 않는다. 본 발명의 실시예들은 자기 터널 접합을 형성하는 데 사용된 층들의 수에 제한되지 않는다. 본 발명의 실시예들은 마그네틱 메모리 셀들에 인가된 전압 레벨들에 제한되지 않는다. 본 발명의 실시예들은 쓰기 또는 재-쓰기 동작 동안 동일한 선택된 메모리 셀의 저장 소자에서 발견된 데이터를 쓰고 그리고 재-쓰기하기 위해서 사용되는 메모리 회로들에 제한되지 않는다. 본 발명의 실시예들은 자기 터널 접합 장치를 선택하는 데 사용되는 PMOS, NMOS, 또는 그외의 트랜지스터 형태에 제한되지 않는다. 본 발명의 실시예들은 본 발명이 배치되는 집적 회로 형태에 제한되지 않는다. 본 발명의 실시예들은 특정 형태의 공정 기술, 예를 들면, 마그네틱 랜덤 액세스 메모리를 제조하는 데 사용되는 CMO, 바이폴라, 또는 BICMOS에 제한되지 않는다. 본 발명의 실시예들은 메모리 읽기 및 쓰기 회로들에 관한 것이며 그것에 제한되지 않는다. 여기에 설명된 실시예들은 긴 개연론적 쓰기 반응을 할 수 있는 메모리 셀에 데이터 저장하는 것이 유유한 것으로 판단되는 어디에나 사용될 수 있다.
102: 메모리 어레이
110: 행 디코더
120: 열 디코더
130:
132: 어드레스 버퍼 및 래치
134: 프리-디코드부
140: 제어 로직
150: 감지 및 쓰기 드라이버 블록
160: 히든 읽기 비교 블록
170: 쓰기 에러 어드레스 태그 메모리
182: 입력 버퍼 데이터인 래치
184: 데이터 출력 래치 출력 버퍼

Claims (12)

  1. 메모리 셀에 저장될 제 1 데이터를 상기 메모리 셀에 이전에 저장된 제 2 데이터를 비교하도록 구성된 비교 블록을 포함하며, 상기 비교 블록은 상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장된 상기 메모리 셀의 어드레스를 저장하도록 구성되며, 상기 메모리 셀은 다음의 쓰기 사이크들 동안 쓰여지는 메모리 회로.
  2. 제 1 항에 있어서,
    상기 어드레스는 태그 메모리에 저장되는 메모리 회로.
  3. 제 1 항에 있어서,
    메모리 어레이와;
    상기 메모리 어레이와 상기 비교 블록 사이에 연결된 쓰기 블록과; 그리고
    상기 메모리 어레이와 상기 비교 블록 사이에 연결된 읽기 블록을 더 포함하며,
    상기 읽기 블록은 상기 제 2 데이터를 감지하는 메모리 회로.
  4. 제 1 항에 있어서,
    상기 메모리 셀이 상기 메모리의 외부 장치에 의해서 정상 쓰기 동작 동안 액세스되지 않을 때 상기 제 2 데이터의 반전 값을 상기 메모리 셀에 저장하는 제어 로직을 더 포함하는 메모리 회로.
  5. 제 1 항에 있어서,
    상기 메모리 셀은 DRAM, SRAM, ROM, PROM, EEPROM, FLASH, FeRAM, PRAM, MRAM 또는 STT-MRAM 셀인 메모리 회로.
  6. 제 3 항에 있어서,
    상기 메모리 어레이는 복수의 메모리 셀들에 연결된 적어도 하나의 열을 포함하며,
    상기 열은 제 1 신호 라인과 제 2 신호 라인을 포함하고,
    상기 메모리 셀은 상기 제 1 신호 라인에 연결된 제 1 전류 전달 단자, 상기 제 2 신호 라인에 연결된 제 2 전류 전달 단자, 그리고 워드 라인에 연결된 제어 단자를 포함하는 메모리 회로.
  7. 제 6 항에 있어서,
    상기 메모리 셀은
    상기 메모리 셀의 제 1 전류 전달 단자에 연결된 제 1 단자를 갖는 자기 터널 접합과; 그리고
    상기 메모리 셀의 제 2 전류 전달 단자에 연결된 제 1 전류 전달 단자, 상기 메모리 셀의 제어 단자에 연결된 게이트 단자, 그리고 상기 자기 터널 접합의 제 2 단자에 연결된 제 2 전류 전달 단자를 갖는 제 1 트랜지스터를 더 포함하는 메모리 회로.
  8. 메모리 회로에서 쓰기 동작 동안 쓰기 에러들을 정정하는 방법에 있어서,
    쓰기 동작 동안, 메모리 셀에 저장될 제 1 데이터와 상기 메모리 셀에 이전에 저장된 제 2 데이터를 비교하고,
    상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장된 메모리 셀의 어드레스를 저장하고,
    다음의 쓰기 사이클들 동안 상기 메모리 셀에 기입하여 상기 쓰기 에러들을 정정하는 것을 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 메모리 셀의 어드레스를 래치하고,
    상기 제 1 데이터를 래치하고,
    상기 메모리 셀의 어드레스에 위치한 메모리 어레이에 상기 제 1 데이터를 기입하고,
    상기 쓰기 동작 동안 상기 제 2 데이터를 감지하는 것을 더 포함하는 것을 특징으로 하는 방법.
  10. 메모리 회로에서 쓰기 동작 동안 쓰기 에러들을 정정하는 방법에 있어서,
    쓰기 동작 동안, 메모리 셀에 저장될 제 1 데이터와 상기 메모리 셀에 이전에 저장된 제 2 데이터를 비교하고,
    상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않을 때 상기 제 2 데이터를 반전시키고,
    상기 제 2 데이터가 상기 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장된 메모리 셀의 어드레스에 상기 반전된 제 2 데이터를 기입하여 상기 쓰기 에러를 정정하는 것을 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 메모리 셀의 어드레스를 래치하고,
    상기 제 1 데이터를 래치하고,
    상기 메모리 셀의 어드레스에 위치한 메모리 어레이에 상기 제 1 데이터를 기입하고,
    상기 쓰기 동작 동안 상기 제 2 데이터를 감지하는 것을 더 포함하는 것을 특징으로 하는 방법.
  12. 메모리 회로에서 쓰기 동작 이후 쓰기 에러들을 정정하는 방법에 있어서:
    쓰기 동작 이후, 제 2 데이터가 제 1 데이터와 일치하지 않은 경우 상기 제 2 데이터가 저장되는 메모리 셀의 어드레스를 로드하고,
    상기 제 2 데이터를 감지하고,
    상기 제 2 데이터를 반전시키고,
    상기 제 2 데이터가 저장된 메모리 셀의 어드레스에 상기 반전된 제 2 데이터를 기입하여 상기 쓰기 에러를 정정하는 것을 포함하는 것을 특징으로 하는 방법.
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