CN102467976B - 存储器写入错误校正电路 - Google Patents

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Abstract

提供一种存储器电路，包括：阵列、行解码器、列解码器、接收数据位的地址的寻址电路、接收命令并且向存储器系统块发送控制信号的控制逻辑、以及耦接到被选列的感测电路和写入驱动器电路。隐藏的读取比较电路耦接在感测电路和写入驱动器之间，其响应于在输入锁存器中的数据位与从存储器阵列读取的输出数据之间的比较将错误标志耦接到控制逻辑电路。写入错误地址标记存储器对该错误标志进行响应并且经由双向总线耦接到寻址电路。提供具有第一双向总线和第二双向总线以发送和接收所述数据位的数据输入输出电路。如果错误标志被设置，则写入错误地址标记存储器存储该地址并且在重新写入操作期间提供该地址。

Description

存储器写入错误校正电路
相关申请的交叉引用
本申请要求于2010年11月18日提交的题目为“存储器写入错误校正系统”的美国临时申请No.61/415,239的优先权，通过引用的方式将其全面合并于此。
此申请涉及下述共同转让的申请：于2010年7月12日提交的题目为“NON-VOLATILESTATIC RAM CELL CIRCUIT AND TIMING METHOD”的No.61/363,576申请；于2010年6月7日提交的题目为“MULTI-SUPPLYSYMMETRIC DRIVER CIRCUIT AND TIMING METHOD”的No.61/352,306申请；于2009年9月11日提交的题目为“DIFFERENTIAL READ AND WRITEARCHITECTURE”的No.12/558,451申请；于2009年8月19日提交的题目为“DYNAMICMULTISTATE MEMORY WRITE DRIVER”的No.12/544,189申请；以及于10月12日提交的题目为“PSEUDO PAGE MODEMEMORY ARCHITECTURE AND METHOD”的No.12/903,152申请，上述申请的所有内容通过引用全部包含于此。
技术领域
本发明涉及存储器集成电路，更具体地，涉及非易失性的静态随机存取存储器。
背景技术
半导体存储器件已经广泛地用于电子系统以存储数据。通常有两种类型的半导体存储器，包括非易失性存储器和易失性存储器。当应用于易失性存储器件的电力被切断时，易失性存储器件丢失它的数据，所述易失性存储器件诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)器件。相反地，即使在施加到非易失性半导体存储器件上的电力被切断之后，非易失性半导体存储器件也保留它的电荷，所述非易失性半导体存储器件诸如闪存、可擦除可编程只读存储器(EPROM)或磁性随机存取存储器(MRAM)。因此，在由电源故障或电力终止引起的数据丢失不可接受的情况下，使用非易失性存储器来存储数据。
图1A是用于形成自旋转移矩(STT)MRAM单元(cell)的磁性隧道结(MTJ)结构10的简化的剖视图。将MTJ10显示为部分地包括参考层12、隧道层14和自由层16。参考层12和自由层16是铁磁性层。隧道层14是非磁性层。参考层12的磁化方向是固定的并且不发生改变。然而，通过使足够大的电流通过MTJ结构，可以变化自由层16的磁化方向。在图1A中，假设参考层12和自由层16具有相同的磁化方向，即，它们处于平行状态。在图1B中，假设参考层12和自由层16具有相反的磁化方向，即，它们处于反向平行（anti-parallel）状态。在图1C中，假设参考层12和自由层16具有相同的磁化方向，该磁化方向垂直于由自由层16和隧道层14的分界面定义的平面。在图1D中，假设参考层12和自由层16具有相反的磁化方向，所述磁化方向垂直于由自由层16和隧道层14的分界面定义的平面。
为从如图1A所示的平行状态切换到如图1B所示的反向平行状态，相对自由层16的电压电势（voltage potential）来提高参考层12的电压电势。此电压差造成从自由层16流向参考层12的自旋极化电子转移它们的角动量并且将自由层16的磁化方向改变为如图1B所示的反向平行状态。为了从反向平行状态切换到平行状态，相对参考层12的电压电势来提高自由层16的电压电势。此电压差造成从参考层12流向自由层16的自旋极化电子转移它们的角动量并且将自由层16的磁化方向改变为如图1A所示的平行状态。
为从平行状态切换到不平行状态或从不平行状态切换到平行状态，施加于MTJ10的电压和流过MTJ的相应电流必须大于相应的一对阈值。为了使切换发生而必须超过阈值电压的电压还被称为切换电压Vc。同样地，为了使切换发生而必须超过阈值电流的电流被称作切换电流Ic。众所周知，当自由层16和参考层12具有相同的磁化方向(平行状态)时，MTJ10具有比较低的电阻。相反地，当自由层16和参考层12具有相反的磁化方向(反向平行状态)时，MTJ10具有比较高的电阻。由于MTJ的该物理特性，将MTJ的状态从平行改变到反向平行所需要的临界电流往往大于将MTJ从反向平行状态改变到平行状态所需要的临界电流。
图2A示出一起形成STT-MRAM单元30的MTJ10和关联的选择晶体管20。由于相对PMOS晶体管、NMOS晶体管固有地具有更高的电流驱动、更低的阈值电压和更小的面积，所以晶体管20经常是NMOS晶体管。如在下面更进一步描述的，用于在MRAM30中写入“1”的电流不同于用于写入“0”的电流。在这两个写入条件期间电流流动方向的不对称起因于晶体管20的栅源电压的不对称。因此，适配为递送足够的电流来写入“0”的写入驱动器可能不能提供足够的电流来写入“1”。类似地，适配为递送足够的电流来写入“1”的写入驱动器可以递送大于用于写入“0”的可接受电流电平的电流。
在下面的描述中，当MRAM单元的关联的MTJ的自由层和参考层处于平行(P)状态，即MTJ呈现低电阻时，将MRAM单元定义为处于逻辑“0”状态。此低电阻状态也被替换地显示为Rlow或Rp状态。相反地，当MRAM单元的关联的MTJ的自由层和参考层处于反向平行(AP)状态，即MTJ呈现高电阻时，将MRAM单元定义为处于逻辑“1”状态。此高电阻状态也被替换地显示为Rhigh或RAP状态。此外，在下文中，假设MTJ的参考层面向它的关联的选择晶体管，如图2A所示。因此，根据以上的讨论，沿箭头35的方向(向上方向)流动的电流(i)要么造成从P状态到AP状态的切换从而写入“1”，(ii)要么稳定关联的MTJ的先前建立的AP状态。同样地，沿箭头40的方向(向下方向)流动的电流(i)要么造成从AP状态到P状态的切换从而写入“0”，(ii)要么稳定关联的MTJ的先前建立的P状态。然而，要理解的是，在其它实施例中此方位可以倒转以使得MTJ的自由层面向它的关联的选择晶体管。在这样的实施例(未示出)中，沿箭头35的方向流动的电流(i)要么造成从AP状态到P状态的切换，(ii)要么稳定关联的MTJ的先前建立的P状态。同样地，在这样的实施例中，沿箭头40的方向流动的电流(i)要么造成从P状态到AP状态的切换，(ii)要么稳定先前建立的AP状态。图2B是图2A的MRAM30的示意性表示，其中MTJ10被显示为存储元件，其电阻取决于存储在其中的数据而发生变化。(i)当电流沿箭头35流动时MTJ将它的状态从P改变到AP，并且(ii)当电流沿着箭头40流动时MTJ将它的状态从AP改变到P。
如上所述，将MTJ从AP状态切换到P状态或从P状态切换到AP状态所需要的电压必须超过临界值Vc。相应于此电压的电流被称作临界电流Ic。图3表示在各个写入周期期间的MTJ状态(或它的电阻)的变化。为从P状态(低电阻状态)变换到AP状态（高电阻状态)，施加Vc的正电压。一旦处于AP状态，去除施加的电压并不影响MTJ的状态。同样地，为从AP状态变换到P状态，施加Vc的负电压。一旦处于P状态，去除施加的电压并不影响MTJ的状态。当MTJ处于AP状态并且没有接收电压或接收很小的电压时MTJ的电阻是Rhigh(R高)。同样地，当MTJ处于P状态并且没有接收电压或接收很小的电压时MTJ的电阻是Rlow(R低)。
图4A示出被编程来从反向平行状态(即，高电阻状态，或逻辑“1”状态)切换到平行状态以便存储“0”(即，低电阻状态，或逻辑“0”状态)的MTJ10。假设MTJ10最初处于逻辑“1”或AP状态。如上所述，为存储“0”，使得大于临界电流的电流Ic沿箭头40的方向流过晶体管20。为实现此目的，晶体管20的源结点(SL)经由电阻性路径（resistive path）(未示出)耦接到地电势，正电压Vpp被施加于晶体管20的栅结点(WL或字线)，并且正电压Vcc被施加于晶体管20的漏结点(BL或位线）。
图5是对于诸如图4A和图4B中示出的MTJ10的传统MTJ，在近似发生在时间25ns和35ns之间的写入“0”操作期间以及近似发生在时间45ns和55ns之间的写入“1”操作期间的结点WL、SL、SN和BL处的电压电平的示范性时序图。假设电源电压Vcc为1.8伏特。将信号WL以及作为列选择信号的信号CS被显示为已经被提升到更高的3.0伏特的Vpp编程电压。在写入“0”操作期间，结点BL、SL和SN处的电压被显示为分别近似等于1.43V、0.34V和0.88V。在写入“1”操作期间，结点BL、SL和SN处的电压被显示为分别近似等于0.21V、1.43V和0.84V。虽然未示出，但是对于此示范性计算机仿真，在写入“0”和“1”操作期间流过MTJ的电流分别是121μA和99.2μA。
图4B示出被编程来从平行状态切换到反向平行状态以便存储“1”的MTJ。假设MTJ10最初处于逻辑“0”或P状态。为存储“1”，使得大于临界电流的电流Ic沿箭头35的方向流过晶体管20。为实现此目的，经由电阻性路径(未示出)将电压Vcc供给结点SL，将电压Vpp供给结点WL，并且经由电阻性路径(未示出)将结点BL耦接到地电势。因此，在写入“1”操作期间，晶体管20的栅源电压被设置为(VWL-VSN)，并且晶体管20的漏源电压被设置为(VSL-VSN)。
在冗余操作期间，可以通过确定缺陷单元的地址位置而在工厂中(或由卖方)测试和修复存储器芯片。随后，通过利用在同一个芯片上提供的冗余的行和/或列来替换常规(regular)的存储器阵列中的整个行和/或列来将该缺陷地址位置映射在最终可用的地址空间之外。通过在寻址/解码电路内将内容可寻址存储器(CAM)位设置为仅具有行和/或列级别上的粒度（granular），来实现该冗余映射。通常通过存储器的终端用户不可用的专门测试操作方式来进行该冗余操作，从而存储器制造商可以保持对产品质量的控制。一旦在实际应用中，通过冗余被映射在外的存储器地址位置在该部分的寿命中保持为映射在外。相比之下，在由终端用户进行的正常写入操作期间，存储器地址位置以个体单元(individual cell)为粒度并且可重复使用(除诸如ROM或PROM之类的永久改变存储器的情况之外）。因此，冗余操作不同于由终端用户进行的正常写入操作。
发明内容
根据本发明的一个实施例，存储器电路部分地包括比较块，所述比较块被配置为将适配为存储在存储单元中的第一数据与先前存储在该存储单元中的第二数据进行比较。如果第二数据不匹配第一数据，则该比较块更进一步被配置为存储存储了第二数据的存储单元的地址。在后续的写入周期期间该存储单元被写入。
在一个实施例中，将所述地址存储在标记(tag)存储器中。
在一些实施例中，所述存储器电路更进一步部分地包括存储器阵列、写入块和读取块。所述写入块耦接在存储器阵列和比较块之间。所述读取块耦接在存储器阵列和比较块之间以使得读取块适配为感测第二数据。
在一些实施例中，存储器电路更进一步包括控制逻辑，其被配置为：当当存储器外部的设备不访问所述存储单元以进行正常写入操作时，将第二数据的反相版本存储到所述存储单元中。
在一个实施例中，存储单元是DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PRAM、MRAM或STT-MRAM单元。
在一个实施例中，所述存储器阵列部分地包括耦接到多个所述存储单元的至少一列，其中所述列包括第一信号线和第二信号线，并且所述存储单元部分地包括耦接到第一信号线的第一载流端、耦接到第二信号线的第二载流端以及耦接到字线的控制端。
在一些实施例中，所述存储单元更进一步部分地包括磁性隧道结和第一晶体管。磁性隧道结具有耦接到所述存储单元的所述第一载流端的第一端。所述第一晶体管具有耦接到所述非易失性存储单元的所述第二载流端的第一载流端、耦接到所述非易失性存储器单元的所述控制端的栅极端、以及耦接到所述磁性隧道结的第二端的第二载流端。
根据本发明的一个实施例，在存储器电路中的写入操作期间校正写入错误的方法部分地包括：在写入操作期间对适配为存储在存储单元中的第一数据与先前存储在所述存储单元中的第二数据进行比较，如果第二数据不匹配第一数据，则存储在其中存储了第二数据的存储单元的地址并且在后续的写入周期期间写入所述存储单元，以校正写入错误。
在一些实施例中，所述方法更进一步部分地包括在写入操作期间锁存所述存储单元的地址、锁存第一数据、将第一数据写入到存储器阵列内所述存储元件的所述地址处并且感测第二数据。
根据本发明的一个实施例，在存储器电路中的写入操作期间校正写入错误的方法部分地包括：在写入操作期间对适于存储在存储元件中的第一数据与先前存储在所述存储元件中的第二数据进行比较，如果第二数据不匹配第一数据则反相第二数据并在后续的写入周期期间将反相的第二数据写入到在其中存储了第二数据的存储单元，以校正写入错误。
在一些实施例中，所述方法更进一步部分地包括在写入操作期间锁存所述存储单元的地址、锁存第一数据、将第一数据写入到所述存储元件的所述地址处的存储器阵列内并且感测第二数据。
根据本发明的一个实施例，在存储器电路中的写入操作之后校正写入错误的方法部分地包括：如果在写入操作之后第二数据不匹配第一数据则加载存储了第二数据的存储单元的地址，感测第二数据、反相第二数据并且将反相的第二数据写入到存储了第二数据的存储单元的地址，以校正写入错误。
附图说明
图1A是如在现有技术中已知地，当处于平行磁化状态中时的磁性随机存取存储器单元的磁性隧道结结构的简化剖视图。
图1B示出如在现有技术中已知地，当处于反向平行磁化状态中时的图1A的磁性隧道结结构。
图1C是如在现有技术中已知地，当处于平行磁化状态中时的磁性随机存取存储器(MRAM)单元的磁性隧道结结构的简化剖视图。
图1D示出如在现有技术中已知地，当处于反向平行磁化状态中时的图1D的磁性隧道结结构。
图2A示出如在现有技术领域中已知地，耦接到关联的选择晶体管的磁性隧道结结构的一些层。
图2B是如在现有技术领域中已知地，图2A的磁性隧道结结构以及它的关联的选择晶体管的示意性表示。
图3示出如在现有技术领域中已知地，响应于施加的电压，图2A的磁性隧道结结构的电阻的变化。
图4A示出如在现有技术中已知地，被编程来从反向平行状态切换到平行状态的磁性隧道结结构。
图4B示出如在现有技术中已知地，被编程来从平行状态切换到反向平行状态的磁性隧道结结构。
图5是如在现有技术领域中已知地，在写入“0”和写入“1”操作期间与磁性随机存取存储器有关的一些信号的示范性时序图。
图6是根据本发明一个实施例的存储器系统和相关电路的示意性表示。
图7根据本发明一个实施例的存储器系统和相关的写入电路和读取电路的部分的示意性表示。
图8根据本发明一个实施例的存储器系统和相关的写入电路的部分的示意性表示。
图9A是示出根据本发明一个实施例的存储器系统的写入方法的部分的示范性流程图。
图9B是示出根据本发明另一实施例的存储器系统的写入方法的部分的示范性流程图。
图10是示出根据本发明一个实施例的存储器系统的重新写入方法的部分的示范性流程图。
具体实施方式
在写入操作期间，即使在相同、稳定的条件之下存储单元也会在不同的场合表现出随机不同的写入时间。这种行为可能不是由可以在工厂测试期间筛选出来的磨损（wear-out）机构引起，而是由存储单元的写入特性的概率性（probabilistic）行为引起。可以通过在工厂处(由卖方)进行测试来报废坏的芯片或者通过在冗余操作期间利用片上的冗余单元更换缺陷单元来修复缺陷，将被确定为由于非概率性原因而具有缺陷的存储单元从单元群体去除。然而，所述剩余群体仍会表现出概率性行为。可替换地，在工厂发货到现场之后并且当芯片处于终端用户的常规使用之中时，存储器系统也许能标记相应于写入慢的单元的地址位置，将它们映射到可用的地址空间之外。因为被映射在外的单元不能恢复到正常，所以终端用户对写入慢的单元的映射导致可用的地址位置的数量随着时间减少。从而，概率性单元行为会由于耗尽有限的冗余元件而导致低工厂产量，或者导致在实际应用中随时间耗尽可用的地址空间。
具体地，在写入操作期间，在稳定环境条件之下，存储单元在不同的场合会呈现随机不同的写入时间。即使所述单元群体被确定为无缺陷，此行为也会在任意场合中在将数据写入到存储器系统期间产生错误。需要新的存储器电路解决方案来克服该概率性单元行为问题。
根据本发明的实施例，标记(tag)存储器存储由于概率性行为而未能被正确地写入的数据的地址位置。存储的标记地址位置可用于在用户启动常规的写入操作之后重写和校正数据。替换地，在用户启动的常规的写入操作期间，当由于概率性行为造成所述单元未能在分配的时间中被写入时，本发明可以执行对用户隐藏的写入。图6是根据本发明的一个实施例的存储器系统和相关电路100的示范性框图。存储器系统100包括存储器阵列102、行解码器110、列解码器120、寻址电路130、控制逻辑140、感测和写入驱动器150、隐藏的读取比较部件160、写入错误地址标记存储器170(此处替换地被称作标记存储器)和数据输入输出180。寻址电路130更进一步包括地址缓冲和锁存器132以及预解码器134。数据输入输出180更进一步包括输入缓冲器输入数据锁存器(input buffer data in latch)182以及输出数据锁存器输出缓冲器(data out latch output buffer)184。应该注意的是，此处可以可交换地使用术语感测和读取。
参考图6，存储器阵列102包括许多列、字线和位于列与字线的交叉处的存储单元。每个存储单元能够存储一个数据位。取决于技术，存储单元可以是DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PRAM、MRAM或STT-MRAM单元。作为示例，以下描述的一些实施例将使用先前描述的STT-MRAM单元。行解码器110选择和驱动字线中的一条字线，该字线由被预解码器134驱动的其输入总线来确定。列解码器120选择和驱动一列，该列也由被预解码器134驱动的其输入总线来确定。预解码器134响应于来自地址缓冲和锁存器132的地址总线信号和来自控制逻辑的地址(ADDR)使能信号来驱动行解码器输入总线信号和列解码器输入总线信号。地址缓冲和锁存器132对来自地址总线A[n:0]的信号进行响应并且能够相应于数据位的位置锁存从存储器系统外部接收的n+1个地址信号。地址缓冲和锁存器也响应于控制逻辑。
如图6中参照的，控制逻辑140在命令总线CMD[m:0]上接收来自存储器系统外部的信号并且也响应于来自隐藏的读取比较部件160的错误标志165。控制逻辑向感测和写入驱动器150发送信号：R/W控制，向数据输入输出部件180发送信号：DQ控制，以及向写入错误地址标记存储器170发送信号：控制。
参照图6，如将要在下面更加详细地描述地，写入错误地址标记存储器170响应于控制逻辑140和错误标志165经由双向总线向地址缓冲和锁存器132传送地址信号并且从地址缓冲和锁存器132接收地址信号。写入错误地址标记存储器170能够存储在存储器系统的写入周期下呈现概率性行为并且未被成功写入的存储单元的地址。存储在写入错误地址标记存储器170中的地址表示存储器中存储的需要在逻辑上被反相以正确地表示最初输入到存储器系统的数据的数据位。写入错误地址标记存储器可以是非易失性存储器、FIFO、SRAM或D触发寄存器。写入错误地址标记存储器170中的存储单元可以基于与存储器阵列102中的存储单元相同的技术类型和/或设计或者可以具有与存储器阵列102中的存储单元不同的技术类型和/或设计。写入错误地址标记存储器170中的存储器的宽度可以相应于地址信号的数量(即，n+1)。写入错误地址标记存储器170中的存储器的深度可以取决于每个重新写入操作期望或需要的错误可校正的位的数量。例如，如果对于平均存储单元群体来说概率性写入错误率很高，则写入错误地址标记存储器深度可以被选择为大于错误率小时的写入错误地址标记存储器深度。
如在下面将要更详细地阐明地，输入缓冲器输入数据锁存器182在双向总线DQ[x:0]上接收来自存储器系统外部的数据并且将其锁存，并且经由双向总线向隐藏的读取比较部件160发送所述数据，该隐藏的读取比较部件160集成在感测电路和写入驱动器之间。输出数据锁存器输出缓冲器184在双向总线上接收来自感测和写入驱动器150的数据并且将其锁存，并且经由双向总线DQ[x:0]向存储器系统外部发送该数据。如在下面将更详细阐明地，隐藏的读取比较部件160集成在感测电路和写入驱动器之间。
图7是根据本发明一个实施例的存储器系统100和相关的写入电路和读取电路的部分的示意性表示200。将示意图200显示为包括存储器阵列瓦片（tile）、或MAT102、本地列选择电路(LCS)104、感测和写入驱动器150以及隐藏的读取比较部件160。示意图200中示出的实施例包括STT-MRAM单元，但不受限于该实施例，而是可以包括如以上的讨论的其它存储器类型。
MAT102包括一些STT-MRAM单元30，STT-MRAM单元30的选择晶体管耦接到由行解码器110驱动的字线WL0-WLn，如上面关于图6所述。STT-MRAM单元还耦接到相应于存储器阵列102中的一列的源极线(SL)210和位线(BL)212对。MAT包括大量的可由也在存储器阵列102中的LCS104选择的SL和BL对。LCS包括选择电路，该选择电路包括多对n沟道选择晶体管，该n沟道选择晶体管在列选择信号(CS)215、预充电信号(PRE)235、上隔离信号(ISOT)和下隔离信号(ISOB)的控制下，将MAT102中被选择的SL和BL对耦接到MSL(interMediate SourceLine,中间源线)220线和MBL(interMediate Bit Line,中间位线)230线对。LCS通过使能相应的ISOT或ISOB信号中的一个来确定是耦接到在该LCS以上的相邻MAT102还是该LCS以下的相邻MAT102。在图7中示出的示例中，通过使能ISOT和禁用ISOB来选择上面的MAT。通过由列解码器驱动的CS信号选择多个SL和BL对中的一对，以将选择的SL和BL对耦接到相应的MSL线和MBL线。当PRE被禁用时，SL/BL线和相应的MSL线/MBL线对于写入或读取操作就绪。将MSL220和MBL230从LCS104耦接到感测电路255(此处替换地被称作读取块)和写入驱动器250(此处替换地被称作写入块)。在替换实施例(未示出)中，可以从列和相关的电路省去SL和MSL信号，以对于在MAT内不需要互补列对(complementary column pair)起作用并且其源被耦接到地的存储单元提供单线列，所述存储单元诸如一些ROM、PROM、EPROM、EEPROM和Flash，如本领域公知的。
如图7所示，写入驱动器250耦接到由控制逻辑驱动的使能写入信号(ENW)260，并且隐藏的读取比较部件160的输出端(Y)耦接到该写入驱动器的数据输入端(D)。在写入模式操作期间，写入驱动器250在ENW控制之下以互补方式驱动MSL和MBL线(以及相应的SL和BL线对)，如稍后将详细描述地。当ENW被禁用时，写入驱动器250不驱动MSL和MBL线。
在图7中，感测电路255由使能读取(ENR)240信号来使能并且包括耦接到电源的晶体管M5和耦接到地的晶体管M3。M5和M3分别耦接到ENR信号及其互补信号。ENR和ENW信号不同时被使能。当ENR被使能为高(写入驱动器250被禁用)时，如图7所示，当由ENR控制的晶体管M4将MBL信号传递到电流镜M1和M2时晶体管M3截止，而晶体管M5将MSL220耦接到电源。流入MBL的电流ID1通过晶体管M4流到电流镜的晶体管M1。图7还示出耦接到信号IREF和流过电流镜M2的电流ID2的感测放大器(SA)245。SA比较ID2与IREF并且在数据读取线285上发出输出数据(data out)信号，所述数据读取线285经由双向总线耦接到向输出数据锁存器输出缓存器184和隐藏的读取比较部件160。当ENR被禁用为低时，M4将MBL230与电流镜隔离并且M3将电流镜输入耦接到地电压。SA245还可以被局部地放置在MAT102内或者与全局感测放大器和全局写入驱动器放置在一起。
如图7所示，隐藏的读取比较部件160(此处替换地被称作比较块)包括异或(exclusive disjunction)或XOR275、反相器和复用器270。由ENW260和重新写入(REW)信号290控制该隐藏的读取比较部件，ENW260和重新写入(REW)信号290两者都从控制逻辑140发出。XOR275的输入是响应于ENW的来自感测电路255的DR(Data Read，数据读取)285以及来自输入缓冲器输入数据锁存器182的数据写入DW280。复用器响应于REW选择它的两个输入中的哪一个，即，反相的DR285信号或DW信号中的哪一个，被从它的输出Y传递到写入驱动器的输入D。隐藏的读取比较部件160还可以被局部地放置在MAT102内或与全局感测放大器和全局写入驱动器放置在一起。
图8是根据本发明一个实施例的、存储器系统和相关的写入电路中对应于图7中先前参照的写入驱动器250的部分的示意性表示300。如图8所示，写入驱动器250包括在ENW260控制之下分别驱动SL和BL信号的两个反相器驱动器351和352。SL耦接到MSL而反相的BL耦接到MBL。当EN(ENW)被使能为高，来自隐藏的读取比较部件160的输入D的反相版本耦接到BL信号而输入D的非反相版本耦接到SL信号，BL和SL信号在逻辑上互补。当EN(ENW)被禁用为低时，反相器驱动器351和352两者中的晶体管截止，而与输入D的状态无关，并且对MSL和MBL线的控制回转到感测电路。
每个写入周期后紧跟着是同样存储位置的隐藏的读取周期。来自隐藏的读取操作(输出数据)的数据被与刚被写入的数据位值进行比较。若数据匹配，则写入周期结束。如果数据不匹配，则生成错误标志；XOR的输出将变成高态有效(active high)。用于此位置的存储器地址“被标记"或存储在写入错误地址标记存储器中，用于稍后的重新写入操作。
根据本发明的一个实施例，上面描述的存储器阵列还包括用于进行以下操作的电路：
将所述数据位的所述地址锁存到所述寻址电路里；
将所述数据位锁存到所述数据输入输出电路里；
将所述数据位写入到存储器阵列中的所述数据位的所述地址处；
从所述存储器阵列的所述数据位的所述地址处读取输出数据位（data-out bit）；
比较所述数据位与所述输出数据位以确定所述数据位是否等于所述输出数据位；
如果所述比较步骤确定所述数据位不等于所述输出数据位，则在所述写入错误地址标记存储器中写入所述数据位的所述地址，以及如果所述比较步骤确定所述数据位等于所述输出数据位，则不在所述写入错误地址标记存储器中写入所述数据位的所述地址。
图9A是示出根据本发明一个实施例的存储器系统的写入方法的部分的示范性流程图400。在写入操作410开始之后，在锁存地址和数据420步骤期间，数据(此处替换地被称作第一数据)被锁存在输入缓冲器输入数据锁存器184中并且通过隐藏的读取比较部件160中的复用器270传递到写入驱动器250的D输入。同样在锁存地址和数据420期间，数据位的地址锁存在地址缓冲和锁存器132中并且传递到预解码器134，预解码器134驱动行和列解码器的输入总线，所述行和列解码器进而选择存储器阵列中的字线和列。下一步骤是通过使能ENW将数据430写入到存储器阵列中的被选择的地址处的存储单元中。
如图9A继续示出地，在写入数据步骤之后，在同一地址位置上运行隐藏的读取数据步骤440，该步骤将输出数据位传递到隐藏的读取比较部件160。该读取是隐藏的是因为它是作为写入操作的一部分被自动地执行，而不必经由CMD总线来指令存储器系统。接下来，在数据锁存器中的数据=读取的数据450步骤期间，将来自输入缓冲器输入数据锁存器182的数据位(即，"true（真）"或第一数据位)与来自SA245的输出数据位(即，可能已经成功地写入或可能未被成功地写入)(此处替换地被称作第二数据)进行比较，以确定所述数据位是否等于输出数据位。通过隐藏的读取比较160中的异或或者XOR275来完成逻辑比较。如果所述数据位等于输出数据位，则写入操作成功并且可以进行下一操作470。然而，如果所述数据位不等于输出数据位，则异或或者XOR设置错误标志(ERR)165，该错误标志165用信号通知控制器140将“被标记的”地址从地址缓冲和锁存器通过双向总线传递到写入错误地址标记存储器170，在写入错误地址标记存储器170中，该地址被写入(操作460)并且存储直到可以如下所述地执行重新写入操作为止。操作460是透明操作并且可以在下一存储器周期开始时容易地完成。它不延迟下一存储器操作470。
在另一实施例中，整个写入周期可以扩展为包括额外的隐藏的写入操作。在这种情况下，该写入校正操作(重新写入)可以对用户透明。可以使写入定时规范包括此透明的重新写入时间。因此，不管是否需要重新写入，写周期时间都可以是相同。
图9B是示出根据本发明另一实施例的存储器系统的写入方法的部分的示范性流程图500。图9B示出的步骤510到步骤550与图9A中示出的步骤410到步骤450相同，将不再次描述。在步骤560中，存储器阵列中的当前地址位置处的输出数据被传递给SA输出DR285。接下来，由隐藏的读取比较部件160中的反相器来进行将读取的数据反相的步骤560，所述隐藏的读取比较部件160响应于来自控制逻辑的REW信号使输出数据位反相并且经由复用器270将反相的输出数据位引导到写入驱动器250的D输入。接下来进行写入反相数据的步骤570，写入反相数据的步骤570将目前校正了的反相输出数据位写入到存储器阵列中的当前地址中。随后可以执行接下来的操作580。
取决于存储器系统规范，在处理器或系统外围部件不访问存储器的方便时间，被标记的地址可用于对位于被标记的地址处的存储单元进行重新写入。在重新写入周期期间，在被标记的地址中的数据只是简单地被反相。为了反相所述数据，存储器位必须首先使用隐藏的读取特征来读取，然后相反的数据被写入到所述单元里。从而，起因于单元的先前的概率性过长写入行为（probabilistic lengthy write behavior）的初始写入错误被校正。可替换地，在当重新写入周期正在进行时存储器传送"暂停存取(halt access)"信号给处理器或主系统的握手系统中，数据可以被立即校正。一旦重新写入操作完成，"重新写入完成"信号就可以被发给主系统。
根据本发明的一个实施例，上面描述的存储器阵列还包括用于进行以下操作的电路：
将来自所述写入错误地址标记存储器的所述数据位的所述地址加载到所述寻址电路里；
在存储器阵列中的所述数据位的所述地址处读取输出数据位；
在所述隐藏的读取比较电路中将所述输出数据位反相；以及
将所述反相的输出数据位写入到存储器阵列中的所述数据位的所述地址处。
图10是示出根据本发明一个实施例的存储器系统的重新写入方法的部分的示范性流程图600。在重新写入操作610开始之后，在将错误地址从写入地址标记存储器加载到寻址电路步骤620期间，来自写入错误地址标记存储器170的“被标记的”地址通过双向总线加载到地址缓冲和锁存器132里。随后，在读取数据步骤630期间，读出先前“被标记的”地址处的数据。在存储器阵列中的“被标记的”地址位置处的输出数据被传递给SA输出DR285。接下来，由隐藏的读取比较部件160中的反相器来完成将数据反相的步骤640，所述隐藏的读取比较部件160响应于来自控制逻辑的REW信号使输出数据位反相并且将反相的输出数据位经由复用器270引导到写入驱动器250的D输入。接下来进行写入反相数据的步骤650，该写入反相数据的步骤650将目前校正了的反相的输出数据位写入到存储器阵列中的先前“被标记的”地址中。随后可以执行接下来的操作660。被存储在写入错误地址标记存储器中的先前“被标记的”地址占据的存储空间现在可以用于后续的写入周期中的新的“被标记的”地址。
以上本发明的实施例是说明性的和非限制性的。各种替换和等同物都是可能的。本发明的实施例不受限于存储器阵列中使用的磁性随机存取存储器单元的类型或数量。本发明的实施例不受限于用于形成磁性隧道结的层的数量。本发明的实施例不受限于施加于磁性存储单元的电压电平。本发明的实施例也不受限于用于在写入或重新写入操作期间写入和重新写入在同一个被选择的存储单元的存储元件上发现的数据的存储器电路。本发明的实施例不受限于晶体管的类型，如PMOS、NMOS，或者被用于选择磁性隧道结器件。本发明的实施例不受限于本发明可以布置在其中的集成电路的类型。本发明的实施例也不受限于任何特定类型的工艺技术，例如可以被用于制造磁性随机存取存储器的CMOS、双极型或BICMOS。此处描述的实施例针对存储器读取和写入电路，但不限于此。发现下面的做法非常有用，在将数据存储到存储单元中遭受过长的概率性写入行为的任何情况中都可以使用此处描述的实施例。

Claims (8)

1.一种存储器电路，包括：
比较块，被配置为通过将在写入周期期间要被存储在存储单元中的第一数据与在该写入周期之后的隐藏的读取周期期间从该存储单元读取的第二数据进行比较来检测写入错误，所述比较块更进一步被配置为：如果第二数据与第一数据不匹配，则存储其中存储了第二数据的存储单元的地址，其中所述比较块包括反相器，用于将第二数据反相；以及
控制逻辑，被配置为将从反相器输出的第二数据的反相版本写入所存储的其中存储了第二数据的存储单元的地址，以校正所述写入错误。
2.如权利要求1所述的存储器电路，其中将所述地址存储在标记存储器中。
3.如权利要求1所述的存储器电路，还包括：
存储器阵列；
写入块，耦接在存储器阵列和比较块之间；以及
读取块，耦接在存储器阵列和比较块之间，其中所述读取块适配为感测第二数据。
4.如权利要求1所述的存储器电路，该控制逻辑被配置为：当该存储器外部的设备不访问所述存储单元以进行正常写入操作时，将第二数据的反相版本存储到所述存储单元。
5.如权利要求1所述的存储器电路，其中所述存储单元是DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PRAM、MRAM或STT-MRAM单元。
6.如权利要求3所述的存储器电路，其中所述存储器阵列包括耦接到多个所述存储单元的至少一列，其中所述列包括第一信号线和第二信号线，并且所述存储单元包括耦接到第一信号线的第一载流端、耦接到第二信号线的第二载流端以及耦接到字线的控制端。
7.如权利要求6所述的存储器电路，其中所述存储单元更进一步包括：
磁性隧道结，具有耦接到所述存储单元的所述第一载流端的第一端；以及
第一晶体管，具有耦接到所述存储单元的所述第二载流端的第一载流端、耦接到所述存储单元的所述控制端的栅极端、以及耦接到所述磁性隧道结的第二端的第二载流端。
8.一种在存储器电路中校正写入错误的方法，所述方法包括：
锁存存储单元的地址；
锁存被适配为要存储在所述存储单元中的第一数据；
将第一数据写入存储器阵列中的所述存储单元的地址；
在将第一数据写入所述存储单元之后感测所述存储单元中存储的第二数据；
通过将第一数据与先前在写入操作期间存储在所述存储单元中的第二数据进行比较来检测写入错误；
如果第二数据与第一数据不匹配，则存储其中存储了第二数据的所述存储单元的地址；
如果第二数据与第一数据不匹配，则将所述第二数据反相；以及
将反相的第二数据写入所存储的其中存储了第二数据的所述存储单元的地址，以校正所述写入错误。
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