CN102446539A - 伪页面模式存储器架构和方法 - Google Patents

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Abstract

本发明涉及一种伪页面模式存储器架构和方法，是一种非易失性存储阵列包括多个字线和多个列。所述列之一还包括耦合到第一、第二、第三和第四信号线的双稳态再生电路。所述列还包括非易失性存储单元，其具有耦合到第一信号线和第二信号线的载流端和耦合到多个字线之一的控制端。所述列还包括第一晶体管和第二晶体管。第一晶体管耦合到双稳态再生电路的第一端和第五信号线。第二晶体管具有耦合到双稳态再生电路的第二端的第一载流端和耦合到第六信号线的第二载流端。第一晶体管和第二晶体管的栅极端耦合到第七信号线。

Description

伪页面模式存储器架构和方法
相关申请的交叉引用
本申请涉及于2010年7月12日提交的发明名称为“NON-VOLATILESTATIC RAM CELL CIRCUIT AND TIMING METHOD”的共同转让的美国申请第61/363,576号、于2010年6月7日提交的发明名称为“MULTI-SUPPLYSYMMETRIC DRIVER CIRCUIT AND TIMING METHOD”的共同转让的美国申请第61/352,306号、于2009年9月11日提交的发明名称为“DIFFERENTIAL READ AND WRITE ARCHITECTURE”的共同转让的美国申请第12/558,451号以及于2009年8月19日提交的发明名称为“DYNAMICMULTISTATE MEMORY WRITE DRIVER”的美国申请第12/544,189号，它们的内容通过全文引用合并于此。
技术领域
本发明涉及存储器集成电路，更具体地，涉及非易失性静态随机访问存储器。
背景技术
半导体存储器件已经广泛地在电子系统中使用以用于存储数据。通常存在两种类型的半导体存储器，包括非易失性存储器件和易失性存储器件。诸如静态随机访问存储器(SRAM)或动态随机访问存储器(DRAM)器件的易失性存储器件在关断对其供电时丢失数据。相反，诸如快闪可擦除可编程只读存储器(Flash EPROM)或磁性随机访问存储器(MRAM)的非易失性半导体存储器件即使在关断供电后仍能保留其电荷。因此，在不能接受由于电源故障或终止而丢失数据的场合，使用非易失性存储器来存储数据。
图1A是形成自旋转移矩(spin transfer torque，STT)MRAM单元时使用的磁性隧道结(magnetic tunneljunction，MTJ)的简化截面图。MTJ 10被图示为部分地包括参考层12、隧穿层14和自由层16。参考层12和自由层16是铁磁性层。隧道层(tunneling layer)14是非磁性层。参考层12的磁化方向是固定的并且不改变。然而，通过使足够大的电流流过MTJ结构，可以改变自由层16的磁化方向。在图1A中，假定参考层12和自由层16具有相同的磁化方向，即，它们处于平行状态。在图1B中，假定参考层12和自由层16具有相反的磁化方向，即，它们处于逆平行(anti-parallel)状态。在图1C中，假定参考层12和自由层16具有相同的磁化方向，该磁化方向垂直于自由层16和隧道层14的分界面所定义的平面。在图1D中，假定参考层12和自由层16具有相反的磁化方向，且所述磁化方向垂直于自由层16和隧道层14的分界面所定义的平面。
为从图1A示出的平行状态转换到图1B示出的逆平行状态，使参考层12的电压电势相对于自由层16增大。该电压差导致自旋极化电子从自由层16流向参考层12，从而转移它们的角动量并将自由层16的磁化方向改变为图1B所示的逆平行状态。为了从逆平行状态转换到平行状态，使自由层16的电压电势相对于参考层12增大。该电压差导致自旋极化电子从参考层12流向自由层16，从而转移它们的角动量并将自由层16的磁化方向变为图1A所示的平行状态。
为了从平行状态转换到非平行状态或相反，施加到MTJ 10的电压以及对应的流过MTJ的电流必须大于相应的一对阈值。为了使所述转换发生而必须超过阈值电压的电压也称为转换电压Vc。同样地，为了发生所述转换而必须超过阈值电流的电流称为转换电流Ic。众所周知，当自由层16和参考层12具有相同的磁化方向(平行状态)时，MTJ 10具有相对低的电阻。相反，当自由层16和参考层12具有相反的磁化方向(逆平行状态)时，MTJ 10具有相对高的电阻。由于MTJ的物理特性，将MTJ从平行状态改变到逆平行状态所需的临界电流通常大于将MTJ从逆平行状态改变到平行状态所需的临界电流。
图2A示出了MTJ 10和关联的选择晶体管20，它们一起形成了STT-MRAM单元30。晶体管20通常是NMOS晶体管，因为与PMOS晶体管相比，其固有地具有较高的电流驱动、较低的阈值电压以及较小的面积。如下面将进一步描述的，用于在MRAM 30中写入“1”的电流不同于用于写入“0”的电流。这两种写入情况期间电流流动方向的不对称性是由晶体管20的栅极到源极电压的不对称性所导致的。因此，适配为输送充足的电流以写入“0”的写入驱动电路可能无法提供足够的电流来写入“1”。类似地，适配为输送充足的电流以写入“1”的写入驱动器电路可能会输送与可接受的写入“0”的电流电平相比较大的电流。
在下面的描述中，当MRAM单元的关联MTJ的自由层和参考层处于平行(P)状态时，即，当MTJ展现出低电阻时，将该MRAM单元定义为处于逻辑“0”状态。该低电阻状态也被可替换地示为Rlow状态或RP状态。相反地，当MRAM单元的关联MTJ的自由层和参考层处于逆平行(AP)状态时，即，当MTJ展现出高电阻时，将该MRAM单元定义为处于逻辑“1”状态。该高电阻状态也被可替换地示为Rhigh状态或RAP状态。此外，下文中假定MTJ的参考层面向其关联的选择晶体管，如图2A中所示。因此，根据以上的讨论，沿箭头35的方向(向上的方向)流动的电流(i)或者导致从P状态到AP状态的转换，从而写入“1”，(ii)或者使先前建立的关联MTJ的AP状态稳定。同样地，沿箭头方向40(向下的方向)流动的电流(i)或者导致从AP状态到P状态的转换，从而写入“0”，(ii)或者使先前建立的关联MTJ的P状态稳定。然而，应理解，在其他实施例中所述方位(orientation)可以反转，从而使MTJ的自由层面向其关联的选择晶体管。在这样的实施例(未示出)中，沿箭头35的方向流动的电流(i)或者导致从AP状态到P状态的转换，(ii)或者使先前建立的关联MTJ的P状态稳定。同样地，在这样的实施例中，沿箭头40的方向流动的电流(i)或者导致从P状态到AP状态的转换，(ii)或者使先前建立的AP状态稳定。图2B是图2A的MRAM 30的示意性表示，其中MTJ 10被图示为其电阻根据存储于其中的数据而改变的存储元件。MTJ的状态(i)当电流沿箭头35流动时从P变为AP，并且(ii)当电流沿箭头40流动时从AP变为P。
如上所述，将MTJ从AP状态转换为P状态，或者相反，所需的电压必须超过临界值Vc。与这一电压相对应的电流被称为临界电流Ic。图3示出了在不同的写入周期期间MTJ状态(或其电阻)的变化。为了从P状态(低电阻状态)变换成AP状态(高电阻状态)，施加正电压的Vc。一旦处于AP状态，则去除所施加的电压不会影响MTJ的状态。同样地，为了从AP状态变换到P状态，施加负电压的Vc。一旦处于P状态，则去除所施加的电压不会影响MTJ的状态。当MTJ处于AP状态并且不接收电压或接收非常小的电压时，MTJ的电阻是Rhigh。同样地，当MTJ处于P状态并且不接收电压或接收非常小的电压时，MTJ的电阻是Rlow。
图4A示出了被编程以便从逆平行状态(即，高电阻状态，或逻辑“1”状态)转换到平行状态以便存储“0”(即，低电阻状态，或逻辑“0”状态)的MTJ 10。假定MTJ 10最初处于逻辑“1”或AP状态。如上所述，为了存储“0”，使得大于临界电流的电流Ic沿箭头40方向流过晶体管20。为了实现这一点，将晶体管20的源极节点(SL)经由电阻路径(未示出)耦合到地电势，向晶体管20的栅极节点(WL或字线)施加正电压Vpp，并且向晶体管20的漏极节点(BL或位线)施加正电压Vcc。
图5是对于传统MTJ(比如，如图4A和图4B示出的MTJ 10)而言，在大约25ns与35ns时间之间发生的写入“0”操作期间、以及在大约45ns和55ns时间之间发生的写入“1”操作期间，在节点WL、SL、SN和BL处的电压电平的示例性时序图。假定电源电压VCC是1.8伏特。信号WL以及作为列选择信号的信号CS被显示为已经被增压到较高的Vpp编程电压3.0伏特。在写入“0”操作期间，在节点BL、SL和SN处的电压分别被显示为近似等于1.43V、0.34V和0.88V。在写入“1”操作期间，在节点BL、SL和SN处的电压分别被显示为近似等于0.23V、1.43V和0.84V。尽管未示出，但是对于所述示范性的计算机仿真，在写入“0”和“1”操作期间流过MTJ的电流分别为121μA和99.2μA。
图4B示出了被编程为从平行状态转换到逆平行状态以便存储“1”的MTJ。假定MTJ 10最初处于逻辑“0”或P状态。为了存储“1”，使得大于临界电流的电流Ic沿箭头35方向流过晶体管20。为了实现这一点，经由电阻路径(未示出)向节点SL供应电压Vcc，向节点WL供应电压Vpp，并且将节点BL经由电阻路径(未示出)耦合到地电势。因此，在写入“1”操作期间，晶体管20的栅极到源极电压被设置为(VWL-VSN)，并且晶体管20的漏极到源极电压被设置为(VSL-VSN)。
发明内容
传统的存储器件，尽管被广泛使用，但具有如下局限性。例如，DRAM提供成本效益而SRAM提供速度优势，但DRAM和SRAM两者都是易失性存储器，不能在没有电源的情况下保留数据。另一方面，传统的非易失性存储器，如闪存，具有缓慢的编程时间和较高的测试成本的缺点。根据本发明的一些实施例，诸如STT RAM存储器的MRAM存储器能够提供DRAM的成本效益、SRAM的快速读写性能以及快闪存储器的非易失性。在本发明的一些实施例中，能够使用MRAM来替代嵌入式SRAM、闪存和DRAM。
根据本发明的实施例，提供了存储阵列架构以及关联的方法。在一些实施例中，非易失性存储阵列存储单元排列成列。在特定的例子中，存储单元包括与晶体管串联耦合的磁性隧道结。一列中的每个存储单元具有耦合到两个公共数据线的两个载流端(current-carrying terminal)和耦合到字线的控制端。该列还包括双稳态再生电路(bistable regenerative circuit)，其I/O端耦合到两个数据线。该双稳态再生电路的电源端和接地端耦合到两个控制信号线。当被激活时，该双稳态再生电路能被用于保持将要写入存储单元的数据或从存储单元读取的数据。根据该申请，列中的双稳态再生电路能被用于例如实现页面模式(page mode)或突发模式(burst mode)存储器操作。仅仅作为例子，已将一些实施例用于模拟双倍数据速率(double data rate，DDR)DRAM操作。但是将会认识到，本发明的实施例具有广泛得多的应用范围。
在特定实施例中，非易失性存储阵列包括多个字线和多个列。所述列中的至少一个还包括双稳态再生电路，其具有耦合到第一信号线的第一端、耦合到第二信号线的第二端、耦合到第三信号线的第三端、以及耦合到第四信号线的第四端。所述列还包括非易失性存储单元，其具有耦合到第一信号线的第一载流端、耦合到第二信号线的第二载流端以及耦合到多个字线之一的控制端。所述列还包括第一晶体管和第二晶体管。第一晶体管具有耦合到所述双稳态再生电路的第一端的第一载流端和耦合到第五信号线的第二载流端。第二晶体管具有耦合到双稳态再生电路的第二端的第一载流端和耦合到第六信号线的第二载流端。第一晶体管和第二晶体管的栅极端耦合到第七信号线。
根据本发明的替换实施例，还提供了形成非易失性存储阵列的方法和操作非易失性存储阵列的方法。
通过参照说明书的其余部分和附图，能够进一步理解本发明的实质和优点。
附图说明
图1A是现有技术中已知的当处于平行磁化状态时磁性随机访问存储单元的磁性隧道结结构的简化截面图。
图1B示出了现有技术中已知的当处于逆平行磁化状态时图1A的磁性隧道结结构。
图1C是现有技术中已知的当处于平行磁化状态时磁性随机访问存储器(MRAM)的磁性隧道结结构的简化截面图。
图1D示出了现有技术中已知的当处于逆平行磁化状态时图1D的磁性隧道结结构。
图2A示出了现有技术中已知的耦合到关联选择晶体管的磁性隧道结结构的多个层。
图2B是现有技术中已知的图2A的磁性隧道结结构及其关联选择晶体管的示意图。
图3示出了现有技术中已知的图2A的磁性隧道结结构响应于所施加的电压的电阻变化。
图4A示出了现有技术中已知的被编程为从逆平行状态转换到平行状态的磁性隧道结结构。
图4B示出了现有技术中已知的被编程为从平行状态转换到逆平行状态的磁性隧道结结构。
图5是现有技术中已知的在写入“0”和写入“1”操作期间与磁性随机访问存储器相关联的多个信号的示范性时序图。
图6是根据本发明的一个实施例的MRAM和关联的写入和读取电路的框图。
图7是根据本发明的一个实施例的示出关联的写入和读取电路的MRAM的部分的示意图。
图8是根据本发明的替换实施例的示出关联的写入和读取电路的MRAM的部分的示意图。
图9是根据本发明的一个实施例的示出写入电路的MRAM的部分的示意图。
图10是根据本发明的一个实施例的示出图9的电路的写入操作的时序图。
图11是根据本发明的一个实施例的示出页面模式写入电路的MRAM的部分的示意图。
图12是示出根据本发明的一个实施例的写入操作的时序图。
图13是示出根据本发明的一个实施例的DDR 8比特突发模式写入操作的时序图。
图14是示出根据本发明的一个实施例的DDR 4比特突发模式写入操作的时序图。
图15是示出根据本发明的一个实施例的DDR 4比特/8比特突发模式读取操作的时序图。
具体实施方式
图6是根据本发明的一个实施例的MRAM阵列和关联的写入和读取电路100的框图，下文中将MRAM阵列和关联的写入和读取电路100称为MRAM 100。MRAM 100包括通过列选择驱动器进行选择的众多阵列块、众多全局写入电路(global write)、众多全局感测放大器(sense amp，SA)、众多全局字线(Global word line，GWL)电路、以及控制电路。每个块可以包括MRAM单元的阵列(存储阵列瓦片(memory array tile)，或MAT)102，所述MRAM单元的行通过一个或多个子字线(sub word line，SWL)电路进行选择，并且所述MRAM单元的列通过一个或多个局部列选择(local columnselect，LCS)电路104进行选择。每个块的角包括阵列间隙区域(array gap area)110，将在下面更具体地描述。在一些实施例中，MRAM 100还包括用于读取和/或写入操作的寄存器块107。
图7是根据本发明的一个实施例的MRAM 100的部分的示意图200。示意图200被显示为包括MAT 102、LCS 104、阵列间隙110和全局SA。
MAT 102包括多个MRAM单元，它们的选择晶体管耦合到字线WL0-WLn，所述字线WL0-WLn由上面结合图6描述的子字线(SWL)电路和全局字线(GWL)电路驱动。MRAM单元还耦合到源极线(SL)210和位线(BL)212对。MAT包括可通过LCS 104进行选择的众多SL和BL对。LCS包括成对的N沟道选择晶体管，所述N沟道选择晶体管在列选择(CS)信号215、预充电(PRE)信号235、上隔离(isolation top，ISOT)信号和下隔离(isolation bottom，ISOB)信号的控制下，将MAT 102中的被选SL和BL对耦合到一对MSL 220和MBL 230线。LCS通过使能相应的ISOT或ISOB信号之一来确定是否耦合该LCS之上或之下的相邻MAT 102。在图7中示出的例子中，上方的MAT通过使能ISOT并禁止ISOB来选择。由通过列选择驱动器驱动的CS信号选择众多SL和BL对之一，以便将被选SL和BL对耦合到相应的MSL和MBL线。当PRE被禁止时，SL/BL以及相应的MSL/MBL线为写入或读取操作模式准备就绪。MSL 220和MBL 230从LCS 104耦合到阵列间隙110。
阵列间隙110包括局部写入电路250和局部读取电路255。如图所示，局部写入电路250耦合到使能写入信号(ENW)260和全局写入线(GWRL)280。在本实施例中，局部写入电路250包括两个写入驱动器电路251和252，每个写入驱动器电路包括串联连接的两个PMOS晶体管和两个NMOS晶体管。ENW 260和GWRL 280以及它们的互补信号(complementary signal)耦合到写入驱动器251和252。在写入模式操作期间，局部写入电路250在包括诸如ENW和GWRL的多个使能写入线的控制下，驱动MSL和MBL线(以及相应的SL和BL线对)。
在图7中，局部读取电路255包括耦合到电源的晶体管M5和耦合到地的晶体管M3。M5和M3分别耦合到使能读取(ENR)240信号及其互补信号。如图7中所示，晶体管M3将MBL 230耦合到地电压，同时晶体管M5将MSL 220耦合到电源。MBL线还耦合到GWRL，并且电流ID1在MBL中通过晶体管M4流向电流镜的晶体管M1。图7还示出了全局感测放大器(SA)，其耦合到信号GREF和流过该电流镜的M2的电流ID2。
图8是根据本发明的替换实施例的MRAM的部分的示意图，示出了关联的写入和读取电路。图8示出了MAT 102、LCS 104、阵列间隙110和全局SA，与上面结合图7描述的电路类似。在本实施例中，读取和写入电路包括在全局读/写块中，该全局读/写块耦合到GBL和GSL信号线。GBL和GSL转而在阵列间隙块中在信号ENIO的控制下，通过一对传输晶体管(passtransistor)分别耦合到MBL和MSL。
图9是示出根据本发明的一个实施例的读/写电路的MRAM的部分的示意图。图9示出了包括MAT 102和LCS 304的多个列之一，所述MAT 102和LCS 304类似于图7和图8中的MAT 102和LCS 104。然而，图9中的LCS304包括双稳态再生电路310，其具有耦合到第一信号线(BLn)的第一端311、耦合到第二信号线(SLn)的第二端312、耦合到第三信号线(WPU)的第三端、以及耦合到第四信号线(WPDB)的第四端。在本特定实施例中，双稳态再生电路310包括形成锁存器的交叉耦合的CMOS晶体管。然而，应理解，也可以使用其他双稳态再生电路。
在图9中，MAT 102包括类似于图7和图8中的存储单元的非易失性存储单元。在本实施例中，该非易失性存储单元是SST-RAM单元。虽然此处描述的实施例使用通过单元电阻特性的改变来确定存储器状态的存储单元，但应理解也可以使用其他存储单元。这样的存储单元可以包括，例如，EEPROM、FLASH、FeRAM、PRAM、MRAM和电阻性RAM(Resistive RAM，RRAM)，等等。此外，本发明的实施例还可以应用于具有SPI(serial portinterface，串行端口接口)、XDR(extreme data rate，极速数据速率)、LVDS(low voltage differential signaling，低电压差分信令)和SPMT(serial portmemory technology，串行端口存储技术)等等的存储器。再有，本发明的实施例还可以应用于其他存储器结构，例如SRAM或DRAM等等。如图7和图8中所示，MAT 102中的每个非易失性存储单元具有耦合到所述第一信号线(BLn)的第一载流端、耦合到所述第二信号线(SLn)的第二载流端和耦合到所述多个字线之一(WL)的控制端。
图9中的LCS 304还包括第一晶体管321，该第一晶体管321具有耦合到双稳态再生电路310的第一端311的第一载流端、以及耦合到第五信号线(MBL)的第二载流端。LCS 304还具有第二晶体管322，该第二晶体管322具有耦合到所述双稳态再生电路310的第二端312的第一载流端和耦合到第六信号线(MSL)的第二载流端。晶体管321和322的栅极端耦合到第n信号线(CSn)，在本例中该第n信号线是列选择信号。
在特定实施例中的，双稳态再生电路310的端子311和312携带逻辑互补的电压信号。此外，信号线BLn和SLn携带逻辑互补的电压信号。信号线WPU和WPDB携带逻辑互补的电压信号。而且，信号线MBL和MSL携带逻辑互补的电压信号。当然，也可以使用信号线的其他布置方式。
在本实施例中，非易失性存储单元是包括串联耦合的磁性隧道结和晶体管的STT-RAM(自旋转移矩RAM)单元。STT-RAM单元耦合到两个信号线BL和SL。磁性隧道结具有耦合到所述信号线之一的第一端，晶体管具有耦合到所述非易失性存储单元的第一载流端的第一载流端、耦合到该非易失性存储单元的控制端的栅极端、以及耦合到磁性隧道结的第二端到第二载流端。
在图9中，信号线WPU、WPDB、MBL和MSL对应于多个列。在实施例中，信号线WPU、WPDB耦合到控制逻辑电路，并且信号线MBL和MSL耦合到写入驱动器电路和感测电路。CSn信号线对应于多个列之一并且耦合到列选择电路。
根据本发明的一个实施例，上面描述的存储阵列还包括用于执行以下操作的电路：
从非易失性存储单元读取数据；
将来自非易失性存储单元的数据锁存在双稳态再生电路中；以及
使用在双稳态再生电路中锁存的数据编程非易失性存储单元。例如，从非易失性存储单元读取的数据能够保持在图6中描绘的寄存器块107中，然后锁存到图9的LCS 304中的双稳态再生电路310中。
根据本发明的另一实施例，上面描述的存储阵列还包括用于执行以下操作的电路：
将第一数据提供到所述多个列中的一列；
从多个列中的第二列读取第二数据；
将第一数据和第二数据锁存到相应的所述多个列中的一列以及所述多个列中的第二列中的双稳态再生电路中；以及
使用在双稳态再生电路中锁存的数据编程列中的非易失性存储单元。在本实施例中，可以使用读/写电路以及上面描述的信号线的各种组合来实现非易失性存储单元的读取和编程(写入)，下面将提供更详细的描述。
图10是示出根据本发明的一个实施例的图9的电路的写入操作的时序图。更具体地，描述使用四个存储阵列双稳态再生电路310的写入操作。在写入周期期间，写入驱动器(例如，如图7和图8中所示的)在上面描述的各种信号线的控制下驱动MBL和MSL到被选列的BL和SL。在实施例中，双稳态再生电路310即使在列选择(CS)信号被去激活之后仍然继续驱动所述BL和SL。
在读/写操作的实施例中，分别导通被选的行和列地址，WL和CS，并使用图7中示出的电流镜前置放大器电路读取被选位上的数据。来自全局感测放大器(SA)(此处未示出)的数据，通过全局写入驱动器(紧邻全局SA)，重复地通过图7中示出的局部写入驱动器被同时写回。此时，WPU被激活为变高，并且WPDB被激活为变低。这种布置即使在列地址已经改变时也将锁存数据并维持写操作，直到WL变为非激活(inactive)。为了向被选位写入相反的数据，新数据被传送(transfer)到写入驱动器上，并且列地址再次导通。局部写入驱动器，例如，图7中的写入电路250，将克服交叉耦合的写维持锁存器(write sustain latch)并翻转BL和SL上的极性。
图10的时序图示出了时钟信号CK和CKB、数据信号DQn(示出四个DIN的数据信号)、MBL/MSL、CS、WPDB、WPU和WL。在一个实施例中，在缓冲时间期间，输入数据变得可用。图10示出了突发长度为4的双倍数据速率(DDR)突发写入周期。在存储器时钟的正负沿寄存数据输入(Data-in)。数据输入被寄存和保持，直到数据输入突发结束。一旦所有四比特都被寄存，它们被同时传送。每个比特被写入通过它们相应的列地址(在本例中为CS0、CS1、CS2和CS3)选择的对应的锁存器310。在本架构中，四个比特可以通过MSL0、MSL1、MSL2、MSL3和MBL0、MBL1，MBL2、MBL3被一次性(at once)传送。在传送时间期间，在携带逻辑互补的电压信号的MBL[0:3]和MSL[0:3]线上提供四个数据比特。通过CS[0:3]信号选择多个列。随着WPU和WPDB被激活，所有四个数据比特被锁存在它们相应的图9的双稳态再生电路310中。由于WPU和WPDB对整个存储阵列瓦片是共用的，所以尚未激活的列将会使任意数据锁存在310中。在这个架构中，一旦有效数据被写入310，具有共用WPU和WPDU的整个行将被写入。可以使用列地址计数器来生成整个页(整个行)的列地址。用户仅仅需要指定哪个存储阵列瓦片要被写入。起始地址可以是页的最低有效位(LSB)，并且自动递增直到页的最后一列地址。当整个页中的锁存器(310)包含有效数据时，则该页的WL被激活，以将整个页的数据传送到它们相应的存储单元中。写入时间取决于字线处于激活状态的时间长度。因此，在图10中写入时间被标记为“扩展时间”(extension time)。上面的实施例示出了页面大小为4。理论上，对页面大小没有限制。然而，存储器页面大小可以改变，例如在从8到8192的范围内改变。MAT内的MSL和MBL线的数量可以被限制为例如4到8对线。如果页面大小大于8，则可以使用相同的4或8个MSL和MBL线顺序地完成4或8的突发。例如，对于页面大小为1024以及4对MSL/MBL线，需要256个顺序的4比特列突发来写入整页。
图11是示出根据本发明的一个实施例的读/写电路的MRAM的部分的示意图。图11示出了包括MAT 102和LCS 404的多个列之一，所述MAT 102和LCS 404类似于图9中的MAT 102和LCS 304并且包括双稳态再生电路310。应注意，图11中的LCS 404还包括晶体管331和332。晶体管331耦合在双稳态再生电路310的端子311与信号线BLn之间。晶体管332耦合在双稳态再生电路310的端子312与信号线SLn之间。晶体管331和332的栅极端耦合到信号线CSn。如上所述，信号线CSn涉及列选择功能。图11的实施例在列选择信号CSn的控制下将双稳态再生电路310与上方的MAT和下方的MAT隔离。晶体管331和332允许选择性的写入，从而无需整个页面都被写入。另一实施例是使用多个WPU和WPDB线来对列进行译码。在图11中示出的实施例中，可以在第一突发完成后写入数据(见图14)。在其他实施例中，可以重复突发以便通过许多突发实现一页。在实施例中，使用计数器来自动递增写入地址，以便在不同的列中的双稳态在上电路310中锁存数据。
根据本发明的实施例，提供用于在存储器件中写入数据的方法。上面描述了非易失性存储器的一些例子。但是所述方法也适用于这样的易失性或非易失性存储器件：其包括多个字线以及排列成多个列的存储单元，每个列包括双稳态再生电路和隔离晶体管，该隔离晶体管将双稳态再生电路与列中的至少一部分存储单元隔离。所述方法包括以下步骤：
接收第一组多个数据以及起始列地址；
基于该起始列地址，将所述第一组多个数据锁存到对应的第一组多个列中的双稳态再生电路中；以及
将锁存的数据同时写入到所述对应的第一组多个列中的存储单元中。
在上述方法的特定实施例中，在扩展的写入时间内顺序地执行数据的锁存。在另一实施例中，所述第一组多个数据包括N个数据比特，其中N是突发长度。在另一实施例中，存储器被配置为在写入周期中锁存N个数据比特，并且重复上述锁存步骤，直到在扩展的写入时间中将所有N个数据比特都锁存到相应的N个列中。
例如，在1GHz操作中，列周期时间典型为1Ghz(1ns)。在8比特突发写入操作中，8比特数据被顺序地呈现给存储器。利用通过例如处理器提供给存储器的起始地址，可以从该起始地址生成七个后续的列地址。当寄存或存储了所有八个比特之后，通过激活八个译码的列选择线、以及通过八个MSL-MBL对来驱动数据，来将它们一次性传送到局部列双稳态再生电路(310)。此时，驱动WPU和WPDB以激活双稳态再生电路(310)。尽管MSL和MBL能够通过CS线直接驱动SL和BL，但是双稳态再生电路(310)仍将锁存数据并继续驱动SL和BL。然后能够从锁存器将八个比特的数据同时写入八个列。在本实施例中，可以提供随机的列地址以启动下一个突发周期，从而允许随机的一个接一个(back-to-back)的突发写入。这里，如果需要，双稳态再生电路310还可以用作中继器(repeater)或驱动器以提供更多的电流驱动。因此，双稳态再生电路310还被称为写入驱动器锁存器310。
在实施例中，以上结合图9描述了页面模式方案。例如，以工作速度(例如，一个GHz周期)将一次的N个比特的数据锁存到所有写入锁存驱动器(310)。然后，通过在扩展的写入时间内激活页面(导通行)(例如，令WL在15ns内为高)来写入整个页面。本方案即使在只有一个比特需要改变时也会写入整个页面，在这种情况下，可以在写入之前读取和锁存未改变的数据。本方案的优点是没有对写入扩展时间的限制。
在另一实施例中，可以使用图11中绘出的电路实现随机突发写入。这里，使用与上述类似的步骤来锁存和生成数据输入和地址。然而，WL和WPU/WPDB可以在写入周期开始时导通(如图13和图14中所示，下面将进一步描述)。在这种情况下，写入时间仅仅被扩展了突发长度时间。这种方案可被用于随机一个接一个的突发写入访问。注意，本实施例也可用于实现页面写入。
图12是示出根据本发明的一个实施例的写入操作的时序图。在本发明的实施例中，非易失性存储阵列和方法能被用于模拟传统的DRAM。图12中的定时信号包括传统DRAM的时钟CK和CKB，命令信号CMD、地址信号ADDR、数据信号DQS和DQSB。图12还示出了用于上述非易失性存储阵列的操作的数据信号DQn以及偶数和奇数列地址信号CS_ev和CS_od。应注意，在时间T4的写入操作跟随有在下一预充电周期之前的延迟时间，tWPRE。
图13是示出根据本发明的一个实施例的使用非易失性存储器的DDR 8比特突发模式写入操作的时序图。图13包括用于传统DRAM操作的如上面参照图12描述的信号CK、CKB、CMD、ADDR和DQS。图13还包括用于根据本发明实施例的非易失性存储器的操作的结合图10描述的信号WL、DQn、MBL/MSL、CS、WPDB和WPU。
在将上面描述的非易失性存储器用于8比特DDR突发访问的实施例中，译码的WL可以在CS信号之前或与CS信号同时被激活。可以通过知晓起始突发地址和突发顺序(如线性的或交织的)来预先确定8比特列地址。偶数和奇数列地址(CS_ev、CS_od)被同时在正沿进行时钟采样(be clocked)。起始地址将决定首先处理偶数地址还是奇数地址。在8比特读取突发访问的情况下，八个全局感测放大器(SA)将同时读取该8比特数据。所述8比特预取出的数据被发送到数据输出(DataOut)寄存器，并被按照时钟顺序地从数据输出缓冲器输出。在较高的时钟速率将需要读取延迟。在8比特写入访问的情况下，以与读取周期相同的方式译码和激活WL和CS信号。在实施例中，可以使用数据输入寄存器或FIFO来缓冲输入数据。
图14是示出根据本发明的另一实施例的突发模式写入操作的时序图。可以看到，图14类似与图13，除了八比特的DQn现在被组合成两个4比特的组。
图15是示出根据本发明的又一个实施例的DDR 4比特/8比特突发模式读取操作的时序图。这里，数据被分别图示为突发长度(BL)为4和BL为8。
本发明的以上实施例是说明性的，而非限制性的。可以进行各种替换和等效。本发明的实施例不受存储阵列中使用的磁性随机访问存储单元的类型和数量的限制。本发明的实施例不受用于形成磁性隧道结的层的数量的限制。本发明的实施例不受施加到磁性存储单元的电压电平的限制。本发明的实施例也不受NVM电路的限制，所述NVM电路用于读取和存储在恢复操作期间在相同被选存储单元的易失性存储元件上找到的互补数据。本发明的实施例不受用于选择磁性隧道结器件的晶体管的类型，PMOS、NMOS或相反，的限制。本发明的实施例不受在其中部署本发明的集成电路的类型的限制。本发明的实施例也不受特定类型的工艺技术，例如可用于制造磁性随机访问存储器的CMOS、双极型或BICMOS，的限制。这里描述的实施例针对的是MRAM存储器读出和写入电路，但其不局限于此。这里描述的实施例可被用于以非易失形式在相同单元中存储易失性数据可能有利的任何情况。

Claims (25)

1.一种非易失性存储阵列，包括：
多个字线；以及
多个列；
所述多个列之一还包括：
双稳态再生电路，其具有耦合到第一信号线的第一端、耦合到第二信号线的第二端、耦合到第三信号线的第三端、以及耦合到第四信号线的第四端；
非易失性存储单元，其具有耦合到所述第一信号线的第一载流端、耦合到所述第二信号线的第二载流端、以及耦合到所述多个字线之一的控制端；
第一晶体管，其具有耦合到所述双稳态再生电路的所述第一端的第一载流端和耦合到第五信号线的第二载流端；以及
第二晶体管，其具有耦合到所述双稳态再生电路的所述第二端的第一载流端和耦合到第六信号线的第二载流端；
其中，所述第一晶体管和所述第二晶体管的栅极端耦合到第七信号线。
2.如权利要求1所述的非易失性存储阵列，其中：
所述双稳态再生电路的所述第一端和第二端携带逻辑互补的电压信号，
所述第一信号线和第二信号线携带逻辑互补的电压信号，
所述第三信号线和第四信号线携带逻辑互补的电压信号，并且
所述第五信号线和第六信号线携带逻辑互补的电压信号。
3.如权利要求1所述的非易失性存储阵列，其中，所述双稳态再生电路包括锁存器。
4.如权利要求1所述的非易失性存储阵列，其中，所述非易失性存储单元是EEPROM、闪存、FeRAM、PRAM、MRAM、RRAM或STT-MRAM单元。
5.如权利要求1所述的非易失性存储阵列，其中，所述非易失性存储单元还包括：
磁性隧道结，其具有耦合到所述第一信号线的第一端；以及
第三晶体管，其具有耦合到所述非易失性存储单元的所述第二载流端的第一载流端、耦合到所述非易失性存储单元的所述控制端的栅极端、以及耦合到所述磁性隧道结的第二端的第二载流端。
6.如权利要求1所述的非易失性存储阵列，还包括：
第三晶体管，其耦合在所述双稳态再生电路的所述第一端与所述第一信号线之间；以及
第四晶体管，其耦合在所述双稳态再生电路的所述第二端与所述第二信号线之间；
其中，所述第三晶体管和第四晶体管的栅极端耦合到所述第七信号线。
7.如权利要求1所述的非易失性存储阵列，其中：
所述第三信号线、第四信号线、第五信号线和第六信号线对应于所述多个列，
所述第三信号线和第四信号线耦合到控制逻辑电路，
所述第五信号线和第六信号线耦合到写入驱动器电路和感测电路，并且
所述第七信号线对应于所述多个列之一并且耦合到列选择电路。
8.如权利要求1所述的非易失性存储阵列，还包括一电路，用于：
从非易失性存储单元读取数据；
将来自所述非易失性存储单元的所述数据锁存在双稳态再生电路中；以及
使用在所述双稳态再生电路中锁存的数据编程所述非易失性存储单元。
9.如权利要求1所述的非易失性存储阵列，还包括一电路，用于：
将第一数据提供到所述多个列之一；
从所述多个列中的第二列读取第二数据；
将所述第一数据和第二数据锁存到所述多个列中的所述一列以及所述多个列中的所述第二列中的相应的双稳态再生电路中；以及
使用在所述双稳态再生电路中锁存的数据编程所述列中的非易失性存储单元。
10.如权利要求1所述的非易失性存储阵列，还包括一电路，用于：
接收多个数据比特；
选择对应的多个列；
将每个所述多个数据比特锁存到对应的多个列中的一个列中的双稳态再生电路中；以及
使用所述对应的多个列中的双稳态再生电路中的数据比特同时编程所述多个列中的非易失性存储单元。
11.一种形成非易失性存储阵列的方法，所述方法包括：
提供多个字线；
提供多个列；
在所述多个列中的一列中：
将双稳态再生电路的第一端连接到第一信号线；
将所述双稳态再生电路的第二端连接到第二信号线；
将所述双稳态再生电路的第三端连接到第三信号线；
将所述双稳态再生电路的第四端连接到第四信号线；
将非易失性存储单元的第一载流端连接到所述第一信号线；
将所述非易失性存储单元的第二载流端连接到所述第二信号线；
将所述非易失性存储单元的控制端连接到所述多个字线之一；
将第一晶体管的第一载流端连接到所述双稳态再生电路的所述第一端；
将所述第一晶体管的第二载流端连接到第五信号线；
将第二晶体管的第一载流端连接到所述双稳态再生电路的所述第二端；
将所述第二晶体管的第二载流端连接到第六信号线；以及
将所述第一晶体管和第二晶体管的栅极端连接到第七信号线。
12.如权利要求11所述的方法，还包括：
将磁性隧道结的第一端连接到所述第二信号线；
将第三晶体管的第一载流载流端连接到所述非易失性存储单元的所述第一载流端；
将所述第三晶体管的栅极端连接到所述非易失性存储单元的所述控制端；以及
将所述第三晶体管的第二载流端连接到所述磁性隧道结的第二端。
13.如权利要求11所述的方法，还包括：
将所述第三信号线和第四信号线连接到控制逻辑电路；
将所述第五信号线和第六信号线连接到写入驱动电路和感测电路；以及
将所述第七信号线连接到列选择电路。
14.如权利要求11所述的方法，还包括：
将第一电压施加到所述第五信号线或第六信号线；
将第二电压施加到所述第三信号线并且施加到所述第六信号线或者第五信号线，所述第二电压低于所述第一电压，并且所述第五信号线和第六信号线携带逻辑互补的电压信号。
将第三电压施加到所述第七信号线，所述第三电压范围在控制电压到Vpp电压之间，包括控制电压和Vpp电压，所述Vpp电压高于所述第一电压，并且所述控制电压使能所述第一晶体管和第二晶体管中的电流流动。
将第四电压施加到所述第四信号线，所述第四电压范围在所述第一电压和所述Vpp电压之间，包括第一电压和所述Vpp电压；以及
将所述Vpp电压施加到所述非易失性存储单元的所述控制端。
15.如权利要求11所述的方法，还包括：
将第一数据比特提供到所述第五信号线和第六信号线上，所述第五信号线和第六信号线携带逻辑互补的电压信号；
选择多个列之一；
在所述双稳态再生电路中锁存所述第一数据比特；以及
使用在所述双稳态再生电路中锁存的第一数据比特编程所述非易失性存储单元。
16.如权利要求11所述的方法，其中，所述非易失性存储单元是EEPROM、闪存、FeRAM、PRAM、MRAM、RRAM或STT-MRAM单元。
17.如权利要求11所述的方法，还包括：
从所述非易失性存储单元读取第一数据；
在所述双稳态再生电路中锁存所述第一数据；以及
在所述非易失性存储单元中编程所述第一数据。
18.如权利要求11所述的方法，还包括：
接收多个数据比特；
选择对应的多个列；
将每个所述多个数据比特锁存到对应的多个列中的一个列中的双稳态再生电路中；以及
使用所述对应的多个列中的双稳态再生电路中锁存的数据比特同时编程所述多个列中的非易失性存储单元。
19.如权利要求11所述的方法，其中所述多个数据比特包括八个数据比特。
20.如权利要求11所述的方法，其中所述多个数据比特包括四个数据比特。
21.如权利要求11所述的方法，还包括：
将第一数据提供到所述非易失性存储阵列的第一列；
读取来自所述非易失性存储阵列的第二列的第二数据；
将所述第一数据和所述第二数据锁存到对应列中的双稳态再生电路中；以及
使用在对应的双稳态再生电路中的数据比特同时编程所述第一列和所述第二列中的非易失性存储单元。
22.一种用于在非易失性存储器中写入数据的方法，所述非易失性存储器包括多个字线以及排列成多个列的存储单元，每个列包括双稳态再生电路和隔离晶体管，该隔离晶体管将双稳态再生电路与列中的至少一部分隔离，所述方法包括：
接收第一组多个数据以及起始列地址；
基于该起始列地址，将所述第一组多个数据锁存到对应的第一组多个列中的双稳态再生电路中；以及
将锁存的第一组多个数据同时写入到对应的第一组多个列中的多个存储单元中。
23.如权利要求22所述的方法，其中，在扩展的写入时间中顺序地执行对数据的锁存。
24.如权利要求22所述的方法，其中，所述第一组多个数据包括N个数据比特，其中N是突发长度。
25.如权利要求23所述的方法，其中，所述非易失性存储器被配置为在写入周期中锁存N个数据比特，所述方法还包括：重复所述锁存步骤，直到将N个数据比特锁存到相应的N列中。
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