JPS61184795A - 電気的消去・再書込み可能な読出し専用メモリ - Google Patents
電気的消去・再書込み可能な読出し専用メモリInfo
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- JPS61184795A JPS61184795A JP60025685A JP2568585A JPS61184795A JP S61184795 A JPS61184795 A JP S61184795A JP 60025685 A JP60025685 A JP 60025685A JP 2568585 A JP2568585 A JP 2568585A JP S61184795 A JPS61184795 A JP S61184795A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的消去・再書込み可能な読出し専用メモ
リ（ ＥＰＲＯＭ ）に係）、特にページモードプログ
ラミング系に関する。
リ（ ＥＰＲＯＭ ）に係）、特にページモードプログ
ラミング系に関する。
近年、Ｅ ＦＲＯＭの大容量化に伴ない、Ｅ ＰＲＯＭ
のデータ書き込み時間が長いという問題を解決する方法
として、短時間にデータの書き換えを行なうためのペー
ジモードプログラミングが提案されている。このページ
モードプログラミングの仕様は、第２図に示すようにペ
ージプログラムモードにおけるバイトロードサイクルで
ｎバイトの書き込みデータ（１ペ一ジ分）を全て取り込
んで内部にラッチしておき、次の消去サイクルで書き換
え対象となるメモリセルの記憶データを全て消去し、次
のプログラムサイクルで前記ラッチしておいたデータを
プログラム（書き込み）して通常の読み出しモードに戻
るものである。この場合、消去・プログラム時間は、書
き込みデータのバイト数に関係なく一定（たとえば５
ｍｓ ）なので、ページのバイト数が多いほど等制約に
プログラム時間が短縮されることになる。
のデータ書き込み時間が長いという問題を解決する方法
として、短時間にデータの書き換えを行なうためのペー
ジモードプログラミングが提案されている。このページ
モードプログラミングの仕様は、第２図に示すようにペ
ージプログラムモードにおけるバイトロードサイクルで
ｎバイトの書き込みデータ（１ペ一ジ分）を全て取り込
んで内部にラッチしておき、次の消去サイクルで書き換
え対象となるメモリセルの記憶データを全て消去し、次
のプログラムサイクルで前記ラッチしておいたデータを
プログラム（書き込み）して通常の読み出しモードに戻
るものである。この場合、消去・プログラム時間は、書
き込みデータのバイト数に関係なく一定（たとえば５
ｍｓ ）なので、ページのバイト数が多いほど等制約に
プログラム時間が短縮されることになる。
上記ページモードプログラミングの仕様を実現するだめ
の具体的な回路形式は未だ定まっていないが、単純な構
成としてｎバイトのページデータのうち書き換えデータ
が何バイトであってもｎバイト全てを書き換える方法が
考えられる。即ち、第２図に示すように、ページモード
プログラム動作に入った瞬間に本体メモリ１の選択され
九カラムに属するノぐイトデータ全てをデータラッチ部
３へ転送する。そして、バイトロードサイクルで上記デ
ータラッチ部３に対してのみアクセスして書き込みデー
タに変更する。
の具体的な回路形式は未だ定まっていないが、単純な構
成としてｎバイトのページデータのうち書き換えデータ
が何バイトであってもｎバイト全てを書き換える方法が
考えられる。即ち、第２図に示すように、ページモード
プログラム動作に入った瞬間に本体メモリ１の選択され
九カラムに属するノぐイトデータ全てをデータラッチ部
３へ転送する。そして、バイトロードサイクルで上記デ
ータラッチ部３に対してのみアクセスして書き込みデー
タに変更する。
次の消去サイクルで前記本体メモリ１の選択カラム２の
データ全てを消去し、次のプログラムサイクルで前記デ
ータラッチ部３のデータ全てを本体メモリ１の選択カラ
ム２に転送するものである。
データ全てを消去し、次のプログラムサイクルで前記デ
ータラッチ部３のデータ全てを本体メモリ１の選択カラ
ム２に転送するものである。
このような方法によれば、システム的に簡単であり、本
体メモリ１のカラムに対するバイトデータのセレクタも
不要であり、メモリの集積度を高くとることができる。
体メモリ１のカラムに対するバイトデータのセレクタも
不要であり、メモリの集積度を高くとることができる。
ところで、Ｅ ＦＲＯＭは通常のＲＡＭと異なυ、たと
えばフラグのような機構によって書き込みデータと読み
出しデータとを比較しない限り、記憶データと書き込み
データとが同一の場合でも消去・プログラムのサイクル
を経なければ々らない。しかし、この消去・プログラム
のサイクルには高電圧の印加を必要とし、メモリセルの
不良は高電圧印加時に生じる確率が高い。したがって、
このようなセル不良の発生を抑制するためには、前記し
たような記憶データと書き込みデータとが同一゛の場合
、即ち同一データの書き換えを避けることが望ましい。
えばフラグのような機構によって書き込みデータと読み
出しデータとを比較しない限り、記憶データと書き込み
データとが同一の場合でも消去・プログラムのサイクル
を経なければ々らない。しかし、この消去・プログラム
のサイクルには高電圧の印加を必要とし、メモリセルの
不良は高電圧印加時に生じる確率が高い。したがって、
このようなセル不良の発生を抑制するためには、前記し
たような記憶データと書き込みデータとが同一゛の場合
、即ち同一データの書き換えを避けることが望ましい。
本発明は上記の事情に鑑みてなされたもので、同一バイ
トデータの書き換えを避けて書き換えを必要とするバイ
トデータのみの書き換えを行なう｛−ジモードプログラ
ミングが可能であυ、メモリセルの不良発生の確率を抑
制し得る電気的消去・再書込み可能な読出し専用メモリ
を提供するものである。
トデータの書き換えを避けて書き換えを必要とするバイ
トデータのみの書き換えを行なう｛−ジモードプログラ
ミングが可能であυ、メモリセルの不良発生の確率を抑
制し得る電気的消去・再書込み可能な読出し専用メモリ
を提供するものである。
〔発明の概要〕
即チ、本発明は、ベージモードプログラミング仕様を満
足するＥ ＰＲＯＭにおいて、バイトロードサイクルで
書き込み対象となるページデータのうちデータ書き換え
を必要とするバイトデータを一時的に格納するバイトデ
ータバッファと、同じくバイトロードサイクルで前記デ
ータ書き換えを必要とするバイトデータに対応して書き
換えフラグを出力するフラグ手段と、消去サイクルで上
記フラグ手段のフラグ出力を参照してデータ書き換えを
必要とするメモリセル群を選択してその記憶データを消
去する消去手段と、プログラムサイクルでイージ選択さ
れたメモリセル群のうちデータ書き換えを必要とするメ
モリセル群を前記フラグ手段のフラグ出力を参照して選
択し、このメモリセル群に前記バイトデータバッファの
格納データに対応した書き込みを行なう書き込み手段と
を具備することを特徴とするものである。
足するＥ ＰＲＯＭにおいて、バイトロードサイクルで
書き込み対象となるページデータのうちデータ書き換え
を必要とするバイトデータを一時的に格納するバイトデ
ータバッファと、同じくバイトロードサイクルで前記デ
ータ書き換えを必要とするバイトデータに対応して書き
換えフラグを出力するフラグ手段と、消去サイクルで上
記フラグ手段のフラグ出力を参照してデータ書き換えを
必要とするメモリセル群を選択してその記憶データを消
去する消去手段と、プログラムサイクルでイージ選択さ
れたメモリセル群のうちデータ書き換えを必要とするメ
モリセル群を前記フラグ手段のフラグ出力を参照して選
択し、このメモリセル群に前記バイトデータバッファの
格納データに対応した書き込みを行なう書き込み手段と
を具備することを特徴とするものである。
したがって、同一バイトデータの書き換えを避けて書き
換えを必要とするバイトデータのみの書き換えを行なう
ベージモードプログラミングが可能になるので、メモリ
セルの不良発生の確率を抑制することが可能になる。
換えを必要とするバイトデータのみの書き換えを行なう
ベージモードプログラミングが可能になるので、メモリ
セルの不良発生の確率を抑制することが可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＩ ＰＲＯＭの一部であって、説明の簡単化の
ためにセルデータの読み出し系統の図示は省略し、ベー
ジモードプログラミングのページデータ（たとえば１６
パイトデータ）のうちの２つのバイトデータＡ、Ｈに対
応する回路を代表的に取シ出して示している。１１はバ
イトデータＡＶＣ対応する８個の電気的消去および再書
き込みが可能なメモリセルを含む第１のセル群、１２は
バイトデータバッファする８個のメモリセルを含む第２
のセル群である。１３は上記第１のセル群１１における
各メモリセルのトランスファ？−）用ＭＯ８）ランジス
タＱＴの各一端（ドレイン）Ｋそれぞれ接続された８本
のビット線からなるビット線群、１４は上記第１のセル
群１１における各メモリセルの７０一テインググート用
ＭＯ８トランジスタＱ２のグートにトランスファｆ−）
用ＭＯＳトランジスタ１５を介して接続される第１のグ
ート制御線であって、上記ビット線群１３と共に第１カ
ラムに属している。同様に、１６は前記第２のセル群１
２における各メモリセルのトランスファゲート用ＭＯＳ
トランジスタＱＴの各一端にそれぞれ接続された８本の
ビット線からなるビット線群、１７は上記第２のセル群
１２における各メモリセルの７０−チイングｆ−）用Ｍ
Ｏ８）ランジスタＱ２のグートにトランスファゲート用
ＭＯ８）ランジスタ１８を介して接続される第２のｒ−
）制御線でありて、上記ビット線群１６と共に第２カラ
ムに属している。そして、１９は上記第１．第２のセル
群１１．１２の各トランスファグート用トランジスタＱ
Ｔおよび前記ＭＯ８）ランジスタ１５゜１８のｒ−）に
共通接続されたワード線である。
ためにセルデータの読み出し系統の図示は省略し、ベー
ジモードプログラミングのページデータ（たとえば１６
パイトデータ）のうちの２つのバイトデータＡ、Ｈに対
応する回路を代表的に取シ出して示している。１１はバ
イトデータＡＶＣ対応する８個の電気的消去および再書
き込みが可能なメモリセルを含む第１のセル群、１２は
バイトデータバッファする８個のメモリセルを含む第２
のセル群である。１３は上記第１のセル群１１における
各メモリセルのトランスファ？−）用ＭＯ８）ランジス
タＱＴの各一端（ドレイン）Ｋそれぞれ接続された８本
のビット線からなるビット線群、１４は上記第１のセル
群１１における各メモリセルの７０一テインググート用
ＭＯ８トランジスタＱ２のグートにトランスファｆ−）
用ＭＯＳトランジスタ１５を介して接続される第１のグ
ート制御線であって、上記ビット線群１３と共に第１カ
ラムに属している。同様に、１６は前記第２のセル群１
２における各メモリセルのトランスファゲート用ＭＯＳ
トランジスタＱＴの各一端にそれぞれ接続された８本の
ビット線からなるビット線群、１７は上記第２のセル群
１２における各メモリセルの７０−チイングｆ−）用Ｍ
Ｏ８）ランジスタＱ２のグートにトランスファゲート用
ＭＯ８）ランジスタ１８を介して接続される第２のｒ−
）制御線でありて、上記ビット線群１６と共に第２カラ
ムに属している。そして、１９は上記第１．第２のセル
群１１．１２の各トランスファグート用トランジスタＱ
Ｔおよび前記ＭＯ８）ランジスタ１５゜１８のｒ−）に
共通接続されたワード線である。
一方、２０はライトイネーブル線、２１はアドレスバス
、２２はこのアドレスバス２１のアドレス信号をデコー
ドして前記第１のセル群１１のカラム選択を行なうため
のパイ）Ａ選択用の第１のバイトアドレスデコーダ、２
３は上記第１のバイトアドレスデコーダ２２のデコード
出力によりｒ−）制御されるＭＯＳ トランジスタ、２
４は前記ライトイネーブル線２０の信号によりグート制
御されるＭＯＳ ）ランノスタ、２５は書き換えフラグ
を立てるためのフラグ手段であって、たとえばその入力
端が上記２個のトランジスタ２３．２４を直列に介して
接地された第１のフリップフロップ（ＦＦ）回路、２６
はこのＦＦ回路２５の出力に応じて動作制御が行なわれ
る第１のカラムトランスファグート駆動回路である。２
７はデータバスであり、このデータバス２７と前記第１
のセル群１１のビット線群１３との間には、前記第１の
バイトアドレスデコーダ２２の出力によりグート制御さ
れるバイトデータ格納用のトランスファｒ−）用トラン
ジスタ群２８と、書き換えバイトデータを一時的に格納
する第１のバイトデータストレージ回路群（バイトデー
タバッファ）２９と、ページデコーダ出力線３０の信号
によりグート制御されるゝ−ジ選択トランスファゲート
用トランジスタ群３ノと、前記第１のカラムトランスフ
ァゲート駆動回路２６の出力によりグート制御されるカ
ラムトランスファｆ−）用トランジスタ群３２とが直列
に挿入されている。また、３３はプログラム線であり、
前記第１のグート制御線１４との間に前記第１のカラム
トランスファゲート駆動回路の出力によりグート制御さ
れるカラムトランスファゲート用トランジスタ３４が挿
入されている。
、２２はこのアドレスバス２１のアドレス信号をデコー
ドして前記第１のセル群１１のカラム選択を行なうため
のパイ）Ａ選択用の第１のバイトアドレスデコーダ、２
３は上記第１のバイトアドレスデコーダ２２のデコード
出力によりｒ−）制御されるＭＯＳ トランジスタ、２
４は前記ライトイネーブル線２０の信号によりグート制
御されるＭＯＳ ）ランノスタ、２５は書き換えフラグ
を立てるためのフラグ手段であって、たとえばその入力
端が上記２個のトランジスタ２３．２４を直列に介して
接地された第１のフリップフロップ（ＦＦ）回路、２６
はこのＦＦ回路２５の出力に応じて動作制御が行なわれ
る第１のカラムトランスファグート駆動回路である。２
７はデータバスであり、このデータバス２７と前記第１
のセル群１１のビット線群１３との間には、前記第１の
バイトアドレスデコーダ２２の出力によりグート制御さ
れるバイトデータ格納用のトランスファｒ−）用トラン
ジスタ群２８と、書き換えバイトデータを一時的に格納
する第１のバイトデータストレージ回路群（バイトデー
タバッファ）２９と、ページデコーダ出力線３０の信号
によりグート制御されるゝ−ジ選択トランスファゲート
用トランジスタ群３ノと、前記第１のカラムトランスフ
ァゲート駆動回路２６の出力によりグート制御されるカ
ラムトランスファｆ−）用トランジスタ群３２とが直列
に挿入されている。また、３３はプログラム線であり、
前記第１のグート制御線１４との間に前記第１のカラム
トランスファゲート駆動回路の出力によりグート制御さ
れるカラムトランスファゲート用トランジスタ３４が挿
入されている。
、上記第１のセル群１１１１Ｃ対応するプログラム系統
と同様に、前記第２のセル群１２に対応するプログラム
系統として第２のバイトアドレスデコーダ３５、ＭＯＳ
トランジスタ３６．３７、第２ＯＦＦ回路３８、第２の
カラムトランスファｒ−）駆動回路３９、バイトデータ
格納用トランスファゲート用トランジスタ群４０．第２
のデータストレージ回路群（バイトデータバッファ）４
１、ページ選択トランスファゲート用トランジスタ群４
２、カラムトランスファｆ−）用トランジスタ群４３、
カラムトランスファゲート用トランジスタ４４が設けら
れてイル。
と同様に、前記第２のセル群１２に対応するプログラム
系統として第２のバイトアドレスデコーダ３５、ＭＯＳ
トランジスタ３６．３７、第２ＯＦＦ回路３８、第２の
カラムトランスファｒ−）駆動回路３９、バイトデータ
格納用トランスファゲート用トランジスタ群４０．第２
のデータストレージ回路群（バイトデータバッファ）４
１、ページ選択トランスファゲート用トランジスタ群４
２、カラムトランスファｆ−）用トランジスタ群４３、
カラムトランスファゲート用トランジスタ４４が設けら
れてイル。
次に、上記に２ＦＲＯＭにおけるページモードプログラ
ミング動作のうち、説明の簡単化のために代表的にバイ
トデータ人、Ｂに対応する動作について説明する。
ミング動作のうち、説明の簡単化のために代表的にバイ
トデータ人、Ｂに対応する動作について説明する。
いま、バイトデータＡの書き換えを行ない、バイトデー
タＢの書き換えは行なわないようにユーザが選択した場
合について説明する。先ず、バイトロードサイクルにお
いては、ライトイネーブル線２０が有意レベル（たとえ
ば″′１＃レベル）となってデータの格納を待機するよ
うになる。次に、アドレスバス２１に選択バイトに対応
するアドレス信号が順次現われるもので、アドレスバス
２１に現われた第１のセル群１１に対応するアドレス信
号により第１のバイトアドレスデコーダ２２の出力は“
１＃レベルになるが、非選択バイトに対応する第２のバ
イトアドレスデコーダ３５の出力はＭＯ”レベルである
。また、上記アドレスバス２１上のアドレス信号の変化
に対応してデータ・々ス２７上に書き換えデータが順次
現われるもので、データバス２７に現われた第１のセル
群１１に対応する書き換えデータはトランス７アグート
用トランジスタ群２８を通過して第１のデータストレー
ジ回路群２９に格納される。
タＢの書き換えは行なわないようにユーザが選択した場
合について説明する。先ず、バイトロードサイクルにお
いては、ライトイネーブル線２０が有意レベル（たとえ
ば″′１＃レベル）となってデータの格納を待機するよ
うになる。次に、アドレスバス２１に選択バイトに対応
するアドレス信号が順次現われるもので、アドレスバス
２１に現われた第１のセル群１１に対応するアドレス信
号により第１のバイトアドレスデコーダ２２の出力は“
１＃レベルになるが、非選択バイトに対応する第２のバ
イトアドレスデコーダ３５の出力はＭＯ”レベルである
。また、上記アドレスバス２１上のアドレス信号の変化
に対応してデータ・々ス２７上に書き換えデータが順次
現われるもので、データバス２７に現われた第１のセル
群１１に対応する書き換えデータはトランス７アグート
用トランジスタ群２８を通過して第１のデータストレー
ジ回路群２９に格納される。
一方、ライトイネーブル線２０の有意レベル″′１′お
よび第１のバイトアドレスデコーダ２２のデコード出力
″１″との論理積が成立すると、ＭＯ８）ランジスタ２
３．２４がそれぞれオン状態になり、第１ＯＦＦ回路２
５の出力は通常状態のＭＯ＃レベルから′１”レベル（
書き換えフラグ）に反転するが、非選択バイトに対応す
る第２のＦＦ回路３８は通常状態（入力端が開放状態）
であってその出力は′Ｏ”レベル（通常状態）のままで
ある。このようにして、（−ジデータのうちの書き換え
データのバイトロードが行なわれ、選択バイトに対応し
て書き換えフラグが立つ。なお、このバイトロードサイ
クル時には、第１．第２のデータストレージ回路群２９
．４１と第１．第２のセル群１１．１２のビット線群１
３．１６との間に挿入されたページ選択トランスファ？
−）用トランジスタ群３１．３３はオフ状態になってお
シ、カラムトランス７アグート用トランジスタ群３２
、４３の状態によらず上記ビット線群１３．１６とデー
タストレージ回路群２９．４１とは電気的に分離されて
いる。
よび第１のバイトアドレスデコーダ２２のデコード出力
″１″との論理積が成立すると、ＭＯ８）ランジスタ２
３．２４がそれぞれオン状態になり、第１ＯＦＦ回路２
５の出力は通常状態のＭＯ＃レベルから′１”レベル（
書き換えフラグ）に反転するが、非選択バイトに対応す
る第２のＦＦ回路３８は通常状態（入力端が開放状態）
であってその出力は′Ｏ”レベル（通常状態）のままで
ある。このようにして、（−ジデータのうちの書き換え
データのバイトロードが行なわれ、選択バイトに対応し
て書き換えフラグが立つ。なお、このバイトロードサイ
クル時には、第１．第２のデータストレージ回路群２９
．４１と第１．第２のセル群１１．１２のビット線群１
３．１６との間に挿入されたページ選択トランスファ？
−）用トランジスタ群３１．３３はオフ状態になってお
シ、カラムトランス７アグート用トランジスタ群３２
、４３の状態によらず上記ビット線群１３．１６とデー
タストレージ回路群２９．４１とは電気的に分離されて
いる。
上記動作後（つまり、前記ライトイネーブル線２０が′
１”レベルになってから一定時間が経過した後）、消去
サイクルに入る。このとき、ビット線群１３．１６の全
てのビット線は図示しない回路により接地電位に設定さ
れ、選択されたワード線１９とプログラム線３３とは高
電位（たとえば２０Ｖ）に設定される。そして、第１Ｏ
ＦＦ回路２５からのフラグ″′１″出力により制御され
た第１のカラムトランスファグート駆動回路２６により
、カラムトランスファデート用トランジスタ３４および
カラムトランスファゲート用トランジスタ群３２の各ト
ランジスタのグート電位は高電位に設定され、第２ＯＦ
Ｆ回路３８からのフラグ″′０′″出力により制御され
た第２のカムトランスファｆ−ト駆動回路３９により、
カラムトランスファｆ−）用トランジスタ４４およびカ
ラムトランスファグート用トランジスタ群４３はオフ状
態になる。したがって、第１のセル群１１における各７
０−ティングデートトランジスタＱ、は、ｆ−）にトラ
ンスファゲート用トランジスタ３４．１５を経てプログ
ラム線３３から高電圧が印加されて消去動作を行なって
消去状態（データ″１”）になるが、第２のセル群１２
における各フローティングゲートトランジスタＱ、はｆ
ｆ−）に高電圧が印加されないので消去動作を行なわな
い。
１”レベルになってから一定時間が経過した後）、消去
サイクルに入る。このとき、ビット線群１３．１６の全
てのビット線は図示しない回路により接地電位に設定さ
れ、選択されたワード線１９とプログラム線３３とは高
電位（たとえば２０Ｖ）に設定される。そして、第１Ｏ
ＦＦ回路２５からのフラグ″′１″出力により制御され
た第１のカラムトランスファグート駆動回路２６により
、カラムトランスファデート用トランジスタ３４および
カラムトランスファゲート用トランジスタ群３２の各ト
ランジスタのグート電位は高電位に設定され、第２ＯＦ
Ｆ回路３８からのフラグ″′０′″出力により制御され
た第２のカムトランスファｆ−ト駆動回路３９により、
カラムトランスファｆ−）用トランジスタ４４およびカ
ラムトランスファグート用トランジスタ群４３はオフ状
態になる。したがって、第１のセル群１１における各７
０−ティングデートトランジスタＱ、は、ｆ−）にトラ
ンスファゲート用トランジスタ３４．１５を経てプログ
ラム線３３から高電圧が印加されて消去動作を行なって
消去状態（データ″１”）になるが、第２のセル群１２
における各フローティングゲートトランジスタＱ、はｆ
ｆ−）に高電圧が印加されないので消去動作を行なわな
い。
次に、プログラムサイクルに入ると、ビット線群１３．
１６の全てのビット線は接地電位から開放され、ページ
デコーダ出力線３０が″１”レベルになシ、プログラム
線３３は接地電位に設定される。これＫより、ページ選
択トランスファゲート用トランジスタ群３１．４２はオ
ン状態になシ、第１のデータストレージ回路群２９のデ
ータはトランジスタ群３１および前記第１のカラムトラ
ンスファｆｆ−）駆動回路２６の出力によジオン状態に
駆動されているカラムトランスファゲート用トランジス
タ群３２を経て第１のセル群１１に伝達され、Ｏ″を書
き込むメモリセルには高電圧、１１ｊｌを書き込むメモ
リセルには接地電位がそれぞれ印加される。この場合、
フローティングｆ−）トランジスタＱ。
１６の全てのビット線は接地電位から開放され、ページ
デコーダ出力線３０が″１”レベルになシ、プログラム
線３３は接地電位に設定される。これＫより、ページ選
択トランスファゲート用トランジスタ群３１．４２はオ
ン状態になシ、第１のデータストレージ回路群２９のデ
ータはトランジスタ群３１および前記第１のカラムトラ
ンスファｆｆ−）駆動回路２６の出力によジオン状態に
駆動されているカラムトランスファゲート用トランジス
タ群３２を経て第１のセル群１１に伝達され、Ｏ″を書
き込むメモリセルには高電圧、１１ｊｌを書き込むメモ
リセルには接地電位がそれぞれ印加される。この場合、
フローティングｆ−）トランジスタＱ。
のゲートにトランスファゲート用トランジスタ３４．１
５を経てプログラム線３３から接地電位が与えられると
共に、トランスファグートトランジスタＱＴのドレイン
に対応するビット線力ら高電圧が印加されたメモリセル
はデータ″０”が書き込まれ、その他のメモリセルのデ
ータ内容は変化しない。したがって、第１のセル群１ノ
のうち第１のデータレジスタ回路群２９から接地電位が
与えられたメモリセルおよびビット線群１６と第２のデ
ータストレージ回路群４１との間のカラムトランスファ
ｆ−）用トランジスタ群４２がオフ状態になっている第
２のセル群１２の各メモリセルは、そのデータに何の変
化も生じない。
５を経てプログラム線３３から接地電位が与えられると
共に、トランスファグートトランジスタＱＴのドレイン
に対応するビット線力ら高電圧が印加されたメモリセル
はデータ″０”が書き込まれ、その他のメモリセルのデ
ータ内容は変化しない。したがって、第１のセル群１ノ
のうち第１のデータレジスタ回路群２９から接地電位が
与えられたメモリセルおよびビット線群１６と第２のデ
ータストレージ回路群４１との間のカラムトランスファ
ｆ−）用トランジスタ群４２がオフ状態になっている第
２のセル群１２の各メモリセルは、そのデータに何の変
化も生じない。
上述したようなベージモードプログラミングにおいては
、書き換えパイ）Ａに対応した第１のセル群１１のみの
書き換えが行なわれ、書き換えを必要としないバイトＢ
に対応した第２のセル群１２に対しては消去およびデー
タ“Ｏ”書き込みのための高電圧の印加が行なわれない
。
、書き換えパイ）Ａに対応した第１のセル群１１のみの
書き換えが行なわれ、書き換えを必要としないバイトＢ
に対応した第２のセル群１２に対しては消去およびデー
タ“Ｏ”書き込みのための高電圧の印加が行なわれない
。
したがって、ページモードプラグラミングに際して書き
換えバイト数が少ない場合には、残りのバイトについて
は同一データの書き換えが避けられるのでメモリセルの
不良発生の確率が低くなり、信頼性の高い書き換えが実
現される。
換えバイト数が少ない場合には、残りのバイトについて
は同一データの書き換えが避けられるのでメモリセルの
不良発生の確率が低くなり、信頼性の高い書き換えが実
現される。
また、上述したようなページモードプログラミングにお
いては、ページモードに入った瞬間にメモリセルのデー
タを読み出してラッチしておく必要がないという長所も
ある。
いては、ページモードに入った瞬間にメモリセルのデー
タを読み出してラッチしておく必要がないという長所も
ある。
上述したように本発明の電気的消去・再書込み可能な読
出し専用メモリによれば、同一データの書き換えを避け
て書き換えを必要とするデータのみの書き換えを行なう
ベージモードプログラミングが可能であり、メモリセル
の不良発生の確率を抑制することができる。
出し専用メモリによれば、同一データの書き換えを避け
て書き換えを必要とするデータのみの書き換えを行なう
ベージモードプログラミングが可能であり、メモリセル
の不良発生の確率を抑制することができる。
第１図は本発明に係るＥ ＰＲＯＭの一実施例の一部を
示す回路図、第２図は従来提案されているＥ ＰＲＯＭ
のベージモードプログラミングの各サイクルを示す図、
第３図は従来考えられている（−ジモードプログラミン
グのための回路方式を示す図である。 ＱＴ・・・トランスファｆ−）、Ｑ、・・・フローティ
ンｌ”Ｉ’−））ランジスタ、１１．１２・・・セル群
、１３．１６・・・ビット線群、１４．１７・・・グー
ト制御線、１５．１Ｂ、３４．４４・・・トランスファ
ゲート、１９・・・ワード線、２０・・・ライトイネ−
プル線、２１・・・アドレスバス、２２．３５−’４イ
トアドレスデコーダ、２３ 、２４ 、３６ 、３７・
・・ＭＯＳ ）ランジスタ、２５．３８・・・ＦＦ回路
、２６．３９・・・カラムトランスファｆ−）駆動回路
、２７・・・データバス、２９，４１・・・データスト
レージ回路群（バイトデータバッファ）、３０・・・ペ
ージデコーダ出力線、３１．４２・・・ページ選択トラ
ンスファデート群、３２．４３・・・カラム選択トラン
スファゲート群、３３・・・プログラム線。 出願人代理人 弁理士 鈴 江 武 音節１ 第２図 第３図
示す回路図、第２図は従来提案されているＥ ＰＲＯＭ
のベージモードプログラミングの各サイクルを示す図、
第３図は従来考えられている（−ジモードプログラミン
グのための回路方式を示す図である。 ＱＴ・・・トランスファｆ−）、Ｑ、・・・フローティ
ンｌ”Ｉ’−））ランジスタ、１１．１２・・・セル群
、１３．１６・・・ビット線群、１４．１７・・・グー
ト制御線、１５．１Ｂ、３４．４４・・・トランスファ
ゲート、１９・・・ワード線、２０・・・ライトイネ−
プル線、２１・・・アドレスバス、２２．３５−’４イ
トアドレスデコーダ、２３ 、２４ 、３６ 、３７・
・・ＭＯＳ ）ランジスタ、２５．３８・・・ＦＦ回路
、２６．３９・・・カラムトランスファｆ−）駆動回路
、２７・・・データバス、２９，４１・・・データスト
レージ回路群（バイトデータバッファ）、３０・・・ペ
ージデコーダ出力線、３１．４２・・・ページ選択トラ
ンスファデート群、３２．４３・・・カラム選択トラン
スファゲート群、３３・・・プログラム線。 出願人代理人 弁理士 鈴 江 武 音節１ 第２図 第３図
Claims (2)
- （１）バイトデータを記憶する電気的消去および再書込
みが可能なメモリセル群と、このメモリセル群のバイト
単位のカラム毎に対応して設けられ、バイトロードサイ
クルで書き込み対象となるページデータのうちデータ書
き換えを必要とするバイトデータを一時的に格納するバ
イトデータバッファと、同じくバイトロードサイクルで
前記データ書き換えを必要とするバイトデータに対応し
て書き換えフラグを出力するフラグ手段と、消去サイク
ルで上記フラグ手段のフラグ出力を参照してデータ書き
換えを必要とするメモリセル群を選択してその記憶デー
タを消去する消去手段と、プログラムサイクルでページ
選択されたメモリセル群のうちデータ書き換えを必要と
するメモリセル群を前記フラグ手段のフラグ出力を参照
して選択し、このメモリセル群に前記バイトデータバッ
ファの格納データに対応した書き込みを行なう書き込み
手段とを具備することを特徴とする電気的消去・再書込
み可能な読出し専用メモリ。 - （２）前記ページデータのうちデータ書き換えを必要と
するバイトデータに対応するメモリセル群のバイトアド
レスが与えられるアドレスバスと、前記バイトデータバ
ッファ毎に対応して設けられ、上記アドレスバス上のバ
イトアドレスをデコードするバイトアドレスデコーダと
、前記ページデータのうちデータ書き換えを必要とする
バイトデータが与えられるデータバスと、このデータバ
スと前記バイトデータバッファとの間に設けられ前記バ
イトアドレスデコーダのデコード出力により導通制御さ
れるバイトデータ格納用のトランスファゲート群とを有
し、前記フラグ手段は前記バイトアドレスデコーダ毎に
設けられ、このバイトアドレスデコーダのデコード出力
とライトイネーブル信号とが共に存在するときに通常状
態から反転して前記書き換えフラグを出力するフリップ
フロップ回路であり、このフリッピフロップ回路の書き
換えフラグ出力により導通制御され、前記バイトデータ
バッファと対応するメモリセル群のビット線との間およ
び上記メモリセル群のフローティングゲートトランジス
タのグートとプログラム線との間に設けられたカラムト
ランスファゲート群と、前記バイトデータバッファと対
応するメモリセル群のビット線群との間に設けられ、書
き込み対象となるページデータに対応する全てが共通に
導通制御されるページ選択トランスファゲート群とを有
するととを特徴とする前記特許請求の範囲第１項記載の
電気的消去・再書込み可能な読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025685A JPS61184795A (ja) | 1985-02-13 | 1985-02-13 | 電気的消去・再書込み可能な読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025685A JPS61184795A (ja) | 1985-02-13 | 1985-02-13 | 電気的消去・再書込み可能な読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184795A true JPS61184795A (ja) | 1986-08-18 |
| JPH0256758B2 JPH0256758B2 (ja) | 1990-12-03 |
Family
ID=12172641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025685A Granted JPS61184795A (ja) | 1985-02-13 | 1985-02-13 | 電気的消去・再書込み可能な読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184795A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240699A (ja) * | 1985-08-16 | 1987-02-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6386198A (ja) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS6386197A (ja) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS6432494A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Non-volatile semiconductor storage device |
| JPH01159896A (ja) * | 1987-12-17 | 1989-06-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH01192090A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH01298600A (ja) * | 1988-05-26 | 1989-12-01 | Toshiba Corp | 半導体記憶装置 |
| JPH023184A (ja) * | 1988-06-14 | 1990-01-08 | Mitsubishi Electric Corp | Ｅ↑２ｐｒｏｍ装置 |
| US5109361A (en) * | 1989-11-30 | 1992-04-28 | Samsung Electronics Co., Ltd. | Electrically page erasable and programmable read only memory |
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US6269021B1 (en) | 1987-06-29 | 2001-07-31 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US7460399B1 (en) | 1989-04-13 | 2008-12-02 | Sandisk Corporation | Flash EEprom system |
| US8040727B1 (en) | 1989-04-13 | 2011-10-18 | Sandisk Corporation | Flash EEprom system with overhead data stored in user data sectors |
| JP2016167333A (ja) * | 2010-10-12 | 2016-09-15 | サムスン セミコンダクター，インコーポレーテッド | 疑似ページモードのメモリアーキテクチャおよび方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737835U (ja) * | 1993-12-20 | 1995-07-14 | 修 水川 | 発熱ワイパー |
-
1985
- 1985-02-13 JP JP60025685A patent/JPS61184795A/ja active Granted
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240699A (ja) * | 1985-08-16 | 1987-02-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6386198A (ja) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS6386197A (ja) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5313420A (en) * | 1987-04-24 | 1994-05-17 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US6434043B2 (en) | 1987-04-24 | 2002-08-13 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory array having series-connected memory |
| US5812453A (en) * | 1987-04-24 | 1998-09-22 | Kabushiki Kaisha Toshiba | Programmable semiconductor memory |
| US6269021B1 (en) | 1987-06-29 | 2001-07-31 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| JPS6432494A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Non-volatile semiconductor storage device |
| JPH01159896A (ja) * | 1987-12-17 | 1989-06-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH01192090A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH01298600A (ja) * | 1988-05-26 | 1989-12-01 | Toshiba Corp | 半導体記憶装置 |
| JPH023184A (ja) * | 1988-06-14 | 1990-01-08 | Mitsubishi Electric Corp | Ｅ↑２ｐｒｏｍ装置 |
| US7460399B1 (en) | 1989-04-13 | 2008-12-02 | Sandisk Corporation | Flash EEprom system |
| US8040727B1 (en) | 1989-04-13 | 2011-10-18 | Sandisk Corporation | Flash EEprom system with overhead data stored in user data sectors |
| US5109361A (en) * | 1989-11-30 | 1992-04-28 | Samsung Electronics Co., Ltd. | Electrically page erasable and programmable read only memory |
| JP2016167333A (ja) * | 2010-10-12 | 2016-09-15 | サムスン セミコンダクター，インコーポレーテッド | 疑似ページモードのメモリアーキテクチャおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0256758B2 (ja) | 1990-12-03 |
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