JPS6386197A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は情報の電気的に書込み・消去可能な不揮発性
半導体記憶装置、いわゆるＥＥＰＲＯＭにおけるプログ
ラム手段の改良に関する。

［従来の技術］ ＥＥＦＲＯＭのメモリセルへの情報の書込みは、チップ
内部に形成されている高圧発生回路を用いて１５〜２０
Ｖの高圧パルス（Ｖｐｐパルス）を発生し、このＶｐｐ
パルスをメモリトランジスタのコントロールゲートまた
はドレインに印加することにより、フローティングゲー
トに電子を注入したり、フローティングゲートから電子
を除去したりすることにより行なわれている。メモリト
ランジスタのコントロールゲートにＶｐｐパルスを印加
し、そのドレインを接地電位にしてフローティングゲー
トに電子を注入すると、メモリトランジスタのしきい値
は高い方にシフトし、エンハンスメント型となる。この
動作を消去と呼び、情報“１”がメモリセルに記憶され
る。一方、メモリトランジスタのドレインにＶｐｐパル
スを印加し、コントロールゲートを接地電位にしてフロ
ーティングゲートから電子を除去すると、メモリトラン
ジスタのしきい値は低い方にシフトし、デプレション型
となる。この動作をプログラムと呼び、情報“０”がメ
モリセルに記憶される。

通常のＥＥＰＲＯＭのメモリセルアレイにおいては、１
バイトのメモリセルのメモリトランジスタのコントロー
ルゲートは共通接続されているので、情報を書込む場合
には、まずバイト単位で消去が行なわれ、情報“１”が
書込まれた後、情報“０“を書込むべきビット（メモリ
セル）に対しプログラム動作が行なわれる。ＶｐＩ）パ
ルスの幅は通常１ミリ秒ないし数ミリ秒であるので、１
バイトのメモリセルにデータを書込むためには１０ミリ
秒程度の時間が必要となる。このため、チップ上の全メ
モリセルにデータを書込むためには非常に長い時間が必
要となる。そのため、データ書込み時間を短縮するため
、６４にビット以上の高集積ＥＥＦＲＯＭにおいては、
同一ワード線上の複数バイトについて一括書込みを行な
うページモードという機能が備えられている。

第３図はページモード書込みの流れを示すフロー図であ
る。以下、第３図を参照してページモード書込動作につ
いて説明する。

ページモード書込みにおいては、データ書込みサイクル
は、外部書込みサイクルと内部書込みサイクルとに分け
られる。

外部書込みサイクルは、外部から記憶装置にデータを書
込むサイクルであり、スタティックＲＡＭに情報を書込
む場合と同様の方法を用いてアドレス指定を行なってデ
ータを入力する（Ｓｌ）。

しかし、この外部書込みサイクルにおいては、入力され
たデータはメモリセルに実際に書込まれるのではなく、
選択された各ビット線およびコントロールゲート線に設
けられたラッチ（コラムラッチ）に取込まれ、そこで保
持される（Ｓ２）。このサイクルの継続する期間は、チ
ップ上に設けられたタイマにより制御されており、所定
の時間が経過するまで外部からの人力データのコラムラ
ッチによるデータラッチ動作が繰返される（Ｓ３）。

所定の時間が経過すると、タイマ出力に応答して外部書
込みサイクルが終了し、同時に自動的に内部書込みサイ
クルに移る。このサイクルでは、外部からの記憶装置へ
のアクセスが禁止される（Ｓ４）とともに、チップ内部
で高圧パルスＶｐｐを発生し、コラムラッチにラッチさ
れたデータをメモリセルに書込む。すなわち、チップ内
部でチャージポンプ等を用いて高圧パルスＶｌ）ｌ）が
発生され、コラムラッチにラッチされているデータをも
とに各ビット線およびコントロールゲート線が高圧に昇
圧され、メモリセルの消去およびプログラムが行なわれ
る。まず消去が１頁のうち情報を書換えたいバイトに対
して行なわれる（Ｓ５）、次にプログラムが行なわれ、
情報“θ″を書込むべきメモリセルに対しプログラムが
行なわれる。ここで、ページモード機能とは、１本のワ
ード線を選択し、このワード線に接続されるメモリセル
のみを順次アクセスする動作である。

第４図は従来の半導体記憶装置のコラムラッチ部の構成
を示す図である。以下、第４図を参照して従来の半導体
記憶装置のコラムラッチの構成について説明する。第４
図においては、図面を簡略化するために１本のビット線
および１本のワード線と１個のメモリセルＭＣとのみが
示されているが、ビット線およびワード線は複数本設け
られておりかつメモリセルも複数個設けられている。

第４図において、半導体記憶装置は、列方向に配列され
るメモリセルＭＣを接続し、メモリセルＭＣと情報の授
受を行なうためのビット線１６と、行方向に配列される
メモリセルＭＣを接続し、１行のメモリセルＭＣを選択
するためのワード線３０と、メモリセルＭＣに含まれる
メモリトランジスタ１９のコントロールゲートへ所望の
電位を与えるためのコントロールゲート線１７とを含む
。

ビット線１６の一方端は、Ｙデコーダ２３出力に応答し
てオン・オフするトランスファゲート１４を介してデー
タ入出力用のＩ１０線１２に接続される。Ｙデコーダ２
３は外部アドレスに含まれるＹアドレス（列アドレス）
をデコードし対応するビット線を選択する。

コントロールゲート線１７の一方端は、Ｙデコーダ２３
出力に応答してオン・オフするトランスファゲート１５
を介してＣＧｔＩｌｌｌに接続され、そこから所望の電
位を受ける。トランスフアゲ−）１４．１５は同一のオ
ン・オフ動作を行なう。

ローデコーダ２２出力を伝達するワード線３０は、コン
トロールゲート線１７上の電位をメモリトランジスタ１
９のコントロールゲートへ伝達するためのトランスファ
ゲート２０のゲートおよびメモリトランジスタ１９をビ
ット線１６に接続するための選択トランジスタ１８のゲ
ートに接続される。

１ビツトのメモリセルＭＣは、そのフローティングゲー
トにおける電子の有無により情報を記憶するメモリトラ
ンジスタ１９と、ローデコーダ２２から与えられるワー
ド線３０上の電位に応答してオフＱオフし、メモリトラ
ンジスタ１９をビット線１６に接続する選択トランジス
タ１８とから構成される。ローデコーダ２２は外部アド
レスに含まれるローアドレス（行アドレス）をデコード
して１本のワード線を選択する。

ビット線１６の他方端は、クロック信号ＣＫ１に応答し
てオン・オフするトランスファゲート９を介して第１の
コラムラッチＣＬ１に接続される。

ビット線１６上の電位をラッチするための第１のコラム
ラッチＣＬ１は通常、ビット線を昇圧する高圧スイッチ
（図示せず）に組込まれており、ｎチャネルＭＯＳ）ラ
ンジスタ１〜４と容量ＣＩ。

Ｃ２とから構成される。ＭＯＳトランジスタ１は、その
一方導通端子が高圧パルスｖｐｐを受け、そのゲートが
トランスファゲート９を介してビット線１６に接続され
、その他方導通端子が容量Ｃ１の一方電極に接続される
。ＭＯＳ）ランジスタ２は、抵抗接続され、その抵抗接
続端はＭＯＳ）ランジスタ１の他方導通端子および容量
Ｃ１の一方電極に接続され、その他方導通端子はトラン
スファゲート９を介してビット線１６に接続される。

ＭＯＳトランジスタ３は、その一方導通端子が容量Ｃ１
の他方電極に接続され、そのゲートが容量Ｃ２の一方電
極およびトランスファゲート９を介してビット線１６に
接続され、その他方導通端子はビット線１６の昇圧のタ
イミングを与える信号φ１に接続される。ＭＯＳトラン
ジスタ４は、そのゲートにリセット信号Ｒ８Ｉを受け、
その一方導通端子がＭＯＳ）ランジスタ３のゲートおよ
び容ｆｆ１Ｃ２の一方電極に接続され、他方導通端子が
接地電位に接続され、リセット信号Ｒ８Ｉに応答してオ
ン・オフし、容量Ｃ２の電荷を放電する。

容１ｌＣＩはＭＯＳトランジスタ１とＭＯＳ）ランジス
タ３との間に接続され、信号φ１に応答して充電され、
ビット線１６を高圧に昇圧する動作を行なう。容ｆｆ１
Ｃ２は、その一方電極がトランスファゲート９を介して
ビット線１６に接続され、その他方電極が接地電位に接
続され、ビット線１６上の電位をラッチする。

コントロールゲート線１７の他方端は、クロック信号Ｃ
ＫＩに応答してオン・オフするトランスファゲート１０
を介してコラムラッチＣＬ２に接続される。

コントロールゲート線１７上の電位をラッチするための
第２のコラムラッチＣＬ２は、ＭＯＳトランジスタ５〜
８および容量Ｃ３，Ｃ４から構成される。その構成は第
１のコラムラッチＣＬＩと同様であるが、ＭＯＳ）ラン
ジスタフがコントロールゲート線１７の昇圧のタイミン
グを与える信号φ２を受け、リセット用のＭＯＳ）ラン
ジスタ８が第２のリセット信号Ｒ３２を受ける点が異な
っている。

第５図は、第４図に示される半導体記憶装置のコラムラ
ッチ部の動作タイミングを示す波形図であり、半導体記
憶装置におけるデータ書込み時における動作タイミング
を示す図である。以下、第４図および第５図を参照して
従来の半導体記憶装置おけるコラムラッチの具体的な動
作について説明する。

電源投入時およびデータ書込みサイクル終了時において
、第１のリセット信号ＲＳＩがＭＯＳトランジスタ４の
ゲートへ与えられるとともに第２のリセット信号Ｒ３２
がＭＯＳトランジスタ８のゲートに与えられる（第５図
ａ、ｂ）。これによりＭＯＳトランジスタ４，８がとも
にオン状態となり、容量Ｃ２，Ｃ４に蓄積されていた電
荷がＭＯＳトランジスタ４．８を介してそれぞれ放電さ
れ、コラムラッチＣＬＩ、ＣＬ２がともにリセットされ
る。

”外部書込サイクルが始まると、ＣＧ線１１が第５図Ｃ
に示すように′Ｈ”レベルに保たれ、一方Ｉ１０線１２
の電位は入力データの“１゛、　“０２に応じて“Ｌ″
、“Ｈｏと変化する。ここで第５図においては、入力デ
ータとして“０”が入力され、第５図ｄに示すようにＩ
１０線１２が“Ｈ”レベルになった状態が示されている
。外部アドレスに含まれるローアドレスの組合わせに対
応して１本のワード線が選択されてワード線３０の電位
が“Ｈｏとなり（第５図■）となり、選択トランジスタ
１８およびトランスファゲート２０がオン状態となる。

同様に外部アドレスに含まれるＹ（列）アドレスの組合
わせに対応して１本のＹゲート線１３が選択されて第５
図ｅに示すように″Ｈルベルとなり、トランスファゲー
ト（Ｙゲート）１４．１５がそれぞれオン状態となる。

この結果、Ｉ１０線１２と選択されたバイトのビット線
１６とが接続されるとともに、ＣＧ線１１とコントロー
ルゲート線１７とが接続される。ここで、メモリセルＭ
Ｃのメモリトランジスタ１９のコントロールゲートの１
バイトが同一のコントロールゲート線に接続されている
ものとする。コントロールゲート線１７の電位が第５図
ｆに示すように、“Ｈ”となり（ＣＧ線１１を介して与
えられる）、ビット線１６の電位が第５図ｇに示される
ように、Ｉ１０線１２を介して与えられるデータが“０
″のときに“Ｈ”レベルとなる。外部書込みサイクルの
間、クロック信号ＣＫＩは第５図りに示すようにＨ”レ
ベルに保たれており、トランスフアゲ−）９．１０が導
通状態となっている。これにより選択されたビット線１
６およびコントロールゲート線１７のそれぞれの電位は
容量Ｃ２，Ｃ４に蓄積され、入力データがコラムラッチ
ＣＬＩ、ＣＬ２にラッチされる。

図示しないタイマの出力に応答して外部書込サイクルが
終了すると、消去サイクルに移る。消去サイクルにおい
ては、チップ内部に設けられた高電圧発生回路からの高
電圧パルスＶｐＩ）が第５図ｉに示されるように２０Ｖ
まで立上がり、同時にクロック信号φ２の発振が始まる
（第５図ｊ）。

またクロック信号ＣＫＩも第５図ｋに示すように２０Ｖ
まで昇圧される。選択されたバイトのメモリセルに含ま
れるメモリトランジスタのコントロールゲートにつなが
るコントロールゲート線１７に対して設けられるコラム
ラッチＣＬ２においては、ＭＯＳトランジスタ７のゲー
ト電位が容量０４の充電電位により“Ｈｏであるために
導通状態となり、クロック信号φ２が容ｆｆ１ｃ３およ
びＭＯＳトランジスタ７を介してＭＯＳトランジスタ５
のソースに与えられる。この結果、信号φ２の発振動作
、容量Ｃ３および抵抗接続されたＭＯＳ）−ランジスタ
ロの機能により、ＭＯＳトランジスタ５へ与えられてい
る高圧パルスｖｐｐがコントロールゲート線１７へ伝達
され、コントロールゲート線１７は第５図ｍに示すよう
に高電圧Ｖｌ）Ｉ）レベルにまで立上がる。この結果、
トランスファゲート２０を介して高圧パルスＶｌ）りが
選択されたバイトのメモリセルのメモリトランジスタの
コントロールゲートに与えられ、選択されたバイトに対
する消去が行なわれる。

消去サイクルが終了すると、図示しないタイミング手段
により第２のリセット信号Ｒ３２が第５１Ｊｎに示すよ
うに“Ｈ”レベルとなり、ＭＯＳトランジスタ８がオン
状態となる。応じて容ｆｆ１Ｃ４に蓄積されていた電荷
がＭＯＳトランジスタ８を介して放電され、コントロー
ルゲート線１７のラッチがリセットされ、次のプログラ
ムサイクルの間、コントロールゲート線１７は第５図０
に示すように“Ｌｍレベルにまで立下がりその状態が保
持される。

プログラムサイクルにおいては、第５図ｐに示すように
、クロック信号φ１の発振が始まり、導通状態のＭＯＳ
）ランジスタ３を介して容量Ｃ１へ与えられる。この容
量Ｃ１へ与えられた信号φ１はＭＯＳ）ランジスタ１の
ソースへ伝達される。

このとき、第５図ｑに示すように高電圧パルスＶｐｐが
立上がり、クロック信号ＣＫＩも第５図ｒに示すように
高電圧ｖｐｐレベルにまで立上がる。

この結果、第５図Ｓに示すように情報“０°を書込みた
いビットのビット線１６のみが高電圧Ｖｐｐレベルにま
で立上がる。これにより、高電圧Ｖｐｐレベルにまで立
上がったビット線に接続されるメモリセルＭＣのメモリ
トランジスタ１９のフローティングゲートから電子が放
出され、情報“０”がメモリセルＭＣに書込まれ、すな
わちプログラムが行なわれる。プログラムが終了すると
、第１のリセット信号Ｒ８１が“Ｈ″レベルなり、応じ
てＭＯＳ）ランジスタ４がオン状態となり、容量Ｃ２に
蓄積されていた電荷がオン状態のＭＯＳトランジスタ４
を介して放電され、コラムラッチＣＬＩがリセットされ
る。

［発明が解決しようとする問題点］ 従来の不揮発性半導体記憶装置は上述のように構成され
ており、メモリトランジスタに情報“０１が書込まれ、
そのしきい値が低い方にシフトし、メモリトランジスタ
がデプレション型になっている場合、コントロールゲー
ト電位がＯｖで導通状態となる。したがって、“０”の
データ入力時においてワード線が選択される場合、ビッ
ト線はセレクト（選択）トランジスタおよびメモリトラ
ンジスタを介して接地されることになり、ビット線上の
“Ｈ０レベル電位に放電されてしまう。またメモリトラ
ンジスタに“１”が書込まれていてメモリトランジスタ
がエンハンスメント型となっている場合には、ワード線
が選択された場合、ビット線に大きな容量が付加される
ことになり、情報信号の伝搬遅延が生じ、データのラッ
チに時間が要することになる。この結果、コラムラッチ
に正しいデータが取込むことができなったり正しいデー
タを取込むのに時間を要するなどの問題点があった。　
それゆえに、この発明の目的は上述のような従来の半導
体記憶装置の問題点を除去し、メモリトランジスタが有
する情報にかかわらず正しいデータを確実に早くラッチ
することのできる不揮発性半導体記憶装置を提供するこ
とである。

［問題点を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、情報を書込
む際に、外部アドレスに含まれる行アドレスをデコード
して出力する行アドレスデコーダ出力を内部書込みサイ
クル開始時までラッチしておき、外部書込みサイクル時
にはすべてのワード線を非選択状態に保持するようにし
たものである。

［作用］ 行アドレスデコーダ出力が外部書込サイクル時には出力
されず、すべてのワード線が非選択状態にされているた
め、メモリセルのメモリトランジスタとビット線とは分
離されるため、メモリトランジスタの状態がビット線上
の情報に影響を及ぼすことがなく、入力されたデータが
正しくかつ確実に早くコラムラッチにラッチされる。

［発明の実施例］ 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である不揮発性半導体記憶
装置のコラムラッチ部の構成を概略的に示す図であり、
第４図に示される従来の不揮発性半導体記憶装置の、コ
ラムラッチ部分と対応する部分には同一の参照番号が付
されている。

第１図において、この発明の一実施例である不揮発性半
導体記憶装置は、外部アドレスに含まれる行アドレス（
ローアドレス）をデコードするローデコーダ２３出力を
ラッチするローアドレスラッチ回路４０を備える。ロー
アドレスラッチ回路４０出力はワード線３０に接続され
、ローデコーダ２３出力に応じた１本のワード線を選択
する。

このローアドレスラッチ回路４０は、たとえば情報書込
みのタイミングを与えるタイマ（図示せず）からの信号
により動作制御され、外部書込みサイクル時にはすべて
のワード線を非選択状態（接地電位レベル）にし、外部
書込みサイクル時にラッチしたローアドレスに応じた１
本のワード線３０を選択し、そのワード線電位を立上げ
るように構成されている。他の構成および与えられる信
号のタイミングは第４図および第５図に示される従来の
不揮発性半導体記憶装置と同様である。

第２図はこの発明の一実施例である不揮発性半導体記憶
装置における情報書込み時におけるコラムラッチの動作
を示すタイミング波形図である。

以下、第１図および第２図を参照してこの発明の一実施
例である不揮発性半導体記憶装置の情報書込み動作につ
いて説明する。

まず最初に電源投入時および書込みサイクル終了時に、
従来と同様にして、リセット信号ＲＳＩおよびＲＳ２が
“Ｈｏとなり、応じてＭＯＳトランジスタ４，８がオン
状態となり、コラムラッチＣＬＩ、ＣＬ２がリセットさ
れる。

書込まれるべきデータを人力する外部書込サイクルが開
始されると、ＣＧ線１１が“Ｈ”　レベル（５ｖ）に立
上がり、入力データが０”の場合には、Ｉ１０線１２も
“Ｈ″レベル５Ｖ）に立上がる（第２図ｃ、ｄ）。これ
は１バイトのメモリセルが選択される場合であり、１ビ
ツトのメモリセルＭＣが選択される場合には、ＣＧ線１
１上の電位とＩ１０線上の電位は相補的な関係にされる
。次に、外部アドレスに含まれるＹアドレス（列アドレ
ス）をデコードするＹデコーダ２３からの出力により、
列アドレスが指定するＹゲート線１３の電位が立上がり
（第２図ｅ）、トランスフアゲ−）１４，１５がオン状
態となり、Ｉ１０線１２およびＣＧ線１１上の電位がそ
れぞれビット線１６およびコントロールゲート線１７へ
伝達される（第２図ｇ、　　ｆ）。この間外部アドレス
に含まれるローアドレス（行アドレス）をデコードする
ローデコーダ２２の出力はラッチ回路４０によりラッチ
されており、ローアドレスラッチ回路４０出力はすべて
“Ｌルベルであり、すべてのワード線の電位は接地電位
レベルにされており、すべて非選択状態となっている。

したがって外部書込みサイクル時においてはメモリトラ
ンジスタ１９とビット線１６とは電気的に切り離されて
いる。またこのとき、クロック信号ＣＫＩは“Ｈ”レベ
ルにあり（第２図ｈ）、トランスファゲート９．１０は
ともにオン状態となっているので、ビット線１６および
コントロールゲート線１７上の電位はコラムラッチＣＬ
Ｉ、ＣＬ２へ伝達され、それぞれコラムラッチＣＬＩ、
ＣＬ２内の容量Ｃ２、Ｃ４に伝達される。したがって、
入力データ“θ″がＩ１０線１２に与えられている場合
には、容量Ｃ２，Ｃ４はともに充電され、容量Ｃ２には
入力データ“θ″が、容ｆｆ１ｃ４には列アドレスがス
トアされたこととなる。

図示しないタイマ出力に応答し外部書込サイクルが終了
し、コラムラッチにラッチされた入力データをメモリト
ランジスタへ書込むための内部書込みサイクルが開始さ
れる。このとき、ローアドレスラッチ回路４０は、たと
えばタイマ（図示せず）出力により活性化され、ラッチ
したローアドレスをワード線へ伝達し、選択されたワー
ド線３０の電位を２０Ｖ程度の高圧に立上げ、１本のワ
ード線を選択する（第２図Ｕ）。

ワード線３０が高圧Ｖｐｐレベルとなると、トランスフ
ァゲート２０および選択トランジスタ１８がともにオン
状態となり、メモリトランジスタ１９がビット線１６に
接続されるとともに、コントロールゲート線１７上の電
位がメモリトランジスタ１９のコントロールゲートへ伝
達される。内部書込みサイクルにおいては、まず消去サ
イクルが従来と同様に行なわれ、クロック信号φ２が発
振され（第２図ｊ）、高圧パルスｖｐｐが発生され（第
２図１）、かつクロック信号ＣＫＩが高圧Ｖｐｐレベル
となり（第２図ｋ）、コントロールゲート線１７の電位
がｖｐｐレベルとなる（第２図ｎ）これにより、選択さ
れたメモリセルの消去が行なわれる。この消去サイクル
が終了すると、次にプログラムサイクルが開始され、従
来と同様にして、リセット信号Ｒ３２が発生され（第２
図ｎ）、コラムラッチＣＬ２がリセットされ、コントロ
ールゲート線１７上の電位が“Ｌ＃レベルに保たれると
ともに（第２図ｏ）、をクロック信号φ１が発振され（
第２図ｐ）情報“０“をラッチしていたコラムラッチＣ
ＬＩの動作により、それに接続されるビット線１６電位
が高圧ｖｐｐレベルにまで昇圧される。それにより情、
報“０°が書込まれるべきビットのメモリセルに対し情
報が書込まれる。

なお、選択されたワード線電位を２０Ｖの高圧に昇圧す
るタイミングおよびクロックＣＫＩを２０ｖに昇圧する
タイミングは、コラムラッチＣＬ１がラッチするデータ
（容ｆｆ１ｃ２にラッチされる情報）に対するメモリト
ランジスタ１９の影響を排除するために、コラムラッチ
ＣＬＩに高圧Ｖｐｐが印加され、コラムラッチＣＬＩ内
に十分な高電圧が発生した後の方が望ましい。

［発明の効果コ 以上のようにこの発明によれば、情報を書込む際に、外
部書込みサイクル中においてはすべてのワード線を非選
択状態にしてメモリトランジスタをビット線から電気的
に切り離し、内部書込みサイクル開始時に応答してワー
ド線を選択状態とするように構成したので、メモリトラ
ンジスタがビット線上の信号に及ぼす影響を排除するこ
とができ、入力データを早く確実にラッチし、それによ
り正確なデータ書込みをメモリセルに行なうことのでき
る不揮発性半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である不揮発性半導体記憶
装置の構成を示す図である。第２図は第１図に示される
不揮発性半導体記憶装置のデータ書込み時における信号
のタイミングを示す波形図である。第３図はページモー
ドでデータを書込む際の動作を示すフロー図である。第
４図は従来の不揮発性半導体記憶装置のコラムラッチ部
分の構成を示す図である。第５図は従来の不揮発性半導
体記憶装置におけるデータ書込み時における動作タイミ
ングを示す信号波形図である。 図において、ＣＬｌはビット線電位をラッチするコラム
ラッチ、ＣＬ２はコントロールゲート線電位をラッチす
るコラムラッチ、ＭＣはメモリセル、１６はビット線、
１７はコントロールゲート線、２２はローデコーダ、２
３はＹデコーダ（コラムデコレーダ）、１８は選択トラ
ンジスタ、１９はメモリトランジスタ、３０はワード線
、４０はローアドレスラッチ回路である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）行および列からなるマトリクス状に配列され、各
   々が電気的に情報の書込・消去が可能な複数個のメモリ
   セルを備える不揮発性半導体記憶装置であって、前記不
   揮発性半導体記憶装置は、外部から与えられたデータを
   その内部でラッチする外部書込サイクルと、前記ラッチ
   されたデータを外部アドレスが指定するメモリセルへ書
   込む内部書込サイクルとを備えており、 １本の行を選択するために、前記外部アドレスに含まれ
   る行アドレスをデコードして出力する行選択手段と、 前記行選択手段出力を受けてラッチし、前記内部書込サ
   イクル開始時に前記ラッチした行アドレスデコード信号
   を出力して１本の行を選択する行アドレスラッチ手段と
   を含む、不揮発性半導体記憶装置。
2. （２）前記行アドレスラッチ手段は、少なくとも外部書
   込みサイクル時にはすべての行選択線電位を接地電位に
   する、特許請求の範囲第１項記載の不揮発性半導体記憶
   装置。
3. （３）前記不揮発性半導体記憶装置はページモード動作
   が可能である、特許請求の範囲第１項または第２項に記
   載の不揮発性半導体記憶装置。