JPH01192090A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はコントロールゲート線、ビット線毎にコラム
ラッチが設けられ、ページモード書込み機能を有する電
気的に消去・書込み可能な不揮発性半導体記憶装置に関
するものである。　　−（従来の技術） 第４図は、ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉ
ｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　　ｖｏｌ、５ｃ−
２０，Ｎｏ、５０ｃｔｏｂｅｒ　１９８５　ｐｐ、９７
９〜９８５に開示された従来のＥ２ＰＲＯＭを示す回路
図である。

同図において、１．２は各々ビット線ＢＬ、コントロー
ルゲート線ＣＧＬに設けられたコラムラッチである。コ
ラムラッチ１は４つのＮＭＯ８，トランジスタ０１〜Ｑ
４より構成され、トランジスタＱ１はデプレッション型
、トランジスタ０２〜Ｑ４はエンハンスメント型であり
、トランジスタＱ１．Ｑ２でインバータ１１を形成して
いる。インバータ１１におけるゲート、ソース共通のト
ランジスタＱ１のドレインは接続線Ｌ１に接続し、イン
バータ１１の入力となるトランジスタＱ２のゲートがビ
ット線ＢＬに接続され、インバータ■１の出力（ノード
Ｎ１の電位）が、ドレインがビット線ＢＬ、ソースが接
地レベルに接続されたトランジスタＱ３のゲートに与え
ら゛れる。またドレインがビット線ＢＬ、ソースが接地
レベルに接続されたトランジスタＱ４のゲートに、リセ
ット信号ＰＬが印加される。コラムラッチ２も、ビット
線ＢＬとコントロールゲート線ＣＧＬ、リセット信号Ｐ
Ｌとリセット信号ＰＬＰＧの違いを除きコラムラッチ１
と同じ構成である。

コントロールゲート線ＣＧＬ、ビット線ＢＬには各々選
択トランジスタＳＱ１．ＳＱ２のドレインが接続され、
選択トランジスタＳＱＩ、ＳＱ２のゲートにはワード線
ＷＬが接続される。またビット線ＢＬに接続された選択
トランジスタＳＱ２のソースはメモリトランジスタＭＱ
のドレインに接続され、各メモリトランジスタＭＱのゲ
ートは選択トランジスタＳＱ１のソースが接続され、ソ
ースはソース線ＳＬが接続される。

コントロールゲート線ＣＧＬの一端には高電圧スイッチ
３、他端はトランジスタＴ１を介してコントロール線Ｃ
Ｌに接続され、ピッＩ・線ＢＬの一端には高電圧スイッ
チ３、他端はトランジスタＴ２を介してＩ１０線１０Ｌ
に接続される。またワード線ＷＬはロウデコーダ４によ
り選択的に活性化され、トランジスタＴ１．Ｔ２のゲー
トにはコラムデコーダ５の出力線Ｌ２が接続される。

以下、書込みサイクルの説明を行なう。コラムラッチ１
，２にデ゛−夕を書込む外部店込みサイクルはまず、接
続線Ｌ１の電位が゛Ｈ″レベルになり、コラムラッチ１
．２は活性化し、リセット信号ＰＬ、ＰＬＰＧを“ＨＩ
Ｔにし、コラムデコーダ１゜２の情報をリセットするこ
とではじまる。そして、コント０−ル線ＣＬは“Ｈ”レ
ベルに保たれ、Ｉ１０線１０Ｌは入力データの反転信号
り、が印加される。つまり、“１″ならＬ　ＩＩレベル
、１４０　ＩＴなら“Ｈ″レベルなる。

次にコラムデコーダ５により出力線Ｌ２が活性化すると
、トランジスタＴＩ、Ｔ２が導通し、コントロールゲー
ト線ＣＧＬにコントロール線ＣＬの“Ｈ”レベルが伝わ
る。その結果、コラムラッチ２のインバータＩ２の出力
は“Ｌ”レベルとなりトランジスタＱ３を非導通とする
ことでコントロールゲート線ＣＧＬの電位を“Ｈ”レベ
ルに保つ。一方、トランジスタＴ２が導通することで各
ビット線ＢＬにＩ１０線１０Ｌの反転データＤ。

が伝わり、コラムラッチ１は反転データＤ、が“Ｈ”レ
ベルであれば、インバータ１１の出力は“Ｌ″レベルな
り、トランジスタＱ３を非導通にすることで、ビットＩ
ＢＬの電位をＨ＋ｅレベルに°保つ。また反転データＤ
ｔが“Ｌ″ルベルあれば、インバータ■１の出力は“Ｈ
″レベルなり、トランジスタＱ３を導通させることでピ
ッ１−線ＢＬの電位を強制的に”Ｌ”レベルに導く。

外部塵込みサイクルが終了すると、内部書込みサイクル
における消去サイクルが始まる。消去サイクルに入ると
高電圧パルスが高電圧スイッチ３に印加され、高電圧ス
イッチ３は“Ｈ″レベルコラムラッチ２にラッチされて
いるコントロールゲート線ＣＧＬとロウデコーダ４によ
り選択されたワード線ＷＬを高電圧ＶＰＰに立上げる。

その結果、選択されたメモリトランジスタＭＱのコント
ロールゲートにはｖＰＰレベル、ドレインは各ビット線
ＢＬのコラムラッチ１にラッチされた反転データＤ　の
電位（“Ｈ”レベル＝Ｖ　、°“し”しｔ　　　　　　
　　　　　　　ＣＣ Ｃベル−）が印加される。従って、反転データ喝がｕ　
Ｌ　Ｉｔレベルであれば当該メモリトランジスタＭＱの
ドレイン、コントロールゲート間の電位差は高電圧ｖＰ
Ｐとなり、電子が７０−ティングゲートに注入され、メ
モリトランジスタＭＱの閾値電圧が高くなる。一方、反
転データＤ、が゛Ｈ″レベルであれば当該メモリトラン
ジスタＭＱのドレイン、コントロールゲート間の電位差
はＶｐｐ−■ｏ。程度となるので、電子が７０−ティン
グゲートに注入されるには至らず閾値電圧は変化しない
。

消去サイクルが終了するとプログラムサイクルに入る。

まず、リセット信号ＰＬＰＧを所定時間“Ｈ”レベルに
し、全コントロールゲート線ＣＧＬの電位をＬ”レベル
にする。

そして、コラムラッチ１が“Ｈ”レベルをラツチしてい
るビット線ＢＬとロウデコーダ３により選択されたワー
ド線ＷＬを高電圧スイッチ３により高電圧■３．に立上
げる。その結果、コラムラッチ１が“ＨＩＩレベルをラ
ッチしているビット線ＢＬのメモリトランジスタＭＱの
ドレインには高電圧■ＰＰ、コントロールゲートには接
地レベルが印加され、７０−ティングゲートから電子が
除去され、閾値電圧は低くなる。一方、コラムラッチ１
が“Ｌ”レベルをラッチしているビット線８ｍのメモリ
トランジスタＭＱのドレイン、コントロールゲート共に
接地レベルとなるため、閾値電圧は変化しない。

このようにして入力データ“１”、４０″をメモリトラ
ンジスタＭＱの閾値電圧の高、低により不揮発な記憶を
行う。

〔発明が解決しよう、とする課題〕

従来のＥ２ＰＲＯＭは以上のように構成されており、消
去サイクル時は、選択トランジスタＳＱ。

メモリトランジスタＭＱが導通した時の各ビット線８１
間の干渉を防ぐため、ソース線ＳＬを各ビット線８Ｌ毎
に設ける必要があった。つまり、消去サイクルでは複数
のビット線ＢＬで選択トランジスタＳＱ、メモリトラン
ジスタＭＱが導通するため、これらのメモリトランジス
タＭＱのソース線ＳＬが共通であれば、“ＨＩＩレベル
あるいは“し”レベルをラッチしている各コラムラッチ
１が互いにビット線ＢＬを介して電気的に接続してしま
い、ラッチデータの破壊が起こるという問題が生じるの
である。

しかしながら、ビット線毎にソース線を独立して設ける
と、１つのメモリトランジスタに対し、ビット線、ソー
ス線と２本のＡＩ配線を設ける必要があるため、高集積
化の妨げになるという問題点があった。

また、高電圧スイッチ３を各ビット線、コントロールゲ
ート線毎に設ける必要があるため、高電圧スイッチ３の
占める回路面積が大きくなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たものであり、複数のメモリトランジスタにおいて、ソ
ース線を共通にすることができ、かつ高電圧スイッチを
簡略化できる不揮発性半導体記憶装置を得ることを目的
とする。

（：！題を解決するための手段） この発明に係る不揮発性半導体記憶装置は、コントロー
ルゲート線、ビット線毎にコラムラッチが設けられペー
ジモード書込み機能を有し、ビット線に設けられた前記
コラムラッチは、ハイレベルの電位が選択的に電源電圧
レベルあるいは高電圧レベルに設定されるラッチ部と、
選択的に高電圧レベルあるいは接地レベルに導く電圧源
と、前記ラッチ部の出力信号に応じ、ビット線の電位を
前記電圧源の電圧レベルに導く電圧供給手段と、前記各
ラッチ部、ビット線との導通・非導通を制御信号に従い
決定するスイッチング手段とを備えて構成されている。

〔作用〕

この発明におけるビット線に設けられたコラムラッチに
おけるスイッチング手段は、各ラッチ部。

ビット線間の導通・非導通を制御信号に従い決定するた
め、消去サイクル時にコラムラッチ、ビット線間を遮断
できる。

〔実施例〕

第１図はこの発明の一実施例であるＥ２ＰＲＯＭを示す
回路図である。以下、従来と異なる部分について述べる
。同図に示すように選択トランジスタＳＱ１のソースが
コントロールゲートに共通に接続されるメモリトランジ
スタＭＱにおいて、ソース線ＳＬが共通に設けられてい
る。また、ビット線ＢＬの一端には、コラムラッチ１が
設けられる。コラムラッチ１は、内部にＣＭＯＳインバ
ータ１　．１　　を交差接続することでラッチ１［ＣＩ
　　　Ｃ２ を形成している。このラッチ１ＬのインバータＩＣ１，
ＩＣ２には高電圧源Ｖ、−より°“Ｈ″レベル決定する
電圧が供給されており、インバータ■Ｃ１の出力部であ
るノードＮ２が、ソースが高電圧源Ｖ、、、１Ａ、ドレ
インがビット線ＢＬに接続されるｐチャネルトランジス
タＱ５のゲートに接続され、インバータ■。２の出力部
であるノードＮ３が、ゲートにクロック信号ＣＬＫ１が
印加されるスイッチングトランジスタＱ６を介してビッ
ト線ＢＬと接続される。また、ビット線ＢＬにはゲート
にリセット信号Ｒ８Ｔ１が印加され、ソースが接地レベ
ルのトランジスタＱ７のドレインが接続されている。

一方、コントロールゲート線ＣＧＬの一端には、コラム
ラッチ２が設けられる。コラムラッチ２は、内部にＣＭ
ＯＳインバータＩ　　、Ｉ　　を交差接続Ｃ３Ｃ４ することでラッチ２Ｌを形成している。このラッチ２Ｌ
のインバータＩ　　、Ｉ　　には高電圧源ｖ、。

Ｇ３　　　　Ｃ４ ２よりＨＩＴレベルを決定する電圧が供給されており、
インバータＩ。３の出力部であるノードＮ４が、ソース
が高電圧源Ｖ、、２．ドレインがコントロールゲート線
に接続されるｐチャネルトランジスタロ８のゲートに接
続され、インバータＩＣ４の出力部であるノードＮ５が
、ゲートにり０ツク信号ＣＬＫ１が印加されるスイッチ
ングトランジスタＱ９を介してコントロールゲート線Ｃ
ＧＬと接続される。また、コントロールゲート線ＣＧＬ
にはゲートにリセット信号Ｒ８Ｔ２が印加され、ソース
が接地レベルのトランジスタＱ１０のドレインが接続さ
れている。

また、上記した高ｆｆｉ圧Ｖ、、１　、　Ｖ、、Ｉ　Ａ
’、　Ｖ、。

２は、後述するタイミングで高電圧Ｖ３３．電源電を示
すタイミング図である。以下、・同図を参照しつつ各サ
イクルにおける動作の説明をする。

外部層込みサイクルは、信号ＣＬＫ１．ＣＬＫ２を゛Ｈ
″レベルに立上げ、高電圧［Ｖ、、１゜Ｖ８，２を電源
電圧ＶＣ。レベル、高電圧源Ｖ、、１Ａを接地レベルに
設定して行われる。この信号設定で、コラムラッチ１と
ビット線ＢＬ、コラムラッチ２とコントロールゲート線
ＣＧＬが電気的に接続される。まず、このサイクル開始
時にリセット信号Ｒ８Ｔ１．両ＳＴ２を最初の所定期間
“Ｈ゛ルベルすることでラッチＩＬ、２Ｌを各々“Ｌ”
レベルにリセットする。その後、コラムデコーダ５によ
り選択されたトランジスタＴ１．Ｔ２が導通し、選択さ
れたコントロールゲートｌ１ｌＣＧＬとコントロール１
１０１．選択されたビット線ＢＬとＩ１０線１０Ｌを接
続する。そして、従来同様、選択されたビット線８ｍの
コラムラッチ１のラッチＬ１には反転データＤ　１コン
トロールゲート１ＩＣＧＬのコラムラッチ２のラッチ２
Ｌには“Ｈ”レベルがラッチされる。

内部書込みサイクルの消去サイクルは、信号ＣＬＫ１及
び信号ＣＬＫ２を“Ｌ″レベル立下げ、高電圧源ｖ１，
２を高電圧ｖＰＰレベルに立上げ、高電圧源ｖ３，１が
電源電圧Ｖ。。レベル、高電圧源Ｖ、、１Ａが接地レベ
ルを維持する設定により行なねれる。この信号設定でコ
ラムラッチ１とビット１１Ｂ１間及びコラムラッチ２と
フントロールゲート線ＣＧ１間が遮断される。ラッチ２
Ｌが“Ｈ”レベルをラッチしているコラムラッチ２のノ
ードＮ４の電位は“Ｌ“レベルであるため、トランジス
タＱ８はオンし、コントロールゲート線ＣＧＬは高電圧
源■　２により高電圧■ＰＰに昇圧される。

Ｐ 一方、ラッチ２Ｌが“Ｌ”レベルをラッチしているコラ
ムラッチ２のノードＮ４の電位は’ＩＢＭ圧ＶＰＰレベ
ルであるので、トランジスタＱ８はオフし、コントロー
ルゲート線ＣＧＬは、Ｌ”レベルのままである。

また、ソース線ＳＬは接地レベルに設定され、ロウデコ
ーダ４より選択されたワード線ＷＬも高電圧■ＰＰが印
加されるため、選択トランジスタＳＱ、メモリトランジ
スタＭＱが導通し、ビット線ＢＬとソース線ＳＬが繋が
ることでビット線ＢＬもｉ地レベルとな°す、メモリト
ランジスタＭＱのトレインは接地レベルとなる。また、
この時ラッチ１Ｌが“Ｈ”レベルをラッチしている場合
はノードＮ２の電位は“Ｌ″レベルなり、トランジスタ
Ｑ５はオンするが、高電圧源Ｖ　　ＩＡが“Ｌ′。

レベルに設定されているため、ビット線ＢＬの電位は接
地レベルを維持できる。

その結果、ドレイン−コントロールゲート間の電位差は
選択された全メモリトランジスタＭＱにおいて高電圧Ｖ
　となり、）ａ−ナイングゲートＰ に電子が注入され、メモリトランジスタＭＱの閾値電圧
が高くなる。

内部書込みサイクルのプログラムサイクルは、信号ＣＬ
Ｋ１は“Ｌ　ＩＴレベルを保ち、信号ＣＬＫ２を“Ｈ”
レベルに立上げ、高電圧源Ｖ３，２を電源電圧■。Ｃレ
ベルに立下げ、高電圧源■１，１及び高電圧源Ｖ　　１
Ａを高電圧ｖ３．に立上げることでＰＰ 行われる。この信号設定でコラムラッチ１とビット線８
１間が非接続状態を保ち、コラムラッチ２とコントロー
ルゲート線ＣＧＬが再び接続状態となる。

このサイクル開始時にリセット信号Ｒ８Ｔ２が“Ｈ”レ
ベルに立上るため、このサイクル中コントロールゲート
線ＣＧＬの電位は強制的に接地レベルにされる。この状
態で消去サイクル同様、ロウデコーダ４より選択された
ワード線ＷＬが高電圧Ｖ３．に昇圧されるため、選択ト
ランジスタＳＱを介してメモリトランジスタＭＱのドレ
インにビット線ＢＬの電位が印加される。

そして、ラッチ１Ｌが“Ｈ”レベルをラッチしたコラム
ラッチ１のノードＮ２の電位は“Ｌ”レベルのため、ト
ランジスタＱ５がオンし、ビット線ＢＬの電位は高電圧
源Ｖ、、ＩＡにより高電圧ｖＰＰに昇圧され、ラッチ１
Ｌが°゛Ｌ”レベルをラッチしたコラムラッチ１のノー
ドＮ２の電位は高電圧Ｖ３．レベルのため、トランジス
タＱ５がオフし、ビット線ＢＬの電位は“Ｌ”レベルを
維持する。

その結果、前者のメモリトランジスタＭＱのコントロー
ルゲート、ドレイン間の電位差が高電圧■ＰＰに達し、
７０−ティングゲートから電子が放出され、閾値電圧は
下がる。一方、後者のメモリトランジスタＭＱのコント
ロールゲート、ドレイン間には電位差は生じないので、
閾値電圧は高いままである。そして、このサイクルの終
了時にリセット信号Ｒ８Ｔ１が所定時間立上り、全ての
コラムラッチ１を“Ｌ”レベルにリセットする。

このように、消去サイクル中、ビット線ＢＬとコラムラ
ッチ１は遮断されているため、１本のコントロールゲー
ト線より選択されるメモリトランジスタＭＱのソース線
ＳＬを共通にしても、互いのビット線８ｍを介したコラ
ムラッチ１間の干渉は生じずコラムラッチ１のラッチデ
ータは破壊されることなく、正確に不揮発な１込みが行
える。

また、コラムラッチ１．２の内部に高電圧源Ｖ　　１Ａ
、Ｖ　　１．Ｖ、、２を設け、インバータＰＰ　　　　
　　　　ＰＰ ■。１〜■Ｃ４の“Ｈ”レベルを選択的にＩｊＡＭ圧ｖ
、。

に設定することにより、別途に高電圧スイッチを設ける
必要はなくなった。

第３図は、この発明の他の実施例を示す回路図である。

同図に示すようにコラムラッチ１．２内のｐチャネルト
ランジスタＱ５．Ｑ８に、ソースが接地レベルのｎチャ
ネルトランジスタＱ１１゜Ｑ１２のドレインを各々ピッ
ト線ＢＬ、コントロールゲート線ＧＣＬを介して接続し
、このトランジスタＱ１１．Ｑ１２のゲートにラッチ−
し、２ＬのノードＮ２．Ｎ４を接続している。このよう
に設定することで、プログラムサイクル中に信号ＣＬＫ
２を立上げる必要はなくなり、トランジスタＱ９のゲー
トにも信号ＣＬＫ１と同じ波形のものが使用できる利点
がある。

なお、コラムラッチ１．２のリセット手段としてトラン
ジスタＱ７．ＱＩＯ、リセット信号Ｒ８Ｔ１．Ｒ８Ｔ２
を用いたが、これに限定されるものでない。また各信号
のタイミングも一例にすぎず、他のタイミングでも行う
ことができる。

〔発明の効果〕

以上説明したように、この発明によれば、ビット線に設
けられたコラムラッチにおけるスイッチング手段により
各ラッチ、ビット線間の導通・非導通を制御信号に従い
決定するため、消去サイクル時にラッチ、ビット線間を
遮断できるため、１木のコントロールゲート線により選
択されるメモリトランジスタのソース線を共通にするこ
とができる。さらに、コラムラッチ内に簡単な構成で高
電圧背圧機能を備えたため、別途に高電圧スイッチを設
ける必要はなくなった。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥ２ＰＲＯＭを示す
回路図、第２図は第１図のＥ２ＦＲＯＭの動作を示すタ
イミング図、第３図はこの発明の他の実施例であるＥ２
ＦＲＯＭを示す回路図、第４図は従来のＥ２ＰＲＯＭを
示す回路図である。 図において、１，２はコラムラッチ、ＢＬはビット線、
ＣＧＬはコントロールゲート線、Ｑ６゜Ｑ９はスイッチ
ングトランジスタ、■Ｃ１−ＩＣ２はＣＭＯＳインバー
タ、ＣＬＫｌ、０ＬＫ２はクロック信号、Ｖ、、ＩＡ、
Ｖ、、１．Ｖ、、２は高電圧源である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄

Claims (1)

【特許請求の範囲】
1. （１）コントロール線、ビット線毎にコラムラッチが設
   けられ、ページモード書込み機能を有する電気的に消去
   ・書込み可能な不揮発性半導体記憶装置において、 ビット線に設けられた前記コラムラッチは、ハイレベル
   の電位が選択的に電源電圧レベルあるいは高電圧レベル
   に設定されるラッチ部と、選択的に高電圧レベルあるい
   は接地レベルに導く電圧源と、 前記ラッチ部の出力信号に応じ、ビット線の電位を前記
   電圧源の電圧レベルに導く電圧供給手段と、 前記各ラッチ部、ビット線との導通・非導通を制御信号
   に従い決定するスイッチング手段とを備えたことを特徴
   とする不揮発性半導体記憶装置。