JPH0198194A

JPH0198194A - 不揮発性半導体記憶装置

Info

Publication number: JPH0198194A
Application number: JP62255828A
Authority: JP
Inventors: Kiyokazu Hashimoto; 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-09
Filing date: 1987-10-09
Publication date: 1989-04-17
Anticipated expiration: 2011-09-18
Also published as: DE3853038T2; US4887242A; DE3853038D1; EP0311137A2; EP0311137A3; JP2534733B2; EP0311137B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は不揮発性半導体記憶装置、特に絶縁ゲート型電
界効果トランジスタ（以下ＩＧＦＥＴと記す）を主な構
成要素とし、ページライト機能を有する不揮発性半導体
記憶装置に関する。

〔従来の技術〕

メモリーが大容量化するとともに、メモリーに情報を書
き込む、書き込み時間は長（なるが、この書き込み時間
を短縮化する為に、複数バイトを一括して書き込む、書
き込む機能（以下ページライト機能と記す）を備えた製
品が増えている。

第８図は従来のこの種の電気的に書き込み消去可能な半
導体記憶装置（以下ＥＥＦＲＯＭと記す）をメモリーセ
ル回りの回路について示したものである。

本例は、２５６本のＸアドレス線Ｘ１〜Ｘ刺と３２木の
ＹアドレスＭＹ１〜Ｙ３２．ＹＢアドレス線’Ｌ　Ｂ　
−Ｙ３２Ｂとでマトリクス状に構成された８ＫＢのＥＢ
ＦＲＯＭである。２５６Ｘ３２のマトリクスの四隅、す
なわちバイト１．バイト３２．バイト８１６１およびパ
イ）８１９２の詳細が示されている。

各バイトは同構成であるので、バイト１について説明す
ると、それぞれが１ビツトを記憶しＩＧＦＥＴで構成さ
れる８つの記憶用セ／ｌ／　ＭＭｌ、　１．１〜−　Ｍ
ＭＩ、　１．８と、記憶用セルＭＭＩ、　ｔ、　ｔ　−
ＭＭｌ、　１．　ｓのそれぞれに対応して設けられた８
つの選択用セルＭ５１．１．１〜Ｍｓ１．１＋　ｓと、
記憶用セルＭＭＩ、　１．１〜ＭＭ１．１．、のゲート
を駆動するＸアドレス選択用トランジスタＱＢＩ、　１
とから成る。これら全てのトランジスタはＮチャネルＦ
ＥＴであシ、全ての図面において、ＮチャネルＦＥＴは
ソースから矢印が出、またＰチャネルＦＥＴはソースに
矢印が入るように図示している。なお、Ｍａｌ、　１．
　を等の選択用セルは、非選択の記憶用セルからのまわ
シ込み読出し信号を防止する役目を担う。

Ｘアドレス線Ｘ１は、バイト１〜バイト３２の全選択用
セ／ｌ／　ＭＢ２．１．　ｓシＭＳｌ、　Ｌ　８　、　
Ｍａｌ、　２．１〜ＭＳｌ、２．８゜ＭＢ２．３．１〜
Ｍ５．．３．、°＋°…Ｍｓ１．３２．１〜Ｍ８１．３
籠、８と、３２個のＸアビ２フ選択用トランジスタＱＢ
１．　ｓ　Ａ＋ＱＢＩ、　３２のゲートに接続されてい
る。一方、Ｙアドレス線Ｙ１は、それぞれのソースが選
択用セルＭ８．．１．１〜Ｍ８２５６．　ｓ、　＋　、
　Ｍｓｌ、　＋、　２〜ＭＳ２５６．１．２　、　Ｍａ
ｌ、　１．３〜Ｍｓ２ｓｓ、　１．３・・・・・・Ｍｓ
ｘ、　ｔ、　ｓ〜ＭＳ２５６．１．８のドレインに接続
された８つのＹアドレスセレクタ用トランジスタＱＹ１
．１〜Ｑｙ１．　ｓのゲートに接続されている。

また、ＹＢアドレス線Ｙ】Ｂは、ソースがＸアビ２フ選
択用トランジスタＱＢ１．　ｓ　ＮＱＢ２５６．１の各
ドレインに接続されており、選択用セルＭｓ１．１．　
ｒ〜Ｍｓ＋ｓ６．ｔ、ｔ、　Ｍｓｔ、！４〜Ｍｆ３ｚｓ
ｓ、１．ｚ、　Ｍｓｌ、１．５−Ｍ５２ｓａ、ｓ、ｓ・
・曲Ｍｓ１，１．ｓ〜Ｍ１１２１１６．１．　ｅのドレ
インは、ゲートが書込制御信号ｄｉ１．ｔ〜ｄｉｔ、ｓ
で駆動される書込み用トランジスタＱＤＩ、　１〜ＱＤ
Ｉ、８のソースにも接続され、すべての記憶用セルＭｙ
ｚ、　１．１〜ＭＭ２５６．３２．８のソースはソース
電圧制御回路ＳＯＣに接続されている。

さて、ＥＥＦＲＯＭの書込みサイクルは、書き込もうと
するメモリーセルのアドレスとデータを設定するロード
期間と、アドレスにより選択されたバイト内のメモリー
セルをすべて消去する自動消去期間と、外部から与えら
れる入力データに応じてメモリーセルを書き込む書き込
み期間に分けられる。

第８図において、制御信号Ｖｃｇ、書込電圧ＶＰＰＷ３
゜書込信号ＷＲは、図示省略した回路で発生する。

先ず、制御電圧Ｖｃｇは、選択された記憶用セルのゲー
トＫ、自動消去期間に書込・消去電圧（以下ＶＰＰと記
す）、読み出し期間に約１ボルトの電圧となり、その他
の期間は％ＯＩである。また、書込電圧ＶＰＰＷ３は、
ロード期間と自動消去期間は％Ｑｌ書き込み期間はＶｐ
ｐ、書込信号ＷＲは、書き込み期間だけＶｃｃになる。

Ｙアドレスセレクタ用トランジスタＱｙｌ、１は、Ｙア
ドレス線Ｙｌ上の信号に応答して自動消去期間および書
き込み期間はオフとなシ、選択されたバイトに対する消
去・書き込み動作の影響が節点Ｓ０１を介して非選択バ
イトｌセンスアンプＳＡ、に及ぶのを防止し、Ｙアドレ
ス選択用トランジスタＱｒ＋は、ＹＢアドレス線上の信
号に応答して制御電圧ＶｃｇをＸアビ２フ選択用トラン
ジスタＱＢ１．１〜ＱＢ２５６．１のドレインに供給す
る。

書込み用トランジスタＱＤ１．１は１　Ｙアドレス線Ｙ
！が選択されると書込電圧Ｙｐｐｗｓを書込制御信号ｄ
ｉ１．１に応答して選択用セ／Ｉ／Ｍ８１．１．　ｔ　
〜Ｍ！３２５１１．　ｒ、　ｒのドレインに供給し、ソ
ース電圧制御回路ｓｏｃ＃′ｉ、書込信号ＷＲに応答し
てソース電圧を全記憶用セルＭＭ１．１．　ｒ〜ＭＭ２
５６．３２　、８に供給する。ソース電圧Ｖｓは、ロー
ド期間と自動消去期間は％０１．書き込み期間は東Ｖｃ
ｃ　−ＶＴＮ　Ｉとなる。ここに、ＶＴＮはＮチャネル
ＦＥＴＱｓ３のしきい値である。

次に、第８図〜第１５図を用いて、本ＥＥＰＲＯＭのペ
ージライト機能を用いた書込みモード（以下単にページ
ライトモードと記す）時の動作について説明する。なお
、第８図〜第１５図に示すＰチャネルのエンハンスメン
ト型ＩＧＦＥＴ　（ＰＥ−ＩＧＦＥＴと記す）のうち、
特に図示していないものは、ウェル電位がＶｃｃである
とする。

第９図は、第８図に示した書込制御信号ｄ１１．１〜ｄ
ｉ１．８・・−・・ｄｉ３２．１−ｄｉ３２．８を発生
するデータ入力回路である。第９図を参照すると、本デ
ータ入力回路は８つのブロックから成り、各ブロックは
３２個のバイト例（１バイト列は２５６バイト）に対す
る１ビット分のものであることがわかる。例えば。

１番目のブロックは、ラッチ回路ＬＡ１と、それがＹア
ドレス線Ｙ１〜Ｙ３２で駆動されると３２個の高電圧ラ
ッチ回路ＨＬＡ１．ｓ〜ＨＬＡ３２．１から構成される
。

ラッチ回路ＬＡ１〜ＬＡ、は、内部的に生成されるラッ
チ信号ＤＬ、ＤＬで、外部から供給される入力データ１
１１〜工Ｉ８を取シ込んでラッチし、Ｙアドレス線Ｙ１
〜Ｙ３２で選択された高電圧ラッチ回路に送シ込み、保
持する。この結果によシ、書き込み期間、書き込む記憶
用セルに対しては高電圧を発生させることになる。

第１０図は、第９図に示すラッチ回路ＬＡ、の詳細例を
示したもので、　　ＩＶ、およびＩＶ、はインバータ、
ＱＬＩおよびＱＬＩはＰＥ−ＩＧＦＥＴ、Ｑｂｚおよび
Ｑ１０　ｋ’ｃ　ＮＥ　−ＩＧＦＥＴである。

ラッチ信号ＤＬが％ＦＩｌになるとＱＬＩ　、　ＱＬ２
が導通して入力データＩ＋ｔが取）込まれ、またラッチ
信号ＤＬ力１％ＬＩＶｃｆｋるとＱＬ３１　　Ｑ１０が
導通セくするので、取り込まれている入力データＩ＋ｔ
が保持される。

第１１図は第９図に示す高電圧ラッチ回路ＨＬＡＩ、ｌ
の詳細例を示したものである。ＶＰＰは内部的に発生さ
れる書込・消去電圧であり、ロード期間中は’Ｖｃｃ’
、また自動消去期間および書き込み期間中は％ＶＰＰ　
ｌとなる。ＱＨＩ　、　　ＱＨＩはウェルがＶＰＰ’Ｋ
Ｗ続すｔＬりＰＥ−ＩＧＦＥＴ％ＱＨＩ、ＱＨ４ハＮＥ
−ＩＧＦＥＴである。

ＱＨＩ、　Ｑ、ｓｔａのゲート幅／ゲート長は、インバ
ータＩＶ２を構成するＩＧＦＥＴのゲート幅／ゲート長
に比べて十分小さく設計されている為、書込制御電圧ｄ
ｉ１，１は入力データＩｉｌ、ＩＫ：よシ、変化する。

いま、電圧％Ｎ＊−ＶＴＮｌが入力すると、節点Ｉ　Ｃ
１ｌが％Ｏ＃に７ＴｈすＱＨＩが導通しＱ）１４が非導
通罠なってデータが保持される。この状態で書込・消去
電圧ＶＰＰ′カ１ｖＣＣ″カら’Ｖｎ’に上昇ｆ　るに
伴ナイ、書込制御電圧ｄ＋ｘ、ｘも％Ｖｃｃ　Ｉから１
ＶＰＰｌに上昇する。

一方、％Ｏｌが入力すると、節点ＩＣ１ｌ力Ｅ％Ｖｃｃ
ｌになり、ＱＨ４が導通しＱＨＩが非導通になってデー
タが保持される。この状態で書込・消去電圧ＶＰＰ’が
’Ｖｃｃ　’カラ’Ｖｐｐ　’　ニ上昇Ｌ　テモＱｉｉ
１．Ｑ）１４　ハ導通しているため、書込制御電圧ｄ山
１は％Ｏｈの状態を保持する。

第１２図は、出力が第８図の第１のバイト列に対するＹ
アドレスセレクタ用トランジスタＱｙ４　ｔ〜ＱＹ１．
　ａのゲートに入力されるＹデコーダ回路例を示したも
のである。これと同構成のＹデコーダ回路が、他のバイ
ト列に対するＹアドレスセレクタ用トランジスタＱＹ２
．１〜ＱＹ２．１１　、　　Ｑｙｓ、　１〜Ｑｙｓ、ｓ
・・・ＱＹ３雪、１〜Ｑｙｓｇ、−に対しても設けられ
る。　ＡＤ、〜ＡＤ、、　ＡＤ１〜ＡＤ、は外部部らの
アドレス信号線であり、ＱＬＩ、ＱａｗはＰＥ−ＩＧＦ
ＥＴ％Ｑａａ　、φ４はＮＥ−ＩＧＦＥＴである。書込
・消去制御信号Ｗ几Ｉｎは、自動消去期間と書き込み期
間は−Ｖｃｃ　Ｉになるので、Ｑ、Ａ４が導通しこれら
の期間、Ｙアト”　ＲＹ＋　〜Ｙ！！は％ＱＩＶｃなる
。

また、ロード期間中は％０１であるため、ＹアドレスＭ
Ｙ＋〜Ｙ、のうも、アドレス信号ｉ！８ＡＤ１〜ＡＤｓ
とＡＤ、〜ＡＤ、により選択されたもノａ　’　Ｖｃｃ
　ｚ他は−Ｏｌを出力する。

′ｋｃ１３図は出力が第８図の第１バイト列に対する４
ｙアドレス選択用トランジスタＱｙ＋のゲートに入力さ
れるＹｓデコーダ回路例を示したものである。これと同
構成のＹｎデコーダ回路が、他のバイト列に対するＹア
゛ドレス選択用トランジスタＱｙｚ。

Ｑｙｓ・・・・・・Ｑｙｓｚに対しても設けられる。

ＬＢけラッチ回路で、アドレス信号線ＡＤｌ〜ＡＤ、に
よ１）選択されたことを記憶するもので、後に非逆択に
なっても、リセット信号ＲＷ（内部に発生する）によっ
てリセットされるまでデータを保持する。

ＳＷｄ高電圧スイッチ回路で、　Ｙｓアドレス線ＹＩ　
Ｂ　−Ｙ３２Ｂのうち選択されたものはすべてに自動消
去期間および書き込み期間中はＶＰＰを出力する。

第１４図は、第１３図に示し九ＹＢデコーダ回路例を示
したものである。

第１４図において、ＱＢＬ　ＱＥ２．　Ｑｌｙ、、　Ｑ
Ｅ９．　ＱＢＩＯ。

ＱＢ１３１　ＱＥ１４はＰＥ−ＩＧＦＥＴ％ＱＥ６．　
Ｑｇｘｙ、　Ｑｇｘｓはウェルが書込・消去電圧ＶＰＰ
’に接続されたＰＥ−ＩＧＦＥＴ、　ＱＥ３．　Ｑｇ４
．　Ｑｇａ、　Ｑｌｌｌ　、　Ｑｗｌｚ、　Ｑｇｔｓ。

Ｑｌｌｌ６　、　Ｑ１１８　、　Ｑｇ２ｏはＮＥ−ＩＧ
ＦＥＴ％ＱｇｓはＮチャネルノティプレッションＦ　Ｅ
　Ｔ　、　　Ｉ　Ｖｓ　ハインバータである。

ラッチ回路ＬＢは、アドレス信号ＡＤ、〜ＡＤ、ｉｃよ
シ選択されたＹｎデコーダ回路においては、節点Ｂｄ）
Ｅ’Ｖｃｃｌ、節点Ｅ３力に％Ｑｌ、節点Ｅ４が’　Ｖ
ｃｃ　Ｉ　Ｋなシ、Ｑｇｏ、　Ｑｌｌｌ、　Ｑ１１３．
　ＱＥ１４が導通、Ｑｇｓ、Ｑｍｔｓ。

ＱＥ１５　、　Ｑｍｔｓが非導通になっているので、節
点Ｅ３は％Ｑｌが、節点Ｅ４は％Ｖｃｃｌが保持され、
後にアドレス信号が変化して、非選択になシ節点Ｅ２が
％ＯＩになっても、ラッチされたデータは壊れない。

高電圧スイッチ回路ＳＷは、選択されたＹＢデコーダ回
路においては節点Ｅ４が％ＶＣＣＩＫなっているので、
節点Ｅ５が気０〃、節点Ｅ６カに％ＶＣＣ＃になり、こ
のデータがロード期間中は保持される。

自動消去期間、書き込み期間中は、書込・消去電圧Ｖｐ
ｐ’は％Ｖｃｃ＃から’Ｖｐｐ＃に変化するので選択さ
れたＹＢデコーダ回路の出力は−Ｖｐｐ＃になる。

一方、非選択のＹＢデコーダ回路においては、節点Ｅ２
が気Ｏ〃節点Ｅ３力に％Ｖｃｃｌ、節点Ｅ４がＡＯ〃に
な）、これらのデータがラッチ回路ＬＢで保持される。

又、節点Ｅｓが％Ｖｃｃｌ、節点ＥｓＡＥ’Ｏ’に７ｋ
Ｄ、ロード期間中は、これらのデータが保持される。

自動消去期間、書き込み期間中は、書込・消去［圧Ｖｒ
ｐ’ｉｉ％Ｖｃｃ＃カラ％Ｖｐｐ’　ＶＣＫ化スルカ、
ＱＥ１７゜Ｑｇ２ｏが常に導通Ｑｇｘｓ、Ｑｇｔ９が常
に非導通になっているので節点Ｅ５は％Ｖｐｐ１にな［
、Ｑｇａは非導通になｐ　ＹＢデコーダ回路の出力は、
Ｑ１０と拳４によシ放電される為に１０〃となる。

第１５図は、第８図に示す従来のＥＥＰＲＯＭのページ
ライトモードの一例として、バイト１とバイト３２が選
択された２バイト書き込みの場合における要部の波形を
示したものである。

以下、バイト１に（１０１０１０１０）のデータを、ま
たバイト３２に（０１０１０１０１）のデータを書き込
むものとして第８図の従来のＥＥＦＲＯＭのページライ
トモード時の動作について説明する。

（１）　　ロード期間第１５図に示すように、書込・消去電圧ＶＰＰ’が’Ｖ
ｃｃｌ／、制御Ｎ　圧ＶＣＰ　カ％Ｏｌ、書込ｔ　圧Ｖ
ＰＰＷ　３力％ＱＩ、選択されたＸアドレス線Ｘ１は％
Ｖｃｃ　Ｉ、ソース電圧制御回路ＳＯＣによシ％Ｑｌに
なる。

四−ド期間Ａの前半であるＡ！の期間、選択されたＹア
ドレス線Ｙ１が第１２図に示したＹデコーダ回路によｔ
）’Ｖｃｃｌ、　ＹＢ７ドレス線ＹＩＢが第１３図に示
したＹａデコーダ回路によシ％Ｖｃｃｌになる。

又、同時にラッチ信号ＤＬ、ｕによシ、入力データＩｔ
ｌ−Ｉ＋ｓが第９図に示すラッチ回路ＬＡ、〜ＬＡ、に
取シ込まれてラッチされ、Ｙアドレス線蚤によ＃）選択
された高電圧ラッチ回路ＨＬＡ１．ｔ〜ＨＬＡ１．ｓに
取シ込まれて保持され、書込制御信号ｄｏｓ、　ｄ口２
．　ｄｉ３．　ｃｌｔｘ４．　ｄｔｘｓ、　ｄｏｔｓ、
　ｄ＋＋ｙ、　ｄＩｔｓけ、Ｖｃｃ、　０．、　Ｖｃｃ
、　　Ｏ，Ｖｃｃ、　Ｑ、　Ｖｃｃ、　０となる。この
データは、高電圧ラッチ回路ＨＬＡ＋、　ｔ　−ＨＬＡ
ｌ、　ｓ（Ｃよシ、ロード期間Ａが終了するまで保持さ
れる。

第１４図に示すＹＢデコーダ回路においては、選択され
たものは１節点Ｅ３に％ｏＩが、節点Ｅ４に’Ｖｃｃ＆
が、節点ＥＩｓＫ’ＱＩが保持され、四−ド期間の後半
であるＡ２期間に、本回路が非選択になり節点Ｅ２が判
〃になっても、節点ＥＬＳ点Ｅ４および節点Ｅρデータ
は壊れず、出力であるＹＢアドレス線ＹＩＢは、第１５
図だ示すように、ロード期間Ａが終了するまで゛”Ｖｃ
ｃｌに保持される。

次’Ｉｃ　、　４期間：Ｃおいては、Ｙアドレス線Ｙ　
３ｍ　カ％　ＶＣＣＩになシ、Ｙアドレス線Ｙｌが％□
ｌに復帰する。

この時、選択されたＹＢデコーダ回路の出力であるＹＢ
アドレス線Ｙ３２Ｂも−Ｖｃｃｌニナ？）、Ａ１期間に
設定されたＹＢアドレス線Ｙｘａと同様に、　ロード期
間中、％Ｖｃｃｌに保持される。

また、ラッチ信号ＤＬ、ＤＬによシ入カデータＩｉｌ〜
Ｉｔｓが第９図に示すラッチ回路ＬＡ１〜ＬＡ、に取シ
込まれ【ラッチされ、Ｙアドレス線Ｙ３２によシ選択さ
れた高電圧ラッチ回路ＨＬＡ３２，１〜ＨＬＡ３２，８
に取シ込まれて保持され、書込制御信号ｄｌｓ２．　ｔ
　。

ｄＩｓｚ、　２　ｄｔｔ２．３ｄｔａ２．４　　ｄｔｔ
２．　ｓ　　ｄｉｓｚ、　６　　ｄｉａｚ、　７ｄｉ３
２．８　Ｉｆｌ、、Ｏ，Ｖｃｃ、　０　、　Ｖｃｃ、　
Ｏ、Ｗｅｅ、　Ｏ、Ｖｃｃとナル。

以上述べたように、ロード期間中、書込制御信号ｄ＋１
．ｓ〜ｄｉｘ、　ｓとｄｉａｚ、　ｔ〜ｄｉ３２．８は
、第８図に示す書込み用トランジスタＱｎ１．１〜Ｑｎ
ｔ、ｓとＱＤ３２，１〜ＱＤ３２．　ＩＩのゲー）Ｋ入
力され、書き込もうとするビットには％Ｖｃｃｌが、書
き込もうとしないビットには％Ｏｌが印加される。

一方、選択されたＹＢアドレス信号線ＹＩＢとＹ３２Ｂ
は、ロード期間Ａが終了するまで％Ｖｃｃ＃に保持され
ておシ、この期間は制御電圧ｖＣｆが％０＃になってい
るので、選択された記憶用セルＭＭＩ、　１．　ｓ〜Ｍ
ＭＩ　、　１．　ｓとＭＭｌ、　ｓｚ、　ｔ−％−ＭＭ
１．３Ｌ　ｓのゲートには亀ＯＩが印加される。

また、ソース電圧Ｖ８は、このとき％□ｌであるため、
ロード期間Ａ中は、書き込もうとする記憶用セルのドレ
イン、ソース、ゲートはすべて％Ｏｌが印加され、書き
込もうとしない記憶用セルのドレインは、もし選択され
た記憶用セルが書き込まれていれば、記憶用セルが導通
するので％Ｑｌが、また選択された記憶用セルが書き込
まれていなければ記憶用セルが非導通になるので１７０
−テイング状態Ｉになシ、ゲートとソースは１０１が印
加されるととＫなる。これらの状態では、ドレインとゲ
ート間に電位差は生じないので、書き込み消去も行なわ
れない。

（２）　　自動消去期間ロード期間人が終了すると、ラッチ信号ＤＬが％Ｏ１１
ラッチ信号ＤＩＪＥ’ＶｃｃＩになるので、第９図に示
すラッチ回路ＬＡ１〜ＬＡ８は入力データＩｉｌ〜Ｉｔ
ｓを受けつけなくなる。

この期間においては、書込・消去電圧Ｖｐｐ’はｎｃｃ
’カｃ）％Ｖｐｐ１ニ、制御電圧ＶＣｔｈ％Ｏ’カラ％
Ｖｐｖｌに、選択されたＸアドレス線Ｘｌは一■ＣＣＩ
カら％Ｖｐｐ＃に変化し、書込電圧ＶＰＰＷ３とソース
電圧Ｖｓは−ＯＮのままとなる。

データ入力回路Ｄｏｔ〜Ｄｉ８において、書込制御信号
ｄｔｔ、ｔ〜ｄ１ｓ、ｓとｄｔｔ２．　ｌ−ｄＩｓｚ、
　ｓのうち、高電圧ラッチ回路によシ、’Ｖｃｃ＃に保
持されていたものは、第１１図に示すＱＨ２とＱ）１３
が常に導通、　Ｑ）１１とＱ）１４が常に非導通である
為、書込・消去７圧ＶＰＰ’から’ＶＰＰ’に上昇する
に供ない、％Ｖｃｃ＃から％Ｖｐｐ１に上昇する。

又、１０＃に保持されていたものはｓ　ＱＨＩとＱＨ４
が常１（導通、Ｑ、Ｈ２とＱＨ３が常に非導通てなる為
、書込・消去電圧ＶＰＰ’が−Ｖｃｃｌから％ＶＰＰ　
Ｉ　Ｋ上昇しても％Ｏ１の状態のままになる。従って、
書込制御信号ｄＨ，ｌ、ｃｕｔ、２．　ｄｉ、　３．　
ｄＨ，４，ｄｉｌ、　ｓ、　ｄｔｔ、　ａ、　ｄｏｔ、
　ｙ。

ｄｏｔ、ｓｉｊ、ＶＰＰ、　０．　ＶＰＰ、　Ｏ，ＶＰ
Ｐ、　ｏ、　ＶＰＰ、　Ｏ’ｌＦ込制御信号ｄＨ２，１
，ｄＩｓｚ、　ｚ、　ｄｉ３ル３．　ｄｉｓｚ、　４．
　ｄｉａｚ、　ｓ。

ｒｉ３２．　ｅ　、　ｄ１３２．　ｙ　ｄｔｔ２．　ｓ
は、Ｏ，ＶＰＰ、０．ＶＰＰ、　０．　Ｖｐｐ。

Ｑ、Ｖｐｐになる。

又、選択されたＹＢアドレスｆ（９ＹＩＢ　、　Ｙ３２
Ｂは、第１４図に示す節点Ｅ３ニ１０’、節点Ｅ４に−
ｖｃｃ＃、節点Ｅ、に％ＯＮ、節点ＥｓＫ％Ｖｃｃ＃が
保持され、ＱＥ＋８゜ＱＢＩ９が常に導通、Ｑｚｔｙ、
Ｑｇ２ｏが常に非導通罠なっているので、書込・消去Ｗ
、　ＦＥ　Ｖ！ＩＦ’が％Ｖｃｃ＃から％Ｖｐｖｌに上
昇するに伴ない、節点Ｅ５は引き続き％Ｏ１になカ、Ｙ
Ｂアト０レスｆｉｌ　ＹＩＢ　、　Ｙ３２Ｂは’Ｖｃｃ
ｌから’ＶＰＰ＃に：上昇する。

従って、選択された記憶用セルＭＭＩ、　ｒ、　ｔ〜Ｍ
ＭＩ、　１．　ｓとＭＭＩ、　３２．　ｔ　〜ＭＭ１．
３ｚ、　ｓは、すべてドレインＫＲ％Ｏｌが、ゲートに
はＸアドレス選択用トラフ　’）　ス４１　ＱＢＩ　、
！、Ｑ　Ｂ！、　３！　ヲＪｉ　Ｌ、　テ’　Ｖｐｐ　
−ＶＴＮ　’　ｆ）Ｅ、ソースには％Ｑｌが印加される
ので、電子がドレインからフローティングゲートに注入
され、しきい値が読み出しモード時の制御電圧ＶｃｙＯ
値（以下読み出し電圧という）よシも高くなるので消去
されることＩｃ々る。

（３）　　’Ｒき込み期間自動消去期間Ｂが終了すると、第１５図に示すよう釦書
込信号ＷＲが１０１から％ＶＣＣＩＫ、書込電圧ＶＰＰ
Ｗ３７３ｆ’Ｏ’カラ％■ｐｐ＃ニ、制御［圧Ｖｃｒｔ
ｆ’ＶＰＰ’から％Ｏ’ＩＣ，ソース電圧Ｖｓは％Ｏ１
から％Ｖｃｃ−ＶＴＮ　Ｉに変化する。

選択されたＸアドレス線Ｘ１と書込・消去電圧は引き続
きゝＶＰＰＩ’となっている。従って１選択されたＹａ
デコーダ回路においては状即は何ら変化することなく、
Ｙ）３アドレスリＹＩＲ，ｙ３２Ｂは引き続き’ＶＰＰ
Ｉとなる。書込電圧Ｖｐｐｗｓが％Ｖｐｐ１．　　ソー
ス電圧ｖ８が％ＶＣＣＶＴＮ　’に外ること（でより、
裏込電圧Ｖｐｐｗ３からグランド又はｖｃＣ電源への定
常的セミ流パスは無くなる。

書込制御信号ｄＨ，＋〜ｄ＋ｔ、ｓとｄｉ　３２．１〜
ｄｉ３２．のうち、自動消去期間ＢＫ’ＶＰＰ＃まで昇
圧され保持されたものは、書き込み期間Ｃ中も％ＶＰＰ
Ｉとなる。

又、自動消去期間ＢＫ％Ｏｌが保持されたものは、引き
続き−ＯＮとなる。

従って、＃き込もうとする記憶用セＡ（ＭＭｌ、　１．
１ＭＭ１．１．３．　ＭＭｌ、　３２．２　、　ＭＭｌ
、　３Ｌ　８等）対応の書込み用トランジスタ（Ｑｐｔ
、　ｔ　、　ＱＤＩ、　ｓ、　Ｑ、Ｄ３２．　＊、　Ｑ
Ｄ３ｚ、　ｓ等）のゲートには％Ｖｐｐ１が印加される
ので、これらの書込み用トランジスタは導通しておシ、
書込電圧ＶＰＰＷ３７５ｆ’　０　＃から％Ｖｐｒ’に
上昇するに伴ない、そのソースの電圧も上昇し、最終的
には％Ｖｐｐ−Ｖｒｐｔｌとなる。

一方、書き込みを行なわない記憶用セル（ＭＭＩ、　ｌ
、　２゜ＭＭｌ、　１．４　、　ＭＭｌ、　ｓｚ、　ｔ
　、　ＭＭｌ、　３２．７等）対応の書込み用トランジ
スタ（ＱＤｌ、　２　、　ＱＤｌ、　ａ、　ＱＤ３Ｌ　
ｔ　、　ＱＤ３２．７等）のゲートには＼ばか印加され
るので、これらの書込用トランジスタは非導通になシ、
そのソースは箋フローティング状態ｌになる。

又、書き込み期間Ｃは書込電圧Ｖｃｙが％ＯＩになって
いる為、選択された記憶用セルのゲートには％Ｏｌが印
加されている。

以上の結果によ、す、選択された記憶用セルのうち、書
き込もうとする記憶用セルのドレインには’　ＶＰＰ　
−ＶＴＮＩ　ｆ）＝、）ｊ−トには’Ｏ’が、ソー、ｘ
、には％Ｖｃｃ−ＶテＨ１が印加されるので、記憶用セ
ルの自動消去期間Ｂにおいてフローティングゲートに注
入された重子はドレインに放出され、しきい値が負にシ
フトして読み出し室圧よシも低くなり、書き込まれるこ
とになる。

一方、書き込まれない記憶用セルのドレインは鷺フロー
ティング状態ｌになシ、ゲートには％Ｏｌが、ソースに
は’Ｖｃｃ−ＶτＮｌが印加されるので、記憶用セルは
消去状態のままＫなる。

このようにして、外部端子から入力されたデータの内容
に応じたデータが、アドレスによシ選択された記憶用セ
ルに書き込まれることになる。

ところで、Ｙアドレス線Ｙ１〜Ｙ３２は、書き込み期間
Ｃ中は％ＱＩにして、Ｙアドレスセレクタ用トランジス
タＱｙ１．　ｔ　〜ＱＹ１．　ｓとＱＹ３２．　ｔ　〜
ＱＹ３Ｌ　８を非導通にする必要がある。

これは、例えば第８図においてバイト１とバイト３２が
選択され、かつ記憶用セルＭＭ１．　ｘ、　ｔを書き込
み、記憶用セルＭＭ１．　ｓ２．　ｔを書き込まない場
合、もし、選択されたＹアドレス線Ｙ１とＹ３２が％Ｖ
ｐｐ＃になっていると、　Ｑｙｌ、ｔとＱｙ　３２．　
ｔを通して書き込まない記憶用セルＭＭ１．３２．　ｌ
のドレインにも書込電圧ＶＰＰＷ３から高電圧が印加さ
れ、誤書き込みが起こるからである。

又、Ｙアドレス線Ｙ１とｙｓｚが’　Ｖｃｃ　ｌになっ
ていると、書き込まない記憶用セルＭＭ１．　ｕ、　ｌ
のドレインに’　Ｖｃｃ　−ＶＴＮ　Ｉが印加され、書
き込まない記憶用セルにストレスを与えることＫなるか
らである。

これらの状態は絶対避けなければならない。

又、ＹＢアドレス線ＹＩＢからＹ３２Ｂのうち、選択さ
れたＹＢデコーダ回路の出力は、制御電圧Ｖｃｆを選択
された記憶用セルのゲートに伝達する為に、自動消去期
間Ｂは％ＶＰＰ’ｔ／ｃ、＠き込み期間Ｃは％Ｖｃｃｌ
又は％ＶＰＰ＃にする必要がある。

〔発明が解決１．ようとする問題点〕上述した従来技術においては、バイトのＹアドレスを選
択するＸアドレス選択用トランジスタＱｆｚ・・・・・
・Ｑｆｓ２のゲートに入力される信号（ＹＢアドレスＩ
ＹＩＢ〜Ｙ３２Ｂによる）を、記憶用セルのＹアドレス
をＢ釈する読出用Ｙアビレフ選択用トランジスタＱｙｓ
、　ｓ〜Ｑｙｔ、ｓ　。

ＱＹ３２．　ｓ　−ＱＹＳＬ　８のゲートに入力される
信号（Ｙアドレス線Ｙｌ・・・・・・Ｙ３２による）と
共用できないため、■　ＹＢアドレス線Ｙｌ　ｎ〜Ｙ３
２ｎが余分に走るので、チップサイズの増大化をもたら
す。

■　第１３図に示すよう３Ｙｎデコ一ダ回路が必要にな
り、さらＫこの回路は、ラッチ回路と高電圧スイッチ回
路を必要とする為、ＥＥＩ’ＲＯＭの回路構成が複雑に
なるとともに、チップサイズの増大化をもたらす。

という欠点がある。

さらに、第９図に示すデータ入力回路Ｄｉｘ〜Ｄｔｓに
おいて、高電圧ラッチ回路ＨＬＡｌ、ｔ〜ＨＬＡ３２．
１・・・・・・ＨＬＡｔ、ｓ〜ＨＬＡ３Ｌ８を選択する
為に、ＱＭＩ、１〜ＱＭ３２．１・・・・・・Ｑｖｔ、
ａ〜ＱＭ３２．　ｓ等のＩＧＦＥＴと、Ｙアドレスを選
択するＹアドレスｌｓＹ＋〜Ｙ、が必要になシ、データ
入力回路の回路規模が大きくなってチップサイズの増大
化をもたらす欠点がある。

以上述べた従来技術に対し、本発明は、書込制御信号を
Ｙアドレスセレクタ用トランジスタを通してディジブト
線に入力させ、ディジット線に接続された列ラッチ回路
により、書き込みデータを保持し、記憶用セルのゲート
電圧を制御する信号（ＶＣＰ）を、Ｙアドレス選択用ト
ランジスタを通してバイト線に入力させ、バイ）Ｍに接
続されたバイトラッチ回路により、バイトが選択された
ことを記憶することができるので、バイトのＹアドレス
を選択するＹアドレス選択用トランジスタのゲート信号
を、記憶用セルのＹアドレスを選択するＹセレクタ用ト
ランジスタのゲート信号と共用することができるので、
ＥＥＰＲＯＭの回路構成が簡単でしかもチップサイズの
増大化をまねかないという独創的内容を有する。

〔発明を解決するための手段〕

本発明の装置は、記憶用セルのディジット線に高電圧を
印加してデータを書き込む不揮発性半導体記憶装置にお
いて、ディジット線毎に、ドレインがディジットにゲー
トが信号線に接続された第１の電界効果型トランジスタ
。

少なくとも書き込み期間は高電圧が印加される第１の電
源と接続の間に接続され、入力が第１の電界効果型トラ
ンジスタのソース接続された第１のインバータ。

第１の電源と接地の間に接続され、入力が第１のインバ
ータの出力に、出力が第１のインバータの入力に接続さ
れた第２のインバータ。

およびドレインが少なくとも書き込み期間は高電圧が印
加される第２の電源に接続され、ゲートが第２のインバ
ータの出力に接続され、ソースがディジット線に接続さ
れた第２の電界効果型トランジスタ。

とから構成される列ラッチ回路を設け、ロード信号線が
活性化されずいる間に、選択されたデイツク）Ｍ対応の
ラッチ回路［６込データをラッチしておくようにしたこ
とを特徴とする。

〔寮施例〕

次に１本発明について図面を参照して説明する。

第１図は本発明の杭１の実施例を示（７たものである。

本実施例は、第８図に示した従来例と同様に、２５６Ｘ
３２のマトリクス状に形成されたｓＫＢのＥＥＰＲＯ八
１であへ、記憶用セル（ＭＭｔ、　ｔｅｔ等）１選択用
セル（Ｍｓｌ、　１．１等）およびＸアドレス選択用ト
ランジスタＱ、Ｂｌ、　ｔから成るパイ）ｆｌ成と、ソ
ース電圧制御回路ＳＯＣと、センスアンプ８Ａ１〜８Ａ
、それぞれも同構成である。

また、Ｙアドレスセレクタ用トランジスタ（Ｑｙｓ、ｓ
等）とＹアドレス選択用トランジスタ（Ｑｆｔ等）も同
位置に存在するが、これら両トランジスタのゲートはＹ
アドレス線（Ｙｌ等）ＩＣよって共通に駆動するように
改められている。

さらに、従来例の書込み用トランジスタ（ＱＤｌ、１等
）と同位置て列ラッチ回路ＣＬ１．ｔ〜ＣＬ１．ｓ。

ＣＬ２．１　〜ＣＬｚ、ｓ、　　　ＣＬ３，１　〜　Ｃ
Ｌｓ、ｓ　・・・・・・ＣＬ　３ｚ、ｘ　〜０Ｌ３２．
８が、　Ｙアビ２フ選択用トランジスタＱｒｔ〜Ｑｙ３
ｚのゲートと消去電圧Ｖｐｐｎｔとの間にバイトラッチ
回ｖ５ＢＬ１〜ＢＬ３２が、節点８　Ｃｔ　〜８　Ｃｓ
＆Ｃｆ−タ入力用トランジスタＱ、ＩＮＩ〜Ｑ　ＩＮＢ
が設けられている。

列ラッチ回路ＣＬ１．　ｌ−ＣＬｌ、　ａ、　ＣＬ２．
　ｓ〜ＣＬ２．　ｓ　。

ＣＬｓ、　ｌ−ＣＬａ、　ｓ・・・・・・ＣＩＪ３２．
１−　ＣＬ３Ｌ　ｓとバイトラッチ回路ＢＬｌ−ＢＬ３
２に供給されている消去電圧ＶＰＰｉ！３は、ロード期
間中％ｖｃｃ＃、　　自動消去期間中％ＶＩＩＰ＃、書
き込み期間中％ＯＮとなり、データ入力用トランジスタ
ＱＩＮＩ〜ＱＩＮＳのゲートに供給されているロード信
号ＬＯＡＤは、ロード期間中のみ％Ｖｃｃ＃となる。ま
た、データ入力用トランジスタＱＩＮＩ〜ＱＩＮＳのド
レイン供給されている書込制御信号ｄｉａｌ〜ｄｉｎ８
は外部からの入力データによ）生成されるものである。

第２図は、第１図に示した書込制御信号ｄｉｎｔ〜ｄｔ
ｎ８を生成するデータ入力回路を示す。

第２図におけるラッチ回路ＬＡＩ・・・・・・ＬＡｓは
、第９図におけるものと同一であ）、従って本回路は従
来のデータ入力回路から、高電圧ラッチ回路（ＨＬＡｌ
、等）と、高電圧ラッチ回路を選択するためのトランジ
スタ（ＱＭＩ、　を等）が無くなっている。

第３図は、第１図の列ラッチ回路ＣＬＩＩの具体的な回
路を示したものである。

ＱＣ２，ＱＣ４はウェルが書込・消去電圧ＶＰＰ’　Ｋ
接続されたＰＥ−ＩＧＦＥＴ％ＱＣＩ、　Ｑｃｓ、　Ｑ
Ｃ５，ＱｃａはＮＥ−ＩＧＦＥＴである。ＱＣ４とＱｃ
ｓのゲート幅／ゲート長は、第１図に示したデータ入力
用トランジスタＱＩＮＩのゲート幅／ゲート長に比べて
十分小さく設けされている為、節点５Ｄ１１に入力する
データによシ、節点Ｃ１にラッチされるデータは変化す
る。

ロード信号ＬＯＡＤが％Ｖｃｃ＃になシ、節点Ｓ　Ｄｌ
ｌに’Ｖｃｃ　−ｖＴＮ＃が入力されると、節点Ｃ！力
１％Ｑｌになｐ　ＱＣ４が導通ｓ　Ｑｃｓが非導通にな
る為に、節点ＣＩが％Ｖｃｃｌになシ、これらのデータ
が保持される。

書込・消去電圧ＶＰＰ’が％Ｖｃｃ＃から％Ｖｐｐ＃に
、書込電圧ＶＰＰＷＩ≠いＯｌから％ＶＰＰＩに上昇す
るに伴ない、節点Ｃ１も鵞・Ｖｃｃｌから％Ｖｐｐ＃に
上昇する。

一方、節点ＳＤ！、１　Ｉｃ％Ｑｌが入力すると、節点
Ｃ１が％Ｏ１１節点Ｃ２が’Ｖｃｃ＃になシ、フィード
バックがかかるＶ・で、これらのデータが保持される。

書込’　消ｉ’、圧ＶＰＰ／カ％ＶＣＣ＃カら％　ＶＰ
Ｐ　Ｉ　Ｉｃ、書込電圧ＶＰＰＷＩ　カ％　０１力ラ％
Ｖｐｐ　ＩＶＣ上昇Ｌ　テモ％ＱＣ２トＱｃｓが常に導
通、ＱｃｓとＱＣ４が常に非導通になっている為、節点
ＣＩはｔｏ７Ｆの状態を保持する。

第４図は、第１図に示すバイトラッチ回路ＢＬＩの具体
的な回路を示したものである。

ＱＤ２１　ＱＤ４はウェルが書込・消去電圧ＶＰＰ’に
接続されたＰＥ−ＩＧＦＥＴ、　Ｑ？）１．、　ＱＤ３
．　ＱＤ５．　ＱＤ６はＮＥ−ＩＧＦＥＴである。ＱＤ
４とＱＤ５のゲート幅／ゲート長は、第１図に示したＹ
アドレス選択用トランジスタＱｒｔのゲート幅／ゲート
長に比べて十分小さ（設計されている。

ロード信号ＬＯＡＤが％ＶＣＣＩ　Ｋなり、データが入
力されデータがラッチされる様子は、上述した列ラッチ
回路ＣＬ１．１の場合と同様なので、説明を省略する。

第５図は、第１図に示した本発明の第１の実施例のＥＥ
ＰＲＯＭのページライトモードの一例として、従来技術
の場合と同様に、バイト１とバイト３２が選択された２
バイト書き込みの場合におけろ要部の波形を示したもの
である。

以下、バイトＩＫ（１０１０１０１０）のデータを、バ
イト３２１Ｃ（０１０１０１０１）のデータを書き込む
ものとして第１図のＥ　Ｅ　Ｐ　ＲＯＭのページライト
モード時の動作について、第５図に示すタイムチャート
を参照しながら説明する。

（１）　　ロード期間第５図に示すように、書込・消去電圧ＶＰＰ’が’Ｖｃ
ｃ＃、　制御電圧ＶｃｆｄＺ’ＶｃＣ’％書込’［圧Ｖ
ｐｐｗｔが％Ｖｃｃ’、消去電圧ＶＰＰ引が％Ｖｃｃ’
、選択されたＸアドレス線Ｘ１は％Ｖｃｃ’になる。

ロード期間の前半であるＡ１の期間、選択されたＹアド
レス線Ｙ１が％ＶｃｃｌＫなる。

又、同時にラッチ信号ＤＬ、ＤＬにより入力データＩｉ
ｌ〜Ｉｉｓが第２図に示すラッチ回路ＬＡ　１−ＬＡｓ
に取り込まれてラッチされ、書込制御信号ｄｉｎｌ　。

ｄｉｎｔ、　ｄｉｎｓ、　ｄｉｎ４．　ｄｉｎ５．　ｄ
＋ｎ６．　ｄｉｎｔ、　ｄｉｎｓはＶｃｃ、　ｏ、　Ｖ
ｃｃ、　ｏ、　Ｖｃｃ、　ｏ、　Ｖｃｃ、　ＯＫナル。

この期間はロード信号ＬＯＡＤ　２＞ｆ％Ｖｃｃ’％Ｙ
アドレス線Ｙｌが％Ｖｃｃ　ｌになっているので、これ
らのデータが読出専用Ｙアドレス選択用トランジスタＱ
ｙｌ、　ｌ−Ｑｙｌ、　ｇを介して、列ラッチ回路ＣＬ
Ｉ、１〜ＣＬ１．ｓに入力する。このため、書込制御信
号ｄｔｎｔ〜ｄｅｎｓのうち、％Ｖｃｃ　Ｉのものは、
第３図の列ラッチ回路において、節点Ｃ１に％ＶＣＣＩ
が保持される。

このときは、書込電圧ＶＰＰＷＩ力！５Ｖｃｃ＃になっ
ているのでｓ　Ｑｃｓが導通し、ロード期間Ａ中は節点
８Ｄｌｔには亀Ｖｃｃ−ＶＴＮ　Ｉが保持される。

又、書込制御信号ｄｉｎｔ〜ｄｉｎ　８のうち、％Ｏ＃
のものは、第３図の列ラッチ回路において、節点Ｃ１に
％ＯＩが保持される。従って４　ＱＣ６が非導通になる
ので、ロード期間Ａ中は節点ＳＤ１．１は鬼フローティ
ング状憇ｌとなる。

又、この期間、制御電圧Ｖｃグは％Ｖｃｃ　Ｉになって
いる為、Ｙアドレス選択用トランジスタＱｔｔを介し選
択されたバイトラッチ回路ＢＬ１にデータが入力し、第
４図のバイトラッチ回路において、節点Ｄｌは’　Ｖｃ
ｃ　ｔｔが保持される。このとき、消去電圧ＶＰＰＥＩ
　Ｉｄ’Ｖｃｃｌニｆｘッテｕル（ｒ）テ、ＱＤ６　カ
導Ｌ’ｌ　Ｌ、ロート期ｔ？ｊ’ｌＡ中ハ、節点８Ｆｘ
ａ％Ｖｃｃ−ＶｙＮ１４（保持される。

次に、　ロード期間の後半であるＡ２においては、Ｙ７
　トｖＸ線Ｙ３２７ｂ：％Ｖｃｃ’にす？）、Ｙ７ドＬ
’　スｉｌｌ　Ｙｔは気０＃Ｋｇ１．期する。

又、同時にラッチ信号ＤＬ、Ｔ５”ｒにより第２図に示
すラッチ回路ＬＡＩ　−ＬＡ、に入力データＩｉｔ〜Ｉ
ｔｓが取シ込まれてラッチされ、書込制御信号ｄｉｎｔ
。

ｄｔｎｓ＋、　ｄｔｎｓ、　ｄ＋ｎ４．　ｄｉｎ５．　
ｄｌｎ６．　ｄｔｎｙ、　ｄｔｎｓは、０、　Ｖｃｃ、
　ｏ、　Ｖｃｃ、　Ｏ，Ｖｃｃ、　　Ｏ，ＶｃｃＫナル
。

この期間は、ロード信号ＬＯＡＤ　ｆ）Ｅ　’　Ｖｃｃ
　’　、　Ｙｇ　カ％　Ｖｃｃ　Ｉになっている為、こ
れらのデータが列ラッチ回路ＣＬ３２．　ｔ　−ＣＬ３
２．　ｓに入力される。このため、書込制御信号ｄｉｎ
ｌ〜ｄｉｎ８のうち％Ｑｌになっているものに対応する
節点、例えば５Ｄ３２，１は１フローテイング状態１１
また’　Ｖｃｃ　Ｉになっているものに対応する節点、
例えば５Ｄ３２，８は％Ｖｃｃ　−ＶＴＮ　Ｉになる。

又、Ｙアドレス選択用トランジスタＱｙｓｚを介して、
バイトラッチ回路ＢＬ３２にデータが入力され、節点Ｓ
Ｆ３ｇは％Ｖｃｃ　−ＶＴＮ　Ｉに保持される。

以上の結果、ロード期間Ａ中は、書き込もうとする記憶
用セルのドレインは、％Ｖｃｃ　−ＶＴＮ　Ｉが、ゲー
トには％　Ｖｃｃ　−ＶＴＮ　Ｉが、ソースには％ｏＩ
が印加され、また書き込もうとしない記憶用セルのドレ
インは、もし選択された記憶用セルが書き込まれていれ
ば記憶用セルが導通するので％ｏｌが、書き込まれてい
なければ記憶用セルが非導通になるので１フローテイン
グ状態ｌｌＣなシ、ゲートには’Ｖｃｃ−ＶテＮｌが、
ソースには％Ｑｌが印加される。

これらの状態では、選択された記憶用セルは、書き込み
も消去も行なわれない。

（２）　　自動消去期間ロード期間人が終了すると、ラッチ信号ＤＬが％Ｑｌ、
ラッチ信号ＤＬが％Ｖｃｃ＃になるので、第２図に示す
ラッチ回路ＬＡ１〜ＬＡ８は入力データＩｉｔ〜Ｉｔｓ
を受けつけなくなる。

この期間においては、書込・消去信号ＶＰＰ’は’Ｖｃ
ｃｔカＣ）％Ｖｐｐ１ニ、制ｆｌ　信号Ｖｃ　ｔ　ハ％
　Ｖｃｃ　〃カラ’ＶＰＰＩＫ、書込［圧ＶＰＰＷ１ハ
’Ｖｃｃ’カラ’Ｏ’ｌＣ１消去ｆｆｉ圧ＶＰＰＩＩ　
ハ’Ｖｃｃｚカラ％Ｖｐｐ　＃Ｋ、選択すしたＸアドレ
ス線Ｘ！はすｒｃｃＩから％ＶＰＰＩに変化し、ソース
電圧Ｖｓは％Ｏｒのままとなる。

Ｙアドレス線Ｙ１．　′Ｙ：１２によシ選択された節点
８Ｆ１゜ＳＦ３！は、それぞれロード期間Ａ中に、バイ
トラッチ回路ＢＬ１　、　ＢＬ３２　Ｋ　１　Ｆ）　’
ＶＣＣ−ＶＴＮ’　Ｋ保持すしているが、書込・消去電
圧ＶＰＰ’が％Ｖｃｃ　Ｉから％ＶＰＰ＃に、消去電圧
ＶＰＰＥＩが％Ｖｃｃ　Ｉから％ＶＰＰ＃に上昇するに
伴ない、第４図のバイトラッチ回路において、ＱＤ３と
ＱＤ４が常に導通し、ＱＤ２とＱＤ５が常に非導通にな
るため、節点Ｄ！は’Ｖｃｃ’から％Ｖｐｐ１に上昇し
、ＱＤａＫヨり節点８Ｆｔハ’Ｖｐｐ−ＶＴＮＩまで充
電される。従って、アドレスによシ選択された節点Ｓｒ
１ト５Ｆ３２ｉｊ　’ＶＰｐ−ＶＴＮ’カ印加サレル。

Ｙアドレす線Ｙ１．　Ｙ３２によシ選択されたバイト１
゜バイト３２において、書き込もうとする記憶用セルの
ディジット線に接続された列ラッチ回路においては、ロ
ード期間中、第３図に示す節点Ｃ１は％Ｖｃｃ＃が保持
されているが、書込・消去電圧ＶＰＰ’ｉｒＥ　’　Ｖ
ｃｃ　Ｉ　カら’　ＶＰＰ　Ｉ　ニ、ｔｒ込Ｍ圧ＶＰＰ
ＷＩ　カｓ　ＶＣＣ＃から％ＯＩに変化するに伴ない％
　ＱｃｓとＱＣ４が常に導通、、　ＱＣ２とＱｃｓが常
に非導通釦なっている為、節Ａ　Ｃ１ハ’Ｖｃｃ＃カラ
’Ｖｐｐ’に上昇Ｌ、ｑ点ｓＤｔ、ｓは％Ｏｒになる。

又、書き込みを行々わない記憶用セルのディジット線に
接続された列ラッチ回路においては、ロード期間中、第
３図に示す節点Ｃ１は％□ｌが保持されてお勺、書込・
消去電圧ＶＰＰ’が％Ｖｃｃ＃から’Ｖｐｐ＃に、書込
電圧Ｖｐｐｗ１カ％Ｖｃｃｌカｃ）’Ｏ’　Ｋ変化シテ
も、ＱＣ２とＱｃｓが常に導通、ＱｃｓとＱＣ４が常に
非導通になっている為、節点Ｃ１は引き続き％Ｑｌが出
力され％　Ｑｃｓが非導通になるが、選択された記憶用
セルが導通する為、節点ＳＤ１．　ｔは％ＯＩになる。

従って、アドレスによシ選択されたバイト１とバイト３
２の記憶用セルはすべて、ドレインとソースには１０１
が、ゲー）　Ｋｉｉ’Ｖｐｐ−ＶＴＮ’　力印加される
ので、ドレインからフローティングゲートに電子が注入
され消去される。

（３）書き込み期間自動消去期間Ｂが終了し、書き込み期間Ｃになると、第
５図に示すように１書込信号ＷＲが％Ｏｌカラ％Ｖｃｃ
ＩＩｌｃ、制御を圧Ｖｃｆト消去”！圧Ｖｐｐｇｘ　カ
亀ＶＰＰＩから％ＯＩに、書込電圧ＶＰＰＷＩが％Ｏｌ
から％ｖｐｐ＃［，７−スＮ圧ＶＢカ’Ｏ’カＣ）’Ｖ
ｃｃ−ＶｒＮｔＫ変化する。

選択されたＹアドレス線Ｙ１．　Ｙ３２対応の節点ＳＦ
ｔ。

８Ｆ３２に接続されたバイトラッチ回路ＢＬｔ、　ＢＬ
３２においては、自動消去期間Ｂ中、第４図に示す節点
Ｄ１は％ＶＰＰ＃が保持されているが、書き込み期間Ｃ
も引き続き％ＶＰＰ’が保持され、消去電圧ＶＰＰＩ！
１力Ｅ％Ｖｐｐ＃から％Ｏｌに変化するに伴ない、節点
８Ｆｔは放電され％Ｏｌになる。従って、書き込み期間
Ｃ中は、アドレスによシ選択された節点ＳＦＩ、５Ｆ３
２は％Ｑｌになる。

アドレスによシ選択されたバイト１．バイト３２におい
て、＠＠込もうとする記憶用セルのデイクタ）Ｍに接続
された列ラッチ回路においては、自動消去期間Ｂ中、第
３図に示す節点ＣＩは％ＶＰＰ＃が保持されているが、
書き込み期間Ｃ中も同様に％ＶＰＰＩが保持され、書込
電圧Ｖｐｐｗｘが１０１から％ＶＰＰ＃に変化するに伴
ない、節点８Ｄｚｓも充電され、ｉ＆終的に％Ｖｐｐ　
−ＶＴＮＩまでに々る。

又、書き込みを行なわない記憶用セルのディジット線に
接続された列ラッチ回路においては、自動消去期間Ｂ中
、第３図に示す節点Ｃ１は％Ｏ１が保持されているが、
書き込み期間Ｃ中も同様に１０１が保持され、書込電圧
ＶＰＰＷＩが％Ｏｌから’ＶＰＰ＃に変化してもＱｃｓ
は非導通になっているので、このディジット線は１フロ
ーテイング状態ｌＶｃなる。

従って、選択された記憶用セルのうち、書き込もうとす
る記憶用セルのドレインには％ＶＰＰ−ＶＴＮ　１が、
ゲートには％Ｏ１が、ソースには％Ｖｃｃ　−ＶＴＮ　
１が印加されるので、・自動消去期間Ｂ中に記憶用セル
のフローティングゲートに注入された電子はドレインに
放出され、記憶用セルが書き込まれる。

一方、＄き込まれない記憶用セルのドレインは１フロー
テイング状ｖ＃になり、ゲートには％Ｏ＃が、ソースに
は−ＶＣｃ　−ＶＴＮ　Ｎが印加されるので、記憶用セ
ルは消去状態のままＫなる。

従って、従来技術の場合とまったく同＃、に、外部端子
に入力されたデータの内容に応じたデータをアドレスに
よシ選択された記憶用セルに！き込むことができる。

以上は、２バイトを一括して書き込む例を示したが、第
１図に示した回路構成においては、３２バイトまで一括
して書キ込むことが可能である。

又、回路構成を適肖に変化させることにより、３２バイ
ト以上のバイトを一括して書き込むこともできる。

以上述べたよう１で、本発明の不揮発性半導体記憶装置
は、ロード期間中に、バイトが選択されたことを記憶し
、自動消去期間中は％Ｖｐ１％書き込み期間中は亀Ｏ＃
を出力するバイトラッチ回路を有しているので、従来技
術の場合のように、Ｙアドレス選択用トランジスタのゲ
ート信号を、読出専用Ｙアドレス選択用トランジスタの
ゲート信号と分離し、自動消去期間中は％ＶＰＰ　Ｉ　
、書き込み期間中は％ＯＩになる制御信号Ｖ（４の電圧
を、選択された記憶用セルのゲートに伝達する必要がな
くなシ、後者ゲート信号を前者のゲート信号として共用
することができる。

以上述べたように、本発明の第１の実施例のＥＥＦＲＯ
Ｍは、従来技術に比べ、以下のような効果がある。

１、Ｙアドレス選択用トランジスタＱＹ１．１〜ＱＹ１
．８゜ＱＹ２．１〜ＱＹ２．８・・・・・・ＱＹ３Ｌ　
１〜ＱＹ３２．８を介して、書込制御信号を入力してい
るので、従来のデータ入力回路（第９図に示した）内の
Ｙアドレス線Ｙ１〜Ｙｎと、ＱＭｌ、　ｔ　ＮＱＭ３２
．　ｔ　、　ＱＭＩ、　２〜ＱＭ３２．２・・・・・・
ＱＭｌ、　ｓ　−ＱＭｌ２．８を省略することができる
ので、データ入力回路を簡略化でき、チップサイズを小
さくできる利点がある。

２、′制御電圧ｖａｐをロード期間中に記憶し、選択さ
れたバイト線を自動消去期間は％Ｖｐｐ−ＶＴＮ＃に、
書き込み期間は気０〃にするバイトラッチ回路を有して
いるので、従来技術の場合のように、バイトのＹアドレ
スを選択するＹＢデコーダ回路を設ける必要がなく、又
、ＹＢアドレス恕ＹＩＢ　、Ｙ３２Ｂを省略することが
できるので、ＥＥＰＲＯＭの回路構成を簡略化でき、チ
ップサイズを小さくできる。

第６図は、本発明を電気的に書き込み可能な記憶装置（
以下ＥＰＲＯＭと記す）Ｋ適用した第２の実施例を示し
たものである。

ＥＦＲＯＭは、バイトを構成するフローティングゲート
を有する記憶用セルを互いに近接してレイアウトする必
要がなく、記憶用セルのマトリクスの構成はＥＥＦＲＯ
Ｍとは多少異なる。例えば、第６図において、例えばパ
イ）１の記憶用セルＭＮＩ、１．１〜ＭＨＩ、　１．８
やバイト８１６１の記憶用セルＭＮ２５６．１＋　ｔ〜
λに２ｓｓ、　１．　ｓは離散して位置付けられている
ことがわかる。

また、本実施例ＥＦＲＯＭであるため、構成はシンプル
であり、２５６Ｘ３２のマトリクス構成に対して、Ｙア
ドレス？ＩＹｘ、　ｙ２．　Ｙ、・・・・・・η鵞で選
択されるＹアドレス選択用トランジスタＱｚｌ、ｔ〜Ｑ
ＺＩ、８゜Ｑｚｚ、ｘ　　〜Ｑ、ｚ２．ｓ、　　　ＱＺ
３，１　〜　ＱＺ３．８　・−−−−−ＱＺ３２．１　
〜ＱＺ３Ｌ　ｓと、列５−ｔｆ回路ＣＬ！、　１〜ＣＬ
ｌ、　ｓ、　Ｃ１，２，ｔ〜ＣＬ２．　ｅ、　ＣＬｓ、
　ｔ　〜ＣＬｓ、　ｓ　−−−−−−ＣＬ３２．　Ｉ　
ＮｃＬｓｚ、　ｓと、センスアンプＳＡ１％８Ａａと、
データ入力用トランジスタＱＩＮＩ〜ＱＩＮ８を有する
のみである。

ＥＦＲＯＭの書き込みサイクルは、アドレスとデータを
設定するロード期間（８）と、外部からの入力データを
書き込む書き込み期間口によシ構成される。書込電圧Ｖ
ＰＰＷ２は、ロード期間Ａ中は％ｖｃｃｌが、書き込み
期間りは’　ＶＰＰ　Ｉとなる。

以下、第１の実施例と同様に、バイト１に（１０１０１
０１０）のデータを、バイト３２に（０１０１０１０１
）のデータが書き込まれるものとして、ｆ４６図のＥＰ
Ｒ，ＯＭのページライトモード時の動作について、第７
図に示すタイムチャートを参照しながら説明する。

（１）　　ロード期間第１の実施例で述べたとおシ、入力データＩＮ〜Ｉｉｓ
が第２図に示すラッチ回路ＬＡＩ〜ＬＡｓに入力されて
保持され、書込制御信号ｄｉｎｔ、　ｄｉｎ２゜ｄｉｎ
ｓ、　ｄｉｎ４．　ｄｉｎｓ、　ｄｔａｓ、　ｄｉｎγ
、　ｄｉｎ８は、ＶＣＣ。

ｏ、　Ｖｃｃ、　ｏ、　Ｖｃｃ、　　０．　Ｖｃｃ、　
ｇと々る。

この期間は、第７図に示すように、ロード信号ＬＯＡｆ
）が％Ｖｃｃｌ、書込・消去電圧ＶＰＰ’が％Ｖｃｃ　
Ｉ　。

書込電圧ＶＰＰＷ２が％　Ｖｃｃ　Ｉ　、選択されたＸ
アドレス線Ｘｌが亀ＶＣＣ＃ｌＣなっている。

ロード期間Ａの前半である八！の期間はＸアドレス線Ｘ
１２＞”ＶＣＣＩ、またロード期間Ａの後半であるＡ２
の期間はＸアドレス線Ｘ３２が’Ｖｃｃ＃になっている
ため、上記のデータはデータ入力用トランジスタＱＩＮ
　１〜ＱＩＮ８を介して列ラッチ回路ＣＬ１．１〜ＣＬ
ｔ、ｓとＣＬ３２．　ｔ　〜ＣＬａｚ、　ｓに入力され
、書込制御信号ｄｉａｌ〜ｄｉｎｓのうち％Ｖｃｃ＃に
なっているものは、記憶用セルのドレインの電圧が’　
Ｖｃｃ　−ＶＴＮ　Ｉに保持され、また％ＱＩになって
いるものは　％Ｑ＃Ｖｃなる。

（２）書き込み期間書込・消去電圧ＶＰＰ’力ｆ％Ｖｃｃ　ｌから亀ＶＰＰ
　ｌに、書込［圧Ｖｐｐｗｚ　カ５ｖｃｃｚカラ％Ｖｐ
ｐ１ニ、Ｘアドレス線Ｘ１が％Ｖｃｃ　Ｉから％ＶＰＰ
Ｉに変化する。

この期間は、第１の実施例で述べたとおシ、書き込もう
とする記憶用セルを含むディジット線は、列ラッチ回路
により、　’ＶＰＰ−ＶＴＮ’　ｔで上昇するが、書き
込みを行なわない記憶用セルを含むディジット線は、第
３図に示すＱｃｓが常に非導通になっている為、引き続
き％ＱＩが印加される。

又、選択された記憶用セルのゲートは、直接にＸアドレ
ス線Ｘ１が接続されている為、％Ｖｐｐ＃が印加される
。

従って、書き込もうとする記憶用セルのドレインニは’
　ＶＰＰ　−ＶＴＮ　Ｉ　２＞（、ゲートニは％ＶＰＰ
　Ｉ　力印加されることＫなるので、７０−ティングゲ
ートに電子が注入され、しきい値が読み出し電圧よシも
高くなシ記憶用セルは書き込まれる。

一方、書き込みを行なわない記憶用セルのドレインには
％Ｏｌが、ゲートには％Ｖｐｐ＃が、ソースには％Ｏｌ
が印加される。この状態では、記憶用セルは書き込まれ
ず、しきい値は読み出し電圧よりも低くなシ、記憶用セ
ルは消去された状態のままになる。

以上述べたように、本発明をＥＰＲＯＭＩＣ適用するこ
とにより、複数バイトを１度の書き込みサイクルで一括
して書き込むことができるので、書き込み時間が短（な
り、大容量に適したＥＰＲＯＭを提供することができる
。　　　− 〔発明の効果〕′ 以上述べたように、本発明はディジット線毎にラッチ回
路を設け、ロード期間中に、選択されたディジット線対
応のラッチ回路に書き込みデータをラッチしておくよう
に構成したため、Ｙアドレス信号はロード期間中だけ供
給を受ければよくなるので、従来のようにＹＢデコーダ
回路を不要化し、またデータ入力回路を簡略してチップ
サイズを小さくできるという効果がある。

【図面の簡単な説明】

第１図、第６図は本発明の第１の実施例、第２の実施例
の記憶用セル周辺、第２図、第３図はこれらの実施例の
データ入力回路１列ラッチ回路、第４図は第１の実施例
のバイトラッチ回範、第５図、第７図は第１の実施例の
タイムチャート、第２の実施例のタイムチャート、第８
図は従来例の記憶用セル周辺、第９図、第１２図、第１
３図は従来例のデータ入力回路、Ｙデコーダ回路、　Ｙ
Ｂデコーダ回路、第１０図、第１１図は第９図における
ラッチ回路、高電圧ラッチ回路の詳細、第１４図は第１
３図に示したＹＢデコーダ回路の詳細、第１５図は従来
例のタイムチャートをそれぞれ示す。ＭＭＩ、　ｔ、　ｒ、　ＭＭｌ、　ｒ　ｓ、　ＭＭｌ、
　３２．１．　ＭＭｌ、　３２．　ｓ。ＭＭ２１１６．　ｔ、　＋　、　ＭＭＩ、　２５６．　
ｓ、　ＭＭ２５６．３２．１　、　ＭＭ２５６．３２．
　ｓＭＮＩ、１．糎ＭＨ１，３ＬＩＭＮＩ、１．５ＭＮ
１．３２．５ＭＮ２５ｊ　！、　Ｉ　、　Ｍｐｔ２５６
．３２．　ｔ　、　ＭＮ２５６．１．　ｓ　、　ＭＮ２
５６．３２．８…・・・記憶用セル、Ｍｓｌ、　１．　
Ｉ、　Ｍｌｌｌ、　３ｔ、　１．　Ｍｓｔ、　３２．１
゜Ｍｓｌ、　３２．８　　Ｍｓｚｓｓ、　１．　ｌＭＢ
２５６．　ｓ、　ａ　　Ｍ８２Ｓ６．３２．１Ｍ８２５
ｇ、　３２．８・・・・・・選択用セル、ＱＢｌ、１．
　ＱＢＩ、３２゜ＱＢ２！１６．１　、　ＱＢ２５６．
８・・・・・・Ｘアドレス選択用トランジスタ、Ｑｙｌ
、　ｔ　、　Ｑｙ＋、　ｓ　、　ＱＹ３２．　ｔ　、　
ＱＹ３２．８・・・・・・Ｙアドレスセレクタ用トラン
ジスタ％　Ｑｐｔ、　Ｑｙ３ｚ。Ｑｚｌ、　ｌ、　Ｑｚｔ、　８．　Ｑ、Ｚ３２．１．　
Ｑｚ３２．　ｓ−・−−−−Ｙ７　）”Ｌ／ス選択用ト
ランジスタ、ＱＩＮＩ　、　ＱＩＮｇ・・・・・・デー
タ入力用トランジスタ、ＱＤＩ、〜Ｑｎ１．８．　ＱＤ
３２．１　、　ＱＤ３２．１１・・・・・・書込み用ト
ランジスタ、ＳＯＣ・・・・・・ソース電圧制御回路、
ＣＬＩ、　ｌ、　ＣＬＩ、　ｓ、　′ｃＬ３ｚ山ＣＬ３
２．　ｓ・・・・・・列ラッチ回路、ＢＬＩ、　ＢＬ３
２・・・・・・バイトラッチ回路、ＳＡＩ、　Ｓｉ２・
・・・・・センスアンプ、　Ｖｃｙ−・°・制御電圧、
ＶＰＰＷＩ、　ＶＰＰＷ２．　ＶＰＰＷ３・−−−−−
書込電圧、ＶＰＰＩ！１・・・・・・消去電圧、Ｖｐｐ
’・・・・・・書込・消去電圧、ＷＲ・・・・・・書込
信号、ＷＲＩＴＥ・・・・・・書込・′消去信号、ＬＯ
ＡＤ・・・・・・ロード信号、ＤＬ、ＤＬ・・・・・・
ラッチ信号、ＩＮ、　　Ｉｉｇ・・・・・・入力データ
、Ｘｌ、　Ｘ、、、・・・・・・Ｘアドレスｆｆａ、Ｙ
ｌ、　Ｙ３２・・・・・・Ｙアドレス線、　ＹＩＢ、　
Ｙ３２Ｂ・・・・・・ＹＢアドレス線、ＡＤｉ　、　Ａ
Ｄｉ　、　ＡＩ）１．　ＡＤｓ・・・・・・アドレス信
号、　Ｖｓ・・・・・・ソース電圧、Ｄｏｔ、　Ｄｔｓ
・・・・・・データ入力回路、ｄｉｎｔ、　ｄｔｎｓ、
　ｄｉｎｌ、　１．　ｄｉ３Ｌ　１゜ｄｉｎｘ、　ｓ、
　ｄｉｎｓ２．８・−・−・書込制御信号、ＬＡｔ、　
ＬＡｓ。ＬＢ・・・・・・ラッチ回路、ＨＬＡＩ、　ｔ　、　Ｈ
ＬＡ３２．１　。ＨＬＡＩ、　ｓ、　ＨＬＡ３２．　ｓ・・・・・・高電
圧ラッチ回路、ＳＷ・・・・・・高電圧スイッチ回路、
ＲＥＳＢＴ・・・・・・リセット信号、ＴＤ＋、　ｓ、
　ＴＤ３２．１．　ＴＤｌ、８．　ＴＤ３２．８・・・
・・・ディジット線。代理人　弁理士　　内　原　　　晋第７　図

Claims

【特許請求の範囲】記憶用セルのディジット線に高電圧を印加してデータを
書き込む不揮発性半導体記憶装置において、前記ディジ
ット線毎に、ドレインが前記ディジット線に、ゲートがロード信号線
に接続された第１の電界効果型トランジスタ、少なくとも書き込み期間は高電圧が印加される第１の電
源と接地の間に接続され、入力が前記第１の電界効果型
トランジスタのソースに接続された第１のインバータ、前記第１の電源と接地の間に接続され、入力が前記第１
のインバータの出力に接続され、出力が前記第１のイン
バータの入力に接続された第２のインバータ、およびドレインが少なくとも書き込み期間は高電圧が印
加される第２の電源に接続され、ゲートが前記第２のイ
ンバータの出力に接続され、ソースが前記ディジット線
に接続された第２の電界効果型トランジスタ、とから構成されるラッチ回路を設け、前記ロード信号線
が活性化されている間に、選択されたディジット線対応
の前記ラッチ回路に前記データをラッチしておくように
したことを特徴とする不揮発性半導体記憶装置。