KR101059062B1 - 메모리 셀 및 프로세서 기반 시스템 - Google Patents

메모리 셀 및 프로세서 기반 시스템 Download PDF

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Abstract

NBTI-회복 메모리 셀은 복수의 NAND 게이트의 링으로 구성된다. NAND 게이트들은 NAND 게이트들 중 하나가 자신의 출력에서 "0"을 갖는 반면 나머지 NAND 게이트들은 이들의 출력에서 "1"을 갖도록 구성된다. 메모리 셀 내의 PMOS 트랜지스터는 인버터 기반 메모리 셀 내의 PMOS 트랜지스터보다 적은 열화를 겪는다. 트랜지스터 열화로 인한 가드-밴딩(guard-banding)이 완화되거나, 또는 메모리 셀의 동작 주파수가 증가할 수 있다.

Description

메모리 셀 및 프로세서 기반 시스템{NBTI-RESISTANT MEMORY CELLS WITH NAND GATES}
본 발명은 메모리 셀에 관한 것으로, 보다 구체적으로는 메모리 셀 내의 트랜지스터 고장 방지에 관한 것이다.
회로 기술이 발전함에 따라, 트랜지스터의 길이, 폭 또는 두께가 축소된다. 트랜지스터 축소는 회로 동작에 부정적인 영향을 미칠 수 있는 하나 이상의 효과를 야기할 수 있다. 네거티브 바이어스 온도 불안정성(NBTI)으로 알려진 현상은 트랜지스터 고장의 하나의 원인이다. NBTI는 게이트에서의 전압이 네거티브일 때마다(로직 입력 "0") p-형 금속 산화물 반도체(PMOS) 트랜지스터에서 발생한다. NBTI는 자신의 사용가능한 수명을 단축시키는 트랜지스터의 열화를 발생시킨다.
다른 트랜지스터 기반 회로들과 같이, 메모리 셀은 NBTI 현상에 의해 부정적인 영향을 받는다. 변화가능하지만, 전형적인 메모리 셀은 두 개의 인버터로 구성되어, 제 1 인버터의 출력이 제 2 인버터의 입력에 연결되고 그 역도 성립하도록 배치된다. 이러한 구성에서, 인버터들 중 하나는 자신의 입력에서 항상 네거티브 전압(로직 입력 "0")을 갖고, 이는 NBTI 열화를 발생시킨다. 최상의 경우 열화는 각 인버터의 값이 시간의 50% 동안 "0"일 때 발생하며, 이는 두 개의 PMOS 트랜지스터들이 동일한 속도로 열화한다는 것을 의미한다. 메모리 셀의 구성으로 인해, 50% 미만의 열화 속도를 획득하는 것은 어렵다.
따라서, 메모리 셀과 연관된 NBTI-관련 문제를 해결하기 위한 지속적인 필요성이 존재한다.
도 1a-1c는 종래 기술에 따른 SRAM 메모리 셀의 도면,
도 2는 일부 실시예에 따른, 세 개의 2-입력 NAND 게이트를 포함하는 NAND 기반 메모리 셀의 도면,
도 3은 종래 기술에 따른 2-입력 NAND 게이트 및 등가 트랜지스터 회로의 도면,
도 4는 일부 실시예에 따른, 네 개의 3-입력 NAND 게이트를 포함하는 NAND 기반 메모리 셀의 도면,
도 5는 종래 기술에 따른 3-입력 NAND 게이트 및 등가 트랜지스터 회로의 도면,
도 6은 일부 실시예에 따른, 도 2의 두 개의 NAND 기반 메모리 셀을 포함하는 메모리 셀의 도면,
도 7a-7c는 일부 실시예에 따른, 서로 다른 유형의 메모리 셀 사이에서 지 연, 영역 및 전력을 각각 비교하는 그래프,
도 8은 일부 실시예에 따른, 완전히 복제된 도 1c의 메모리 셀을 포함하는 메모리 셀의 도면,
도 9는 일부 실시예에 따른, 완전히 복제되지는 않은 도 1c의 메모리 셀을 포함하는 메모리 셀의 도면,
도 10은 일부 실시예에 따른, 도 4의 메모리 셀을 사용하는 프로세서 기반 시스템의 블록도.
본 발명의 전술된 측면 및 다수의 부수적인 장점들이 첨부된 도면을 참조로 하여 아래의 상세한 설명으로부터 보다 쉽게 이해될 것이며, 특별히 언급되지 않는 한 다수의 도면에 걸쳐 동일한 부분에는 도면에서 동일한 참조 번호가 사용되었다.
본 명세서에 기술된 실시예에 따르면, NBTI-회복(resilient) 메모리 셀이 개시되었으며, 종래 기술의 메모리 셀에서 일반적인 연속적 인버터 구조는 복수의 NAND 게이트의 링으로 대체되었다. 새로운 메모리 셀 내에서, NAND 게이트는 NAND 게이트 중 하나가 자신의 출력에 "0"을 갖는 반면, 나머지 NAND 게이트들은 그들의 출력에서 "1"을 갖도록 구성된다. 새로운 메모리 셀을 사용하여, 열화 속도가 감소된다. 이러한 이익으로 인해, 새로운 메모리 셀을 사용하여 트랜지스터 열화로 인한 가드-밴딩이 방지되거나 또는 축소될 수 있으며, 또는 메모리 셀의 동작 주파수가 증가될 수 있다.
아래의 상세한 설명은 기술된 청구사항이 실시될 수 있는 특정 실시예들을 예시적으로 나타내는 첨부된 도면들을 참조로 한다. 그러나, 본 명세서를 읽음으로써 다른 실시예들이 당업자에게 명백해질 것임이 이해될 것이다. 따라서 아래의 상세한 설명은 제한적으로 해석되어서는 안되고, 본 발명의 범주는 특허청구범위에 의해 정의된다.
도 1a, 1b 및 1c는 종래 기술에 따른 정적 랜덤 액세스 메모리(SRAM)의 도면이다. SRAM 셀(10a)(도 1a)은 두 개의 연속적인 인버터(12a, 12b), 액세스 트랜지스터(14a, 14b)(제 1 포트 액세스) 및 액세스 트랜지스터(16a, 16b)(제 2 포트 트랜지스터)를 포함하는 2-포트 메모리 셀이다. 제 1 포트 액세스에 있어서, 상보적인 비트 라인(BL1, BL1#)이 각각 액세스 트랜지스터(14a, 14b)에 접속되고, 워드 라인(WL1)은 액세스 트랜지스터(14a, 14b)의 게이트에 접속된다. 제 2 포트 액세스에 있어서, 상보적인 비트 라인(BL2, BL2#)이 각각 액세스 트랜지스터(16a, 16b)에 접속되고, 워드 라인(WL2)은 액세스 트랜지스터의 게이트에 접속된다. 비트 라인(BL1(BL2), BL1#(BL2#))은 하나의 비트 라인이 "1" 또는 "0" 값을 전송하는 동시에 다른 비트 라인들이 그의 여수인 "0" 또는 "1" 값을 전송하기 때문에 상보적 비트 라인으로 알려져 있다.
SRAM 메모리 셀(10b)(도 1b)에서, 인버터(12a, 12b)는 트랜지스터(18a, 18b, 22a, 22b)로 대체된다(SRAM 메모리 셀(10a, 10b)이 등가 회로이기 때문에, 회로는 본 명세서에서 SRAM 메모리 셀(10) 또는 메모리 셀(10)로 지칭된다). 메모리 셀(10) 내의 트랜지스터는 금속 산화물 반도체 전계 효과 트랜지스터, 또는 MOSFET이다. 트랜지스터(14a, 14b, 16a, 16b, 22a, 22b)는 NMOS 트랜지스터로서도 알려진 n-형 MOSFET인 반면 트랜지스터(18a, 18b)는 PMOS 트랜지스터로서도 알려진 p-형 MOSFET이다. 메모리 셀(10)은 두 개의 포트, 두 개의 액세스 트랜지스터 셋을 구비하며 따라서 2-포트 셀로 알려져 있다.
단일-포트 메모리 셀은 종래 기술에 따른 도 1c에 도시되었다. 메모리 셀(20)은 단일 워드 라인(WL), 단일 쌍의 상보적 비트 라인(BL, BL#) 및 NMOS 트랜지스터인 단일 쌍의 액세스 트랜지스터(24a, 24b)를 포함한다. 트랜지스터(26a, 26b)는 PMOS 트랜지스터인 반면 트랜지스터(28a, 28b)는 NMOS 트랜지스터이다. 메모리 셀(20)은 따라서 6개의 MOSFET, 두 개의 PMOS 트랜지스터 및 네 개의 NMOS 트랜지스터로 구성된다.
액세스 트랜지스터(24a, 24b)는 비트 라인(BL/BL#)과 메모리 셀(20)의 나머지 사이의 액세스를 허용하는 워드 라인(WL)의 작동에 의해 턴온된다. 인에이블되면, 액세스 트랜지스터(14a, 14b)는 비트 라인(BL, BL#)을 도 1c에서 (V1, V2)로 지정된 상보적인 셀 값들로 연결시킨다. 메모리 셀(20) 값(V1)이 셀의 하나의 측면(트랜지스터(26a, 28a)의 드레인 단자) 상에 저장되는 반면 메모리 셀 값의 여수(V2)는 셀의 다른 측면 상에 저장된다(트랜지스터(26b, 28b)의 드레인 단자). 메모리 셀(20)이 "0" 값을 저장할 때마다(V1=0), PMOS 트랜지스터(26b)의 게이트에서의 전 압은 네거티브이다(로직 입력 "0"). 상보적인 전압(V2)은 "1" 값이고, 이것은 PMOS 트랜지스터(26a)의 게이트에서의 전압이 포지티브 값이도록 한다. 메모리 셀(20)이 "1" 값을 저장할 때마다(V1=1), PMOS 트랜지스터(26b)의 게이트에서의 전압은 포지티브이다(로직 입력 "1"). 상보적인 전압(V2)은 "0" 값이고, 이것은 PMOS 트랜지스터(26a)의 게이트에서의 전압이 네거티브 값이도록 한다(로직 입력 "0"). 따라서, 메모리 셀 내의 PMOS 및 NMOS 트랜지스터의 연속적인 구성에 따르면, PMOS 트랜지스터 중 하나는 주어진 시간에서 "0" 값 또는 네거티브 전압을 가질 것이다.
전술된 바와 같이, 자신의 게이트에서의 전압이 네거티브일 때 PMOS 트랜지스터가 열화하며, 이 현상은 PMOS 트랜지스터는 네거티브 바이어스 온도 불안정성(NBTI)으로서 알려져 있다. PMOS 및 NMOS 트랜지스터의 특정한 구성으로 인해 두 개의 PMOS 트랜지스터 중 하나가 주어진 시점에서 네거티브 전압을 가질 것이기 때문에, 전술된 메모리 셀(10, 20)과 같은 메모리 셀은 이 현상을 방지할 수 없다.
메모리 셀(10, 20)의 수명은 하나의 PMOS 트랜지스터(18a 또는 26a)가 열화되는 시간과 제 2 PMOS 트랜지스터(18b 또는 26b)가 열화되는 시간 사이에서 균형을 이루도록 최적화될 수 있다. 이러한 균형은 메모리 셀 내의 각 PMOS 트랜지스터가 시간의 50% 동안 열화하는 것을 보장한다.
메모리 셀이 보다 많은 PMOS 트랜지스터들을 포함할 때, 이론적으로 각 PMOS 트랜지스터 사이의 유사한 균형이 NBTI의 영향을 감소시킨다. 예를 들어, 도 2는 일부 실시예에 따른 NAND 기반 메모리 셀(50)이다. 단일-포트 메모리 셀인 NAND 기 반 메모리 셀(50)은 세 개의 2-입력 NAND 게이트(30a, 30b, 30c)(집합적으로, NAND 게이트(30))를 포함한다. NAND 게이트(30)는 하나의 NAND 게이트의 출력이 입력으로서 다른 두 개의 NAND 게이트에게 공급되도록 구성된다. 이러한 구성에서, 하나의 NAND 게이트가 자신의 출력으로 "0" 값을 공급할 때마다, 남아있는 두 개의 NAND 게이트는 "1" 값을 공급한다. 예를 들어, NAND 게이트(30a)가 자신의 출력으로 "0" 값을 공급하면, NAND 게이트(30b, 30c)는 그들의 출력으로 "1" 값을 공급한다.
세 개의 액세스 트랜지스터(32a, 32b, 32c)(집합적으로, 액세스 트랜지스터(32))는 각각의 비트 라인(BL1, BL2, 또는 BL3)에 대한 각각의 NAND 게이트의 출력을 게이팅하는 워드 라인(WL)을 통해 NAND 게이트(30a, 30b, 30c)의 출력으로 각각 접속된다. 도 2의 구성에서, 메모리 셀(50)은 상보적인 비트 라인을 포함하지 않는다.
메모리 셀(50)은 단일-포트 메모리 셀이다. 비트 라인(포트 당 세 개), 액세스 트랜지스터(포트 당 세 개) 및 워드 라인(포트 당 한 개)을 추가함으로써 추가적인 포트가 지원될 수 있다. (2-포트 메모리 셀의 예시로서 도 1a 및 1b를 참조하라.)
인버터(12a, 12b)와 같이, NAND 게이트(30a)는 등가 트랜지스터 회로를 사용하여 기술될 수 있다. 도 3에서, 제 1 입력(입력 1), 제 2 입력(입력 2) 및 출력(출력)을 포함하는 2-입력 NAND 게이트(30)가 도시되었다. 등가 회로(34)는 도시된 바와 같이 구성된 두 개의 PMOS 트랜지스터(36a, 36b) 및 두 개의 NMOS 트랜지스터(38a, 38b)를 포함한다. 제 1 입력(입력 1)은 NMOS 트랜지스터(38a)의 게이트 및 PMOS 트랜지스터(38b)의 게이트에 접속된다. 제 2 입력(입력 2)은 NMOS 트랜지스터(38b)의 게이트 및 PMOS 트랜지스터(36a)의 게이트에 접속된다. 출력(출력)은 PMOS 트랜지스터(36a, 36b)의 드레인 및 NMOS 트랜지스터(38a)의 드레인에 접속된다. 2-입력 NAND 게이트는 따라서 두 개의 PMOS 트랜지스터 및 두 개의 NMOS 트랜지스터를 포함한다.
회로(34)가 나타내는 바와 같이, PMOS 트랜지스터(36a)는 제 2 입력(입력 2)이 로직 "0"일 때마다 네거티브이다. PMOS 트랜지스터(36b)는 제 1 입력(입력 1)이 로직 "0"일 때마다 네거티브이다. 따라서, NAND 게이트(30)로의 입력들 중 하나 또는 둘 모두가 "0"일 때마다, NAND 게이트의 NBTI가 다소 발생할 수 있다.
도 2를 참조하면, 메모리 셀(50) 내의 NAND 게이트(30)의 구성은 하나의 NAND 게이트가 "0"을 출력할 때마다 다른 두 개의 게이트들이 "1"을 공급하는 것을 보장한다. 각각의 NAND 게이트(30)의 출력이 서로의 NAND 게이트의 입력에 고정되기 때문에, 이는 6개의 입력 중 두 개의 입력 또는 1/3의 입력이 "0"을 가질 것임을 의미하며, 그에 따라 PMOS 트랜지스터는 통상적인 메모리 셀(10 또는 20)에서와 같은 1/2 시간이 아닌, 평균적으로 33%의 시간을 열화시킬 것이다.
메모리 셀(50)은 메모리 셀(10 또는 20)보다 크지만, 메모리 셀(50)이 보다 많은 PMOS 트랜지스터를 구비하기 때문에 보다 NTBI-회복적이다. 이러한 새로운 메모리 셀(50)은 세 개의 NMOS 액세스 트랜지스터(32)와, 6개의 PMOS 트랜지스터 및 6개의 NMOS 트랜지스터를 포함한다(각각의 NAND 게이트(30)로부터 각 두 개씩). 각각이 두 개의 PMOS 트랜지스터를 구비하는 메모리 셀(10)(도 1a 및 1b) 및 메모리 셀(20)(도 1c)과는 반대로, 새로운 메모리 셀(50)은 6개의 PMOS 트랜지스터를 구비한다.
도 2의 NAND 게이트(30)의 출력들의 각각은 하나의 NAND 게이트가 자신의 출력에 "0" 값을 공급할 때마다 다른 두 개의 NAND 게이트들이 "1" 값을 공급하도록 하는 방식으로 다른 NAND 게이트의 입력에 접속된다. 이것은 한번에 메모리 셀(50) 내의 PMOS 트랜지스터의 33%가 열화됨을 의미한다. 표 1은 NAND 게이트(30a)가 두 입력 모두에서 "1" 값을 가질 때의 입력 및 출력을 나타낸다.
Figure 112009018150840-pct00001
도 4는 일부 실시예에 따른 제 2 NAND 기반 메모리 셀(60)을 도시한다. 단일-포트 메모리 셀인 NAND 기반 메모리 셀(60)은 네 개의 3-입력 NAND 게이트(40a, 40b, 40c, 40d)(집합적으로, NAND 게이트(40))를 포함한다. 도 2에 도시된 바와 같이, 메모리 셀(60)의 NAND 게이트(40)는 하나의 NAND 게이트의 출력이 입력으로서 남아있는 NAND 게이트들, 이 경우 세 개의 NAND 게이트들에 공급되도록 구성된다. 예를 들어, NAND 게이트(40b)가 "0" 값을 출력할 때, NAND 게이트(40a, 40c, 40d)는 "1" 값을 출력한다.
네 개의 액세스 트랜지스터(42a, 42b, 42c, 42d)(집합적으로, 액세스 트랜지스터(42))는 각각의 비트 라인(BL1, BL2, BL3, 또는 BL4)에 대한 각각의 NAND 게이트의 출력을 게이팅하는 워드 라인(WL)을 사용하여, NAND 게이트(40a, 40b, 40c, 40d)의 출력들에 각각 접속된다. 도 4의 구성에서, 메모리 셀(60)은 상보적인 비트 라인을 포함하지 않는다.
메모리 셀(60)은 단일-포트 메모리 셀이다. 추가적인 포트는 비트 라인(포트 당 네 개), 액세스 트랜지스터(포트 당 네 개) 및 워드 라인(포트 당 한 개)을 추가함으로써 공급될 수 있다.
도 5에서, 제 1 입력(입력 1), 제 2 입력(입력 2), 제 3 입력(입력 3) 및 출력(출력)을 구비하는 3-입력 NAND 게이트(40)가 도시되었다. 등가 회로(44)는 도시된 바와 같이 구성된 세 개의 PMOS 트랜지스터(46a, 46b, 46c) 및 세 개의 NMOS 트랜지스터(48a, 48b, 48c)를 포함한다. 제 1 입력(입력 1)은 NMOS 트랜지스터(48a)의 게이트 및 PMOS 트랜지스터(46c)의 게이트에 접속된다. 제 2 입력(입력 2)은 NMOS 트랜지스터(48b)의 게이트 및 PMOS 트랜지스터(46b)의 게이트에 접속된다. 제 3 입력(입력 3)은 NMOS 트랜지스터(48c)의 게이트 및 PMOS 트랜지스터(46a)의 게이트에 접속된다. 출력(출력)은 PMOS 트랜지스터(46a, 46b, 46c)의 드레인 및 NMOS 트랜지스터(48a)의 드레인에 연결된다. 3-입력 NAND 게이트는 따라서 세 개의 PMOS 트랜지스터 및 세 개의 NMOS 트랜지스터를 포함한다.
회로(44)가 나타내는 바와 같이, PMOS 트랜지스터(46a)는 제 3 입력(입력 3)이 로직 "0"일 때마다 네거티브이다. PMOS 트랜지스터(46b)는 제 2 입력(입력 2)이 로직 "0"일 때마다 네거티브이다. PMOS 트랜지스터(46c)는 제 1 입력(입력 1)이 로직 "0"일 때마다 네거티브이다. 따라서, NAND 게이트(30)로의 입력들 중 임의의 입력이 "0"일 때마다, NAND 게이트의 NBTI가 다소 발생할 수 있다.
도 4를 참조하면, 메모리 셀(60) 내의 NAND 게이트(40)의 구성은 하나의 NAND 게이트가 "0"을 출력할 때마다 다른 세 개의 게이트들이 "1"을 공급하는 것을 보장한다. 각각의 NAND 게이트(40)의 출력이 서로의 NAND 게이트의 입력에 고정되기 때문에, 이는 12개의 입력 중 3 개의 입력 또는 1/4의 입력이 "0"을 가질 것임을 의미하며, 그에 따라 통상적인 메모리 셀(10 또는 20)에서와 같은 1/2 시간이 아닌, NAND 기반 메모리 셀(50)(도 2)에서와 같이 평균적으로 33%의 시간을 열화시킬 것이다.
도 4의 NAND 게이트(40)의 출력들의 각각은 하나의 NAND 게이트가 자신의 출력에 "0" 값을 공급할 때마다 다른 세 개의 NAND 게이트들이 "1" 값을 공급하도록 하는 방식으로 다른 NAND 게이트의 입력에 접속된다. 이것은 한번에 메모리 셀(60) 내의 PMOS 트랜지스터의 25%가 열화됨을 의미한다. 표 2는 NAND 게이트(40a)가 모든 세 개의 입력에서 "1" 값을 가질 때의 입력 및 출력을 나타낸다.
Figure 112009018150840-pct00002
세 개의 2-입력 NAND 기반 메모리 셀(50) 및 네 개의 3-입력 NAND 기반 메모 리 셀(60)의 구성은 원하는 바에 따라 더욱더 넓은 구성으로 유사하게 확장될 수 있다. NAND 게이트를 각각 추가하여, PMOS 트랜지스터의 개수가 증가되고 관련된 NBTI 열화가 감소될 수 있도록 추가적인 PMOS 트랜지스터가 셀 내에 존재한다.
메모리 셀(50, 60)은 메모리 셀(20)보다 크다. 액세스 트랜지스터를 제외하고, 단일-포트 메모리 셀(30)(도 1c)은 네 개의 트랜지스터(2개의 NMOS, 2개의 PMOS)를 구비하고, 메모리 셀(50)(도 2)은 12개의 트랜지스터(6개의 NMOS, 6개의 PMOS)를 구비하며, 메모리 셀(60)(도 4)은 24개의 트랜지스터(12개의 NMOS, 12개의 PMOS)를 구비한다. NAND 게이트의 개수가 증가함에 따라, 트랜지스터의 개수 역시 증가한다. 도 2 및 4에 도시된 것과 유사한 방식으로 구성되어 5개의 4-입력 NAND 게이트를 포함하는 메모리 셀은 예로서 40개의 트랜지스터(20개의 NMOS, 20개의 PMOS)를 구비할 것이다.
통상적인 메모리 셀(20)보다 더 많은 트랜지스터를 사용함에도 불구하고, 메모리 셀(50 또는 60)을 사용하는 것이 여전히 유리할 수 있다. 예로서 레지스터 파일과 같이 다수의 포트를 사용하는 애플리케이션에 있어서, 트랜지스터에서의 오버헤드(overhead)는 점차 감소한다. 표 3은 통상적인 메모리 셀과 4-NAND 메모리 셀(60) 간의 트랜지스터 오버헤드를 비교한다.
Figure 112009018150840-pct00003
메모리 셀(20)은 네 개의 트랜지스터에 더하여 단일 비트에 대한 포트 당 두 개의 트랜지스터를 더 구비한다(4 + 2×포트 개수). (예를 들어, 도 1b의 2-포트 메모리 셀(10)은 8개의 트랜지스터를 구비한다.) 메모리 셀(60)은 12개의 트랜지스터에 더하여 2비트에 대한 포트 당 2개의 트랜지스터를 더 구비한다(12 + 2×포트 개수). 도 3에 도시된 바와 같이, 포트의 개수가 많아질수록, 메모리 셀(20)에 대한 메모리 셀(60)의 상대적인 오버헤드는 더 낮아진다. (표 3의 수는 비트 라인과 워드 라인으로 인한 오버헤드를 고려하지 않는다.)
또한, 도 2 및 4에 도시된 특정한 방식으로 구성된 것에 더하여, 메모리 셀(50, 60)은 일부 실시예에서 각 PMOS 트랜지스터의 열화의 균형을 맞추기 위해 값 인코딩을 주기적으로 변화시키도록 동작된다. 각각의 NAND 게이트 내의 모든 "1"로서의 입력들의 위치에 따라서, 서로 다른 상태가 존재한다. "1"이 NAND 게이트(30a)의 제 1 및 제 2 입력에 있을 때, 메모리 셀(50)은 제 1 상태에 있고, "1"이 NAND 게이트(30b)의 제 1 및 제 2 입력에 있을 때, 메모리 셀(50)은 제 2 상태에 있으며, "1"이 NAND 게이트(30c)의 제 1 및 제 2 입력에 있을 때, 메모리 셀(50)은 제 3 상태에 있다. 유사하게, 4-NAND 메모리 셀(60)에 대해서는 4개의 가능한 상태가 존재한다.
따라서 4-NAND 메모리 셀(60)은 네 개의 서로 다른 상태들을 사용하여 2비트를 저장할 수 있다. 일부 실시예에서, 네 개의 서로 다른 상태들을 인코딩 및 디코딩하기 위한 로직은 2 레벨의 게이트, NOT 게이트, 또는 인버터에 더하여 2-입력 NAND 게이트 또는 2-입력 NOR 게이트를 포함한다. 두 개의 비트(X0, X1)를 네 개의 상태(Y0, Y1, Y2, Y3)로 맵핑하기 위한 함수는 아래와 같을 수 있으며, 다른 맵핑 함수 역시 가능하다:
Figure 112009018150840-pct00004
3-NAND 메모리 셀(50)이 세 개의 상태를 갖기 때문에, 이는 단일 비트의 인코딩을 가능케 한다. 일부 실시예에서, 두 개의 3-NAND 메모리 셀(50)은 3비트 메모리 유닛을 형성하도록 함께 사용될 수 있다. 각각의 메모리 셀이 세 개의 가능한 상태들을 저장하기 때문에, 두 개의 3-NAND 메모리 셀을 함께 사용하는 것은 9개의 가능한 상태들을 허용한다. 따라서, 9개의 상태를 갖는 두 개의 3-NAND 메모리 셀(50)을 사용하여 3비트가 인코딩될 수 있다.
도 6은 일부 실시예에 따른 두 개의 3-NAND 메모리 셀(50)(도 2)을 포함하는 메모리 셀(70)이다. 3-NAND 메모리 셀(50)의 각각이 세 개의 가능한 상태들을 저장 하기 때문에, 두 개의 3-NAND 메모리 셀은 메모리 셀(70) 내에 9개의 가능한 상태들을 저장하도록 결합한다. 9개의 가능한 상태들을 사용하여, 3비트가 메모리 셀(70) 내에서 인코딩될 수 있다. 따라서 메모리 셀(70)은 3비트 메모리 셀로서 간주될 수 있다.
4-NAND 메모리 셀(60)에는 4개의 상태들이 존재하기 때문에, 이를 사용하여 메모리 셀을 다른 메모리 셀과 결합하지 않고도 2비트가 인코딩될 수 있다. 따라서, 4-NAND 메모리 셀(60)(도 5)은 새로운 메모리 셀을 형성하기 위한 메모리 셀들의 결합이 존재하지 않기 때문에 두 개의 3-NAND 메모리 셀(70)(도 6)보다 덜 복잡하다.
표 4는 종래 기술의 메모리 셀에 비교한 새로운 메모리 셀의 특성을 요약한다. "셀 당 트랜지스터" 열의 트랜지스터의 개수는 포트 액세스로서 사용된 액세스 트랜지스터는 포함하지 않은 것이다.
Figure 112009018150840-pct00005
도 4가 나타내는 바와 같이, 3-NAND 구성 및 4-NAND 구성에서 메모리 셀당 트랜지스터의 개수가 증가하지만, 비트당 비트 라인 및 트랜지스터의 개수는 도 1c의 2개의 "NOT" 또는 두 개의 인버터 구성인 종래 기술의 메모리 셀과 일치한다.
메모리 셀(70)(도 6)은 6개의 비트 라인(B1 내지 B6)을 포함하고, 각 3개의 비트 라인은 각각의 3-NAND 메모리 셀(50)에 대한 것이다. 통상적인 메모리 셀(20)(도 1c)은 두 개의 비트 라인들을 사용하고 단일 비트를 인코딩한다. 3비트를 인코딩하는 메모리 셀(70)은 따라서 메모리 셀(20)보다 많지 않은 비트 라인을 사용한다. 메모리 셀(60)(도 4)은 네 개의 비트 라인(B1 내지 B4)을 포함한다. 메모리 셀(60)이 2비트를 저장하기 때문에, 각 비트에 대해 두 개의 비트 라인들이 존재한다.
일부 실시예에서, 메모리 셀의 상태는 주기적으로 역전되어 임의의 하나의 PMOS 트랜지스터에서의 열화가 메모리 셀 내의 다른 PMOS 트랜지스터들의 열화와 균형을 이루도록 한다. 이러한 열화의 균형은 메모리 셀의 수명을 연장할 수 있다. (메모리 셀(20)에서와 같이) 두 개의 상태를 갖는 대신, 상태 역전은 3-NAND 메모리 셀(50) 내의 3 상태에 대해 수행되고(3비트 메모리 셀(70) 내에 9개의 상태), 상태 역전은 4-NAND 메모리 셀(60) 내의 4 상태에 대해 수행되며 보다 넓은 구성에 대해서도 이와 같다. 상태가 변화할 때마다, 각각의 메모리 셀 내의 PMOS 트랜지스터들의 동작 균형을 맞추도록 맵핑이 회전된다. 예를 들어, 4-NAND 메모리 셀(60)은 제 1 상태 내의 "0111", 제 2 상태 내의 "1011", 제 3 상태 내의 "1101" 및 제 4 상태 내의 "1110"으로서 값 "00"을 맵핑할 수 있다.
메모리 셀은 메모리 셀로의/로부터의 신호 전송을 용이하게 하는 회로에 접속된다. 판독 동작 중에, 예로서 열 디코더가 관련 비트 라인 쌍으로부터 데이터를 수신하고 감지 증폭기로 데이터를 전송할 수 있다. 감지 증폭기는 신호를 증폭시키고 이것을 외부 회로가 수신하도록 입력/출력(I/O) 버퍼로 전송한다. 기록 동작 중에, 기록 드라이버는 I/O 버퍼로부터 데이터를 검색하여 관련 비트 라인 쌍으로 데이터를 전송한다.
전형적으로, 데이터가 상보적 비트 라인 상에서 전달되기 때문에, 판독 동작 중에 사용되는 감지 증폭기는 차동 감지 증폭기이다. 메모리 셀(60)(4-NAND) 및 메모리 셀(70)(두 개의 3-NAND)에서, 상보적인 비트 라인은 사용되지 않는다. 따라서, 일부 실시예에서, 싱글-엔드(single-ended) 감지 증폭기가 사용된다. 싱글-엔드 감지 증폭기를 사용하여, 통상적인 메모리 셀(예로서, 메모리 셀(20))은 셀당 하나의 비트 라인을 작동시킬 수 있다. NAND 메모리 셀은 최소한 셀당 NAND의 개수-1만큼의 다수의 비트 라인 및 감지 증폭기를 포함할 수 있다. 하나의 비트 라인과 관련된 감지 증폭기는 제거될 수 있다. 이는 NAND 게이트의 구성에 따르면, 만약 모든 비트 라인들이 "1"인 경우 남아있는 비트 라인이 자동으로 "0"이고, 유사하게 비트 라인 중 하나가 "0"인 경우 나머지 비트 라인이 자동으로 "1"이기 때문이다. 따라서, 비트 라인 중 하나는 다른 비트 라인들의 값으로부터 추측될 수 있다.
3-NAND 메모리 셀(70) 및 4-NAND 메모리 셀(60)은 지연, 영역 및 전력 오버헤드의 측면에서 분석되었다. 도 7a, 7b 및 7c는 일부 실시예에 따라 아래에서 기술되는 메모리 셀(70), 메모리 셀(60) 및 두 개의 다른 메모리 셀들에 대한 실험적인 테스트의 결과를 나타낸다. 각 그래프 내의 측정결과는 통상적인 메모리 셀(20)인 "기본" 메모리 셀과 관련하여 수행된 것이다. 결과 그래프(92, 94, 96)는 각각 서로 다른 개수의 포트를 구비하는 각 셀에 대한 지연, 영역 및 전력을 도시한다. 메모리 셀(70)은 메모리 셀(60) 내의 인코딩/디코딩 메커니즘과 관련된 보다 높은 지연으로 인해 메모리 셀(60)보다 느리다. 다른 한편으로, 메모리 셀(70)은 메모리 셀(60)보다 적은 비트당 트랜지스터를 구비하기 때문에 메모리 셀(60)보다 작다.
메모리 셀(80)이 일부 실시예에 따라 도 8에 도시되었다. 그래프에서 "base×2"로 알려진 메모리 셀(80)은 비트 라인 및 워드 라인을 포함하는 전체 메모리 셀(20)(도 1c)의 복제물이다. 통상적인 메모리 셀로 구현된 메모리 셀(80)은 전형적인 종래 기술의 메모리 셀의 수명을 두 배만큼 연장하도록 그래프에 포함되었다. (이것은 수명이 지연 및 전력의 측면에 대해 자유롭게 연장될 수 있음을 가정한다.) 그래프(92, 94, 96)에서, "base×2"인 메모리 셀(80)은 속이 빈 사각형을 사용하여 도시되었다.
3-NAND 메모리 셀(70)은 그래프 내에 "NAND3"로 나타내어지고 속이 찬 원을 사용하여 도시되었다. 4-NAND 메모리 셀(60)은 그래프 내에 "NAND4"로 나타내어지고 속이 빈 삼각형을 사용하여 도시되었다. 제 4 메모리 셀은 "base×2 smart"로 나타내어지고, "x"표를 사용하여 도시되었다. "base×2 smart" 메모리 셀의 예시는 도 9에 도시되었다. 메모리 셀(80)(도 8)과는 반대로, 메모리 셀(90)은 포트를 제외하고 메모리 셀(20)(도 1c)의 회로의 대부분을 복제하였다. 메모리 셀(90)은 또한 사용중인 셀을 주기적으로 변화시키는 게이팅된 Vdd 기술을 사용한다. 메모리 셀(90)은 셀당 8개의 트랜지스터(기본 셀의 두 배), 셀과 와이어를 모두 제어하기 위한 포트당 네 개의 트랜지스터(기본 셀의 두 배이자 NAND 셀의 두 배) 및 하나의 셀 또는 다른 셀을 턴온/턴오프하도록 게이팅된 Vdd를 구현하는 데에 사용되는 트랜지스터를 사용한다.
그래프(92, 94, 96)는 256개의 레지스터를 구비하는 레지스터 파일에 대해 측정된 결과의 플롯이며, 각 측정결과는 서로 다른 개수의 포트를 구비하는 메모리 셀들에 대해 취해진 것이다. 3-NAND 메모리 셀(70)(도 6) 또는 4-NAND 메모리 셀(60)(도 4)을 사용하여, 그래프는 지연(그래프(92)) 및 영역(그래프(96))의 측면에서 일부 오버헤드가 존재하지만, 포트의 개수가 많은 경우에 오버헤드가 크게 뚜렷하지 않음을 나타낸다. 그래프(92)에서, 메모리 셀(60)(NAND4)에 대한 결과는 메모리 셀(90)(base×2 smart)에 대한 결과와 근접하다. 포트의 개수가 증가함에 따라, 메모리 셀(60)은 기본 셀의 경우(예로서, 메모리 셀(20))에서의 지연으로부터 5% 미만의 차이를 나타낸다.
전력의 측면에서(도 7b), 그래프(94)는 포트의 개수가 증가함에 따라 NAND 기반 메모리 셀과 기본 셀의 경우 간의 차가, 특히 4-NAND 메모리 셀에 있어서 최소화됨을 나타낸다. 영역의 측면에서(도 7c), 그래프(96)는 포트의 개수가 증가하면 NAND 기반 메모리 셀이 메모리 셀(80)(base×2) 및 메모리 셀(90)(base×2 smart)보다 우수하게 수행함을 나타낸다. 시스템이 다수의 포트를 사용할 때, NAND 기반 메모리 셀은 종래 기술의 메모리 셀에 비해 우수한 성능을 갖는다.
도(92)에 도시된 바와 같이, 메모리 셀(70)(NAND3)에 대한 지연의 측면에서의 오버헤드가 높지만, 메모리 셀(60)(NAND4)에 대해서는 낮다. 예로서, 9개의 포트에 있어서, 레지스터 파일(256 레지스터)의 지연은 5%만큼 증가한다. 레지스터 파일 액세스 시간을 증가시키는 것은 일반적으로 전반적인 프로세서 성능에 대해 영향을 미치지 않는다. 일부 실시예에서, 추가적인 가드밴드 축소는 동작 주파수를 5%보다 훨씬 더 증가시킴으로써 추가적인 성능 이득을 제공한다.
전력 그래프(94)에서, 오버헤드는 임의의 개수의 포트에 대한 메모리 셀(60)(4NAND)을 사용했을 때 0.5%, 대부분의 경우에 있어서는 1% 미만으로, 무시할 수 있다. 영역 그래프(96)에서, NAND 기반 메모리 셀은 단일 포트 구조를 제외하면 더욱 우수하게 수행한다. 예로서, 9개의 포트를 갖는 메모리 셀(60)(4NAND)을 구비한 레지스터는 16%만큼 영역을 증가시키며, 이것은 전체 레지스터 파일을 복제하는 것(base×2) 또는 메모리 셀을 복제하는 것(base×2 smart)보다 훨씬 적다.
도시된 바와 같이, PMOS 트랜지스터의 게이트에서의 네거티브 전압을 갖는 시간의 길이를 시간의 100%에서 시간의 50%로 감소시킴으로써 통상적인 메모리 셀(예로서, 도 1c의 메모리 셀(20))을 사용하여 메모리 셀의 수명이 4배만큼 증가될 수 있다. 따라서, 일부 실시예에서, PMOS 트랜지스터의 게이트에서 전압이 네거티브가 아닐 때의 NBTI의 자가 회복 효과(self-healing effect)로 인해 3-NAND 및 4-NAND 구성은 최소한 이러한 결과를 획득할 수 있고, 보다 우수한 성능(각각 33% 및 25%)을 나타내어야 한다. 그래프에 도시된 바와 같이, 전체 레지스터 파일을 복제하거나(base×2) 또는 단지 메모리 셀을 복제하는 것(base×2 smart)은 NAND 기반 메모리 셀에서보다 높은 영역 오버헤드로 수명을 두 배 연장시킨다.
레지스터 셀에 추가하여, 메모리 셀(50, 60)은 큐(queue) 및 캐시와 같은 임의의 메모리 유사 구조에서 사용될 수 있다. 메모리 셀(50, 60)의 구조는 레지스터 파일, 버퍼 및 큐와 같이 보다 많은 포트를 갖는 구조에 적합하지만, 메모리 셀(50, 60)은 다수의 프로세서의 코어 및 언코어(uncore) 내부에 존재하는 메모리 구조에서 사용될 수도 있다.
도 10에서, 일부 실시예에 따른 프로세서 기반 시스템(100)이 도시되었다. 프로세서 기반 시스템(100)은 코어(104) 및 메모리(106)를 포함하는 프로세서(102)를 포함한다. 메모리(106)는 메모리 셀(60)을 포함하는, 전술된 4-NAND 메모리 구성이다. 프로세서(102)에는 외부 메모리(110)가 연결된다. 외부 메모리는 또한 메모리 셀(60)을 포함한다. 프로세서(102)는 무선 안테나(112)를 포함하는 칩셋(108)에 더 연결된다.
본 발명이 제한된 수의 실시예와 관련하여 기술되었지만, 당업자는 그로부터의 다수의 변경 및 변화를 이해할 것이다. 첨부된 특허청구범위는 개시된 청구사항의 참 사상 및 범주에 포함되는 한 그러한 모든 변경 및 변화를 포함한다.

Claims (20)

  1. 메모리 셀로서,
    적어도 2개의 입력을 포함하는 복수의 NAND 게이트― 각각의 NAND 게이트는
    제 1 p-형 트랜지스터 및 제 2 p-형 트랜지스터와, 제 1 n-형 트랜지스터 및 제 2 n-형 트랜지스터와, 제 1 입력과, 제 2 입력과, 출력을 더 포함하며, 상기 복수의 NAND 게이트 중 제 1 NAND 게이트의 출력은 상기 복수의 NAND 게이트 중 다른 NAND 게이트 각각의 적어도 2개의 입력 중 하나에 연결됨―와,
    상기 다른 NAND 게이트 각각에 대한 복수의 액세스 트랜지스터-상기 다른 NAND 게이트 각각의 출력은 연관된 액세스 트랜지스터의 소스 또는 드레인에 연결됨-와,
    상기 다른 NAND 게이트 각각에 대한 복수의 비트 라인-상기 복수의 액세스 트랜지스터는 상기 다른 NAND 게이트 각각의 출력을 상기 복수의 비트 라인 중 하나에 연결함-을 포함하는
    메모리 셀.
  2. 제 1 항에 있어서,
    복수의 상태를 더 포함하며,
    상태의 수는 NAND 게이트의 수와 동일하고, 상기 상태는 상기 제 1 p-형 트랜지스터의 열화가 상기 제 2 p-형 트랜지스터의 열화와 밸런싱되도록 주기적으로 반전되는
    메모리 셀.
  3. 제 2 항에 있어서,
    상기 복수의 액세스 트랜지스터의 각각의 게이트에 연결된 워드 라인을 더 포함하는
    메모리 셀.
  4. 제 3 항에 있어서,
    상기 복수의 NAND 게이트의 각각은,
    제 3 p-형 트랜지스터와,
    제 3 n-형 트랜지스터와,
    제 3 입력을 더 포함하는
    메모리 셀.
  5. 제 3 항에 있어서,
    제 2 NAND 게이트와 나머지 NAND 게이트를 포함하는 제 2 복수의 NAND 게이트―각각의 NAND 게이트는 적어도 2개의 입력을 포함하고, 각각의 NAND 게이트는 제 1 p-형 트랜지스터 및 제 2 p-형 트랜지스터와, 제 1 n-형 트랜지스터 및 제 2 n-형 트랜지스터와, 제 1 입력과, 제 2 입력과, 출력을 더 포함함―와,
    상기 나머지 NAND 게이트 각각에 대한 제 2 복수의 액세스 트랜지스터-상기 나머지 NAND 게이트 각각의 출력은 상기 연관된 액세스 트랜지스터의 소스 또는 드레인에 연결됨-를 더 포함하되,
    상기 제 2 복수의 NAND 게이트 중 상기 제 2 NAND 게이트의 출력은 상기 제 2 복수의 NAND 게이트 중 상기 나머지 NAND 게이트 각각의 적어도 2개의 입력 중 하나에 연결되는
    메모리 셀.
  6. 제 5 항에 있어서,
    상기 나머지 NAND 게이트 각각에 대한 제 2 복수의 비트 라인을 더 포함하되,
    상기 제 2 복수의 액세스 트랜지스터는 상기 나머지 NAND 게이트 각각의 출력을 상기 제 2 복수의 비트 라인 중 하나에 연결시키는
    메모리 셀.
  7. 제 3 항에 있어서,
    제 2 워드 라인과,
    상기 NAND 게이트 각각에 대한 제 2 복수의 액세스 트랜지스터와,
    상기 NAND 게이트 각각에 대한 제 2 복수의 비트 라인을 더 포함하되,
    상기 제 2 복수의 액세스 트랜지스터는 상기 NAND 게이트의 각각의 출력을 상기 제 2 복수의 비트 라인 중 하나에 연결시키는
    메모리 셀.
  8. 제 4 항에 있어서,
    제 2 워드 라인과,
    상기 NAND 게이트의 각각에 대한 제 2 복수의 액세스 트랜지스터와,
    상기 NAND 게이트의 각각에 대한 제 2 복수의 비트 라인을 더 포함하되,
    상기 제 2 복수의 액세스 트랜지스터는 상기 NAND 게이트의 각각의 출력을 상기 제 2 복수의 비트 라인 중 하나에 연결시키는
    메모리 셀.
  9. 제 6 항에 있어서,
    제 2 워드 라인과,
    상기 NAND 게이트 각각에 대한 제 2 복수의 액세스 트랜지스터와,
    상기 NAND 게이트 각각에 대한 제 2 복수의 비트 라인을 더 포함하되,
    상기 제 2 복수의 액세스 트랜지스터는 상기 NAND 게이트의 각각의 출력을 상기 제 2 복수의 비트 라인 중 하나에 연결시키는
    메모리 셀.
  10. 메모리 셀로서,
    하나의 NAND 게이트의 출력이 다른 NAND 게이트의 입력에 연결되도록 구성된 복수의 NAND 게이트와,
    상기 복수의 NAND 게이트 각각의 출력에 연결된 복수의 비트 라인과,
    상기 하나의 NAND 게이트를 포함하지 않는 상기 복수의 NAND 게이트 각각의 출력과 상기 복수의 비트 라인 사이에 연결된 복수의 액세스 트랜지스터를 포함하며,
    각각의 NAND 게이트는 연관된 액세스 트랜지스터를 가지며, 상기 NAND 게이트의 상기 출력은 상기 연관된 액세스 트랜지스터의 게이트에 연결되지 않고, 상기 연관된 액세스 트랜지스터의 소스 또는 드레인에 연결되는
    메모리 셀.
  11. 제 10 항에 있어서,
    상기 복수의 NAND 게이트의 각각의 NAND 게이트는 두 개의 입력을 포함하고,
    상기 메모리 셀은 세 개의 유효 상태(valid state)를 포함하는
    메모리 셀.
  12. 제 11 항에 있어서,
    상기 복수의 NAND 게이트의 각각의 NAND 게이트는 두 개의 p-형 트랜지스터를 포함하고,
    통상적인 메모리 셀이 동작 시간의 절반 동안 열화하는 반면 각각의 p-형 트랜지스터는 그 동작 시간의 1/3 동안 열화하는
    메모리 셀.
  13. 제 10 항에 있어서,
    상기 복수의 NAND 게이트의 각각의 NAND 게이트는 세 개의 입력을 포함하고,
    상기 메모리 셀은 네 개의 유효 상태를 포함하는
    메모리 셀.
  14. 제 13 항에 있어서,
    상기 복수의 NAND 게이트의 각각의 NAND 게이트는 세 개의 p-형 트랜지스터를 포함하고,
    통상적인 메모리 셀이 동작 시간의 절반 동안 열화하는 반면 각각의 p-형 트랜지스터는 그 동작 시간의 1/4 동안 열화하는
    메모리 셀.
  15. 제 10 항에 있어서,
    상기 하나의 NAND 게이트를 포함하지 않는 상기 복수의 NAND 게이트 각각의 출력에 연결된 제 2 복수의 비트 라인과,
    상기 하나의 NAND 게이트를 포함하지 않는 상기 복수의 NAND 게이트 각각의 출력과 상기 복수의 비트 라인 사이에 연결된 제 2 복수의 액세스 트랜지스터를 더 포함하는
    메모리 셀.
  16. 제 12 항에 있어서,
    하나의 NAND 게이트의 출력이 상기 다른 NAND 게이트의 입력에 연결되도록 구성된 제 2 복수의 NAND 게이트와,
    상기 하나의 NAND 게이트를 포함하지 않는 상기 복수의 NAND 게이트의 각각의 출력에 연결된 제 2 복수의 비트 라인과,
    상기 하나의 NAND 게이트를 포함하지 않는 상기 복수의 NAND 게이트 각각의 출력과 상기 복수의 비트 라인 사이에 연결된 제 2 복수의 액세스 트랜지스터를 더 포함하는
    메모리 셀.
  17. 제 16 항에 있어서,
    상기 제 2 복수의 NAND 게이트의 각각의 NAND 게이트는 두 개의 입력을 포함하고,
    상기 메모리 셀은 9개의 유효 상태를 포함하는
    메모리 셀.
  18. 프로세서 기반 시스템으로서,
    명령을 실행하는 프로세서와,
    상기 프로세서에 연결된 칩셋과,
    상기 칩셋에 연결된 무선 안테나와,
    상기 프로세서 내에 배치되어 메모리를 포함하는 코어(a core)―상기 메모리는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 적어도 2개의 입력을 포함하는 복수의 NAND 게이트를 포함하되, 각각의 NAND 게이트는 제 1 p-형 트랜지스터 및 제 2 p-형 트랜지스터와, 제 1 n-형 트랜지스터 및 제 2 n-형 트랜지스터와, 제 1 입력과, 제 2 입력과, 출력을 더 포함하며, 상기 복수의 NAND 게이트 중 하나의 NAND 게이트의 출력은 상기 복수의 NAND 게이트 중 다른 NAND 게이트 각각의 적어도 2개의 입력 중 하나에 연결됨―와,
    상기 다른 NAND 게이트 각각에 대한 복수의 액세스 트랜지스터-상기 다른 NAND 게이트 각각의 출력은 연관된 액세스 트랜지스터의 소스 또는 드레인에 연결됨-와,
    상기 다른 NAND 게이트 각각에 대한 복수의 비트 라인-상기 복수의 액세스 트랜지스터는 상기 다른 NAND 게이트 각각의 출력을 상기 복수의 비트 라인 중 하나에 연결함-을 포함하는
    프로세서 기반 시스템.
  19. 제 18 항에 있어서,
    각각의 메모리 셀은,
    제 3 p-형 트랜지스터와,
    제 3 n-형 트랜지스터와,
    제 3 입력을 더 포함하는
    프로세서 기반 시스템.
  20. 제 18 항에 있어서,
    각각의 메모리 셀은 제 2 복수의 NAND 게이트를 더 포함하되,
    상기 제 2 복수의 NAND 게이트의 각각은,
    제 1 p-형 트랜지스터 및 제 2 p-형 트랜지스터와,
    제 1 n-형 트랜지스터 및 제 2 n-형 트랜지스터와,
    제 1 입력과,
    제 2 입력과,
    출력을 포함하되,
    상기 제 2 복수의 NAND 게이트 중 하나의 NAND 게이트의 출력은 상기 제 2 복수의 NAND 게이트 중 다른 NAND 게이트의 입력 중 하나에 연결되는
    프로세서 기반 시스템.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2009133658A1 (ja) * 2008-04-30 2011-08-25 パナソニック株式会社 多信号スイッチ回路、電流スイッチセル回路、ラッチ回路、電流加算型ｄａｃ、及び半導体集積回路、映像機器、通信機器
US8218380B2 (en) * 2009-10-30 2012-07-10 Apple Inc. Degradation equalization for a memory
CN102543955B (zh) * 2010-12-08 2016-01-20 无锡华润上华科技有限公司 晶圆级nbti测试结构
US8509017B2 (en) * 2011-02-16 2013-08-13 Advanced Micro Devices, Inc. Memory device and related operating methods
US8588009B2 (en) 2011-09-28 2013-11-19 International Business Machines Corporation Circuit for memory cell recovery
CN102737710A (zh) * 2012-01-12 2012-10-17 复旦大学 基于自定时的灵敏放大时序控制信号产生电路
US9075904B2 (en) 2013-03-13 2015-07-07 Intel Corporation Vulnerability estimation for cache memory
US9176895B2 (en) 2013-03-16 2015-11-03 Intel Corporation Increased error correction for cache memories through adaptive replacement policies
US9424951B2 (en) 2013-08-27 2016-08-23 Synopsys, Inc. Dynamic static random access memory (SRAM) array characterization using an isolated bit-line
US9857409B2 (en) 2013-08-27 2018-01-02 Synopsys, Inc. Negative bias thermal instability stress testing of transistors
US20150063010A1 (en) * 2013-08-27 2015-03-05 Synopsys, Inc. Negative bias thermal instability stress testing for static random access memory (sram)
CN104616699B (zh) * 2015-03-07 2017-11-03 哈尔滨工业大学 负偏压温度不稳定性影响下存储器抗多位翻转可靠性评估模型的设计方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028861A1 (en) * 2004-08-04 2006-02-09 Gong-Heum Han Semiconductor memory device and method for arranging and manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5545990B2 (ko) * 1971-11-29 1980-11-20
GB2026801B (en) * 1978-05-12 1982-06-09 Secretary Industry Brit Static content addressable memory cells
JPS57200992A (en) * 1981-06-04 1982-12-09 Matsushita Electric Ind Co Ltd Memory circuit
JPS61133718A (ja) * 1984-12-03 1986-06-21 Oki Electric Ind Co Ltd 多値ｄラツチ回路
US4879680A (en) * 1985-10-18 1989-11-07 Texas Instruments Incorporated Multi-slave master-slave flip-flop
JP2534733B2 (ja) * 1987-10-09 1996-09-18 日本電気株式会社 不揮発性半導体記憶装置
JP2882272B2 (ja) * 1994-02-17 1999-04-12 日本電気株式会社 ラッチ回路
US5532957A (en) * 1995-01-31 1996-07-02 Texas Instruments Incorporated Field reconfigurable logic/memory array
JP2001051748A (ja) * 1999-08-12 2001-02-23 Hitachi Ltd 情報処理装置
JP2002135109A (ja) * 2000-10-19 2002-05-10 Nec Corp 半導体装置
US6671202B1 (en) * 2002-06-13 2003-12-30 Xilinx, Inc. Programmable circuit structures with reduced susceptibility to single event upsets
US7397690B2 (en) * 2004-06-01 2008-07-08 Temarylogic Llc Multi-valued digital information retaining elements and memory devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060028861A1 (en) * 2004-08-04 2006-02-09 Gong-Heum Han Semiconductor memory device and method for arranging and manufacturing the same

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