JPS61133718A - 多値ｄラツチ回路 - Google Patents
多値ｄラツチ回路Info
- Publication number
- JPS61133718A JPS61133718A JP59256185A JP25618584A JPS61133718A JP S61133718 A JPS61133718 A JP S61133718A JP 59256185 A JP59256185 A JP 59256185A JP 25618584 A JP25618584 A JP 25618584A JP S61133718 A JPS61133718 A JP S61133718A
- Authority
- JP
- Japan
- Prior art keywords
- value
- logical
- inverters
- output
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多値論理回路におけるＤラッチ回路に関する
ものである。
ものである。
（従来の技術）
従来、このような分野の技術としては、電子通信学会論
文誌、Ｊ８３−Ｇ［５１（１９８０−５）Ｐ、３１２−
３１４に記されるものがあった。
文誌、Ｊ８３−Ｇ［５１（１９８０−５）Ｐ、３１２−
３１４に記されるものがあった。
以下、その構成を図を用いて説明する。
第２図は１２Ｌ（Ｉｎｔｅｑｒａｔｓｄ Ｉｎｊｅｃ
ｔｉｏｎ Ｌｏｑｉｃ）を用いて構した従来の多値Ｄ
ラッチ回路の回路図である。１２Ｌはインジェクタと呼
ばれるｎｐｎ トランジスタＴＲ，、ＴＲ２と、これか
らベース電流を供給されて論理動作するｎｐｎ トラン
ジスタＴＲ３、ＴＲａにより構成される。トランジスタ
ＴＲ３のコレクタＣＩ〜０ｎ−１とトランジスタＴＲａ
のコレクタＣ！〜Ｏｎとはそれぞれ共通接続され、そこ
には定電流源Ｊｌ〜Ｊｎ−＋とｎｐｎ トランジスタＴ
Ｒ５−＋ 〜ＴＲ５−（ｎ−＋）のゲートが接続される
。そして、トランジスタＴＲ５−１〜ＴＲ５−（ｎ−１
）のコレクタには等価な定電流源とｎｐｎ トランジス
タＴＲ６−１〜ＴＲ６−（１１−１）のゲートが接続さ
れ、その出力側には電流ミラーのｐｎｐ トランジスタ
ＴＲ７が接続されている。なお、それぞれの定電流源の
添数字（例えばＯ０５，１，５，・・・・・・・・・ｎ
−１，５，１）は電流の相対値を示しいる。
ｔｉｏｎ Ｌｏｑｉｃ）を用いて構した従来の多値Ｄ
ラッチ回路の回路図である。１２Ｌはインジェクタと呼
ばれるｎｐｎ トランジスタＴＲ，、ＴＲ２と、これか
らベース電流を供給されて論理動作するｎｐｎ トラン
ジスタＴＲ３、ＴＲａにより構成される。トランジスタ
ＴＲ３のコレクタＣＩ〜０ｎ−１とトランジスタＴＲａ
のコレクタＣ！〜Ｏｎとはそれぞれ共通接続され、そこ
には定電流源Ｊｌ〜Ｊｎ−＋とｎｐｎ トランジスタＴ
Ｒ５−＋ 〜ＴＲ５−（ｎ−＋）のゲートが接続される
。そして、トランジスタＴＲ５−１〜ＴＲ５−（ｎ−１
）のコレクタには等価な定電流源とｎｐｎ トランジス
タＴＲ６−１〜ＴＲ６−（１１−１）のゲートが接続さ
れ、その出力側には電流ミラーのｐｎｐ トランジスタ
ＴＲ７が接続されている。なお、それぞれの定電流源の
添数字（例えばＯ０５，１，５，・・・・・・・・・ｎ
−１，５，１）は電流の相対値を示しいる。
次に第２図に示す従来の多値Ｄラッチ回路の動作につい
て説明するが、本回路の動作は入力信号Ｉ×の大きさに
より、次のような２つの場合に分けて考えることができ
る。
て説明するが、本回路の動作は入力信号Ｉ×の大きさに
より、次のような２つの場合に分けて考えることができ
る。
（１） ＩＸ（Ｊｌ （＝０．５）の場合、この場合に
はトランジスタＴＲａがオフであることにより、トラン
ジスタＴＲ５−１のベースにはＪ、 −１，の電流が流
れてトランジスタＴＲｓ −ｒがオンになり、単位電流
源を接地するためトランジスタ丁Ｒ６−１はオフになる
。同様にして、トランジスタＴＲ６−２，ＴＲｂ−３，
・・・・ＴＲ６−（。−１）もオフになり、電流ミラー
用トランジスタＴＲ７のコレクタ０１〜Ｃ３を流れる電
流はＯとなる。
はトランジスタＴＲａがオフであることにより、トラン
ジスタＴＲ５−１のベースにはＪ、 −１，の電流が流
れてトランジスタＴＲｓ −ｒがオンになり、単位電流
源を接地するためトランジスタ丁Ｒ６−１はオフになる
。同様にして、トランジスタＴＲ６−２，ＴＲｂ−３，
・・・・ＴＲ６−（。−１）もオフになり、電流ミラー
用トランジスタＴＲ７のコレクタ０１〜Ｃ３を流れる電
流はＯとなる。
（２） Ｊｋ≦Ｉｘ ＜ ｂ＋ ｌ （ｋｓｌ −ｎ−
１）の場合、この場合には、Ｊ、 Ｊ２．・・・−、Ｊ
ｋ≦ＩつよりトランジスタＴＲ５−１”ＴＲ５−にはベ
ース電流がＯになってオフする。このとき、単位電流か
らは大きさ１の電流が流れこむので、電流ミラーにより
トランジスタＴＲ６−Ｉ ＮＴＲｌ３−ｂのコレクタ０
１〜Ｃｋにはそれぞれ大きさ１の電流が流れこむ。一方
１、＜Ｊｋ４＋、 ｈ−ｚ、 ＋・−Ｊｎ−１であるの
で、上記（１）の場合と同にしてトランジスタＴＲ６−
（ｋやｌ）〜ＴＲ６−（＜−＋）〜ＴＲ６−（Ｉ＋−１
）のコレクタ電流は０になり、電流ミラー用トランジス
タＴＲ７のコレクタにはｋＸｌの電流が流れる。以上の
結果、電流ミラー用トランジスタＴＲ７のコレクタ出力
０１〜Ｃ３には入力信号工、と同じ値の電流が出力され
る。
１）の場合、この場合には、Ｊ、 Ｊ２．・・・−、Ｊ
ｋ≦ＩつよりトランジスタＴＲ５−１”ＴＲ５−にはベ
ース電流がＯになってオフする。このとき、単位電流か
らは大きさ１の電流が流れこむので、電流ミラーにより
トランジスタＴＲ６−Ｉ ＮＴＲｌ３−ｂのコレクタ０
１〜Ｃｋにはそれぞれ大きさ１の電流が流れこむ。一方
１、＜Ｊｋ４＋、 ｈ−ｚ、 ＋・−Ｊｎ−１であるの
で、上記（１）の場合と同にしてトランジスタＴＲ６−
（ｋやｌ）〜ＴＲ６−（＜−＋）〜ＴＲ６−（Ｉ＋−１
）のコレクタ電流は０になり、電流ミラー用トランジス
タＴＲ７のコレクタにはｋＸｌの電流が流れる。以上の
結果、電流ミラー用トランジスタＴＲ７のコレクタ出力
０１〜Ｃ３には入力信号工、と同じ値の電流が出力され
る。
以上の説明は、クロック信号がはいった状態の動作に関
するものであるが、クロック信号が切れた場合にはトラ
ンジスタＴＲ２がオンになって入力が接地される。とこ
ろがトランジスタＴＲ７のコレクタｃｉの出力Ｉ８が電
流ミラーＴＲａのベースへ流れるので、トランジスタＴ
Ｒｓ以降のは以前と同じ動作状態を度保持する。従って
、入力信号が変化してもクロック信号が来るまでは、出
力は以前の値を保持することになる。すなわちラッチ動
作が行われる。
するものであるが、クロック信号が切れた場合にはトラ
ンジスタＴＲ２がオンになって入力が接地される。とこ
ろがトランジスタＴＲ７のコレクタｃｉの出力Ｉ８が電
流ミラーＴＲａのベースへ流れるので、トランジスタＴ
Ｒｓ以降のは以前と同じ動作状態を度保持する。従って
、入力信号が変化してもクロック信号が来るまでは、出
力は以前の値を保持することになる。すなわちラッチ動
作が行われる。
（発明が解決しようとする問題点）
しかしながら上記構成の装置では、回路を構成するバイ
ポーラトランジスタ等の素子数が多くまたバイポーラト
ランジスタによって構成され、Ｏレベルに移行する際の
出力電荷の抜けが悪いため特に中高速領域において消費
電力が多くなるという問題点があった。
ポーラトランジスタ等の素子数が多くまたバイポーラト
ランジスタによって構成され、Ｏレベルに移行する際の
出力電荷の抜けが悪いため特に中高速領域において消費
電力が多くなるという問題点があった。
本発明は上記従来技術が持っていた問題点として、構成
素子数が多く中高速領域での消費電力が多いという欠点
を除去し、より少なくい素子で構成れ、消費電力を少な
くした多値Ｄラッチ回路を提供するものである。
素子数が多く中高速領域での消費電力が多いという欠点
を除去し、より少なくい素子で構成れ、消費電力を少な
くした多値Ｄラッチ回路を提供するものである。
（問題点を解決するための手段）
本発明は、上記問題を解決するため、多値Ｄラッチ回路
において、多値レベル検出用であって閾値がそれぞれ異
り、この多値ｎ（ｎは２以上の自然数）に対応する数の
インバータと、ゲートがそれぞれ対応するインバータの
出力には接続され、ドレインが共通接続され、それぞれ
のソースに例えば電流／電圧変換抵抗の如き第１のレベ
ル設定手段を介して定電流が接続されるＭＯＳトランジ
スタとこの共通ドレインとアースの間に設けた抵抗、ト
ランジスタ等からなる第２レベル設定手段と。
において、多値レベル検出用であって閾値がそれぞれ異
り、この多値ｎ（ｎは２以上の自然数）に対応する数の
インバータと、ゲートがそれぞれ対応するインバータの
出力には接続され、ドレインが共通接続され、それぞれ
のソースに例えば電流／電圧変換抵抗の如き第１のレベ
ル設定手段を介して定電流が接続されるＭＯＳトランジ
スタとこの共通ドレインとアースの間に設けた抵抗、ト
ランジスタ等からなる第２レベル設定手段と。
上記多値に応じた数のインバータの共通入力と上記共通
ドレインの間に設けられ、ラッチ信号によりスイッチン
グされるスイッチ手段とを備えたものである。
ドレインの間に設けられ、ラッチ信号によりスイッチン
グされるスイッチ手段とを備えたものである。
（作用）
本発明によれば、以上のように多値Ｄラッチ回路を構成
したので、互いに閾値の異なるインバータによって多値
レベルを検出し、このインバータの出力によってＭＯＳ
トランジスタをオンさせることによって入力レベルに応
じた数だけの定電流源をオンさせ、電流／電圧変換用抵
抗（第１のレベル設定手段）によって定電流源のオンの
数に対応したレベルを出力することになる。従って、イ
ンバータの共通入力から入力信号を与えることによリ、
ＭＯＳトランジスタの共通ドレインからＤラッチ出力を
得て、 上記従来技術の問題点を除去できるのである。
したので、互いに閾値の異なるインバータによって多値
レベルを検出し、このインバータの出力によってＭＯＳ
トランジスタをオンさせることによって入力レベルに応
じた数だけの定電流源をオンさせ、電流／電圧変換用抵
抗（第１のレベル設定手段）によって定電流源のオンの
数に対応したレベルを出力することになる。従って、イ
ンバータの共通入力から入力信号を与えることによリ、
ＭＯＳトランジスタの共通ドレインからＤラッチ出力を
得て、 上記従来技術の問題点を除去できるのである。
（実施例）
第１図は本発明の第１の実施例を示す多値Ｄラッチ回路
の回路図で、多値ｎ＝４の場合を示している。なお、第
２図および第４図中の要素と同一の要素には同一の符号
が付される。
の回路図で、多値ｎ＝４の場合を示している。なお、第
２図および第４図中の要素と同一の要素には同一の符号
が付される。
この第１図の多値Ｄラッチ回路が第２図のものと異なる
点は、閾値の異なるインバータによってレベル検出を行
うようにしたこと、バイポーラトランジスタを用いない
でＭＯＳ トランジスタによって回路を構成したことで
ある。そしてまた、高速領域における動作特性を改善す
るために、Ｄう７チの出力端子側にＭＯＳ トランジス
タＴＲａを設けたことである。
点は、閾値の異なるインバータによってレベル検出を行
うようにしたこと、バイポーラトランジスタを用いない
でＭＯＳ トランジスタによって回路を構成したことで
ある。そしてまた、高速領域における動作特性を改善す
るために、Ｄう７チの出力端子側にＭＯＳ トランジス
タＴＲａを設けたことである。
次に第１図の回路構成について説明すと、インバータＱ
ｌ、Ｑ２．Ｑ３はそれぞれ閾値電圧（論理スレッシコル
ド電圧）を異にする信号反転用の回路であり、おのおの
入力は相互に共通接続され、クロック信号Φにより開閉
するトランスファーゲートＱ４を介してＤラッチの入力
端子（ＩＮ）１に接続されている。インバータＱ１の出
力はＰチャンネルＭＯＳ トランジスタＴＲＩ のゲー
トへ接続され、そのリースは抵抗Ｒ１を介して電源Ｖｃ
ｃに接続されている。また、インバータＱ２の出力はＰ
チャンネルＭＯＳトランジスタＴＲ２のゲートへ接続さ
れ、そのリースは抵抗Ｒ２を介して電源Ｖｃｃに接続さ
れている。さらに、インバータＱ３の出力はＰチャンネ
ルＭＯＳトランジスタＴＲ３のゲートへ接続され、その
リースは抵抗Ｒ３を介して電源Ｖｃｃに接続されている
ＭＯＳ ）テンジスタＴＲ＋ 、 ＴＲ２、ＴＨのドレ
インは互いに共通接続されてＤラッチの出力端子（ＯＵ
Ｔ）２となる。この共通ドレインは互いに並列接続され
た抵抗ＴＲａおよびｎチャンネルＭＯＳ トランジスタ
ＴＲ４を介して接地（アース）されると共に、トランス
ファーゲートＱ４とは逆相で開閉するトランスファーゲ
ートＱ５を介してインバータＱｌ−Ｑ３の共通入力に接
続される。
ｌ、Ｑ２．Ｑ３はそれぞれ閾値電圧（論理スレッシコル
ド電圧）を異にする信号反転用の回路であり、おのおの
入力は相互に共通接続され、クロック信号Φにより開閉
するトランスファーゲートＱ４を介してＤラッチの入力
端子（ＩＮ）１に接続されている。インバータＱ１の出
力はＰチャンネルＭＯＳ トランジスタＴＲＩ のゲー
トへ接続され、そのリースは抵抗Ｒ１を介して電源Ｖｃ
ｃに接続されている。また、インバータＱ２の出力はＰ
チャンネルＭＯＳトランジスタＴＲ２のゲートへ接続さ
れ、そのリースは抵抗Ｒ２を介して電源Ｖｃｃに接続さ
れている。さらに、インバータＱ３の出力はＰチャンネ
ルＭＯＳトランジスタＴＲ３のゲートへ接続され、その
リースは抵抗Ｒ３を介して電源Ｖｃｃに接続されている
ＭＯＳ ）テンジスタＴＲ＋ 、 ＴＲ２、ＴＨのドレ
インは互いに共通接続されてＤラッチの出力端子（ＯＵ
Ｔ）２となる。この共通ドレインは互いに並列接続され
た抵抗ＴＲａおよびｎチャンネルＭＯＳ トランジスタ
ＴＲ４を介して接地（アース）されると共に、トランス
ファーゲートＱ４とは逆相で開閉するトランスファーゲ
ートＱ５を介してインバータＱｌ−Ｑ３の共通入力に接
続される。
次に、第１図の回路についての動作を、第３図を参照し
ながら説明する。なお、第３図は第１図に示す実施例を
動作させたときの入出力波形である。
ながら説明する。なお、第３図は第１図に示す実施例を
動作させたときの入出力波形である。
いま、入力（ＩＮ）が時系列的に４値論理の“０”、°
゛１”、“２°” 、“３”の値をとるときに、インバ
ータＱ１の閾値を“０パ 、と“１′の中間値とし、イ
ンバータＱ２の閾値を“１″と“２”の中間値とし、イ
ンバータＱ３の閾値を“２”と“３”の中間値になるよ
うに設定する。このようにすると第３図に示すタイムピ
リオド「Ａ」でクロック信号Φがローレベル（以下“Ｌ
”という）になったときに、トランスファーゲー）Ｑ４
が開かれてインバータＱｌ、Ｑ２．Ｑ３に“０″レベル
が入力される。従ってインバータＱｌ、Ｑ２．Ｑ３にオ
フになって出力はハイレベル（以下“Ｈ”という）にな
り、ＭＯＳ トランジスタＴＲ＋ 、 ＴＲ２、ＴＲ３
はｎチャンネルであるため全てオフになる。しかし、Ｍ
ＯＳトランジスタＴＲ４はＰチャンネルであるためオン
になり、出力端子２からは“０パレペルが出力される。
゛１”、“２°” 、“３”の値をとるときに、インバ
ータＱ１の閾値を“０パ 、と“１′の中間値とし、イ
ンバータＱ２の閾値を“１″と“２”の中間値とし、イ
ンバータＱ３の閾値を“２”と“３”の中間値になるよ
うに設定する。このようにすると第３図に示すタイムピ
リオド「Ａ」でクロック信号Φがローレベル（以下“Ｌ
”という）になったときに、トランスファーゲー）Ｑ４
が開かれてインバータＱｌ、Ｑ２．Ｑ３に“０″レベル
が入力される。従ってインバータＱｌ、Ｑ２．Ｑ３にオ
フになって出力はハイレベル（以下“Ｈ”という）にな
り、ＭＯＳ トランジスタＴＲ＋ 、 ＴＲ２、ＴＲ３
はｎチャンネルであるため全てオフになる。しかし、Ｍ
ＯＳトランジスタＴＲ４はＰチャンネルであるためオン
になり、出力端子２からは“０パレペルが出力される。
この状態でクロック信号ΦがＬ １１から“Ｈになる；
トランスファーゲ−１−Ｑ４は閉じられるが逆相で動
くトランスファーゲートＱ５が開かれるため出力端子２
の“Ｏ”レベルがトランスファーケートＱ５を会してイ
ンバータＱ１〜Ｑ３に戻される。このようにしてラッチ
が完了する。。
トランスファーゲ−１−Ｑ４は閉じられるが逆相で動
くトランスファーゲートＱ５が開かれるため出力端子２
の“Ｏ”レベルがトランスファーケートＱ５を会してイ
ンバータＱ１〜Ｑ３に戻される。このようにしてラッチ
が完了する。。
次に、第３図に示すタイムピリオドｒＢＪの領域に入っ
て入力端子ｌに°°ｌ″レベルが印加されかつクロック
信号Φが“Ｌ″になると、ファードバーク用のトランス
ファーゲートＱ５が閉じられて入力用のトランスファー
ゲートが開かれるため、インバータＱｌ−Ｑ３の入力に
は“１”レベルが伝達される。この“１″レベルはイン
バータＱ１の閾値を越えているためその出力が“Ｌ”に
なるが、インバータＱ２．Ｑ３の閾値は越えないためそ
の出力が“Ｈ”のままである、従って、ＭＯＳ トラン
ジスタＴＲＩがオンしＭＯＳトランジスタＴＲ２、ＴＲ
３、ＴＲ４がオフするため、電源Ｖｃからの電流Ｉ、は
抵抗Ｒ１，ＭＯＳトランジスタＴＲＩ及び抵抗Ｒ４を通
ってグランドに流れる。
て入力端子ｌに°°ｌ″レベルが印加されかつクロック
信号Φが“Ｌ″になると、ファードバーク用のトランス
ファーゲートＱ５が閉じられて入力用のトランスファー
ゲートが開かれるため、インバータＱｌ−Ｑ３の入力に
は“１”レベルが伝達される。この“１″レベルはイン
バータＱ１の閾値を越えているためその出力が“Ｌ”に
なるが、インバータＱ２．Ｑ３の閾値は越えないためそ
の出力が“Ｈ”のままである、従って、ＭＯＳ トラン
ジスタＴＲＩがオンしＭＯＳトランジスタＴＲ２、ＴＲ
３、ＴＲ４がオフするため、電源Ｖｃからの電流Ｉ、は
抵抗Ｒ１，ＭＯＳトランジスタＴＲＩ及び抵抗Ｒ４を通
ってグランドに流れる。
ここでＭＯＳトランジスタＴＲＩ のオン抵抗をＲＴＲ
Ｉとすると、Ｄラッチの出力端子２には ＶＣＣＸ（Ｒ４＋ＲＴＲ＋＋Ｒａ） ・＋・＋＋ （１
）の電圧が現れるが、ここではこの値が４値論理の°°
１″レベルになるよう設定されている。この状態でクロ
ック信号Φが“Ｌ”から“Ｈになると、入力用のトラン
スファーゲー）Ｑ４は閉じられるがファードパツクＱ５
が開かれるため、出力端子２の６１”レベルがトランス
ファーゲー）Ｑ５を介してインバータＱ１〜Ｑ３に戻さ
れる。このようにして“１”レベルのラッチが完了する
。
Ｉとすると、Ｄラッチの出力端子２には ＶＣＣＸ（Ｒ４＋ＲＴＲ＋＋Ｒａ） ・＋・＋＋ （１
）の電圧が現れるが、ここではこの値が４値論理の°°
１″レベルになるよう設定されている。この状態でクロ
ック信号Φが“Ｌ”から“Ｈになると、入力用のトラン
スファーゲー）Ｑ４は閉じられるがファードパツクＱ５
が開かれるため、出力端子２の６１”レベルがトランス
ファーゲー）Ｑ５を介してインバータＱ１〜Ｑ３に戻さ
れる。このようにして“１”レベルのラッチが完了する
。
同様に第３図に示すタイムピリオド「Ｃ」の領域では、
クロック信号Φが“ＬになるとインバータＱｌ 、 Ｑ
２の出力のみが“Ｉ、 ＩｓになるためＭＯＳ トラン
ジスタＴＲ＋ 、 ＴＲ２がオンし、トランジスタＴＲ
３。
クロック信号Φが“ＬになるとインバータＱｌ 、 Ｑ
２の出力のみが“Ｉ、 ＩｓになるためＭＯＳ トラン
ジスタＴＲ＋ 、 ＴＲ２がオンし、トランジスタＴＲ
３。
ＴＲ４はオフしている。従ってトランジスタＴＲ２のオ
ン抵抗をＲＴＲＩとすると、抵抗Ｒ４の両端間にはＶｃ
ｃ Ｘ ［Ｒａ／ （（Ｒ＋ ＋ＲＴＲ＋） Ｘ（Ｒｚ
＋ＲＴＲ２）／（Ｒ＋＋ＲＴＲ１）＋（Ｒｚ＋ＲＴＲ２
）） ＋Ｒ４］・・・・・〔２）の電圧が現れる。いま
Ｒ４＊Ｒ２，ＲＴＲＩ −ＲＴＲ２とすると式（１）は Ｖｃｃ Ｘ［Ｒａ／ （（Ｒ＋ ＋ＲＴＲ＋）／２
） ＋Ｒ４］・・・・・・ （２−１） となり、これが４値論理の“２″になるよう設定されて
いる。この状態でクロック信号Φが“Ｌから“Ｈ”にな
ると、出力端子２の“２”レベルはインバータＱｌ−Ｑ
３に戻され、ラッチが完了する。
ン抵抗をＲＴＲＩとすると、抵抗Ｒ４の両端間にはＶｃ
ｃ Ｘ ［Ｒａ／ （（Ｒ＋ ＋ＲＴＲ＋） Ｘ（Ｒｚ
＋ＲＴＲ２）／（Ｒ＋＋ＲＴＲ１）＋（Ｒｚ＋ＲＴＲ２
）） ＋Ｒ４］・・・・・〔２）の電圧が現れる。いま
Ｒ４＊Ｒ２，ＲＴＲＩ −ＲＴＲ２とすると式（１）は Ｖｃｃ Ｘ［Ｒａ／ （（Ｒ＋ ＋ＲＴＲ＋）／２
） ＋Ｒ４］・・・・・・ （２−１） となり、これが４値論理の“２″になるよう設定されて
いる。この状態でクロック信号Φが“Ｌから“Ｈ”にな
ると、出力端子２の“２”レベルはインバータＱｌ−Ｑ
３に戻され、ラッチが完了する。
同様に第３図に示すタイムピリオドｒＤＪの領域では、
クロック信号Φが“Ｌ”になるとインバータＱｌ、Ｑ２
．Ｑ３の出力がそれぞれ“Ｌ”になり、ＭＯＳトランジ
スタＴＲ＋ 、 ＴＲ２、ＴＲ３がそれぞれオンする。
クロック信号Φが“Ｌ”になるとインバータＱｌ、Ｑ２
．Ｑ３の出力がそれぞれ“Ｌ”になり、ＭＯＳトランジ
スタＴＲ＋ 、 ＴＲ２、ＴＲ３がそれぞれオンする。
従ってトランジスタＴＲ３のオン抵抗をＲＴＲ３としＲ
１−Ｒ２＝Ｒ３、ＴＲ，−ＴＲ２−ＴＲ２とすると、抵
抗Ｒ４の両端間には Ｖｃｃ Ｘ ［Ｒ＋／ （（Ｒ＋ ＋ＲＴＲ＋）／３
） ＋Ｒａｌ・・・・・（３） の電圧が現れる。モして°これは、４値論理の“３”に
なるよう設定されている。この状態でクロック信号Φが
“Ｌ′から“Ｈ”になると、出力端子２の“２”レベル
はトランスファーゲートＱ５を介してインバータＱ１〜
Ｑ３に戻され、ラッチが完了する。
１−Ｒ２＝Ｒ３、ＴＲ，−ＴＲ２−ＴＲ２とすると、抵
抗Ｒ４の両端間には Ｖｃｃ Ｘ ［Ｒ＋／ （（Ｒ＋ ＋ＲＴＲ＋）／３
） ＋Ｒａｌ・・・・・（３） の電圧が現れる。モして°これは、４値論理の“３”に
なるよう設定されている。この状態でクロック信号Φが
“Ｌ′から“Ｈ”になると、出力端子２の“２”レベル
はトランスファーゲートＱ５を介してインバータＱ１〜
Ｑ３に戻され、ラッチが完了する。
なお、第３図に示すタイムピリオド「Ｅ」は前の信号状
態で決まる不定領域である。
態で決まる不定領域である。
第４図は本発明の第２図の実施例を示す多値Ｄラッチ回
路の回路図である。なお、第１図中の要素と同一の要素
には同一の符合が付されている。
路の回路図である。なお、第１図中の要素と同一の要素
には同一の符合が付されている。
そしてこの実施例が前記実施例と異なる点は、レベル設
定用の電流／電圧変換抵抗Ｒ１，Ｒ２，Ｒ３がＰチャン
ネルＭＯ３ｌ−ランジスタＴＲ＋ ｒ、ＴＲＩ２． Ｔ
Ｒｌ３で置換えられていることである。このように構成
した場合であっても、第１図に示す実施例と同様に多値
Ｄラッチ回路として動作させることができる。
定用の電流／電圧変換抵抗Ｒ１，Ｒ２，Ｒ３がＰチャン
ネルＭＯ３ｌ−ランジスタＴＲ＋ ｒ、ＴＲＩ２． Ｔ
Ｒｌ３で置換えられていることである。このように構成
した場合であっても、第１図に示す実施例と同様に多値
Ｄラッチ回路として動作させることができる。
なお上記実施例では、“Ｏ”レベルに移行する際の出力
電荷の抜けを良くして回路の高速動作を効率よくさせる
ために、抵抗Ｒ４と並列にＭＯＳ トランジスタＴＲａ
を設けたが、これを省略しても多値Ｄラッチ回路とし
て機能させることができる。また、互いに異なる論理ス
レッショドレベルを持つインバータＱｌ、Ｑ２．をＣＭ
ＯＳによって構成すれば、低消費電力化に有効である。
電荷の抜けを良くして回路の高速動作を効率よくさせる
ために、抵抗Ｒ４と並列にＭＯＳ トランジスタＴＲａ
を設けたが、これを省略しても多値Ｄラッチ回路とし
て機能させることができる。また、互いに異なる論理ス
レッショドレベルを持つインバータＱｌ、Ｑ２．をＣＭ
ＯＳによって構成すれば、低消費電力化に有効である。
例えば論理の大部分をＭＯＳ トランジスタで構成すれ
ば、５ＭＨ２近で約５０％の消費電力削減が図れる。し
かし他のデバイスにより構成してもよいことは言うまで
もない。さらに、電源Ｖｃｃの極性を逆にしてＭＯＳ
トランジスタＴＲＩ 、〜ＴＲａの導電型を逆にしても
よい。
ば、５ＭＨ２近で約５０％の消費電力削減が図れる。し
かし他のデバイスにより構成してもよいことは言うまで
もない。さらに、電源Ｖｃｃの極性を逆にしてＭＯＳ
トランジスタＴＲＩ 、〜ＴＲａの導電型を逆にしても
よい。
（発明の効果）
以上詳細に説明したように、本発明によれば、閾値が互
いに異なる多値レベル検出用の複数のインバータの出力
側にＭＯＳトランジスタを設けこのＭＯＳ トランジス
タをオン、オフさせることによって定電流源から電流／
電圧変換用抵抗に流れる電流をオン、オフさせるように
し、定電流源のオンの数に対応する出力を得るようにし
たので、構成素子数が多くに中高速領域での消費電力が
多いという問題点を解決し、従って簡単な構成で消費電
力の少ない多値Ｄラッチ回路を実現できる。
いに異なる多値レベル検出用の複数のインバータの出力
側にＭＯＳトランジスタを設けこのＭＯＳ トランジス
タをオン、オフさせることによって定電流源から電流／
電圧変換用抵抗に流れる電流をオン、オフさせるように
し、定電流源のオンの数に対応する出力を得るようにし
たので、構成素子数が多くに中高速領域での消費電力が
多いという問題点を解決し、従って簡単な構成で消費電
力の少ない多値Ｄラッチ回路を実現できる。
第１図は本発明の第一の実施例を示す多値Ｄラッチ回路
の回路図、第２図は従来の多値Ｄラッチ回路の回路図、
第３図は第１図に示す多値Ｄラッチ回路を動作させたと
きの入出力波形図、第４図は本発明の第２の実施例を示
す多値Ｄラッチ回路の回路図である。 １・・・・・多値Ｄラッチ回路の入力端子、２・・・・
多値Ｄラッチ回路の出力端子、Ｑｌ、Ｑ２．Ｑ３・・・
・・多値レベル検出のインバータ、Ｑ４．Ｑ５・・・・
・トランスファーゲート。
の回路図、第２図は従来の多値Ｄラッチ回路の回路図、
第３図は第１図に示す多値Ｄラッチ回路を動作させたと
きの入出力波形図、第４図は本発明の第２の実施例を示
す多値Ｄラッチ回路の回路図である。 １・・・・・多値Ｄラッチ回路の入力端子、２・・・・
多値Ｄラッチ回路の出力端子、Ｑｌ、Ｑ２．Ｑ３・・・
・・多値レベル検出のインバータ、Ｑ４．Ｑ５・・・・
・トランスファーゲート。
Claims (1)
- 閾値がそれぞれ異なる入力共通の複数のインバータと、
一端に電源が接続された複数の第１のレベル設定手段と
、ゲート、ドレイン及びソースを有し、該ゲートがそれ
ぞれ対応する前記インバータの出力に接続され、該ドレ
インが互いに共通接続され、かつ該ソースがそれぞれ対
応する前記第１のレベル設定手段に接続された複数のＭ
ＯＳトランジスタと、このＭＯＳトランジスタの共通ド
レインとアースの間に設けられた第２のレベル設定手段
と、前記インバータの共通入力と前記ＭＯＳトランジス
タの共通ドレインの間に設けれ、ラッチ信号によりスイ
ッチングされるスイッチ手段とを備え、前記インバータ
の共通入力から入力信号を与えて前記ＭＯＳトランジス
の共通ドレインからＤラッチ出力を得る多値Ｄラッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256185A JPS61133718A (ja) | 1984-12-03 | 1984-12-03 | 多値ｄラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256185A JPS61133718A (ja) | 1984-12-03 | 1984-12-03 | 多値ｄラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133718A true JPS61133718A (ja) | 1986-06-21 |
Family
ID=17289082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256185A Pending JPS61133718A (ja) | 1984-12-03 | 1984-12-03 | 多値ｄラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133718A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995018488A1 (fr) * | 1993-12-28 | 1995-07-06 | Tadashi Shibata | Circuit a semi-conducteurs |
| JP2010504603A (ja) * | 2006-09-28 | 2010-02-12 | インテル コーポレイション | Ｎａｎｄゲートを備えたｎｂｔｉ耐性を有するメモリセル |
| WO2013157195A1 (ja) * | 2012-04-19 | 2013-10-24 | パナソニック株式会社 | 多値信号伝送システム |
| JP2014135709A (ja) * | 2012-02-02 | 2014-07-24 | Toshiyasu Suzuki | 同期ラッチング機能を持つ多値論理手段、多値ハザード除去手段、多値ｅｖｅｎ手段、多値ｎｅｖｅｎ手段、多値ａｎｄ手段、多値ｎａｎｄ手段、多値ｏｒ手段、多値ｎｏｒ手段、多値ｏｖｅｒ手段、多値ｎｏｖｅｒ手段、多値ａｎｄ・ｏｖｅｒ手段、多値ｎａｎｄ・ｏｖｅｒ手段、多値ｏｒ・ｏｖｅｒ手段、多値ｎｏｒ・ｏｖｅｒ手段、多値ｕｎｄｅｒ手段、多値ｎｕｎｄｅｒ手段、多値ａｎｄ・ｕｎｄｅｒ手段、多値ｎａｎｄ・ｕｎｄｅｒ手段、多値ｏｒ・ｕｎｄｅｒ手段、多値ｎｏｒ・ｕｎｄｅｒ手段、多値ａｎｄ・ｎｕｎｄｅｒ手段、多値ｎａｎｄ・ｎｕｎｄｅｒ手段、多値ｏｒ・ｎｕｎｄｅｒ手段、多値ｎｏｒ・ｎｕｎｄｅｒ手段、多値ａｎｄ・ｎｏｖｅｒ手段、多値ｎａｎｄ・ｎｏｖｅｒ手段、多値ｏｒ・ｎｏｖｅｒ手段、多値ｎｏｒ・ｎｏｖｅｒ手段、多値ｉｎ手段、多値ｎｉｎ手段、多値ａｎｄ・ｉｎ手段、多値ｎａｎｄ・ｉｎ手段、多値ｏｒ・ｉｎ手段、多値ｎｏｒ・ｉｎ手段、多値ｏｕｔ手段、多値ｎｏｕｔ手段、多値ａｎｄ・ｏｕｔ手段、多値ｎａｎｄ・ｏｕｔ手段、多値ｏｒ・ｏｕｔ手段、多値ｎｏｒ・ｏｕｔ手段、値ａｎｄ・ｎｉｎ手段、多値ｎａｎｄ・ｎｉｎ手段、多値ｏｒ・ｎｉｎ手段、多値ｎｏｒ・ｎｉｎ手段、多値ａｎｄ・ｎｏｕｔ手段、多値ｎａｎｄ・ｎｏｕｔ手段、多値ｏｒ・ｎｏｕｔ手段、及び、多値ｎｏｒ・ｎｏｕｔ手段 |
-
1984
- 1984-12-03 JP JP59256185A patent/JPS61133718A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995018488A1 (fr) * | 1993-12-28 | 1995-07-06 | Tadashi Shibata | Circuit a semi-conducteurs |
| US5973535A (en) * | 1993-12-28 | 1999-10-26 | Tadahiro Ohmi | Semiconductor circuit using feedback to latch multilevel data |
| JP2010504603A (ja) * | 2006-09-28 | 2010-02-12 | インテル コーポレイション | Ｎａｎｄゲートを備えたｎｂｔｉ耐性を有するメモリセル |
| JP2014135709A (ja) * | 2012-02-02 | 2014-07-24 | Toshiyasu Suzuki | 同期ラッチング機能を持つ多値論理手段、多値ハザード除去手段、多値ｅｖｅｎ手段、多値ｎｅｖｅｎ手段、多値ａｎｄ手段、多値ｎａｎｄ手段、多値ｏｒ手段、多値ｎｏｒ手段、多値ｏｖｅｒ手段、多値ｎｏｖｅｒ手段、多値ａｎｄ・ｏｖｅｒ手段、多値ｎａｎｄ・ｏｖｅｒ手段、多値ｏｒ・ｏｖｅｒ手段、多値ｎｏｒ・ｏｖｅｒ手段、多値ｕｎｄｅｒ手段、多値ｎｕｎｄｅｒ手段、多値ａｎｄ・ｕｎｄｅｒ手段、多値ｎａｎｄ・ｕｎｄｅｒ手段、多値ｏｒ・ｕｎｄｅｒ手段、多値ｎｏｒ・ｕｎｄｅｒ手段、多値ａｎｄ・ｎｕｎｄｅｒ手段、多値ｎａｎｄ・ｎｕｎｄｅｒ手段、多値ｏｒ・ｎｕｎｄｅｒ手段、多値ｎｏｒ・ｎｕｎｄｅｒ手段、多値ａｎｄ・ｎｏｖｅｒ手段、多値ｎａｎｄ・ｎｏｖｅｒ手段、多値ｏｒ・ｎｏｖｅｒ手段、多値ｎｏｒ・ｎｏｖｅｒ手段、多値ｉｎ手段、多値ｎｉｎ手段、多値ａｎｄ・ｉｎ手段、多値ｎａｎｄ・ｉｎ手段、多値ｏｒ・ｉｎ手段、多値ｎｏｒ・ｉｎ手段、多値ｏｕｔ手段、多値ｎｏｕｔ手段、多値ａｎｄ・ｏｕｔ手段、多値ｎａｎｄ・ｏｕｔ手段、多値ｏｒ・ｏｕｔ手段、多値ｎｏｒ・ｏｕｔ手段、値ａｎｄ・ｎｉｎ手段、多値ｎａｎｄ・ｎｉｎ手段、多値ｏｒ・ｎｉｎ手段、多値ｎｏｒ・ｎｉｎ手段、多値ａｎｄ・ｎｏｕｔ手段、多値ｎａｎｄ・ｎｏｕｔ手段、多値ｏｒ・ｎｏｕｔ手段、及び、多値ｎｏｒ・ｎｏｕｔ手段 |
| WO2013157195A1 (ja) * | 2012-04-19 | 2013-10-24 | パナソニック株式会社 | 多値信号伝送システム |
| US9020064B2 (en) | 2012-04-19 | 2015-04-28 | Panasonic Intellectual Property Management Co., Ltd. | Multilevel signal transmission system capable of accurately determining voltage levels of transmitted multilevel data signal |
| JPWO2013157195A1 (ja) * | 2012-04-19 | 2015-12-21 | パナソニックＩｐマネジメント株式会社 | 多値信号伝送システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4216390A (en) | Level shift circuit | |
| US5852373A (en) | Static-dynamic logic circuit | |
| JPS60114029A (ja) | 差動論理回路 | |
| JPS6333923A (ja) | Ｃｍｏｓプログラマブル論理配列 | |
| JP3229164B2 (ja) | ラッチ回路 | |
| JPS61133718A (ja) | 多値ｄラツチ回路 | |
| CA2122805A1 (en) | Adiabatic dynamic noninverting circuitry | |
| JP3532422B2 (ja) | Ｒｓフリップフロップ | |
| JPH06343025A (ja) | シュミット・トリガ回路 | |
| JPH0799438A (ja) | レベル変換回路 | |
| US5513141A (en) | Single port register | |
| KR100218315B1 (ko) | 레벨시프트 회로 | |
| SU1097162A1 (ru) | @ -Значный инвертор | |
| SU875596A1 (ru) | Триггер на взаимодополн ющих мдп-транзисторах | |
| SU1182665A1 (ru) | Элемент с трем состо ни ми | |
| JPH07105152B2 (ja) | 不揮発性メモリ回路装置 | |
| JPS6231096A (ja) | Ｍｏｓ型リ−ドオンリ−メモリ装置 | |
| SU1624530A1 (ru) | Параллельный асинхронный регистр | |
| SU1615879A1 (ru) | Счетчик с начальной установкой | |
| KR940005872Y1 (ko) | 출력버퍼 | |
| SU1589324A1 (ru) | Оперативное запоминающее устройство | |
| SU1599970A1 (ru) | Д-триггер | |
| SU1674262A1 (ru) | Триггер | |
| JPH0537380A (ja) | 電流セル回路 | |
| SU1478304A1 (ru) | Д-триггер на МДП-транзисторах |