SU1615879A1 - Счетчик с начальной установкой - Google Patents
Счетчик с начальной установкой Download PDFInfo
- Publication number
- SU1615879A1 SU1615879A1 SU884489362A SU4489362A SU1615879A1 SU 1615879 A1 SU1615879 A1 SU 1615879A1 SU 884489362 A SU884489362 A SU 884489362A SU 4489362 A SU4489362 A SU 4489362A SU 1615879 A1 SU1615879 A1 SU 1615879A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- channel
- transistors
- transistor
- drains
- bus
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к вычислительной технике, средствам отображени информации и микросхемотехнике и может быть использовано в счетных схемах различных устройств. Цель изобретени - расширение области применени и повышение помехоустойчивости. Счетчик содержит счетные элементы 1, 2, 3, шину 20 пр мого тактового сигнала, шину 24 инверсного тактового сигнала, выходные шины 21, 22, 23. Введение P-канальных транзисторов 9-14 и N-канальных транзисторов 15-19, а также шины инверсного тактового сигнала 24 позвол ет исключить ложный сброс счетных элементов 1, 2, 3, вызванный гонкой фронтов в счетных элементах или пульсацией напр жени питани , обеспечивает сопр жение с внешними устройствами и одинаковую длительность всех комбинаций счетчика. 2 ил.
Description
ФигЛ
Изобретение относитс к вычислительной техклке средствам отображени информации и микросхемотехнике и может быть использовано в счетньЬ схемах различных устройств.
Цель изобретени расширение области применени и повышение помехоустойчивости .
На фиг, 1 представлана электри-, ческа схема счетчика, на фиг 2 временные диаграммы работы счетчика
I
Счетчик содержит три счетных элемента 1-3, три п-канальных транзистора 4-6, два р канальнык транзисто- ipa 7 и 8, третий 9, четвертьй 10 л тьш 11, шестой 12, седьмой 13, :восьмой 14 р-канальные транзисторы, четвертый 15, п тьш 16, шестой 17;. |седьмой 18, восьмой 19 п-канальные |транзисторЫ5 первьй вход первого счетного элемента 1 соединен с шиной 20 пр мого тактового сигнала, второй :вход первого счетного элемента 1 соединен с вторыми входами счетньк |элементов 2 и 3 и стоками п-канально ) Го и р канапьного транзисторов 6 и 8 |Выходы 21 и 22 первого 1 и второго :2 счетных элементов соединены с пер выми входами второго 2 и третьего 3 счетных элементов соответственно, сток п-канального транзистора 5 соединен с истоком п канального тран :зистора 45 стоки п-канального транзистора 4 и .р-канального транзистора 7 соединены с затворами п-канапьис |го транзистора 6 и р канального транзистора .8 5 истоки р-канапьных транзисторов 7 и 8 соединены с шиной питани , затвор третьего р-канального транзистора 9 соединен с затвором третьего п-канального транзистора 5 и шиной 20 пр мого тактового сигнала исток третьего р-канального транзистора 9 соединен с шиной питани , сток третьего р-канального транзистора 9 соединен со стоками п-канально го 4 и р-канального 7 транзисторовэ истоки п-канальных транзисторов 16, 18 и 19 соединены с общей шиной истоки п-канапьнык транзисторов 15 и 17 со стоками п-канапь- ных транзисторов 16 и 18 соответственно , истоки р канальных транзис Го - ров 10, 12 и 14 соединены с шиной питани S истоки р-канальных транзис- TdpoB 11 и 13 соединены со стоками р-канальных транзисторов 10 и 12 соответственно , стоки п-ханального 19
0
5
0
0
и р-канального 14 транзисторов соединены с затворами п-канального 4 и р-канального 7 транзисторов, с затво- п-канального 17 и р-канального 13 транзисторов, затворы п-канального 19 и р-канального 14 транзисторов соединены со стоками п-канальных транзисторов 15 и 17 и со стоками р-канальных транзисторов 11 и 13, затворы п-канального 15 и р-канального 11 транзисторов соединены с выходом 23 третьего счетного элемента 3, затворы п-канального 18 и р-канального 10 транзисторов соединены с шиной 20 пр мого тактового сигнала, затворы п-канального 16 и р-канального 12 транзисторов соединены с шиной 24 инверсного тактового сигнала
Счетчик работает следующим образом .
На вход 20 подаетс тактовый сигнал произвольной частоты (фигИ) и запускает цепочку счетных элементов ., которые функционируют согласно диаграмме на фиг, 2. Данна цепочка рассчитана на формирование комбинаций из m возможных Поэтому по окончании периода тактового сигнала не- Ьбходим сброс счетных элементов в начальное состо ние.
Допустим, цепочка формирует п ть комбинатл й по выводам 21-23 (таблица )
Ь5 е ч а н и е, 1 высокий О
I. низкий уровень
5
При этом длительность всех комбинаций должна бьггь в принципе одинаковой Описанные схемы указанной возможностью не обладают, так как при подобной организации данна цепочка счетных элементов либо сбрасываетс по периоду в исходное состо ние (при по влений на выходе 23 сигнала I), либо держит на выходе 23 сигнал 1 еще три периода. Схема реализует требуемую возможность следуюпцм образом. Введен в схему сброса D-триггер, образуемый транзисторами 10-19, При по влении на входе триггера (точка 23) сигна- ла Г он не инвертируетс , так как транзистор 16 закрыт инверсным тактовым сигналом, а транзистор 10 пр мым тактовым сигналом В то же врем транзисторы 12 и 18 открыты тактовьми сигналами противопаложной пол рности. Таким образом транзисторы 10, 11, 1-5 и 16 поддерживают в точке состо ние высокого выходного сопротивлени а транзисторы 12, 135. 17 и 18 поддерживают там инверсный сигнал с выхода инвертора образованного транзисторами 14, 19, т.е. D-триггер хранит пред.ьиущую информацию. При по влении на транзиторах 12 и 16 инверсного тактового сигнала, а на транзисторах 10 и 18 пр мого тактового сигнала, точка 24 открываетсл со стороны транзисторов 10, 11, 15 и 16 и закрываетс со стороны транзисторов 12, 13, 17 и 18. Щэоисходит запись новой информации в триггер. Следую1иий полутгериод шестого периода информахщ хранитс , она же (дважды инвертированна ) по витс на выходе инвертора, образованного транзисторами 14 и 19 (точка 25). Далее ока поступает на вход элемента И-ПЕ, образованного транзисторами 4, 5, 7 и 9. В момент прихода первого подупериода шестого периода в точке 26 по витс сигнал №i3Koro уровн длительностью половины периода тактового сигнала. Сигнал инвертируетс (транзисторы 6 и 8) 5 и на шине 2 по вл етс сигнал сброса длительностью половины пе- риода тактового сигнала, Счетные эхдементы возвращаютс в исходное со- сто ние и в момент следующей записи D-триггера в него запишетс О, т.е сигнал сброса не вырабатываетс до по влени на выходе 28 1. Кроме возможности одинаковой длитепьности после-довательностн комбинации необходимой в системах отображени инфор- э,ции5 схема позвол ет выполн ть и другие функции. Так, задава длительность каждого п того периода тактового сигнала, можно добитьс произвапьной длительности и п той комбинаггии.
79 Фор к у л
и 3
б г е т е н к
15
20
Счетчик с начальной установкой, 5 содержащий три счетных элемента, три . --канальных транзистора, два р-ка- иальных транзистора, первьй вход первого счетного элемента соединен с шикой пр мого тактового сигнала, to второй вход первого счетного элемента соединен с вторыми входами осталь- кых счетных элементов и стоками первых п-канального и р-канального транзисторов, выходы первого и второго счетных элементов соединены с первыми входами второго, третьего . счетных элементов соответственно, сток третьего п-канмьного транзистора соединен с истоком второго п-канального транзистора, стоки вто- рыл п-канального и р-канального транзисторов соединены с затворами пэрвьгх п канального и р-канального тра1зисторов, истоки первого и вто- 25 рого р-канального транзисторов соединены с шиной питани , отличающийс тем, что, с целью расширени области применени и повы- помехоустойчивости, в него 30 введены четвертый, п тьй, шестой.
седьмой, восьмой п-канальные транзис- торы, третий, четвертый, п тый, шестой ,, седьмой, восьмой р-канальные транзисторы, затвор третьего р-канального транзистора соединен с затвором третьего п-канального транзистора, шиной пр мого тактового сигнала, исток третьего р-канального транзистора соединен с шиной питани , сток третьего р-канального транзистора соединен со стоками вторых п-канального и р-канального транзисторов, истоки п того, седьмого и восьмого п-канальных транзисторов соединены с общей шиной, истоки четвертого и шестого п-канальных транзисторов со- единены со стоками п того и седьмого п-канальных транзисторов, истоки
третьего,, четвертого и шестого р-ка- 0 нагьных транзисторов соединены с шиной питани , истоки .п того и седьмого р-канальных транзисторов соединены со стокам четвертого и шестого р-канальных транзисторов, jl стоки восьмого п-канального транзистора и восьмого р-канального транзис™ тора соединены с затворами вторых п- н р-канальных транзисторов, с затворами шестого п-канального и седь35
40
5
Мого р-канального транзистора, затворы восьмого п-канального транзистора и восьмого р-канального транзистора соединены со стоками четвертого и шестого п-канапьных транзисторов и со стоками п того и седьмого р-канальных транзисторов, затворы Четвертого п-канального транзистора п того р-канального транзистора
соединены с выходом третьего счетного элемента, затворы седьмого п-канального транзистора и четвертого р-канального транзистора соединены с пиной пр мого тактового сигнала, затворы п того п-канального транзистора и шестого р-канального транзистора соединены с шиной инверсного тактового сигнала
te.2
Claims (1)
- Фор м у л а из о бГ е .т е’ н к я I установкой; !элемента, три два р-катранзистора, первый вход счетного элемента соединен прямого тактового сигнала, второй вход первого счетного элемента соединен с вторыми входами остальных счетных элементов и стоками первых η-канального и р-канального транзисторов, выходы первого и второго счетных элементов соединены с первыми входами второго, третьего · счетных элементов соответственно, сток третьего η-канального транзистора соединен с истоком второго η-канального транзистора, стоки вторых η-канального и р-канального транзисторов соединены с затворами первых п-канального’ и р-канального втосои Счетчик с начальной содержащий три счетных я-канальных транзистора нальных п ер вег о с шиной транзисторов, истоки первого и роге р-канального транзисторов единены с шиной питания, о т л чгзющийся тем, что, с целью расширения области применения и повышения помехоустойчивости, в него введены четвертый, пятый, шестой, седьмой, восьмой η-канальные пранэис- ’ торы, третий, четвертый, пятый, шестой, седьмой, восьмой р-канальные транзисторы, затвор третьего р-канального транзистора соединен с затвором третьего η-канального транзистора, шиной прямого тактового сигнала, исток третьего р-канального транзистора соединен с шиной питания, сток третьего р-канального транзистора соединен со стоками вторых п-канального и р-канального транзисторов, истоки пятого, седьмого и восьмого η-канальных транзисторов соединены с общей шиной, истоки четвертого и шестого η-канальных транзисторов со- ’ единены со стоками пятого и седьмого η-канальных транзисторов, истоки ' третьего, четвертого и шестого р-канагьных транзисторов соединены с шиной питания, истоки .пятого и седьмого р-канальных транзисторов соединены со стоками четвертого и шестого р-канальных транзисторов, стоки восьмого η-канального транзистора и восьмого р-канального транзистора соединены с затворами вторых п- и р-канальных транзисторов, с затворами шестого η-канального и седь7161 5879Moro р-канального транзистора, затворы восьмого η-канального транзистора и восьмого р-канального транзистора соединены со стоками четвертого и шестого η-канальных транзисторов и со стоками пятого и седьмого э-канальных транзисторов, затворы четвертого η-канального транзистора и пятого р-канального транзистора соединены с выходом третьего счетного элемента, затворы седьмого п-ка· нального транзистора и четвертого р-канального транзистора соединены с шинои прямого тактового сигнала, затворы пятого η-канального транзистора и шестого ρ-канального транзистора соединены с шиной инверсного тактового сигнала.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884489362A SU1615879A1 (ru) | 1988-10-03 | 1988-10-03 | Счетчик с начальной установкой |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884489362A SU1615879A1 (ru) | 1988-10-03 | 1988-10-03 | Счетчик с начальной установкой |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1615879A1 true SU1615879A1 (ru) | 1990-12-23 |
Family
ID=21402154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884489362A SU1615879A1 (ru) | 1988-10-03 | 1988-10-03 | Счетчик с начальной установкой |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1615879A1 (ru) |
-
1988
- 1988-10-03 SU SU884489362A patent/SU1615879A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент JP № 61-20175, кл. Н 03 К 21/38, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5852373A (en) | Static-dynamic logic circuit | |
KR910013734A (ko) | 잡음 허용 입력 버퍼 | |
KR910013535A (ko) | 반도체 집적회로 | |
KR950022130A (ko) | 다중 전압시스템용 출력 버퍼회로, 입력 버퍼회로 및 양방향 버퍼회로 | |
US6052008A (en) | Generation of true and complement signals in dynamic circuits | |
KR870001599A (ko) | 메모리의 출력 버퍼 회로 | |
KR960012471A (ko) | 전력소비를 감소시키는 cmos 인버터 회로를 가진 시스템 및 그 방법 | |
US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
KR920009078A (ko) | 이중전압원 인터페이스회로 | |
JPH03192915A (ja) | フリップフロップ | |
SU1615879A1 (ru) | Счетчик с начальной установкой | |
US5994936A (en) | RS flip-flop with enable inputs | |
US4649290A (en) | Pulse generating circuit | |
KR100218315B1 (ko) | 레벨시프트 회로 | |
SU743200A1 (ru) | Элемент с трем состо ни ми | |
SU1182665A1 (ru) | Элемент с трем состо ни ми | |
SU1239858A1 (ru) | Делитель частоты | |
SU1598160A1 (ru) | Трехзначный элемент | |
SU1026291A1 (ru) | Счетный триггер на МДП-транзисторах | |
SU1148114A1 (ru) | Логический элемент | |
SU1149399A1 (ru) | Формирователь с трем состо ни ми на выходе | |
SU1443137A1 (ru) | Г-триггер | |
US4621370A (en) | Binary synchronous count and clear bit-slice module | |
SU1202048A1 (ru) | Ключевой элемент | |
SU1734206A1 (ru) | Логический элемент на МДП-транзисторах |