SU1182665A1 - Элемент с трем состо ни ми - Google Patents
Элемент с трем состо ни ми Download PDFInfo
- Publication number
- SU1182665A1 SU1182665A1 SU843728207A SU3728207A SU1182665A1 SU 1182665 A1 SU1182665 A1 SU 1182665A1 SU 843728207 A SU843728207 A SU 843728207A SU 3728207 A SU3728207 A SU 3728207A SU 1182665 A1 SU1182665 A1 SU 1182665A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- source
- inverter
- output
- gate
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
ЭЛЕМЕНТ С ТРЕМЯ СОСТОЯНИЯМИ , содержащий инвертор, вход которого вл етс блокирующим входом устройства, и два каскодно включенных транзистора, исток первого транзистора соединен с общей шиной, исток второго транзистора - с шиной питани , выход инвертора - с затвором первого транзистора, исток одного транзистора инвертора - с затвором второго транзистора, исток другого транзистора инвертора -. с общей шиной , стоки транзисторов каскода вл ютс выходом устройства, о т лич а ющи йс тем, что, с целью повышени надежности, введен элемент И-НЕ, выход которого соединен с затвором второго транзистора, входы элемента И-НЕ вл ютс соответственно информационным и блок фующим инверсным входами устройства.
Description
Изобретение относитс к импульсной технике и может быть использовано в цифровых устройствах с шинной организацией.
Цель изобретени - повышение надежности за счет умень шени числа транзисторов.
На чертеже представлена принципиальна электричэска схема элемента с трем состо ни ми.
Устройство содержит инвертор 1, вход которого вл етс блокирующим входом 2 устройства, и два каскодно включенных транзистора 3 и 4, выход инвертора 1 соединен с затвором первого транзистора 3, исток которого соединен с общей шиной 5, исток транзистора 6 инвертора 1 соединен с затвором второго транзистора 4, исток которого соединен с шиной / питани , исток транзистора 8 инвертора 1 соединен с шиной 5, стоки транзисторов 4 и 3 вл ютс выходом 9 устройства, затвор транзистора 4 соединен с выходом элемента И-НЕ 10, входы которого вл ютс соответственно информационным 11 и блокирующим инверсным 12 входами устройства.
Устройство работает следующим образом ..
При действии на входе 12 низкого уровн напр жени и на входе 2 . высокого уровн напр жени транзистор 6 закрыт, транзистор 8 открыт, на выходе элемента И-НЕ 10 устанавливаетс высокий уровень напр жени .
6652
Таким образом, на затворе тран- зистора 4 действует высокий, а на затворе транзистора 3 - низкий уровни напр жени , следовательно, транзисторы 4 и 3 закрыты и на выходе устройства устанавливаетс третье состо ние (высокий импеданс), независимо от уровн напр жени , действующего на входе 11.
При действии на входе 12 высокого уровн напр жени и на входе 2 низкого уровн напр жени , транзистор 8 закры , транзистор 6 открыт, при этом уровень напр жени на затворах транзисторов 4 и 3 и, следовательно , на выходе 9 устройства определ етс уровнем напр жени , действующим на входе 11. Если на входе 11 действует низкий уровень напр жени , на выходе элемента И-НЕ10
устанавливаетс высокий уровень напр жени , которьй поступает на затвор транзистора 4, закрыва его, и через открытый транзистор 6 поступает на затвор транзистора. 3,
открыва его. Таким образом, на выходе 9 устанавливаетс низкий уровень напр жени . Если на входе 11 устройства действует высокий уровень
напр жени , на выходе элемента
И-НЕ 10 устанавливаетс низкий уровень напр жени , который открывает транзистор 4 и, действу через открытый транзистор 6 назатвор транзистора 3, закрьтает последний.
Следовательно, на выходе 9 устройства устанавливаетс высокий уровень напр жени .
Claims (1)
- ЭЛЕМЕНТ С ТРЕМЯ СОСТОЯНИЯМИ, содержащий инвертор, вход которого является блокирующим входом устройства, и два каскодно включенных транзистора, исток первого тран- зистора соединен с общей шиной, исток второго транзистора - с шиной питания, выход инвертора - с затвором первого транзистора, исток одного транзистора инвертора - с затвором второго транзистора, исток другого транзистора инвертора - с общей ши• ной, стоки транзисторов каскода являются выходом устройства, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности, введен элемент И—НЕ, выход которого соединен с затвором второго транзистора, входы элемента И-НЕ являются соответственно информационным и блокирующим § инверсным входами устройства < 1182665 ί 1182665 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843728207A SU1182665A1 (ru) | 1984-04-18 | 1984-04-18 | Элемент с трем состо ни ми |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843728207A SU1182665A1 (ru) | 1984-04-18 | 1984-04-18 | Элемент с трем состо ни ми |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1182665A1 true SU1182665A1 (ru) | 1985-09-30 |
Family
ID=21114204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843728207A SU1182665A1 (ru) | 1984-04-18 | 1984-04-18 | Элемент с трем состо ни ми |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1182665A1 (ru) |
-
1984
- 1984-04-18 SU SU843728207A patent/SU1182665A1/ru active
Non-Patent Citations (1)
Title |
---|
За вка DE № 3330559, кл. Н 03 К 19/092, 08.03.84. Авторское свидетельство СССР В 725235, кл. Н 03 К 19/08, 17.10.78; * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR830002451A (ko) | 감지 증폭기 | |
KR910013734A (ko) | 잡음 허용 입력 버퍼 | |
KR870001599A (ko) | 메모리의 출력 버퍼 회로 | |
US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
KR860007783A (ko) | 개선된 출력특성을 갖는 비교기 회로 | |
US4129792A (en) | Driver buffer circuit using delay inverters | |
SU1182665A1 (ru) | Элемент с трем состо ни ми | |
US5982198A (en) | Free inverter circuit | |
HUT60083A (en) | Broad band signal switching device | |
SU1615877A1 (ru) | Логический элемент на бипол рных и МОП-транзисторах | |
SU1676069A1 (ru) | Многостабильный триггер | |
SU790127A1 (ru) | Триггер на мдп транзисторах | |
SU743200A1 (ru) | Элемент с трем состо ни ми | |
SU1019635A1 (ru) | Преобразователь уровней | |
SU790330A1 (ru) | Быстродействующий преобразователь уровней напр жени на дополн ющих мдп транзисторах | |
SU1707757A1 (ru) | Троичный дизъюнктор на МДП-транзисторах | |
SU1492452A1 (ru) | Триггер со счетным входом на взаимодополн ющих МДП-транзисторах | |
SU1599985A1 (ru) | Элемент с трем состо ни ми | |
SU1615879A1 (ru) | Счетчик с начальной установкой | |
SU1480116A1 (ru) | Логический элемент на МДП-транзисторах | |
SU1140245A1 (ru) | Усилитель-формирователь выходных сигналов посто нных запоминающих устройств на МОП-Транзисторах | |
SU1474831A1 (ru) | Г-Триггер | |
SU1097162A1 (ru) | @ -Значный инвертор | |
SU1267590A1 (ru) | Тактируемый @ -триггер | |
SU951707A1 (ru) | Логический элемент И |