SU1707757A1 - Троичный дизъюнктор на МДП-транзисторах - Google Patents

Троичный дизъюнктор на МДП-транзисторах Download PDF

Info

Publication number
SU1707757A1
SU1707757A1 SU874290574A SU4290574A SU1707757A1 SU 1707757 A1 SU1707757 A1 SU 1707757A1 SU 874290574 A SU874290574 A SU 874290574A SU 4290574 A SU4290574 A SU 4290574A SU 1707757 A1 SU1707757 A1 SU 1707757A1
Authority
SU
USSR - Soviet Union
Prior art keywords
type channel
transistors
induced
mos transistors
bus
Prior art date
Application number
SU874290574A
Other languages
English (en)
Inventor
Анатолий Никанорович Кушниренко
Original Assignee
А.Н.Кушниренко
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by А.Н.Кушниренко filed Critical А.Н.Кушниренко
Priority to SU874290574A priority Critical patent/SU1707757A1/ru
Application granted granted Critical
Publication of SU1707757A1 publication Critical patent/SU1707757A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение относитс  к импульсной технике и может быть использовано при создании интегральных схем на МДП-транзи- сторах. Целью изобретени   вл етс  упрощение устройства. Введение МДП-тран- зисторов 8 и 9 с встроенным каналом п-типа. а также новых конструктивных св зей позвол ет реализовать транзисторный диэъ- юнктор на основе троичной логики. 2 ил.

Description

фиг Л
Изобретение относитс  к импульсной технике и может быть использовано при создании интегральных схем на МДП-транзисторах .
Целью изобретени   вл етс  упроще- ние устройства.
На фиг.1 представлена схема троичного дизъюнкторэ; на фиг.2 - таблица истинности троичного дизъюнктора.
Троичный дизъюнктор на МДП-транзи- сторах содержит первую 1 и вторую 2 выход- ные шины, первый 3 и второй 4 МДП-транзисторы с индуцированным каналом n-типа, первый 5 и второй 6 МДП- транзисторы с индуцированным каналом р-типа, резистор 7, первый 8 и второй 9 МДП-транзисторы с встроенным каналом п- типа, общую шину 10, шину 11 положительного питани , шину 12 отрицательного питани  и выходную шину 13.
Строки транзисторов 3 и 4 подключены к положительной шине 11 питани , истоки - к выходной шине 13, а затворы соответственно через транзисторы 8 и 9 - к входным шинам 1 и 2. Затворы транзисторов 8 и 9 подключены соответственно к входным шинам 2 и 1 и к затворам транзисторов 6 и 5. строки которых подключены к отрицательной шине 12 питани , а истоки - к выходной шине 13 и через резистор 7 к общей шине 10.
Дизъюнктор работает следующим образом .
Логическому 0 соответствует нулевое напр жение, логической Т -импульс поло- жительного напр жени , логической 2 - импульс отрицатетьного напр жени .
Если на входные шины поступают логические сигналы О, О или О, Г, или 1,
О, или Г, Г, устройство работает как двоичный дизъюнктор, при этом транзисторы 5 и 6 закрыты. Если хот  бы на одну входную шину 1 и 2 поступает сигнал логической 2, то транзисторы 3 и 4 закрываютс , а транзисторы 5 или 6 открываютс  и на выходной шине формируетс  сигнал логической 2.

Claims (1)

  1. Формула изобретени 
    Троичный дизъюнктор на МДП-транзи- сторах, содержащий первый и второй МДП- транзисторы с индуцированным каналом n-типа, соединенные параллельно, первый и второй МДП-транзисторы с индуцированным каналом р-типа, затворы которых подключены соответственно к первой и второй входным шинам, резистор, первый вывод которого подключен к выходной шине, отличающийс  тем, что, с целью его упрощени , введены первый и второй МДП-транзисторы с встроенным каналом n-типа, сроки первого и второго МДП- транзисторов с индуцированным каналом n-типа подключены к положительной шине питани , истоки - к истокам первого и второго МДП-транзисторов с индуцированным каналом р-типа и выходной шине, а затворы соответственно через первый и второй МДП-транзисторы с встроенным каналом n-типа - к первой и второй входным шинам, затворы первого и второго МДП-транзисторов с встроенным каналом n-типа подключены соответственно к второй и первой входным шинам, стоки МДП- транзисторов с индуцироеанным каналом р-типа подключены к отрицательной шине питани , второй вывод резистора подключен к общей шине.
    Фиг. 2
SU874290574A 1987-07-27 1987-07-27 Троичный дизъюнктор на МДП-транзисторах SU1707757A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874290574A SU1707757A1 (ru) 1987-07-27 1987-07-27 Троичный дизъюнктор на МДП-транзисторах

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874290574A SU1707757A1 (ru) 1987-07-27 1987-07-27 Троичный дизъюнктор на МДП-транзисторах

Publications (1)

Publication Number Publication Date
SU1707757A1 true SU1707757A1 (ru) 1992-01-23

Family

ID=21321858

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874290574A SU1707757A1 (ru) 1987-07-27 1987-07-27 Троичный дизъюнктор на МДП-транзисторах

Country Status (1)

Country Link
SU (1) SU1707757A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Electronics letters, 17 th October V.10. №21,3.441, flg.1. *

Similar Documents

Publication Publication Date Title
CA2101559A1 (en) Complementary logic input parallel (clip) logic circuit family
US4521695A (en) CMOS D-type latch employing six transistors and four diodes
SU1707757A1 (ru) Троичный дизъюнктор на МДП-транзисторах
KR880006850A (ko) 3스테이트 부설 상보형 mos집적회로
SU1363189A1 (ru) Узел формировани переноса
KR890700970A (ko) Mos트랜지스터를 가진 게이트회로
SU1149399A1 (ru) Формирователь с трем состо ни ми на выходе
SU1413722A1 (ru) Парафазна логическа КМОП-схема
SU919089A1 (ru) Устройство согласовани ТТЛ-элементов с МДП-элементами
JPH0779150A (ja) 半導体集積回路
SU944110A1 (ru) Усилитель-формирователь импульсов
SU1182665A1 (ru) Элемент с трем состо ни ми
SU1019635A1 (ru) Преобразователь уровней
SU1615877A1 (ru) Логический элемент на бипол рных и МОП-транзисторах
SU1429315A2 (ru) Логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ
SU1474831A1 (ru) Г-Триггер
SU1676069A1 (ru) Многостабильный триггер
SU932617A1 (ru) Устройство согласовани ТТЛ с МДП элементами
SU387437A1 (ru) Ч.:.союзная
SU1378030A1 (ru) Формирователь импульсов с преобразованием уровней сигналов
SU1734206A1 (ru) Логический элемент на МДП-транзисторах
SU1487176A1 (ru) Управляемый формирователь импульсов
SU1081790A1 (ru) Дешифратор
SU1097162A1 (ru) @ -Значный инвертор
SU1492467A1 (ru) Элемент с трем состо ни ми на КМДП-транзисторах