SU919089A1 - Устройство согласовани ТТЛ-элементов с МДП-элементами - Google Patents
Устройство согласовани ТТЛ-элементов с МДП-элементами Download PDFInfo
- Publication number
- SU919089A1 SU919089A1 SU802950192A SU2950192A SU919089A1 SU 919089 A1 SU919089 A1 SU 919089A1 SU 802950192 A SU802950192 A SU 802950192A SU 2950192 A SU2950192 A SU 2950192A SU 919089 A1 SU919089 A1 SU 919089A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistors
- bus
- transistor
- input
- inverter
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
Изобретение относится к автоматике и вычислительной технике и может быть использовано для согласования диодно-транзисторных и транзисторно-транзисторных (ДТЛ и ТТЛ) логических элементов с элементами на дополняющих МДП-транзисторах.
Известно устройство согласования ТТЛ элементов с МДП элементами, выполненное на дополняющих МДП-транзисторах, содержащее входной транзистор, первый и второй инверторы Й] . β
Недостатком такого устройства является невозможность согласования ТТЛ элементов с МДП элементами, напряжение питания которых превышает напряжение питания ТТЛ элементов.
Известно устройство согласования ТТЛ элементов с элементами на дополняющих МДП-транзисторах, напряжение , питания которых превышает напряжение питания ТТЛ элементов, содержащее входной транзистор, включенный между первой шиной питания и входной шиной устройства, затвор которого подключен к общей шине, первый инвертор, включенный между первой шиной питания и общей шиной, вход которого подключен к входной шине устройства, и второй и третий инверторы, истоки нагрузочных транзисторов которых подключены к второй шине питания, а затворы образуют перекрестные связи с выходами этих инверторов, входами второго и третьего инверторов являются затворы переключающих транзисторов, которые подключены соответственно к входу и выходу первого инвертора [2] .
Недостатками известного устройства являются сравнительно низкое быстродействие и большая потребляемая мощность в режиме переключения. Это обусловлено тем, что при открывании переключающего транзистора во втором или третьем инверторе нагрузочный транзистор инвертора еще открыт, и через оба транзистора кратковременно ' 919089 4 протекает сравнительно оольшои сквозной, ток. Уменьшение сквозных токов путем уменьшения крутизны нагрузочных транзисторов во втором и третьем инверторах приводит к снижению быстро- 5 действия.
Цель изобретения - повышение быстродействия и уменьшение потребляемой мощности.
Для достижения поставленной цели 10 в устройство согласования ТТЛ элементов с МДП элементами, выполненное на дополняющих МДП-транзисторах, содержащее входной транзистор, включенный между первой шиной питания и входной 1 шиной устройства, затвор которого подключен к общей шине, первый инвертор, включенный между первой шиной листания и общей шиной, вход которого подключен к входной шине устрой- ' 2 ства, и второй и третий инверторы, Iистоки нагрузочных транзисторов которых подключены к второй шине питания, истоки переключающих транзисторов ~ к общей шине, стоки переклю- 2 чающих транзисторов и затворы наIгрузочных транзисторов образуют пе- . рекрестные связи и подключены к соответствующим выходным шинам, а затворы переключающих транзисторов под- 3 ключены соответственно к выходу и входу первого инвертора, введены два дополнительных транзистора с каналом того же типа, что и у нагрузочных транзисторов, первый дополнительный 3 транзистор включен между нагрузочным и переключающим транзисторами второго инвертора, а второй - между нагрузочным и переключающим транзисторами третьего инвертора, затвор 4 дополнительного транзистора в каждом инверторе подключен к затвору переключающего транзистора.
На фиг. 1 представлена электрическая принципиальная схема устройства, выполненного на дополняющих МДП-транзисторах; на фиг. 2 - то же, вариант (напряжение питания на шинах 2 и 13 разной полярности).
Входной транзистор 1 включен меж- « ду первой шиной 2 питания и входной шиной 3 устройства, его затвор подключен к общей шине 4. Первый инвертор образован транзисторами 5 и 6 и включен между шинами 2 и 4, его вход подключен к шине 3. Второй и третий : инверторы образованы соответственно, последовательно включенными транзисторами 7, 8, 9 и 10, 11, 12. Истоки нагрузочных транзисторов /и 10 подключены к второй шине 13 питания, истоки переключающих транзисторов 9 и 12 - к шине 4, стоки транзисторов 9 и 12 и затворы транзисторов 7 и 10 образуют перекрестные связи и подключены к соответствующим выходным шинам 1k и 15. Затворы первого дополнительного транзистора 8 и переключающего транзистора 9 подключены к выходу первого инвертора, а затворы второго дополнительного транзистора 11 и переключающего транзистора 12 к входу первого инвертора.
Устройство работает следующим образом.
Входной транзистор 1 предназначен для повышения уровня напряжения логической единицы на входе устройства и находится в открытом состоянии во всех режимах работы устройства.
Пусть в исходном состоянии уровень напряжения на входной шине 3 устройства соответствует логическому нулю (0-0,5)В. При этом на выходе первого инвертора устанавливается напряжение, равное напряжению шины 2 питания (Е^ ) . Уровень напряжения на затворах транзисторов 8 и 9 и нулевой уровень напряжения на затворах транзисторов 11 и 12 обеспечивают формирование на первой выходной шине 14 нулевого уровня напряжения, а на второй выходной шине 15 “ уровня напряжения.соответствующего напряжению шины 13 питания (Ej.) .
При поступлении на вход 3 устройства уровня логической единицы, на выходе первого инвертора формируется нулевой уровень напряжения, который обеспечивает запирание транзистора 9 и полностью открывает транзистор 8. Входной сигнал (уровень логической единицы), поступающий на затворы транзисторов 11 и 12, обеспечивает открывание транзистора 12 и уменьшает проводимость канала транзистора 11, так как напряжение затвор-исток транзистора 11 уменьшается за счет входного сигнала. При этом независимо от напряжения на затворе транзистора 10 из-за модуляции сопротивления канала транзистора 11 на выходе третьего инвертора (на второй выходной шине 15) быстро формируется уровень напряжения, близкий к нулевому, что, в свою очередь, обеспечивает открывание транзистора 7. Через транзисторы 7 и 8 на первой выходной
919 тпине 14 формируется уровень напряжеIния, равный Ел. По мере повышения напряжения на первой выходной шине 14 усиливается действие положительной обратной связи с выхода второго 5 инвертора (с первой выходной шины 14) на затвор транзистора 10, который постепенно закрывается, и сквозной ток в третьем инверторе быстро исчезает. Таким образом, процесс пере- »0 хода устройства согласования в новое состояние проходит лавинообразно. Модуляция сопротивления канала транзисторов 8 и 11 нр только позволяет уменьшить сквозной ток во вто ром и третьем инверторах, но также и увеличить крутизну транзисторов 7 и 10, что, в свою, очередь, позволяет ускорить перезаряд емкостей, подключенных к выходным шинам, и, 20 следовательно, повысить быстродействие устройства.
Работа второго варианта устройства (фиг^, 2) практически не отличается от работы первого варианта устройст- 25 ства (фиг. 1) с учетом соответствующего изменения типа проводимости канала у транзисторов во втором и третьем инверторах.
Введение дополнительных транзис- 30 торов и увеличение крутизны нагрузочных транзисторов позволяет повысить быстродействие почти в 1,7 раза и уменьшить потребляемую мощность по сравнению с прототипом почти на 30%.
Claims (2)
- (54) УСТРОЙСТВО СОГЛАСОВАНИЯ ТТЛ ЭЛЕМЕНТОВ Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл согласовани диодно-транзисторных и транзис торно-транзисторных (ДТЛ и ТТЛ) логи ческих элементов с элементами на дополн ющих МДП-транзисторах. Известно устройство согласовани ТТЛ элементов с МДП элементами, выполненное на дополн ющих {-ШП-транзис торах, содержащее входной транзистор первый и второй инверторы Tl . Недостатком такого устройства вл етс невозможность согласовани ТТЛ элементов с ЩП элементами, напр жение питани которых превышает напр жение питани ТТЛ элементов. Известно устройство согласовани ТТЛ элементов с элементами на дополн ющих МДП-транзисторах, напр жение питани которых превышает напр жение питани ТТЛ элементов, содержащее входной транзистор, включенный между первой шиной питани и входной шиной С МДП ЭЛЕМЕНТАМИ устройства, затвор которого подключен к общей шине, первый инвертор, включенный между первой шиной питани и общей шиной, вход которого подключен к входной шине устройства, и второй и третий инверторы, истоки нагрузочных транзисторов которых подключены к второй шине питани , а затворы образуют перекрестные св зи с выходами этих инверторов, входами второго и третьего инверторов вл ютс затворы переключающих транзисторов , которые подключены соответственно к входу и выходу первого инвертора 2 . Недостатками известного устройства вл ютс сравнительно низкое быстродействие и больша потребл ема мощность в режиме переключени . Это обусловлено тем, что при открывании переключающего транзистора во втором или третьем инверторе нагрузочный транзистор инвертора еще открыт, и через оба транзистора кратковременно протекает сравнительно большой сквоз ной, ток. Уменьшение сквозных токов уменьшени крутизны нагрузочны транзисторов во втором и третьем инверторах приводит к снижению быстродействи . Цель изобретени - повышение быст родействи и уменьшение потребл емой мощности. Дл достижени поставленной цели в устройство согласовани ТТЛ элемен с МДП элементами, выполненное на дополн ющих МДП-транзисторах, содержащее входной транзистор, включенный между первой шиной питани и входной шиной устройства, затвор которого подключен к общей шине, первый инвер |тор, включенный между первой шиной п }тани и общей шиной, вход которого подключен к входной шине устрой- ства, и второй и третий инверторы, истоки нагрузочных транзисторов которых подключены к второй шине питани , истоки переключающих транзисторов - к общей шине, стоки переключающих транзисторов и затворы нагрузочных транзисторов образуют перекрестные св зи и подключены к соот аетсТвующим выходным шинам, а затворы переключающих транзисторов подключены соответственно к выходу и входу первого инвертора, введены два дополнительных транзистора с каналом того же типа, что и у нагрузочных транзисторов, первый дополнительный транзистор включен между нагрузочным и переключающим транзисторами второго инвертора, а второй - между нагрузочным и переключающим транзисторами третьего инвертора, затвор дополнительного транзистора в каждом инверторе подключен к затвору переключающего транзистора. На фиг. 1 представлена электрическа принципиальна схема устройства , выполненного на дополн ющих МДП-транзисторах; на фиг. 2 то же, вариант (напр жение питани на шинах 2 и 13 разной пол рности). Входной транзистор 1 включен между первой шиной 2 питани и входной шиной 3 устройства, его затвор Подключен к общей шине Д. Первый инвертор образован транзисторами 5 6 и включен между шинами 2 и , его вход подклнэчен к шине 3 Второй и третий инверторы образованы соответственно, последовательно включенными транзисторами 7s 8s 9 и 10, 11, 12о Истоки нагрузочных транзисторов 7 и 10 подключены к второй шине 13 питани , истоки переключающих транзисторов 9 и 12 - к шине k, стоки транзисторов 9 и 12 и затворы транзисторов 7 и 10 образуют перекрестные св зи и подключены к соответствующим выходным шинам 1ч и 15. Затворы первого дополнительного транзистора 8 и переключающего транзистора 9 подключены к выходу первого инвертора, а затворы второго дополнительного транзистора 11 и переключающего транзистора 12 к входу первого инвертора. Устройство работает следующим образом . Входной транзистор 1 предназначен ДЛЯ повышени уровн напр жени логической единицы на входе устройства и находитс в открытом состо нии во всех режимах работы устройства. Пусть в исходном состо нии уровень напр жени на входной шине 3 устройства соответствует логическому (0-0,5)В. При этом на выходе первого инвертора устанавливаетс напр жение, равное напр жению шины 2 питани (Е;() Уровень напр жени затворах транзисторов 8 и 9 и нулевой уровень напр жени на затворах транзисторов 11 и 12 обеспечивают формирование на первой выходной шине 1 нулевого уровн напр жени , а на второй выходной шине 15 уровн напр жени ,соответствующего напр жению шины 13 питани (Е,) . При поступлении на вход 3 устройства уровн логической единицы, на выходе первого инвертора формируетс нулевой уровень напр жени , который обеспечивает запирание транзистора 9 и полностью открывает транзистор 8. Входной сигнал (уровень логической единицы), поступающий на затворы транзисторов 11 и 12, обеспечивает открывание транзистора 12 и уменьшает проводимость канала транзистора 11, так как напр жение затвор-исток транзистора 11 уменьшаетс за счет входного сигнала. При этом независимо от напр жени на затворе транзистора 10 из-за модул ции сопротивлени канала транзистора 11 на выходе третьего инвертора (на второй выходной шине 15) быстро формируетс уровень напр жени , близкий к нулевому, что, в свою очередь, обеспечивает открывание транзистора 7. Через транзисторы 7 и 8 на первой выходной тпйне 14 формируетс уровень напр же |Ни , равный Ejj. По мере повышени напр жени на первой выходной шине Т усиливаетс действие положительной обратной св зи с выхода второго инвертора (с первой выходной ыины 1 на затвор транзистора 10, который постепенно закрываетс , и сквозной ток в третьем инверторе быстро исчезает . Таким образом, процесс пере хода устройства согласовани в ново состо ние проходит лавинообразно. Модул ци сопротивлени канала транзисторов 8 и 11 нр только позвол ет уменьшить сквозной ток во вт ром и третьем инверторах, но также и увеличить крутизну транзисторов 7 и 10, что, в свою очередь, позвол ет ускорить перезар д емкостей, подключенных к выходным шинам, и, следовательно, повысить быстродейст вие устройства. Работа второго варианта устройст ( фиг 2) практически не отличаетс от работы первого варианта устройст ства (фиг. 1) с учетом соответствую |1цего изменени типа проводимости канала у транзисторов во втором и третьем инверторах. Введение дополнительных транзисторов и увеличение крутизны нагрузочных транзисторов позвол ет повысить быстродействие почти в 1,7 раз и уменьшить потребл емую мощность по сравнению с прототипом почти на 30. Формула изобретени Устройство согласовани ТТЛ элементов с 1ДП элементами, выполненно 9 на дополн ющих МДП-транзисторах, содержащее входной транзистор, включенный между первой шиной питани и входной шиной устройства, затвор которого подключен к общей шине, первый инвертор, включенный между первой шиной питани и общей шиной, вход которого подключен к входной шине устройства, и второй и третий инверторы, истоки нагрузочных транзисторов которых подключены к второй шине питани , истоки переключающих транзисторов - к общей шине,стоки переключающих транзисторов и затворы нагрузочных транзисторов образуют перекрестные св зи и подключены к соответствующим выходным шинам, а затворы переключающих транзисторов подключены соответственно к выходу и входу первого инвертора, отличающеес тем, что, с целью повышени быстродействи и уменьшени потребл емой мощности, в него введены два дополнительных транзистора с каналом того же типа, что и у нагрузочных транзисторов, первый дополнительный транзистор включен между нагрузочным и переключающим транзисторами второго инвертора, а второй - между нагрузочным и переключающим транзисторами третьего инвертора, затвор дополнительного транзистора в каждом инверторе подключен к затвору переключающего транзистора . Источники информации, прин тые во внимание при экспертизе 1.За вка Франции N 2373921, кл. Н 03 К 19ЛО, 1978.
- 2.Авторское свидетельство СССР № 513502, кл. Н 03 К 19/00, 197.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802950192A SU919089A1 (ru) | 1980-06-04 | 1980-06-04 | Устройство согласовани ТТЛ-элементов с МДП-элементами |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802950192A SU919089A1 (ru) | 1980-06-04 | 1980-06-04 | Устройство согласовани ТТЛ-элементов с МДП-элементами |
Publications (1)
Publication Number | Publication Date |
---|---|
SU919089A1 true SU919089A1 (ru) | 1982-04-07 |
Family
ID=20905875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802950192A SU919089A1 (ru) | 1980-06-04 | 1980-06-04 | Устройство согласовани ТТЛ-элементов с МДП-элементами |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU919089A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2604054C1 (ru) * | 2016-01-22 | 2016-12-10 | Владимир Владимирович Шубин | Преобразователь уровня напряжения |
-
1980
- 1980-06-04 SU SU802950192A patent/SU919089A1/ru active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2604054C1 (ru) * | 2016-01-22 | 2016-12-10 | Владимир Владимирович Шубин | Преобразователь уровня напряжения |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4217502A (en) | Converter producing three output states | |
US4994955A (en) | Half-bridge driver which is insensitive to common mode currents | |
KR950027822A (ko) | 전압레벨변환회로 | |
US4031409A (en) | Signal converter circuit | |
US4395645A (en) | Mosfet logic inverter buffer circuit for integrated circuits | |
SU919089A1 (ru) | Устройство согласовани ТТЛ-элементов с МДП-элементами | |
SU1538246A1 (ru) | Преобразователь уровней сигналов на МДП-транзисторах | |
US5426382A (en) | Complementary logic recovered energy circuit | |
JP2985564B2 (ja) | ダイナミック回路 | |
JPH0793565B2 (ja) | レベル変換回路 | |
SU1742993A1 (ru) | Логический элемент на полевых транзисторах с затвором Шотки ИСПЛ-типа | |
SU932617A1 (ru) | Устройство согласовани ТТЛ с МДП элементами | |
SU1506543A1 (ru) | Устройство преобразовани уровней сигналов на КМДП-транзисторах | |
SU1081790A1 (ru) | Дешифратор | |
SU1465999A1 (ru) | Электронный ключ | |
SU1319273A1 (ru) | Устройство преобразовани уровней логических сигналов на КМОП-транзисторах | |
SU1506540A1 (ru) | Функциональный коммутатор на КМДП-транзисторах | |
JP2689628B2 (ja) | ドライバー回路 | |
SU790330A1 (ru) | Быстродействующий преобразователь уровней напр жени на дополн ющих мдп транзисторах | |
SU1019635A1 (ru) | Преобразователь уровней | |
SU1149399A1 (ru) | Формирователь с трем состо ни ми на выходе | |
SU1374422A2 (ru) | Аналоговый ключ на полевых транзисторах | |
SU1262721A1 (ru) | Логический элемент на КМДП-транзисторах | |
SU1309278A1 (ru) | Формирователь импульсов | |
SU1003348A1 (ru) | Формирователь импульсов |