SU932617A1 - Устройство согласовани ТТЛ с МДП элементами - Google Patents

Устройство согласовани ТТЛ с МДП элементами Download PDF

Info

Publication number
SU932617A1
SU932617A1 SU802935286A SU2935286A SU932617A1 SU 932617 A1 SU932617 A1 SU 932617A1 SU 802935286 A SU802935286 A SU 802935286A SU 2935286 A SU2935286 A SU 2935286A SU 932617 A1 SU932617 A1 SU 932617A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inverter
input
ttl
transistors
output
Prior art date
Application number
SU802935286A
Other languages
English (en)
Inventor
Иван Иванович Воронцов
Владимир Александрович Ушаков
Original Assignee
Предприятие П/Я М-5209
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5209 filed Critical Предприятие П/Я М-5209
Priority to SU802935286A priority Critical patent/SU932617A1/ru
Application granted granted Critical
Publication of SU932617A1 publication Critical patent/SU932617A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Description

(5«) УСТРОЙСТВОСОГЛАСОВАНИЯ ТТЛ с МДП-ЭЛЕМЕНТАМИ
Изобретение относитс  к импульсно технике и предназначено дл  согласовани  низковольтных, интегральных эле ментов на бипол рных транзисторах с высоковольтными интегральными элементами на комплементарных МДП-тран зисторах. Известно устройство согласовани  элементов транзисторно-транзисторной логики (ТТЛ элементов) с элементами, выполненными на МДП-транзисторах, содержащее входной МДП-транзистор, включенный между входной шиной и шиной питани , и два МДП-транзистора, нагрузочный и переключающий, последовательно включенные между шиной пи тани  и общей шиной, затвор переключающего транзистора подключен к вход ной шине TI . Недостатки известного устройства больша  потребл ема  мощность и зависимость параметров устройства от крутизны МДП-транзисторов, что снижает надежность устройства. Известно устройство coглa tэвaни  ТТЛ с МДП-элементами, содер и 4ее логический инвертор на комплементарных МДП-траИзисторах и ТТЛ-инвертор с открытым коллектором, включенные между первой низковольтной шиной питани  и общей шиной, а также два дополнительных инвертора на МДП-транзисторах , включенных между второй высоковольтной шиной питани  и общей шиной, у которых затворы нагрузочных р-канальных транзисторов перекрестно подключены к их выходам,  вл ющимс  выходами устройства, при этом вход ТТЛ-инвертора  вл етс  входом устройства , а его выход подключен к входу логического инвертора и к первой низковольтной шине питани , через входной МДП-транзистор, затвор которого подключен к общей шине,затворы переключающих п-канальных транзисторов дополнительных инверторов подключены соответственно к входу и выходу логического инвертора 2. 3 9 Недостатками известного устройств также  вл ютс  больша  потребл ема  мощность из-за протекани  тока через входной МДП-транзистор и зависимость параметров устройства от крутизны МДП-транзисторов дополнительных инве торов, что снижает надежность устройства , особенно при изменении окру жающей температуры. Цель изобретени  - уменьшение потребл емой мощности и повышение надежности устройства. Дл  достижени  поставленной цели в устройство согласовани  ТТЛ с МДП-элементами, содержащее логический инвертор на комплементарных МДП-транзисторах и ТТЛ-инвертор с открытым коллектором, включенные между первой низковольтной шиной питани  и общей шиной, а также два дополнительных инвертора на МДП-тран зисторах , включенных между второй высоковольтной шиной питани  и общей шиной, у которых затворы нагрузочных р-каналъных транзисторов пет рекрестно подключены к их выходам,  вл ющимс  выходами устройства, при этом вход ТТЛ-инвертора  вл етс  входом устройства, а его выход подключен к затвору переключающегоИ-ка- зо нем
нального транзистора первого дополнительного инвертора, введен второй ТТЛ-инвертор с открытым коллектором, включенный между первой низковольтной шиной питани  и общей шиной, вход которого подключен к выходу логического инвертора, а выход к затвору переключающего И -канального транзистора второго дополнительного инвертора, при этом вход логического инвертора подключен к входу устройства и в каждом из дополнительных инверторов затворы переключающих И-канальных транзисторов подключены к затворам нагрузочных р -канальных транзисторов.
На чертеже представлена электрическа  принципиальна  схема устройства согласовани .
Устройство включает логический инвертор 1 на комплементарных МДП-транзисторах и первый и второй ТТЛ-инверторы 2 и 3 с открытым коллектором и включены между первой низковольтной шиной Ц Питани  и общей шиной 5 а два дополнительных инвертора 6 и 7 на МДП-транзисторах включены
сопротивлени  на выходе инвертора 7, то на выходе инвертора 7 устанавливаетс  низкий логический уровень напр жени . На выходе инвертора 6
устанавливаетс  высокий логический уровень напр жени , так как вход инвертора 6 подключен к выходам ТТЛ-инвертора 2 и инвертора 7, имеющим Низкие логические уровни напр жени .
При этом потребл ема  мощность минимальна, так как в инверторах 6 и 7 транзисторы 10 и 11 закрыты, а в инверторах 2 и 3 ток через выходные транзисторы не протекает. Потреблемие мощности происходит только в момент переключени  устройства.
Работоспособность устройства сохран етс  при любых соотношени х крутизны транзисторов 3 1 и 10, 12,
так как выходное сопротивление ТТЛ-инвертора на несколько пор дков меньше выходного сопротивлени  МДП-инвертора . Кроме того, инверторы 6 и 7 образуют триггер, что значительно ускор ет процесс переключени  и делает его независимым от крутизны транзисторов . Это обеспечивает высокую надежность предлагаемого устройства между второй высоковольтной шиной 8 питани  и общей шиной 5. Затворы нагрузочного р-канального НДП-транзистора 9 и переключающего И -канального МДП-транзистора 10 инвертора 6 подключены к выходу инвертора 7, а затворы нагрузочного р-канального МДП-транзистора 11 и переключающего и -канального МДП-транзистора 12 инвертора 7 подключены к выходу инвертора 6. Выходы инверторов 6 и 7  вл ютс  выходами устройства. Вход инвертора 2, который  вл етс  входом устройства , и вход инвертора 3 подключены соответственно к входу и выходу инвертора 1. Устройство работает следующим образом . При поступлении на вход логического инвертора 1 и ТТЛ-инвертора 2 сигнала с высоким логическим уровнем напр жени  на выходе ТТЛ-инвертора 2 будет низкий логический уровень напр жени , а на выходе ТТЛ-инвертора 3 - высокий логический уровень напр жени . Поскольку сопротивление на выходе ТТЛ-инвертора 2 в состо нии с низким логическим уровнапр жени  значительно меньше

Claims (1)

  1. Формула изобретения
    Устройство согласования ТТЛ с МДП-элементами, содержащее логический инвертор на комплементарных МДП-транзисторах й ТТЛ-инвертор с открытым коллектором, включенные между первой низковольтной шиной питания и общей шиной, а также два дополнительных инвертора на МДП-транзисторах, включенных между второй высоковольтной шиной питания и общей шиной, у которых затворы нагрузочных р-канальных транзисторов перекрестно подключены к их выходам, являющимся выходами устройства, при этом вход ТТЛ-инвертора является входом устройства, а его выход подключен к затвору переключающего и-канального транзистора первого дополнительного инвертора, отличающееся тем, что, с целью уменьшения потреб-1 ляемой мощности и повышения надежности устройства, в него введен второй ТТЛ-инвертор с открытым коллектором, включенный между первой низковольтной шиной питания и общей шиной , вход которого подключен к выходу логического инвертора, а выход * к затвору переключающего И -канального транзистора второго дополнительного инвертора, при этом вход логического инвертора подключен к входу устройства и в каждом из дополнительных инверторов затворы переключающих И-канальных транзисторов подключены к затворам нагрузочных р-канальных транзисторов.
SU802935286A 1980-06-05 1980-06-05 Устройство согласовани ТТЛ с МДП элементами SU932617A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802935286A SU932617A1 (ru) 1980-06-05 1980-06-05 Устройство согласовани ТТЛ с МДП элементами

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802935286A SU932617A1 (ru) 1980-06-05 1980-06-05 Устройство согласовани ТТЛ с МДП элементами

Publications (1)

Publication Number Publication Date
SU932617A1 true SU932617A1 (ru) 1982-05-30

Family

ID=20899986

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802935286A SU932617A1 (ru) 1980-06-05 1980-06-05 Устройство согласовани ТТЛ с МДП элементами

Country Status (1)

Country Link
SU (1) SU932617A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0326952A2 (en) * 1988-02-02 1989-08-09 National Semiconductor Corporation Bipolar-CMOS interface circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0326952A2 (en) * 1988-02-02 1989-08-09 National Semiconductor Corporation Bipolar-CMOS interface circuit

Similar Documents

Publication Publication Date Title
US4672243A (en) Zero standby current TTL to CMOS input buffer
EP0220856B1 (en) Source follower CMOS input buffer
KR930015345A (ko) 상보 입력 버퍼가 있는 집적 회로
IE832711L (en) Interface circuit using igfets
JPH07105448B2 (ja) Mos型集積回路
JPS6435799A (en) Semiconductor integrated circuit
US4749886A (en) Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate
US4395645A (en) Mosfet logic inverter buffer circuit for integrated circuits
EP0202582B1 (en) A nmos data storage cell and shift register
SU932617A1 (ru) Устройство согласовани ТТЛ с МДП элементами
US6919737B2 (en) Voltage-level converter
SU1775853A1 (ru) Устройство преобразования уровней логических сигналов на кмоп-транзисторах
SU919089A1 (ru) Устройство согласовани ТТЛ-элементов с МДП-элементами
JPS5686528A (en) Pulse circuit
SU1072264A1 (ru) Логический элемент Исключающее ИЛИ
EP0765038A2 (en) Improvements relating to CMOS inverter design
SU1413722A1 (ru) Парафазна логическа КМОП-схема
SU1081790A1 (ru) Дешифратор
SU1615877A1 (ru) Логический элемент на бипол рных и МОП-транзисторах
SU790330A1 (ru) Быстродействующий преобразователь уровней напр жени на дополн ющих мдп транзисторах
KR900002789B1 (ko) 시모스를 이용한 고 전류 드라이버
SU944110A1 (ru) Усилитель-формирователь импульсов
JP3055165B2 (ja) 出力バッファ回路
SU1182665A1 (ru) Элемент с трем состо ни ми
KR940005061Y1 (ko) 씨모스 슈미트 트리거회로