SU1262721A1

SU1262721A1 - Логический элемент на КМДП-транзисторах

Info

Publication number: SU1262721A1
Application number: SU853835348A
Authority: SU
Inventors: Сергей Васильевич Ильин; Сергей Евгеньевич Калинин; Александр Иванович Березенко; Лев Николаевич Корягин
Original assignee: Предприятие П/Я В-2892
Priority date: 1985-01-03
Filing date: 1985-01-03
Publication date: 1986-10-07

Abstract

Изобретение относитс к импульсной технике и может использоватьс при разработке универсальных и спе- , циализированных интегральных схем на комплементарных МДП-транзисторах. Цель изобретени - повьщение надежности логического элемента (ЛЭ) - достигаетс уменьшением числа используемых транзисторов. ЛЭ содержит р -канальные транзисторы 1-4, П-канальные транзисторы 5-9, образующие четыре пары последовательно включенных транзисторов 1 и 2, 3 и4, 5и6, 7и8, вькодную 10, шины 11 и 12 питани , входные шины 13 и 14, узлы 15 и 16, в которых реализуетс инверси логических переменных А-А и В-В соответственно. На чертеже показана схема ЛЭ НЕРАВНОЗНАЧНОСТЬ . В описании изобретени с приводитс схема ЛЭ РАВНОЗНАЭДОСТЬ. (Л 4 ил.

Description

Изобретение относитс к импульсной технике и может быть использовано при разработке универсальных и специализированных интегральных схем на комплементарных МДП-транзисторах.

Цель изобретени - повышение надежности логического элемента.

Поставленна цель -достигаетс уменьшением числа используемых транзисторов ,

На фиг.1 представлена электрическа принципиальна схема логического элемента НЕРАВНОЗНАЧНОСТЬ; на фиг.2 - то же, логического элемента РАВНОЗНАЧНОСТЬ; на фиг.З - таблица истинности-логического элемента НЕРДВНОЗНАЧНОСТЬ; на фиг. 4 - то же, логического элемента РАВНОЗНАЧНОСТЬ.

Логический элемент содержит рканальные (фиг.) или м -канальные (фиг.2) транзисторы I - 4, -канальные (фиг.1) или р -канальные (фиг.2) транзисторы 5-9, образующие четыре пары последовательно включенных транзисторов 1 и 2, 3 и 4, 5 и 6, 7 и 8, стоки транзисторов 2,4,5 и 7 подключены к выходной шине 10, истоки транзисторов 1 и 3 подключены к шине 11 питани , истоки транзисторов 6,8 и 9 подключены к йторой шине 12 питани , сток транзистора 9 подключен к затворам транзисторов 2 и 8 и к стоку транзистора 3, затворы транзисторов 1 и 6 подключены к первой входной шине 13, затворы транзисторов 3,5 и 9 подключены к второй входной шине 14.- На входную , шину 13 поступает логическа переменна А , на шину 14 - логическа переменна В , в узле 15 реализуетс инверси логической переменной А-А, в узле 16 - инверси логической переменной Б-В.

Логический элемент НЕРАВНОЗНАЧНОСТЬ (фиг.1) работает в соответствии с таблицей истинности (фиг.З). В таблице истинности низкому и высокому уровн м сигналов соответствуют .логические О и 1 обозначени flL и 3 соответствуют состо ни м транзисторов , когда они провод т ( П) и когда закрыты (Э). Во второй строке таблицы истинности приведены подчиненные номера транзисторов, соответствующие фиг..

При А О и В О уровень логического О на выходе F устанавливаетс

через провод щие транзисторы 7 и 8, при А и В 1 - через транзисторы 5 и 6 .

При А О и В 1 уровень логической 1 на выходе F устанавливаетс через провод щие 1 и 2, при А 1 и В О - через транзисторы 3 и 4.

Логический элемент РАВНОЗНАЧНОСТЬ (фиг.2)работает в соответствии с таблицей истинности (-фиг.4).

При А О и В О уровень логи-. ческой 1 на выходе F устанавливаетс через провод щие транзисторы 5 и 6, при А 1 и В 1 - через 5 транзисторы 7 и 8.

При А О и В 1 уровень логического О на выходе F устанавливаетс через провод щие транзисторы , 0 3 и 4, при А 1 и В О - через

провод щие транзисторы 1 и 2.

I

Claims

Формула изобретени

5 Логический элемент на КМДП-транзисторах , содержаш,ий, первый, второй , третий и четверть1Й транзисторы с каналами проводимости первого типа и п тьй, шестой, седьмой, вось0 мой и дев тый транзисторы с каналами проводимости второго типа, стоки второго. Четвертого, п того и седьмого транзисторов подключены к вы- .ходной шине, а их истоки - соответственно к стокам первого, третьего, шестого и восьмого транзисторов, истоки первого и третьего транзисторов подключены к первой шине питани истоки шестого, восьмого и дев того транзисторов подключены к второй шине питани , сток дев того транзистора подключен к затворам второго и восьмого транзисторов и стоку третьего транзистора, затвор первого транзистора подключен к первой входной шине, затворы третьего и дев того транзисторов подключены к второй входной шине, затворы четвертого и седьмого транзисторов подключены к стоку первого транзистора, от л ичающийс тем, что, с целью повьшени надежности, затвор н сток шестого транзистора подключены соответственно к первой входной шине и стоку первого транзистора, а затвор

5 п того транзистора подключен к второй входной шине.

cpuB.Z

физ.З

фиг А