SU1018250A1 - Логический элемент - Google Patents

Description

110 Изобретение относитс  к вычислительной технике, электронике, автома тике, в частности может быть использовано в интегральных микросхемах и БИС на дополн ющих МДП-транзисторах . Известен логический элемент на до полн ющих МДП-транзисторах, на выходе которого выполн ютс  функции равнозначности С 1 3. Недостатком этого элемента  вл ет с  его сложность. Логический элемент содержит большое число МДГ(-транзисто ров. Известен логический элемент, содержащий два М-канальных транзистора и два р-канальных транзистор, ст ки которых подключены к выходной шине , затвор первого И-канального тран зистора подключен ко входной шине первого логического сигнала, затвор первого р-канального транзистора подключен к входной шине второго логического сигнала, к входной шине первого логического сигнала подключе ны также истоки первого р-канального транзистора и второго i-канального транзистора, а также затвор второго р-канального транзистора., к входной шине второго логического сигнала под ключен исток второго р-канального У транзистора, а к входной шине инверсии второго логического сигнала подключен затвор второго п-канального транзистора и исток первого И-каналь ного транзистора 21. Недостаток известного элемента за ключаетс  в низком быстродействии, различном при разных наборах входных переменных за счет неравномерно распределенной емкостной нагрузки на входных шинах логических сигналов. Емкостна  нагрузка по входной шине первого логического сигнала превышае емкостную нагрузку по входным шинам других логических сигналов за счет того, что ко входной шине первого ло гического сигнала , подклочены две легированные области (истоки транзисторов р- и yi-типа и емкости затворов других транзисторов р- и И-типа. Целью изобретени   вл етс  повышение и выравнивание быстродействи  при фазных наборах входных переменных . Поставленна  цель достигаетс  тем что в логическом элементе, содержащем два И-канальных транзистора и .дваР-канальных транзистора, стоки к 0 торых подключены к выходной шине, затвор первого и-канального транзистора подк/вочен к входной шине первого . логического сигнала, а затвор первого р-канального транзистора подключен к входной шине второго логического сигнала,ко входной шине второго логического сигнала подключен исток первого и -канального транзистора, ко входной шине первого логического сигнала подключен исток.второго р-канального транзистора, ко входной не инверсии второго логического сигнй ла подключен исток второго vi-канального транзистора и затвор второго р-канального транзистора, а ко входной шине инверсии первого логического Сигнала подключен исток первого Р-канального транзистора и затвор второго И-канального транзистора. На чертеже представлена электрическа  принципиальна  схема устройства . Стоки двух h-канальных транзисторов 1 и 2 и двух р-канальных транзисторов 3 и подключены к выходной шине 5. Ко входной шине второго логического сигнала 8(6 подкш чен исток транзистора 1 и затвор транзистора 3, ко входной шине первого логического сигнала 1 (7) подключен исток транзистора 1, ко входной шине инверсии вто рого логического сигнала В (8) подключен ис:ток транзистора 2 и затвор транзистора , а ко входной шине инверсии первого логического сигнала А( 9 ) подключен исток транзистора 3 и затвор транзистора 2. Устройство работает следующим образом . На н; левом наборе, когда А О, В О, А 1, В - 1, транзисторы 2 и 3 провод т ji а транзисторы 1 и k закрыты . На выходной шине 5 устанавливаетс  уровень напр жени  логической t. На ngpBOM наборе, когда А 0, В 1 А 1, В 0, транзисторы 2 и Л провод т, а транзисторы 1 и 3 закрыты. На выходной шине 5 устанавливаетс  уровень напр жени  логического О. На втором , когда А i В О, Д О, В 1, транзисторы 1 и 3 провод т, а транзисторы 2 и k закрыты . На выходной шине 5 устанавливаетс  уровень напр жени  логического 3101 На третьем наборе, когда А 1, В 1, R О, В 0 транзисторы 1 и провод т, а транзисторы 2 и 3 закрыты . На выходной шине 5 устанавлива . етс  уровень напр жени  логической 1. Следовательно, элемент выполн ет функцию равнозначностио Принцип работы логического элемента проиллострнрован с помощью таблицы истинности, котора  дополнена таблицей состр Ш транзисторов, вход щих в логический элемент, в табл. 1 низкому и высокому уровню сигналов соответствует О и М, знаки Лг и 3 соответствуют состо ни м транзисторов , когда они провод т (П: J и когда закрыты (З}. В данном элементе входные емкости I по каждому входу равны и включают емкостьлегировадаой области (истока.. 04 одного транзистора и емкост затвора одного транзистора. Если обозмачить Сд и С соответственно емкость легированной области и ёмкость затвора, транзистора, то по каждому Bxcifly , С Са в прототипе по входу А С ЯСд + 2С : Следовательно, дачный элемент по звол ет в 2 paSa уменьшить входные емкости, что, в конечном счете, приводит к повышению быст(х действи  устройства, а котором, используетс  данный элементов 1,5-2 . В табл. 2 представлены результаты сравнени  Тзфизвестного элемента |схема t) и предложенного логического элемента Ссхема 2) дл  . ных технологий при переключении сиг-. налов из 1 в О и из О в 1.

t а б ли

..-

Л,43 13,20 10,00 13,0 2,50

|2,80

1,19 |3,63 1,67

П79 1,55

i

1,61

1.55 2,11

Продолжение табл. 2

3,39

1 О О 13,80

13,10

1,25 0,72 3,32 0,96 2,97 2,1i

Claims (1)

1. ЛОГИЧЕСКИЙ ЭЛЕМЕНТ, содержащий два и-канальных транзистора и два р-канальных транзистора, стоки которых подключены к выходной ’шине, затвор первого ti-канального транзистора подключен кр входной шине первого логического сигнала, а затвор первого р-канального транзистора подключен ко входной шине второго логического сигнала, отл.ич а ю щ и й с я тем, что, с целью повышения и выравнивания быстродействия при разных наборах входных переменных, ко входной шине второго логического сигнала подключен исток первого м-канального транзистора, ко входной шине первого логического сигнала подключен исток второго Р-канального транзистора, ко входной шине инверсии втброго логического сигнала подключен исток второго и -канального транзистора и за- е твор второго р-канального транзисто- ® ра, а ко входной шине инверсии перво- ( го логического сигнала подключен ис- J ток первого P-канального транзисто- С ра и затвор второго И-канального транзистора. 5

   1 1018250 2