JPH0378313A - Ｍｏｓ―電界効果トランジスタ駆動回路 - Google Patents
Ｍｏｓ―電界効果トランジスタ駆動回路Info
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- JPH0378313A JPH0378313A JP1214411A JP21441189A JPH0378313A JP H0378313 A JPH0378313 A JP H0378313A JP 1214411 A JP1214411 A JP 1214411A JP 21441189 A JP21441189 A JP 21441189A JP H0378313 A JPH0378313 A JP H0378313A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート・ソース間耐圧ＶａＳ、に制約を受け
ない、ＭＯＳ−電界効果トランジスタの駆動回路に関す
るものである。
ない、ＭＯＳ−電界効果トランジスタの駆動回路に関す
るものである。
一般にＭＯＳ−電界効果トランジスタ自体のゲート酸化
膜を厚くすることにより、ゲート・ソース間電圧（以下
ＶａＳと略す）の耐圧を上げることは可能であるが、製
造プロセスが複雑となる上、スレッショルド電圧（Ｖ
ｔ ｈ ）が増大してしまう。
膜を厚くすることにより、ゲート・ソース間電圧（以下
ＶａＳと略す）の耐圧を上げることは可能であるが、製
造プロセスが複雑となる上、スレッショルド電圧（Ｖ
ｔ ｈ ）が増大してしまう。
そこで、第２図（ａ）〜（ｄ）に示すような、ＭＯＳ−
電界効果トランジスタのゲートに対し、駆動信号が分圧
された形で印加され、見かけ上のゲート°ソース間耐圧
を上げる回路が公知である。
電界効果トランジスタのゲートに対し、駆動信号が分圧
された形で印加され、見かけ上のゲート°ソース間耐圧
を上げる回路が公知である。
第２図（ａ）において、４は駆動されるＮチャネルＭＯ
Ｓ−電界効果トランジスタ、８はＭＯＳ−電界効果トラ
ンジスタ４のゲートと、駆動信号が印加される入力端子
６との間に直列に接続される抵抗、９はＭＯＳ−電界効
果トランジスタ４のゲート・ソース間に、カソードがゲ
ート側になるように並列接続されたツェナーダイオード
である。
Ｓ−電界効果トランジスタ、８はＭＯＳ−電界効果トラ
ンジスタ４のゲートと、駆動信号が印加される入力端子
６との間に直列に接続される抵抗、９はＭＯＳ−電界効
果トランジスタ４のゲート・ソース間に、カソードがゲ
ート側になるように並列接続されたツェナーダイオード
である。
入力端子６に印加された駆動信号は、抵抗８とツェナー
ダイオード９で分圧されるため、ＭＯＳ−電界効果トラ
ンジスタ４のゲート・ソース間電圧Ｖｏｓは、ツェナー
ダイオード９のツェナー電圧（Ｖ２）で制限される。従
って、ＭＯＳ−電界効果トランジスタ４のゲート・ソー
ス間耐圧（Ｖａｓｓ）より低い値に、ツェナーダイオー
ド９のツェナー電圧Ｖ２を設定することにより、ＭＯＳ
−電界効果トランジスタ４を保護している。
ダイオード９で分圧されるため、ＭＯＳ−電界効果トラ
ンジスタ４のゲート・ソース間電圧Ｖｏｓは、ツェナー
ダイオード９のツェナー電圧（Ｖ２）で制限される。従
って、ＭＯＳ−電界効果トランジスタ４のゲート・ソー
ス間耐圧（Ｖａｓｓ）より低い値に、ツェナーダイオー
ド９のツェナー電圧Ｖ２を設定することにより、ＭＯＳ
−電界効果トランジスタ４を保護している。
第２図（ｂ）もＮチャネルＭＯＳ＝電界効果トランジス
タの駆動回路の例であるが、抵抗と、ツェナーダイオー
ドの位置が、同図（ａ）と入れ替っている。この場合、
入力端子６に印加された駆動信号は、ツェナーダイオー
ド１０と抵抗１１で分圧されるため、ＭＯＳ−電界効果
トランジスタ４のゲート・ソース間電圧ｖｌ１１ｓは、
駆動電圧からツェナー電圧Ｖｚを引いた値に制限される
。
タの駆動回路の例であるが、抵抗と、ツェナーダイオー
ドの位置が、同図（ａ）と入れ替っている。この場合、
入力端子６に印加された駆動信号は、ツェナーダイオー
ド１０と抵抗１１で分圧されるため、ＭＯＳ−電界効果
トランジスタ４のゲート・ソース間電圧ｖｌ１１ｓは、
駆動電圧からツェナー電圧Ｖｚを引いた値に制限される
。
従って、駆動電圧とツェナー電圧ｖ２との差がＭＯＳ−
電界効果トランジスタ４のゲート・ソース間耐圧ｖａｓ
ｓより低くなるようにツェナーダイオード１０のツェナ
ー電圧Ｖｚを設定することにより、ＭＯＳ−電界効果ｈ
ランリスタを保護している。
電界効果トランジスタ４のゲート・ソース間耐圧ｖａｓ
ｓより低くなるようにツェナーダイオード１０のツェナ
ー電圧Ｖｚを設定することにより、ＭＯＳ−電界効果ｈ
ランリスタを保護している。
第２図（ｃ）、 （ｄ）はＰチャ＊ ルＭ Ｏ３−電界
効果トランジスタ５の駆動回路の例であり、動作は第２
図（ａ）（ｂ）と同様に説明できるので、ここでは省略
することにする。
効果トランジスタ５の駆動回路の例であり、動作は第２
図（ａ）（ｂ）と同様に説明できるので、ここでは省略
することにする。
第２図に示す従来の例では、駆動されるＭＯＳ−電界効
果トランジスタのゲートに対し、必ず、直並列に、抵抗
または、抵抗成分を有する素子が接続されている。
果トランジスタのゲートに対し、必ず、直並列に、抵抗
または、抵抗成分を有する素子が接続されている。
そのため抵抗あるいは抵抗成分と、ＭＯＳ−電界効果ト
ランジスタの入力容量とによるＣＲ時定数が存在し、こ
れが動作速度に制限を与えていた。
ランジスタの入力容量とによるＣＲ時定数が存在し、こ
れが動作速度に制限を与えていた。
またゲート・ソース間に並列に入る抵抗あるいは抵抗成
分番よ、そのまま前段の駆動回路の負荷となり、消費電
流の増大を引きおこしていた。
分番よ、そのまま前段の駆動回路の負荷となり、消費電
流の増大を引きおこしていた。
本発明は上記の欠点を改善するために提案されたもので
、その目的は、ゲート・ソース間耐圧の低いＭＯＳ−電
界効果トランジスタに対しても、高速かつ低消費電流動
作が可能な、ＭＯＳ−電界効果トランジスタ駆動回路を
提供することにある。
、その目的は、ゲート・ソース間耐圧の低いＭＯＳ−電
界効果トランジスタに対しても、高速かつ低消費電流動
作が可能な、ＭＯＳ−電界効果トランジスタ駆動回路を
提供することにある。
ＭＯＳ−電界効果トランジスタを駆動する駆動回路にお
いて、前記ＭＯＳ−電界効果トランジスタのゲートと、
前段の出力との間に直列に接続されるコンデンサと、 前記ＭＯＳ−電界効果トランジスタがＮチャネルタイプ
の場合には、アノードがゲート側に、前記ＭＯＳ−電界
効果トランジスタがＰチャネルタイプの場合には、カソ
ードがゲート側となるように前記コンデンサと並列に接
続される第１のダイオードと、 前記ＭＯＳ−電界効果トランジスタがＮチャネルタイプ
の場合には、カソードがゲート側に、前記ＭＯＳ−電界
効果トランジスタがＰチャネルタイプの場合には、アノ
ードがゲート側となるように、前記ＭＯＳ−電界効果ト
ランジスタのゲート・ソース間に並列に接続される第２
のダイオードから構成されることを特徴とする。
いて、前記ＭＯＳ−電界効果トランジスタのゲートと、
前段の出力との間に直列に接続されるコンデンサと、 前記ＭＯＳ−電界効果トランジスタがＮチャネルタイプ
の場合には、アノードがゲート側に、前記ＭＯＳ−電界
効果トランジスタがＰチャネルタイプの場合には、カソ
ードがゲート側となるように前記コンデンサと並列に接
続される第１のダイオードと、 前記ＭＯＳ−電界効果トランジスタがＮチャネルタイプ
の場合には、カソードがゲート側に、前記ＭＯＳ−電界
効果トランジスタがＰチャネルタイプの場合には、アノ
ードがゲート側となるように、前記ＭＯＳ−電界効果ト
ランジスタのゲート・ソース間に並列に接続される第２
のダイオードから構成されることを特徴とする。
本発明のＭＯＳ−電界効果トランジスタ駆動回路は、Ｍ
ＯＳ−電界効果トランジスタのゲートに印加される駆動
信号の分圧を、ＭＯＳ−電界効果トランジスタの入力容
量と、ゲートに直列に接続されるコンデンサで行なうこ
とにより、ＭＯＳ−電界効果トランジスタのゲート・ソ
ース間に印加される電圧を制限している。
ＯＳ−電界効果トランジスタのゲートに印加される駆動
信号の分圧を、ＭＯＳ−電界効果トランジスタの入力容
量と、ゲートに直列に接続されるコンデンサで行なうこ
とにより、ＭＯＳ−電界効果トランジスタのゲート・ソ
ース間に印加される電圧を制限している。
次に、本発明の実施例について図面を用いて説明する。
第１図に本発明のＭＯＳ＝電界効果トランジスタ駆動回
路の基本回路Ａ、 Ｂを示す、第１図（ａ）は、Ｎチ
ャネルＭＯＳ−電界効果トランジスタ４を駆動する場合
の例で、６は入力端子、１はコンデンサ、２は第１のダ
イオード、３は第２のダイオードであり、コンデンサ１
は入力端子６とＮチャネルＭＯＳ−１界効果トランジス
タ４のゲート間に接続され、第１のダイオード２はアノ
ードがＮチャネルＭＯＳ−電界効果トランジスタのゲー
ト側になるように、コンデンサ１と並列に接続され、第
２のダイオード３は、Ｎチャネル間Ｏ８−電界効果トラ
ンジスタ４のゲート・ソース間にカソードがゲート側と
なるように並列接続されている。
路の基本回路Ａ、 Ｂを示す、第１図（ａ）は、Ｎチ
ャネルＭＯＳ−電界効果トランジスタ４を駆動する場合
の例で、６は入力端子、１はコンデンサ、２は第１のダ
イオード、３は第２のダイオードであり、コンデンサ１
は入力端子６とＮチャネルＭＯＳ−１界効果トランジス
タ４のゲート間に接続され、第１のダイオード２はアノ
ードがＮチャネルＭＯＳ−電界効果トランジスタのゲー
ト側になるように、コンデンサ１と並列に接続され、第
２のダイオード３は、Ｎチャネル間Ｏ８−電界効果トラ
ンジスタ４のゲート・ソース間にカソードがゲート側と
なるように並列接続されている。
次にこの回路の動作を説明する。
まず、入力端子６に印加される駆動信号が「Ｌ」（Ｎチ
ャネルＭＯＳ−電界効果トランジスタ４のソースと同電
位）の場合、コンデンサ１の両端及び、ＮチャネルＭＯ
Ｓ−電界効果トランジスタ４のゲート・ソース間電圧は
、第１のダイオード２及び第２のダイオード３のスレッ
ショルド電圧以下に制限され、ＮチャネルＭＯＳ−電界
効果トランジスタ４はオフとなる０次に駆動信号がｒＨ
Ｊ（ＮチャネルＭＯＳ−電界効果トランジスタ４のドレ
インと同電位、Ｖｏｏ）になると、第１のダイオード２
と第２のダイオード３は逆バイアスされオフとなる。
ャネルＭＯＳ−電界効果トランジスタ４のソースと同電
位）の場合、コンデンサ１の両端及び、ＮチャネルＭＯ
Ｓ−電界効果トランジスタ４のゲート・ソース間電圧は
、第１のダイオード２及び第２のダイオード３のスレッ
ショルド電圧以下に制限され、ＮチャネルＭＯＳ−電界
効果トランジスタ４はオフとなる０次に駆動信号がｒＨ
Ｊ（ＮチャネルＭＯＳ−電界効果トランジスタ４のドレ
インと同電位、Ｖｏｏ）になると、第１のダイオード２
と第２のダイオード３は逆バイアスされオフとなる。
ここで、第１のダイオード２の逆バイアス時の等価容皿
をＣ＋＋、コンデンサ１の容量をＣＩ２、第２のダイオ
ード３の逆バイアス時の等価容量をＣ２１、Ｎチャネル
ＭＯＳ−電界効果トランジスタ４の等値入力容量をＣａ
ｔとした場合、Ｎチャネル間Ｏ８−電界効果トランジス
タ４のゲート・ソース間電圧ｖ 、１．は次式で与えら
れる。
をＣ＋＋、コンデンサ１の容量をＣＩ２、第２のダイオ
ード３の逆バイアス時の等価容量をＣ２１、Ｎチャネル
ＭＯＳ−電界効果トランジスタ４の等値入力容量をＣａ
ｔとした場合、Ｎチャネル間Ｏ８−電界効果トランジス
タ４のゲート・ソース間電圧ｖ 、１．は次式で与えら
れる。
但し、Ｃ＋＝Ｃ目＋Ｃｌ２
Ｃ２＝０２Ｉ十０２２
ざらにＮチャネルＭＯＳ−電界効果トランジスタ４のス
レッショルド電圧Ｖｔｈ、ゲート・ソース間耐圧ｖ ａ
ｓｓに対して となるように定数を設定することにより、ゲート・ソー
ス間にｖ ａｓｓ以上の電圧をかけることなく、Ｎチャ
ネルＭＯＳ−電界効果トランジスタ４をオンにすること
が可能となる。
レッショルド電圧Ｖｔｈ、ゲート・ソース間耐圧ｖ ａ
ｓｓに対して となるように定数を設定することにより、ゲート・ソー
ス間にｖ ａｓｓ以上の電圧をかけることなく、Ｎチャ
ネルＭＯＳ−電界効果トランジスタ４をオンにすること
が可能となる。
第１図（ｂ）は、ＰチャネルＭＯＳ−電界効果トランジ
スタ５を駆動する場合の例で、７は入力端子、１はコン
デンサ、２は第１のダイオード、３は第２のダイオード
であり、コンデンサ１は入力端子７とＰチャネルＭＯＳ
−電界効果トランジスタ５のゲート間に接続され、第１
のダイオード２はカソードがＰチャネルＭＯＳ−電界効
果トランジスタのゲート側になるように、コンデンサ１
と並列に接続され、第２のダイオード３はＰチャネルＭ
ＯＳ−電界効果トランジスタのゲート・ソース間にアノ
ードがゲート側となるように並列接続されている。
スタ５を駆動する場合の例で、７は入力端子、１はコン
デンサ、２は第１のダイオード、３は第２のダイオード
であり、コンデンサ１は入力端子７とＰチャネルＭＯＳ
−電界効果トランジスタ５のゲート間に接続され、第１
のダイオード２はカソードがＰチャネルＭＯＳ−電界効
果トランジスタのゲート側になるように、コンデンサ１
と並列に接続され、第２のダイオード３はＰチャネルＭ
ＯＳ−電界効果トランジスタのゲート・ソース間にアノ
ードがゲート側となるように並列接続されている。
入力端子７に駆１１１３信号のｒＨ」 （Ｐチャネル琶
Ｏ８−電界効果トランジスタ５のソースと同電位）が印
加された場合、ゲート・ソース間電圧ｖＬＩｓは、第１
、第２のダイオードのスレッショルド電圧以下に制限さ
れ、ＰチャネルＭＯＳ−電界効果トランジスタ５はオフ
となる。
Ｏ８−電界効果トランジスタ５のソースと同電位）が印
加された場合、ゲート・ソース間電圧ｖＬＩｓは、第１
、第２のダイオードのスレッショルド電圧以下に制限さ
れ、ＰチャネルＭＯＳ−電界効果トランジスタ５はオフ
となる。
次に駆動信号がｒＬＪ （ＰチャネルＭＯＳ−電界効果
トランジスタのドレインと同電位＊ Ｖｎｏ）にな
ると、第１のダイオード２と第２のダイオード３は逆バ
イアスされオフとなる。ここで各容量値を前述と同じ記
号で表わすと、ＰチャネルＭ０Ｓ−電界効果トランジス
タ５のゲート・ソース間電圧ｖｏｓｐは次式で与えられ
る。
トランジスタのドレインと同電位＊ Ｖｎｏ）にな
ると、第１のダイオード２と第２のダイオード３は逆バ
イアスされオフとなる。ここで各容量値を前述と同じ記
号で表わすと、ＰチャネルＭ０Ｓ−電界効果トランジス
タ５のゲート・ソース間電圧ｖｏｓｐは次式で与えられ
る。
但し、Ｃｊ ＝ Ｃ口＋Ｃｌ２
Ｃ２： Ｃ２１＋ Ｃ２２
ざらにＰチャネルＭＯＳ−電界効果トランジスタ５のス
レッショルド電圧Ｖｔｈ、ゲート・ソース間耐圧ｖ ａ
ｓｓに対して、 となるように定数設定をすることにより、ゲート・ソー
ス間にＩＶｏｓｓ１以上の電圧をかけることなく、Ｐチ
ャネルＭＯＳ−電界効果トランジスタ５をオンにするこ
とが可能となる。
レッショルド電圧Ｖｔｈ、ゲート・ソース間耐圧ｖ ａ
ｓｓに対して、 となるように定数設定をすることにより、ゲート・ソー
ス間にＩＶｏｓｓ１以上の電圧をかけることなく、Ｐチ
ャネルＭＯＳ−電界効果トランジスタ５をオンにするこ
とが可能となる。
尚、第１のダイオード２と第２のダイオード３は、Ｍｏ
８−電界効果トランジスタのゲートが直流的にバイアス
されるのを防止するためのもので、ｖｏｓは各ＭＯＳ−
電界効果トランジスタがオフの期間に、ダイオードのス
レッショルド電圧以下に制限されている。
８−電界効果トランジスタのゲートが直流的にバイアス
されるのを防止するためのもので、ｖｏｓは各ＭＯＳ−
電界効果トランジスタがオフの期間に、ダイオードのス
レッショルド電圧以下に制限されている。
第３図は、本発明をＣ−ＭＯＳインバータに応用した例
である。基本回路ＡとＢの出力同士を接続して出力端子
１３に、入力端子同士を接続して入力端子１２に、Ｎチ
ャネルＭＯＳ−電界効果トランジスタのソースを基準電
位１５に、ＰチャネルＭＯＳ−電界効果トランジスタの
ソースをプラス電位（Ｖｏｏ＋）１４に接続している。
である。基本回路ＡとＢの出力同士を接続して出力端子
１３に、入力端子同士を接続して入力端子１２に、Ｎチ
ャネルＭＯＳ−電界効果トランジスタのソースを基準電
位１５に、ＰチャネルＭＯＳ−電界効果トランジスタの
ソースをプラス電位（Ｖｏｏ＋）１４に接続している。
また第４図は、第３図に示す回路の動作を説明するため
の電圧波形を示す図である。
の電圧波形を示す図である。
入力端子１２に印加される駆動信号１０１は、ＶＤＤＩ
−０間（ｌ Ｖａｓｓ ｌ ＜ Ｖｏｏ＋）でスイング
するものとする。
−０間（ｌ Ｖａｓｓ ｌ ＜ Ｖｏｏ＋）でスイング
するものとする。
駆動信号１０１が０のとき、ＮチャネルＭｏ３−電界効
果トランジスタ４のゲート電圧１０４はほぼ０となり、
ＮチャネルＭｏ３−電界効果トランジスタはオフし、Ｐ
チャネルＭＯＳ−電界効果トランジスタ５のゲート電圧
１０３は式（３）に従って分圧され、ｖＧ■となり、Ｐ
チャネルＭＯＳ−電界効果トランジスタ５はオンし、出
力１０２はＶｏ・１となる。
果トランジスタ４のゲート電圧１０４はほぼ０となり、
ＮチャネルＭｏ３−電界効果トランジスタはオフし、Ｐ
チャネルＭＯＳ−電界効果トランジスタ５のゲート電圧
１０３は式（３）に従って分圧され、ｖＧ■となり、Ｐ
チャネルＭＯＳ−電界効果トランジスタ５はオンし、出
力１０２はＶｏ・１となる。
次に駆動信号１０１がｖ ａｎ＋のとき、ＮチャネルＭ
ｏ８−電界効果トランジスタ４のゲート電圧１０４は、
式（１）に従って分圧されＶＯＩＮとなり、Ｎチャネル
Ｍｏ３−電界効果トランジスタ４はオンし、Ｐチャネル
ＭＯＳ−電界効果トランジスタ５のゲート電圧１０３は
、はぼＶＩＩＤＩとなりオフし、出力１０２はＯとなる
。
ｏ８−電界効果トランジスタ４のゲート電圧１０４は、
式（１）に従って分圧されＶＯＩＮとなり、Ｎチャネル
Ｍｏ３−電界効果トランジスタ４はオンし、Ｐチャネル
ＭＯＳ−電界効果トランジスタ５のゲート電圧１０３は
、はぼＶＩＩＤＩとなりオフし、出力１０２はＯとなる
。
第４図からも、各ゲート・ソース間に印加される電圧が
、入力端子に印加される電圧よりも低く抑えられている
ことがわかる。
、入力端子に印加される電圧よりも低く抑えられている
ことがわかる。
第５図は本発明を、低電圧系から高電圧系へ信号のレベ
ルを変換するレベルシフタへ応用した例である。１４は
高レベル系の電位（Ｖｎｏ＋）であり、ここに、基本回
路Ｂ、Ｂ’のソースがそれぞれ接続されている。１６は
ＮチャネルＭｏ３−電界効果トランジスタで、ドレイン
は基本回路Ｂのドレインに、ソースは基準電位１５に接
続され、ゲート１９には低レベル系の駆動信号１０６が
入力される。１７もＮチャネルＭｏ３−電界効果トラン
ジスタでドレインは、基本回路Ｂ′のドレインに、ソー
スは基準電位１４に接続され、ゲート１８には低レベル
系の駆動信号１０５が入力される。基本回路Ｂの入力端
子７はＮチャネルＭｏ３−電界効果トランジスタ１７の
ドレインに、基本回路Ｂ′の入力端子７′及び出力端子
２０はＮチャネルＭｏ５−電界効果トランジスタ１６の
ドレインにそれぞれ接続されている。
ルを変換するレベルシフタへ応用した例である。１４は
高レベル系の電位（Ｖｎｏ＋）であり、ここに、基本回
路Ｂ、Ｂ’のソースがそれぞれ接続されている。１６は
ＮチャネルＭｏ３−電界効果トランジスタで、ドレイン
は基本回路Ｂのドレインに、ソースは基準電位１５に接
続され、ゲート１９には低レベル系の駆動信号１０６が
入力される。１７もＮチャネルＭｏ３−電界効果トラン
ジスタでドレインは、基本回路Ｂ′のドレインに、ソー
スは基準電位１４に接続され、ゲート１８には低レベル
系の駆動信号１０５が入力される。基本回路Ｂの入力端
子７はＮチャネルＭｏ３−電界効果トランジスタ１７の
ドレインに、基本回路Ｂ′の入力端子７′及び出力端子
２０はＮチャネルＭｏ５−電界効果トランジスタ１６の
ドレインにそれぞれ接続されている。
駆動信号１０６は駆動信号１０５の反転信号で、両信号
共にＶｌ１１１２−０間（ｌ Ｖｏｓｓ ｌ ＞ Ｖ
００２）でスイングするものとする。第６図は、第５図
に示す回路の動作を説明するための電圧波形を示す図で
ある。
共にＶｌ１１１２−０間（ｌ Ｖｏｓｓ ｌ ＞ Ｖ
００２）でスイングするものとする。第６図は、第５図
に示す回路の動作を説明するための電圧波形を示す図で
ある。
ゲート１Ｂに印加される駆動信号１０５が０のとき、Ｎ
チャネルＭｏ３−電界効果トランジスタ１７はオフ、Ｖ
ＤＤ２がゲート１０６に印加されるＮ。
チャネルＭｏ３−電界効果トランジスタ１７はオフ、Ｖ
ＤＤ２がゲート１０６に印加されるＮ。
チャネルＭＯＳ−電界効果トランジスタはオンとなる。
このとき基本回路Ｂ′の入力端子７′及び出力１０７は
０となり、基本回路Ｂ′内のＰチャネルＭＯＳ−電界効
果トランジスタ５′のゲート・ソース間電圧１０８は、
式（３）によって算出される値Ｖｏｓｐ （ｌ Ｖａｓ
ｐ ｌ ＜ ｌ Ｖａｓｓ ｌ ）となりＰチャネルＭ
ＯＳ−電界効果トランジスタ５′はオンとなる。
０となり、基本回路Ｂ′内のＰチャネルＭＯＳ−電界効
果トランジスタ５′のゲート・ソース間電圧１０８は、
式（３）によって算出される値Ｖｏｓｐ （ｌ Ｖａｓ
ｐ ｌ ＜ ｌ Ｖａｓｓ ｌ ）となりＰチャネルＭ
ＯＳ−電界効果トランジスタ５′はオンとなる。
その結果、基本回路Ｂの入力端子７はＶＤＤＩとなり、
ＰチャネルＭＯＳ−電界効果トランジスタ５のゲートも
ＶＤＤ、どなって、ＰチャネルＭＯＳ−電界効果トラン
ジスタ５はオフする。
ＰチャネルＭＯＳ−電界効果トランジスタ５のゲートも
ＶＤＤ、どなって、ＰチャネルＭＯＳ−電界効果トラン
ジスタ５はオフする。
次に、駆動信号１０５がＶ ＤＤ２となると、Ｎチャネ
ルＭＯＳ−電界効果ドランリスタ１７がオンとなり基本
回路Ｂの入力端子７が０となり、ＰチャネルＭＯＳ−１
，界効果トランジスタ５のゲート・ソース間電圧はＶ６
ＳＰとなりＰチャネルＭＯＳ−電界効果トランジスタ５
はオンする。その結果基本回路Ｂ′の入力端子７′及び
出力１０７はＶｏｎ＋となり、ＰチャネルＭＯＳ−電界
効果トランジスタ５′のゲート電位１０８もｖ ＤＤ、
となって、ＰチャネルＭＯＳ−電界効果トランジスタ５
′はオフとなる。
ルＭＯＳ−電界効果ドランリスタ１７がオンとなり基本
回路Ｂの入力端子７が０となり、ＰチャネルＭＯＳ−１
，界効果トランジスタ５のゲート・ソース間電圧はＶ６
ＳＰとなりＰチャネルＭＯＳ−電界効果トランジスタ５
はオンする。その結果基本回路Ｂ′の入力端子７′及び
出力１０７はＶｏｎ＋となり、ＰチャネルＭＯＳ−電界
効果トランジスタ５′のゲート電位１０８もｖ ＤＤ、
となって、ＰチャネルＭＯＳ−電界効果トランジスタ５
′はオフとなる。
以下この動作を繰り返すことにより、レベルシフトが行
なわれ、各部波形は第６図のようになる。
なわれ、各部波形は第６図のようになる。
本例では、プラス側へのレベルシフタの例を上げたが、
基本回路Ａを２つと、ＰチャネルＭＯＳ−電界効果トラ
ンジスタを２つ使って、マイナス側へのレベルシフタを
構成することも可能である。
基本回路Ａを２つと、ＰチャネルＭＯＳ−電界効果トラ
ンジスタを２つ使って、マイナス側へのレベルシフタを
構成することも可能である。
本発明によれば、ＭＯＳ−電界効果トランジスタの等個
入力容量と、ゲートに直列に接続されるコンデンサの容
量及び、直流バイアス防止ダイオードの逆バイアス時の
等価容量の比を適当に選ぶことにより、ゲート・ソース
間に印加される電圧Ｖａｓを自由にコントロールできる
ので、従来ゲート・ソース間耐圧の制約により使えなか
ったＭＯＳ−電界効果トランジスタの使用範囲を広げる
ことが可能となる。
入力容量と、ゲートに直列に接続されるコンデンサの容
量及び、直流バイアス防止ダイオードの逆バイアス時の
等価容量の比を適当に選ぶことにより、ゲート・ソース
間に印加される電圧Ｖａｓを自由にコントロールできる
ので、従来ゲート・ソース間耐圧の制約により使えなか
ったＭＯＳ−電界効果トランジスタの使用範囲を広げる
ことが可能となる。
また駆動回路に抵抗分を含まないため、ＯＲ時定数が存
在しないので高速動作が可能となると同時に、抵抗負荷
も存在しないため、定常電流が流れないので低消費電流
化が可能である。
在しないので高速動作が可能となると同時に、抵抗負荷
も存在しないため、定常電流が流れないので低消費電流
化が可能である。
さらに、ＭＯＳ−電界効果トランジスタの等個入力容量
Ｃ２２と直列に接続されるコンデンサの容量ＣＩ２が支
配的な場合には、前段の駆動回路から見た負荷容量は、
ＣＩ２・Ｃ２２／ （ＣＩ２＋Ｃｗｅ ）となり、直接
駆動する場合の負荷容量Ｃ２２より小さくできる。例え
ば、Ｃ＋２＝Ｃ２ｅの場合、負荷容量はＣ２１！／２と
なり、前段の駆動回路から見た負荷を半分にでき、特に
等個入力容量の大きいパワーＭＯＳ−電界効果トランジ
スタを駆動する場合には有効である。
Ｃ２２と直列に接続されるコンデンサの容量ＣＩ２が支
配的な場合には、前段の駆動回路から見た負荷容量は、
ＣＩ２・Ｃ２２／ （ＣＩ２＋Ｃｗｅ ）となり、直接
駆動する場合の負荷容量Ｃ２２より小さくできる。例え
ば、Ｃ＋２＝Ｃ２ｅの場合、負荷容量はＣ２１！／２と
なり、前段の駆動回路から見た負荷を半分にでき、特に
等個入力容量の大きいパワーＭＯＳ−電界効果トランジ
スタを駆動する場合には有効である。
第１図（ａ）、 （ｂ）・・・本発明によるＭＯＳ−電
界効果トランジスタ駆動回路の基本回路図。 第２図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）・・・従
来のＭＯＳ−電界効果トランジスタ駆動回路図。 第３図・・・本発明によるＭＯＳ−電界効果トランジス
タ駆動回路を使ったインバータの回路図。 第４図・・・第３図のインバータ回路の各部波形を示す
図。 第５図・・・本発明によるＭＯＳ−電界効果トランジス
タ駆動回路を使ったレベルシフタの回路図。 第６図・・・第５図のレベルシフタ回路の各部波形を示
す図。 Ａ・・・ＮチャネルＭＯＳ−電界効果トランジスタ駆動
回路 Ｂ、Ｂ’・・・ＰチャネルＭＯＳ−電界効果トランジス
タ駆動回路 １．１′・・・コンデンサ ２、 ２’ ３． ３’・・・ダイオード４．１６．１
７・・・ＮチャネルＭＯＳ−電界効果トランジスタ ５．５′・・・ＰチャネルＭＯＳ−電界効果トランジス
タ ロ、 ７． １２． １８． １９・・・入力端子８
．１１・・・抵抗 ９．１０・・・ツェナーダイオード １３．２０・・・出力端子 １４・・・プラス電位 １５・・・基準電位 １０１，１０５，１０６・・・駆動信号１０３．１０４
，１０８・・・ゲート電位１０２．１０７・・・出力信
号 以 上
界効果トランジスタ駆動回路の基本回路図。 第２図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）・・・従
来のＭＯＳ−電界効果トランジスタ駆動回路図。 第３図・・・本発明によるＭＯＳ−電界効果トランジス
タ駆動回路を使ったインバータの回路図。 第４図・・・第３図のインバータ回路の各部波形を示す
図。 第５図・・・本発明によるＭＯＳ−電界効果トランジス
タ駆動回路を使ったレベルシフタの回路図。 第６図・・・第５図のレベルシフタ回路の各部波形を示
す図。 Ａ・・・ＮチャネルＭＯＳ−電界効果トランジスタ駆動
回路 Ｂ、Ｂ’・・・ＰチャネルＭＯＳ−電界効果トランジス
タ駆動回路 １．１′・・・コンデンサ ２、 ２’ ３． ３’・・・ダイオード４．１６．１
７・・・ＮチャネルＭＯＳ−電界効果トランジスタ ５．５′・・・ＰチャネルＭＯＳ−電界効果トランジス
タ ロ、 ７． １２． １８． １９・・・入力端子８
．１１・・・抵抗 ９．１０・・・ツェナーダイオード １３．２０・・・出力端子 １４・・・プラス電位 １５・・・基準電位 １０１，１０５，１０６・・・駆動信号１０３．１０４
，１０８・・・ゲート電位１０２．１０７・・・出力信
号 以 上
Claims (2)
- （１）ＭＯＳ−電界効果トランジスタを駆動する駆動回
路において、前記ＭＯＳ−電界効果トランジスタのゲー
トと、前段の出力との間に直列に接続されるコンデンサ
と、 前記ＭＯＳ−電界効果トランジスタがＮチャネルタイプ
の場合には、アノードがゲート側に、前記ＭＯＳ−電界
効果トランジスタがＰチャネルタイプの場合には、カソ
ードがゲート側となるように前記コンデンサと並列に接
続される第１のダイオードと、 前記ＭＯＳ−電界効果トランジスタがＮチャネルタイプ
の場合には、カソードがゲート側に、前記ＭＯＳ−電界
効果トランジスタがＰチャネルタイプの場合には、アノ
ードがゲート側となるように、前記ＭＯＳ−電界効果ト
ランジスタのゲート・ソース間に並列に接続される第２
のダイオードから構成されることを特徴とするＭＯＳ−
電界効果トランジスタ駆動回路。 - （２）前記コンデンサの容量と第１のダイオードの逆バ
イアス時の等価容量との合成容量をＣ＿１、前記ＭＯＳ
−電界効果トランジスタの等価入力容量と、第２のダイ
オードの逆バイアス時の等価容量との合成容量をＣ＿２
、 前記ＭＯＳ−電界効果トランジスタのスレシヨルド電圧
をＶ＿ｔ＿ｈ、ゲート・ソース間耐圧をＶ＿Ｇ＿Ｓ＿Ｓ
、前段の出力の振幅をＶ＿Ｄ＿Ｄとした場合、｜Ｖ＿ｔ
＿ｈ｜＜｜Ｃ＿１・Ｖ＿Ｄ＿Ｄ／（Ｃ＿１＋Ｃ＿２）｜
＜｜Ｖ＿Ｇ＿Ｓ＿Ｓ｜ となるように定数選択をした請求項１記載のＭＯＳ−電
界効果トランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214411A JPH0378313A (ja) | 1989-08-21 | 1989-08-21 | Ｍｏｓ―電界効果トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214411A JPH0378313A (ja) | 1989-08-21 | 1989-08-21 | Ｍｏｓ―電界効果トランジスタ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0378313A true JPH0378313A (ja) | 1991-04-03 |
Family
ID=16655345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214411A Pending JPH0378313A (ja) | 1989-08-21 | 1989-08-21 | Ｍｏｓ―電界効果トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0378313A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003058097A (ja) * | 2001-08-10 | 2003-02-28 | Semiconductor Energy Lab Co Ltd | 表示装置および表示装置の駆動回路 |
| JP2004129101A (ja) * | 2002-10-07 | 2004-04-22 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
| WO2005104374A1 (en) * | 2004-04-20 | 2005-11-03 | Koninklijke Philips Electronics N.V. | Ac coupling and gate charge pumping for nmos and pmos device control |
| JP2013168944A (ja) * | 2013-02-22 | 2013-08-29 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、及び電子機器 |
| JP2013223215A (ja) * | 2012-04-19 | 2013-10-28 | Fujitsu Semiconductor Ltd | 出力回路 |
| JP2014222892A (ja) * | 2014-06-18 | 2014-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、及び電子機器 |
| JP2015144459A (ja) * | 2015-03-04 | 2015-08-06 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| JP2017183979A (ja) * | 2016-03-30 | 2017-10-05 | ローム株式会社 | ゲート駆動回路 |
| JP2021048436A (ja) * | 2019-09-17 | 2021-03-25 | 株式会社東芝 | 半導体装置 |
-
1989
- 1989-08-21 JP JP1214411A patent/JPH0378313A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9343485B2 (en) | 2001-08-10 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US9893094B2 (en) | 2001-08-10 | 2018-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9601525B2 (en) | 2001-08-10 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8212257B2 (en) | 2001-08-10 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8586991B2 (en) | 2001-08-10 | 2013-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| US7746121B2 (en) | 2004-04-20 | 2010-06-29 | Nxp B.V. | Ultra low power LVDS driver with built in impedance termination to supply and ground rails |
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| US10917080B2 (en) | 2016-03-30 | 2021-02-09 | Rohm Co., Ltd. | Gate drive circuit |
| JP2021048436A (ja) * | 2019-09-17 | 2021-03-25 | 株式会社東芝 | 半導体装置 |
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