JPS59117328A - 論理回路 - Google Patents
論理回路Info
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- JPS59117328A JPS59117328A JP57226130A JP22613082A JPS59117328A JP S59117328 A JPS59117328 A JP S59117328A JP 57226130 A JP57226130 A JP 57226130A JP 22613082 A JP22613082 A JP 22613082A JP S59117328 A JPS59117328 A JP S59117328A
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- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路に関し、特に重い負荷を高速駆動す
ることが可能な半導体集積回路におけるＧａＡｓ論理回
路に関するものである。
ることが可能な半導体集積回路におけるＧａＡｓ論理回
路に関するものである。
従来、ＧａＡ３論理回路として、ノーマリオン型ショッ
トキー接合型電界効果トランジスタ（以下、ショットキ
ー接合型電界効果トランジスタ１ＦＥＴと記す）、ある
いはノーマリオフ型ＦＥＴ’に用いた論理回路が、数多
く考えられている。これらのうち、重い負荷を駆動する
ためには、大電流を流すことのできるノーマリオン型Ｆ
’ＥＴｋ用いた回路が適しており、その代表的な回路と
して第１図に示す回路が挙げられる。
トキー接合型電界効果トランジスタ（以下、ショットキ
ー接合型電界効果トランジスタ１ＦＥＴと記す）、ある
いはノーマリオフ型ＦＥＴ’に用いた論理回路が、数多
く考えられている。これらのうち、重い負荷を駆動する
ためには、大電流を流すことのできるノーマリオン型Ｆ
’ＥＴｋ用いた回路が適しており、その代表的な回路と
して第１図に示す回路が挙げられる。
第１図の回路は、入力端子１０１に入力される信号を高
速にレベル・シフトし、大田力レベルを一致させるため
のショットキー・ダイオード１０２゜１０３と、容量１
０４と、抵抗１０６と、第１の電源端子１１０と、第２
の電源端子１１１と、スイッチするノーマリオン型ＦＥ
Ｔ１０８ と、ノーマリオン型ＦＥＴ１０７ と、出力
端子１０９から構成される。
速にレベル・シフトし、大田力レベルを一致させるため
のショットキー・ダイオード１０２゜１０３と、容量１
０４と、抵抗１０６と、第１の電源端子１１０と、第２
の電源端子１１１と、スイッチするノーマリオン型ＦＥ
Ｔ１０８ と、ノーマリオン型ＦＥＴ１０７ と、出力
端子１０９から構成される。
ノーマリオン型Ｆ’ＥＴの閾値電圧ＶＴを−ｉ、ｏ（ｖ
）トＬ 、’！ ７’Ｃｔｅａレベルのノ・イレペルヲ
０（ｖ）、ローレベルを−２（ｖ）とする。
）トＬ 、’！ ７’Ｃｔｅａレベルのノ・イレペルヲ
０（ｖ）、ローレベルを−２（ｖ）とする。
いま、入力端子１０１にローレベル（電源電圧ｙｓン２
（Ｖ） ）電圧が印加されると、ショットキー・ダイオ
ード１個で０．６（Ｖ）程度の電圧降下が生じるように
、抵抗」０６が設定されているため、ショットキー・ダ
イオード１０２，１０３によシ入力電圧Ｖｌが約−１，
２（Ｖｌレベル・シフトされて、接点１０５の電位は一
３６２Ｍ程度となり、ノーマリオン型ＦＥＴ１０８ が
オフする。この結果、出力端子１０９の電圧ｖＯはノー
マリオン型ＰＥＴ１０７ によ、１（Ｖ）程度まで引き
上げられ、ハイレベルが出力される。逆に、入力端子１
０１にハイレベル０■の電圧Ｖｌが印加されると、ショ
ットキー・ダイオード１０２，１０３により上記と同じ
ように、入力電圧Ｖｌが約−１，２（７）だけレベル・
シフトされ、接点１０５の電位は約−１，２（Ｖ）とな
る。これにより、ノーマリオン型ＦＥＴ１０８がオンす
るので、出力端子１０ ’ｌ）’に圧Ｖ ＣＩ約ＶＳ＝
−２，０（Ｖ） トｎル。
（Ｖ） ）電圧が印加されると、ショットキー・ダイオ
ード１個で０．６（Ｖ）程度の電圧降下が生じるように
、抵抗」０６が設定されているため、ショットキー・ダ
イオード１０２，１０３によシ入力電圧Ｖｌが約−１，
２（Ｖｌレベル・シフトされて、接点１０５の電位は一
３６２Ｍ程度となり、ノーマリオン型ＦＥＴ１０８ が
オフする。この結果、出力端子１０９の電圧ｖＯはノー
マリオン型ＰＥＴ１０７ によ、１（Ｖ）程度まで引き
上げられ、ハイレベルが出力される。逆に、入力端子１
０１にハイレベル０■の電圧Ｖｌが印加されると、ショ
ットキー・ダイオード１０２，１０３により上記と同じ
ように、入力電圧Ｖｌが約−１，２（７）だけレベル・
シフトされ、接点１０５の電位は約−１，２（Ｖ）とな
る。これにより、ノーマリオン型ＦＥＴ１０８がオンす
るので、出力端子１０ ’ｌ）’に圧Ｖ ＣＩ約ＶＳ＝
−２，０（Ｖ） トｎル。
したがって、この回路では、入出力信号振幅ＶＡは約２
．０（Ｖ）となり、比較的大きな入力信号が必要である
。
．０（Ｖ）となり、比較的大きな入力信号が必要である
。
次に、第１図の回路において、負荷を駆動する場合の過
渡動作と、その問題点を述べる。
渡動作と、その問題点を述べる。
先ず、出力の立上り時を考えると、第１図の回路は第２
図に示す等価回路により表わすことができる。第２図に
示す２０１は第１図の負荷であるノーマリオン型ＦＥＴ
１０７に対応する。この場合、負荷容量Ｃ６による遅れ
ＴＰｄ、つまり容量を充電する時間’Ｉ’ｐａは、次の
式で表わされる。
図に示す等価回路により表わすことができる。第２図に
示す２０１は第１図の負荷であるノーマリオン型ＦＥＴ
１０７に対応する。この場合、負荷容量Ｃ６による遅れ
ＴＰｄ、つまり容量を充電する時間’Ｉ’ｐａは、次の
式で表わされる。
ここで、ＶＡは出力振幅、■はＦ’ＥＴ２０１ から流
れる負荷部＃ｌ電流？示す。
れる負荷部＃ｌ電流？示す。
出力立下り時の遅れについても、上記の立上りの場合と
同じことが云える。
同じことが云える。
上記ｆ１）式から、負荷を駆動する場合の遅延時間は、
ＦＥ’ｉ流れる電流■に反比例し、負荷容量Ｃｔと信号
振幅ＶＡに比例することがわかる。ノーマリオン型Ｆ’
ＥＴは、ノーマリオフ型ＦＥＴよりも、同一素子寸法で
数倍の電流を流すことができるため、ノーマリオン型Ｆ
ＥＴを用いた第１図の回路はノーマリオフ型ＦＥＴｅ用
いたものに比べ、重負荷の駆動に適していると云える。
ＦＥ’ｉ流れる電流■に反比例し、負荷容量Ｃｔと信号
振幅ＶＡに比例することがわかる。ノーマリオン型Ｆ’
ＥＴは、ノーマリオフ型ＦＥＴよりも、同一素子寸法で
数倍の電流を流すことができるため、ノーマリオン型Ｆ
ＥＴを用いた第１図の回路はノーマリオフ型ＦＥＴｅ用
いたものに比べ、重負荷の駆動に適していると云える。
また、第１図において、電流工と負荷Ｃ１が一定とする
と、信号振幅ＶＡを小さくすれば、さらに高速化が可能
であると云える。しかし、信号振幅ＶＡ１小さくするた
めには、ダイオード１０２，１０３の個数を減少させ、
ＦＥＴの閾値電圧ＶＴを浅くする必要がある。その場合
、ＦＥＴを流れる電流■は、■−β（Ｖｃｓ−ＶＴ）２
Ｔ与、ｔられる。ココア、βは相互コンダクタンス、
ＶＧＳはＦ’ＥＴのゲートとソース間の電圧である。し
たがって、閾値電圧ＶＴを浅くすると、電流工は減少す
ることになる。
と、信号振幅ＶＡを小さくすれば、さらに高速化が可能
であると云える。しかし、信号振幅ＶＡ１小さくするた
めには、ダイオード１０２，１０３の個数を減少させ、
ＦＥＴの閾値電圧ＶＴを浅くする必要がある。その場合
、ＦＥＴを流れる電流■は、■−β（Ｖｃｓ−ＶＴ）２
Ｔ与、ｔられる。ココア、βは相互コンダクタンス、
ＶＧＳはＦ’ＥＴのゲートとソース間の電圧である。し
たがって、閾値電圧ＶＴを浅くすると、電流工は減少す
ることになる。
つまり、第１図の回路において、信号振幅の低下を計ろ
うとすると１．Ｆ Ｅ Ｔを流れる電流は、信号振幅の
２乗で減少するため、負荷容量Ｃｔによる遅れ時間ＴＰ
ｄは逆に２倍遅くなってしまう。
うとすると１．Ｆ Ｅ Ｔを流れる電流は、信号振幅の
２乗で減少するため、負荷容量Ｃｔによる遅れ時間ＴＰ
ｄは逆に２倍遅くなってしまう。
本発明の目的は、このような従来の問題を解消するため
、半導体集積回路において、ノーマリオン型ＦＢ’ｌ’
を用いたＧａＡｓ論理回路を低信号振幅で動作させて、
重負荷を高速に駆動することが可能な論理回路を提供す
ることにある。
、半導体集積回路において、ノーマリオン型ＦＢ’ｌ’
を用いたＧａＡｓ論理回路を低信号振幅で動作させて、
重負荷を高速に駆動することが可能な論理回路を提供す
ることにある。
本発明の論理回路は、ゲートに入力信号が供給されるノ
ーマリオフ型Ｆ’ＥＴおよびソースとゲートが接続され
たノーマリオン型ＦＥＴからなるインバータと、該イン
バータの出力′電圧をレベルシフトするダイオードと抵
抗とを含む入力回路部、ならびに該入力回路部の出力電
圧をゲート入力とするノーマリオン型ＦＥＴおよびソー
スとゲートが接続されたノーマリオン型Ｆ’ＥＴからな
る出力回路部を有することに特徴がある。
ーマリオフ型Ｆ’ＥＴおよびソースとゲートが接続され
たノーマリオン型ＦＥＴからなるインバータと、該イン
バータの出力′電圧をレベルシフトするダイオードと抵
抗とを含む入力回路部、ならびに該入力回路部の出力電
圧をゲート入力とするノーマリオン型ＦＥＴおよびソー
スとゲートが接続されたノーマリオン型Ｆ’ＥＴからな
る出力回路部を有することに特徴がある。
以下、本発明の実施例を、図面により説明する。
第３図は、本発明の実施例を示す論理回路の構成図であ
る。
る。
第３図の回路は、低入力信号振幅で動作し、ノーマリオ
ン型ＦＥＴを駆動するために必要な信号振幅を出力する
入力回路部３１４と、負荷を駆動する出力回路部３１５
により構成される。入力回路部３１４は、入力信号ｖ１
が供給されるインバータと、レベル・シフト回路を直列
接続した回路で構成される。
ン型ＦＥＴを駆動するために必要な信号振幅を出力する
入力回路部３１４と、負荷を駆動する出力回路部３１５
により構成される。入力回路部３１４は、入力信号ｖ１
が供給されるインバータと、レベル・シフト回路を直列
接続した回路で構成される。
また、インバータは、ノーマリオフｍＦＥＴ３０３と、
ソースとゲートが接続されたノーマリオフａＦＥ’ｒ３
０２からなっており、一方、レベルシフト回路は上記イ
ンバータの出力端子３０５に縦続接続されたダイオード
３０６，３０７．！：、（１−れに並列に接続された容
量３０４と、抵抗３０８によって構成される。出力回路
部３１５は、ゲートが入力回路部３１４の出力端子３１
６に、ソースが電源端子３１７に、ドレインが出力端子
３１１に、それぞれ接続されたノーマリオン型Ｆ’ＥＴ
３１０と、ソースとゲートが接続され、かつこれらが出
力端子３１１に接続され、ドレインが接地さ′ｉ″Ｌｆ
ｃノーマリオン型Ｆ’Ｅ’ｌ’３０９ により構成され
ている。
ソースとゲートが接続されたノーマリオフａＦＥ’ｒ３
０２からなっており、一方、レベルシフト回路は上記イ
ンバータの出力端子３０５に縦続接続されたダイオード
３０６，３０７．！：、（１−れに並列に接続された容
量３０４と、抵抗３０８によって構成される。出力回路
部３１５は、ゲートが入力回路部３１４の出力端子３１
６に、ソースが電源端子３１７に、ドレインが出力端子
３１１に、それぞれ接続されたノーマリオン型Ｆ’ＥＴ
３１０と、ソースとゲートが接続され、かつこれらが出
力端子３１１に接続され、ドレインが接地さ′ｉ″Ｌｆ
ｃノーマリオン型Ｆ’Ｅ’ｌ’３０９ により構成され
ている。
このように、本発明のＧａＡｓ論理回路は、ノーマリオ
フ駿Ｆ’ＥＴ’ｅ用いた入力回路部と、ノーマリオン型
ＦＥＴｋ用いた出力回路部を組み合わせて、低信号振幅
で、高負荷を駆動するものである。
フ駿Ｆ’ＥＴ’ｅ用いた入力回路部と、ノーマリオン型
ＦＥＴｋ用いた出力回路部を組み合わせて、低信号振幅
で、高負荷を駆動するものである。
い′ま、第３図において、ノーマリオン型ＦＥＴの閾値
電圧’ｉ−１，０（Ｖ）、ノーマリオフ型ＦＥＴの閾値
電圧を０．１（ｖ）とし、各電源端子の電圧として電源
端子３１６の電圧ＶＤを１．４（Ｖ）、電源端子３１７
の電圧ｙｐと電源端子３１２の電圧ＶＳをそれぞれ−０
，６（Ｖ）、電源端子３１３の′重圧ＶＬを−１，２（
Ｖ）とする。入力端子３０１にロー・レベル（−０，６
（Ｖ））程度の電圧が印加されると、ノーマリオフ型Ｆ
ＥＴ３０３ がオフし、接続点３０５の電位はノーマリ
オン型ＦＥＴ３０２によって引き上げられ、はぼ電源電
圧ＶＤ＝１．４（Ｖ）となる。このとき、入力回路部３
１４の出力端子３１６の電圧は、ダイオード３０６，３
０７によってレベルシフトされ、約０．２（Ｖ）となる
。この結果、出力回路部３１５のノーマリオン型ＦＥＴ
３１０がオンし、出力端子３１１の出力電圧ＶＯはほぼ
′電源電圧ＶＰ＝−０，６（Ｖ）となる。
電圧’ｉ−１，０（Ｖ）、ノーマリオフ型ＦＥＴの閾値
電圧を０．１（ｖ）とし、各電源端子の電圧として電源
端子３１６の電圧ＶＤを１．４（Ｖ）、電源端子３１７
の電圧ｙｐと電源端子３１２の電圧ＶＳをそれぞれ−０
，６（Ｖ）、電源端子３１３の′重圧ＶＬを−１，２（
Ｖ）とする。入力端子３０１にロー・レベル（−０，６
（Ｖ））程度の電圧が印加されると、ノーマリオフ型Ｆ
ＥＴ３０３ がオフし、接続点３０５の電位はノーマリ
オン型ＦＥＴ３０２によって引き上げられ、はぼ電源電
圧ＶＤ＝１．４（Ｖ）となる。このとき、入力回路部３
１４の出力端子３１６の電圧は、ダイオード３０６，３
０７によってレベルシフトされ、約０．２（Ｖ）となる
。この結果、出力回路部３１５のノーマリオン型ＦＥＴ
３１０がオンし、出力端子３１１の出力電圧ＶＯはほぼ
′電源電圧ＶＰ＝−０，６（Ｖ）となる。
逆に、入力端子３０１にハイレベル（０（財））程度の
電圧を印加すると、ノーマリオフ型ＦＥＴ３０３がオン
し、接続点３０５の電位は電源電圧ＶＳ＝−０，６（Ｖ
）程度になる。このとき、入力回路部３１４の出力端子
３１６の電位は、ダイオード３０６ 、３０７に、ｌ約
−１，２（ロ）だけレベルシフトされ、はぼＶＳより１
．２（Ｖ）低い−１，８（Ｖ）となる。
電圧を印加すると、ノーマリオフ型ＦＥＴ３０３がオン
し、接続点３０５の電位は電源電圧ＶＳ＝−０，６（Ｖ
）程度になる。このとき、入力回路部３１４の出力端子
３１６の電位は、ダイオード３０６ 、３０７に、ｌ約
−１，２（ロ）だけレベルシフトされ、はぼＶＳより１
．２（Ｖ）低い−１，８（Ｖ）となる。
この結果、出力回路部３１５０ノーマリオン型ＦＥＴ３
１０がオフし、出力端子３１１の出力′電圧■０はノー
マリオン型Ｆ’ＥＴ ３０９ により約０（Ｖ）に引き
上げられる。ただし、電源電圧ｖＰを低くした場合、出
力信号のハイレベルは、次段の入力となるノーマリオフ
型ＦＥＴのショットキー・ゲートによシクラ二／プされ
、■Ｐより０．６（Ｖ）程度高い電圧となる。
１０がオフし、出力端子３１１の出力′電圧■０はノー
マリオン型Ｆ’ＥＴ ３０９ により約０（Ｖ）に引き
上げられる。ただし、電源電圧ｖＰを低くした場合、出
力信号のハイレベルは、次段の入力となるノーマリオフ
型ＦＥＴのショットキー・ゲートによシクラ二／プされ
、■Ｐより０．６（Ｖ）程度高い電圧となる。
したがって、第３図の回路は、入力回路部３１４により
入力信号振幅的０．６（Ｖ）を２（ｖ）に増幅し、出力
回路部３１５′（ｉｌ：動作させることにより、ノーマ
リオン型ＦＥＴの閾値電圧Ｖｌｒ−１，０（Ｖ）に保っ
たままで、入出力信号のハイレベルを約０（ｖ）、ロー
レベルを約１−−０．６（Ｖ）にすることができ、信号
振幅を約０．６（Ｖ）に低振幅化することが可能である
。なお、第３図のノーマリオン型ＦＥＴ３０２および３
０’ｌ、抵抗素子に置き換えても、同−効果が得られる
のは勿論である。
入力信号振幅的０．６（Ｖ）を２（ｖ）に増幅し、出力
回路部３１５′（ｉｌ：動作させることにより、ノーマ
リオン型ＦＥＴの閾値電圧Ｖｌｒ−１，０（Ｖ）に保っ
たままで、入出力信号のハイレベルを約０（ｖ）、ロー
レベルを約１−−０．６（Ｖ）にすることができ、信号
振幅を約０．６（Ｖ）に低振幅化することが可能である
。なお、第３図のノーマリオン型ＦＥＴ３０２および３
０’ｌ、抵抗素子に置き換えても、同−効果が得られる
のは勿論である。
第４図は、本発明の回路における負荷容量と遅延時間の
関係を示す従来との比較図である。
関係を示す従来との比較図である。
第４図では、横軸に負荷容量を、縦軸に遅延時間をとり
、第１図の従来回路（４０１）と第３図の本発明による
回路（４０２）の性能を計算機シミュレーションにより
解析した結果を示している。
、第１図の従来回路（４０１）と第３図の本発明による
回路（４０２）の性能を計算機シミュレーションにより
解析した結果を示している。
第４図から明らかなように、本発明の回路（４０２）で
は、従来の回路（４０１）に比べて、負荷が００以上に
なった場合に高速動作が可能になる。
は、従来の回路（４０１）に比べて、負荷が００以上に
なった場合に高速動作が可能になる。
さらに、負荷が大きくなればなるほど従来回路（４０１
）との差が大きくなシ、よシ高速性能が得られることが
わかる。
）との差が大きくなシ、よシ高速性能が得られることが
わかる。
第５図は、本発明の他の実施例を示す論理回路の構成図
である。
である。
第５図の回路では、第３図の回路に対して入力回路部５
０１に入力と同相の出力を得るインバータ回路５０３が
付加されている。
０１に入力と同相の出力を得るインバータ回路５０３が
付加されている。
第５図の入力端子５０９に入力電圧Ｖｌが印加されると
、入力回路部５０１の接続端子５１１に、第３図の回路
と同じような入力信号Ｖｌと逆相信号ｖ１が現われ、ま
た接続端子５１２には、インバータ回路５０３によυ信
号ｖ１と逆相つまシ入力電圧ｙｔと同相の信号■２の電
圧が現われる。
、入力回路部５０１の接続端子５１１に、第３図の回路
と同じような入力信号Ｖｌと逆相信号ｖ１が現われ、ま
た接続端子５１２には、インバータ回路５０３によυ信
号ｖ１と逆相つまシ入力電圧ｙｔと同相の信号■２の電
圧が現われる。
この結果、出力回路部５０２０ノーマリオン型ＦＥＴ５
０４，５０６のいずれか一方がオンし、出力端子５１０
に第５図に示すような出力電圧ＶＯが現われる。
０４，５０６のいずれか一方がオンし、出力端子５１０
に第５図に示すような出力電圧ＶＯが現われる。
このとき、出力ハイレベルは、第３図の回路と同じよう
に、次段の入力となるノーマリオフ型ＦＥＴによって、
屯源宵圧ＶＳよシ０．６（Ｖ）程度高い′電圧にクラン
プされ、入出力信号振幅は、約０．６（Ｖ）になる。し
たがって、第５図の回路も低振幅で動作し、第３図の回
路と同じような回路動作が可能であシ、より低消費電力
で高負荷駆動を行うことができる。なお、第５図におい
て、インバータ回路ｓｏｊ内のノーマリオン型ＦＥＴ５
１５を、ノーマリオフｇ Ｆ Ｅ Ｔ Ｋ置き換えても
、同一の効果が得られる。
に、次段の入力となるノーマリオフ型ＦＥＴによって、
屯源宵圧ＶＳよシ０．６（Ｖ）程度高い′電圧にクラン
プされ、入出力信号振幅は、約０．６（Ｖ）になる。し
たがって、第５図の回路も低振幅で動作し、第３図の回
路と同じような回路動作が可能であシ、より低消費電力
で高負荷駆動を行うことができる。なお、第５図におい
て、インバータ回路ｓｏｊ内のノーマリオン型ＦＥＴ５
１５を、ノーマリオフｇ Ｆ Ｅ Ｔ Ｋ置き換えても
、同一の効果が得られる。
また、第３図および第５図の回路におけるレベルシフト
回路の容ｆｉ３０４，５１３，５１４がない回路でも、
上述の実施例と同じ効果を得ることができる。
回路の容ｆｉ３０４，５１３，５１４がない回路でも、
上述の実施例と同じ効果を得ることができる。
以上説明したように、本発明によれば、論理回路を構成
するＦＥＴ０閾値電圧（ＶＴ）を変えることなく、入出
力信号振幅を低振幅化°「ることかできるので、高負荷
を高速に駆動することが可能である。
するＦＥＴ０閾値電圧（ＶＴ）を変えることなく、入出
力信号振幅を低振幅化°「ることかできるので、高負荷
を高速に駆動することが可能である。
第１図は従来のノーマリオン型ＦＥＴ’に用いた論理回
路の構成図、第２図は第１図の回路の出方信号立上シ時
の等価回路図、第３図は本発明の実施例を示す論理回路
の構成図、第４図は本発明の回路における負荷容量と遅
延時間の関係を示す従来との比較図、第５図は本発明の
他の実施例を示す論理回路の構成図である。 ３０３・・・ノーマリオフ型ＦＥＴ、３１０，５０６・
・・ノーマリオン型ＦＥＴ、３０６，３０７・・・ダイ
オード、３０４，５１３，５１４−・・容量、３０８・
・・抵抗へ １幻１） ノ ｉ：１） ＩＩ）／ Ｖｓｆρ Ｓ 不 ２ 口 箭 ３ 図 拓 １ｉ 図 Ｃθ 積荷容量 第 ５ 図
路の構成図、第２図は第１図の回路の出方信号立上シ時
の等価回路図、第３図は本発明の実施例を示す論理回路
の構成図、第４図は本発明の回路における負荷容量と遅
延時間の関係を示す従来との比較図、第５図は本発明の
他の実施例を示す論理回路の構成図である。 ３０３・・・ノーマリオフ型ＦＥＴ、３１０，５０６・
・・ノーマリオン型ＦＥＴ、３０６，３０７・・・ダイ
オード、３０４，５１３，５１４−・・容量、３０８・
・・抵抗へ １幻１） ノ ｉ：１） ＩＩ）／ Ｖｓｆρ Ｓ 不 ２ 口 箭 ３ 図 拓 １ｉ 図 Ｃθ 積荷容量 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、ゲートに入力信号が供給される第１のノーマリオフ
型電界効果トランジスタおよびソースとゲートが接続さ
れた第２のノーマリオン型電界効果トランジスタからな
るインバータと、該インバータの出力′電圧をレベルシ
フトするダイオードと抵抗とを含む入力回路部、ならび
に該入力回路部の出力電圧をゲート入力とする第３のノ
ーマリオン型電界効果トランジスタおよびソースとゲー
トが接続された第４のノーマリオン型′醒界効果トラン
ジスタからなる出力回路ｍ＋有すること’に％徴とする
論理回路。 ２、前記第２および第４のノーマリオン型電界効果トラ
ンジスタは、抵抗素子により置き換えられたことを特徴
とする特許請求の範囲第１項記載の論理回路。 ３、前記入力回路部は、さらに第５と第６のノーマリオ
ン型電界効果トランジスタからなるインバータト該イン
バータの出力電圧をレベルシフトするダイオード抵抗と
を含むインバータ回崎路が付加され、該インバータ回路
部の出力をゲート入力とするノーマリオフ型電界効果ト
ランジスタと、前記入力回路部の出力をゲート入力とす
るノーマリオン型電界効果トランジスタとで出力回路部
ヲ、１４成すること全特徴とする特許請求の範囲第１項
記載の論理回路。 ４、前記第５のノーマリオン型電界効果トランジスタは
、ノーマリオフ型電界効果トランジスタに置き換えられ
たことを特徴とする特許請求の範囲第３項記載の論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226130A JPS59117328A (ja) | 1982-12-24 | 1982-12-24 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226130A JPS59117328A (ja) | 1982-12-24 | 1982-12-24 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117328A true JPS59117328A (ja) | 1984-07-06 |
Family
ID=16840311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226130A Pending JPS59117328A (ja) | 1982-12-24 | 1982-12-24 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117328A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242337U (ja) * | 1985-08-30 | 1987-03-13 | ||
| JPS62283718A (ja) * | 1985-05-02 | 1987-12-09 | Nec Corp | 論理集積回路装置 |
| US4743782A (en) * | 1984-11-09 | 1988-05-10 | Honeywell Inc. | GaAs level-shift logic interface circuit |
| JPS63240123A (ja) * | 1987-03-03 | 1988-10-05 | ディジタル イクウィップメント コーポレイション | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 |
| US4808852A (en) * | 1985-03-06 | 1989-02-28 | Fujitsu Limited | Input circuit having level shift |
-
1982
- 1982-12-24 JP JP57226130A patent/JPS59117328A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4743782A (en) * | 1984-11-09 | 1988-05-10 | Honeywell Inc. | GaAs level-shift logic interface circuit |
| US4808852A (en) * | 1985-03-06 | 1989-02-28 | Fujitsu Limited | Input circuit having level shift |
| JPS62283718A (ja) * | 1985-05-02 | 1987-12-09 | Nec Corp | 論理集積回路装置 |
| JPS6242337U (ja) * | 1985-08-30 | 1987-03-13 | ||
| JPS63240123A (ja) * | 1987-03-03 | 1988-10-05 | ディジタル イクウィップメント コーポレイション | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 |
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