JPS63240123A - キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体のバッファー回路に関するものであり、
より詳しくは容量性負荷を駆動するための半導体バッフ
ァー回路群に関するものである。

〔従来の技術および発明が解決しようとする課題〕バッ
ファーは、二つの区間（ｓ　ｔａｇｅ）の間にあって、
入力端子と負荷を含みかつ例えば一区間におけるインピ
ーダンスの変化が他の区間の動作に影響を与えないよう
に信号を入力端子から負荷へ伝達することを可能とする
ものである。

バッファー回路はしばしば負荷電流と負荷電圧との間に
位相を作る容量性負荷の駆動に用いられる。

この様なバッファー回路の性能の限界は大きな容量的負
荷をもつネットワークを一つの電圧から他の電圧に瞬時
に切換えるための能力にある。高負荷に対する高速切換
速度を達成するため、カレントソースプルダウンを有す
る大きなソースフォロワ−が一般的に使用されているが
、それらは著しく大きな場所と電圧を必要とするもので
あった。

記憶装置とガリウムひ素（ＧａＡｓ）　ＭＨＳＦＥＴ（
ＭｅｔａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ−
Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）集積回路を含む
これ等の公知のバッファー構造は幾つかの論理形式中に
見られる０例えば、ＢＦＬ（ＢｕｆｆｅｒｅｄＦＥＴ　
Ｌｏｇｉｃ）はヴアンチュイル及びリーヒティ（Ｒ。

Ｖａｎ　Ｔｕｙｌ　ａｎｄ　Ｃ，Ｌｉｅｃｈｔｉ）の「
ガリウムひ素Ｍｌ！ＳＩＮ！Ｔを有する高速集積論理」
（旧ｇｈ−Ｓｐｅｅｄ　ＩｎｔｅｇｒａｔｅｄＬｏｇｉ
ｃ　ｗｉｔｈ　ＧａＡｓ　ＭＢＳＦＥＴ’ｓ）　（ＩＩ
！ＥＢジャーナルオブソリッドステートサーキット（Ｉ
ｆ！ｔ！Ｉ！　Ｊｏｕｒｎａｌ　ｏｆＳｏｌｉｄ　５ｔ
ａｔｅ　Ｃ１ｒｃｕｉｔ）Ｖｏｌ、ＳＣ−９、Ｎｏ　−
５、１９７４年１０月発行〕に記載されており、５ＤＰ
Ｌ　（Ｓｃｈｏ　ｔ　ｔｋｙＤｉｏｄｅ　ＰＥＴ　Ｌｏ
ｇｉｃ）はエデン、ウェルヒ、及びズーカ（Ｒ，Ｂｄｅ
ｎ、Ｂ、Ｍ、Ｈｅ１ｃｈ　ａｎｄ　Ｒ，Ｚｕｃｃａ）等
の「シシ７トキーダイオードーＦＥＴ論理を使用した低
出力ガリウムひ素ディジタルＩＣＪ　　（ＩＳＳＣＣダ
イジェストオブテクニカルペーパー（ＩＳＳＣＣＤｉｇ
ｅｓｔ　ｏｆＴｅｃｈｎｉｃａｌｐｏｐｅｒｓ）　１９
７８年２月１５日発行第６８頁〕に記載されており又５
ＣＦＬ（Ｓｏｕｒｃｅ　Ｃｏｕｐｌｃｄ　ＦＥＴＬｏｇ
ｉｃ）はカッ、ナンブ、シマノ及びカッ（Ｓ、Ｋａｔｓ
ｕ。

Ｓ、Ｎａｍｂｕ、　Ｓ、Ｓｈｉ＋ｍａｎｏ　ａｎｄ　Ｇ
、Ｋａｎｏ）等のｒＳＣＦＬを使用したガリウムひ素モ
ノリシック周波数分割器」（ＩＥＥＢエレクトロンデバ
イスレターズ（ＩＥＥＩＩ！［！１ｅｃｔｒｏｎ　Ｄｅ
ｖｉｃｅ　Ｌｅｔｔｅｒｓ）　Ｖｏｌ、　Ｅｄ　１−３
　、　Ｎｏ　８　。

１９８２年８月発行〕に記載されている。

これ等の論理形式において、各バッファリング要素の主
要部品はソースフォロワ−とカレントソースプルダウン
とから構成されている２個のディ７”ｌ／ッション型Ｍ
ＥｓＰＢＴ　（論理形式によりレベルシフトダイオード
を別に含んでいてもよい）である。

これ等のバッファーは負荷容量を駆動するために十分な
幅をもったチャネルを有する２個のＭｌｌ！５ＦＥＴを
使用するように設計されている。然しなからかかる設計
における制約は高負荷に対しては大きなＭＥＳＦＥＴが
要求されることであり従って高い定常状態での電力（ｓ
ｔａｔｉｃ　ｐｏｗｅｒ）を使用しなければならず又チ
フブ上でかなりの面積がとられるものであった。

〔課題を解決するための手段および作用〕キャパシター
が付加された相補型バッファーとして呼ばれている本発
明の半導体バッファー回路群を使用することにより幾つ
かの利点が得られる。

第１は、上述した代表的なバッファーに比べて応答速度
が極めて速いことであり、第２は、たとえ通常の実施形
態で使用されるバッファーに関し性能の向上が要求され
ない場合であっても、このキャパシター結合相補型バッ
ファーは電力消費量を大幅に減少させ又は／およびバッ
ファーと一体化されるチップ面積を大幅に減少させるの
に使用されることができる。第３はキャパシター結合相
補型バッファーは低い容量性負荷に対しては１より大き
な電圧利得を与えることが出来従って交流利得の段階（
ｓｔａｇｅ）を提供する。第４は、該バッファーは、電
力消費量とバッファーサイズの改善のためスイッチング
速度を調整して、これ等の利益の実現のために設計する
ことができる。第５は該キャパシター結合相補型バッフ
ァーは特に高容量性メモリーワードライン（ｍｅｍｏｒ
ｙ　ｗｏｒｄ　１ｉｎｅ）を駆動する際に生ずる問題を
解決する場合に良好な効果をもたらす。

コンピューターシェミレーシツンと実験結果に基き、本
発明はチップの面積や消費電力に何らの増加も来さず或
は僅かな増加のみによって従来のバッファーに比べて極
めて高速であるということが明らかにされた。

実験段階では、ガリウムひ素ディプレフシッン型ＭＥＳ
ＦＥＴ技術を用いてリング発振器（ｒｉｎｇ　ｏｓｃｉ
−Ｉｔａｔｏｒｓ）が構成された。このリング発振器は
１２のステージを使用し、そのうち１１のステージは反
転とし、ｌステージは非反転とした。各区間を接続した
長い相互間接続長は各バッファーの出力端において約２
５０フエムトフアラツド（１０−”ファラッド）のキャ
パシタンスとなっていた。各バッファーに対する定常状
態での電流（ｓｔａｔｉｃｃｕｒｒｅｎｔ）は７２０マ
イクロアンペアであった。リング発振器の周波数が本発
明の回路の性能を特徴付けるために測定された０次で該
回路はレーザーカッターを用いて一般的なバッファーに
等しくなるように修正された。本発明に従って製造され
たリング発振器の周波数は僅かに４３８１）！　（ピコ
セコンド）のゲート遅れに対応していたのに対し、−ａ
的な手段により製造されたバッファーをもつ同様のリン
グ発振器は６８８ｐｓの同じゲート遅れを存していた。

本発明の別の目的及び利益は以下の記述により部分的に
明らかにされるであろうし、又一部はこれ等の記載から
容易に類推され或は本発明の実施により理解されるであ
ろう。

本発明の目的及び利益は特許請求範囲において特に指摘
されているような装置やその組合せの手段によって実現
され又達成されるであろう。

本発明の目的を達成するため又本発明の目的に従って、
ここに具体化されかつ広く説明されているように、容量
性負荷を駆動して２つのバイナリ−状態のうちの１つに
かえるためのディジタル入力信号に応答する半導体バッ
ファー回路が提供されるのであり、それは以下のような
構成を有している。

即ち、第１、第２及び制御の各電極を有する第１のトラ
ンジスター手段であって、該第１の電極は第１の基準電
圧に接続され、第２の電極は入力信号が高レベルに変化
している時に第１のトランジスター手段を通して第１の
基準電圧から来る電流によって該容量性負荷を充電する
ために容量性負荷と接続されうるように適合せしめられ
ている第１のトランジスター手段、 第１、第２及び制御の各電極を有する第２のトランジス
ター手段であって、該第１の電極は第１の基準電圧より
低い第２の基準電圧と接続され、第２の電極は入力信号
が低レベルに変化している時に該第２のトランジスター
手段を通して第２の基準電圧へ向う電流によって該容量
性負荷を放電させるため容量性負荷と接続されうるよう
に適合せしめられている第２のトランジスター手段、入
力信号が高レベルに変化している時に第１のトランジス
ター手段における第１及び第２の電極間の電流を増加さ
せ、又該入力信号が低レベルに変化している時には該電
流を減少させる制御電極に電圧を供給するため、第１の
トランジスター手段の制御電極にディジタル入力信号を
接続するための第１のカップリング手段及び入力信号が
高レベルに変化している時に第２のトランジスター手段
における第１と第２の電極の間の電流を減少させ又該入
力信号が低レベルに変化している時には該電流を増加せ
しめる制御電極に電圧を供給するため第２のトランジス
ター手段の制御電極に対してディジタル入力信号を接続
するための第２のカップリング手段とから構成されてい
る。

添付の図面は本発明の具体例を図説したものであり、又
明細書の説明と合せて本発明の基本原理を説明するのに
使用される。

本発明の回路について述べる前にまず従来のバッファー
回路についての構造と作用について分析しそれに続いて
本発明を説明する。

第４図は公知のものとして使用されている標準的なソー
スフォロワ−バッファーを示している。

ソースフォロワ−トランジスター１０とカレントソース
トランジスター１１の如き第１及び第２のトランジスタ
ーがあり各々は第１及び第２更には制御の各電極を持っ
ている。トランジスターゲート或はベースとも呼ばれて
いる各トランジスターの制御電極に供給される電圧は、
トランジスターのソース／ドレイン又はエミッター／コ
レクターとも呼ばれる第１と第２の電極の間に流れる電
流の量を決定する。

各トランジスターの第１の電極はＶ。（代表的には零ボ
ルト）と■１．（代表的には負電圧）であるような異な
る基準電圧と接続している。

トランジスター１０及び１１の第２の電極は互に結合さ
れ容量性負荷１３と接続するように適合せしめられてい
る。ディジタル入力信号■１をトランジスター１０の制
御電極に接続するため第１のカップリング手段が存在し
ている。トランジスター１１の制御電極は直接基準電圧
Ｖ　Ｉｔと接続されている。

以下に説明されるようにソースフォロワ−トランジスタ
ー１０とカレントソーストランジスター１１のチャネル
の幅を等しいものとすること、代表的には１０ミクロン
とすることは一般的な方法である。ディプレッション型
ＦＥＴが使用される時は、トランジスター１１のゲート
はそのソースと接続されているため電圧隆下Ｖ□は常に
Ｏ■に等しいことからトランジスター１１はＯＮ”であ
り該トランジスターのチャネルは導通状態にある。

トランジスター１１のチャネルを通して基準電圧Ｖ　ｔ
ｓに流れる定常状態電流は■１．の関数であり従って１
４１．として呼ばれているように固定された八 値に維持される。トランジスター１０については、その
ソースとドレインの間の定常状態にある電流は独立した
関数でありそのゲートとソースの間の電圧降下Ｖ□を決
定する。

仮にソースフォロワ−トランジスター１０がトランジス
ター１１のチャネルと同じ幅のチャネルを持つように設
定されていると仮定するならば、ソースフォロワ−１０
のチャネルを通って基準電圧Ｖｔ、ｔ　から流れてくる
定常状態の電流も又、代表的には１．５ボルトであるソ
ースフォロワ−１０の制ｉｔ極或はゲートに加えられる
入力電圧における変化とは独立して、Ｉ４□となるであ
ろう。トランジスターを通して流れる電流が定常状態で
Ｉ　ｏｓに維持されるようにトランジスター１０を設計
するに当っては、このことは必然的に定常状態における
電圧降下Ｖ□を常にＯボルトに等しくするものである。

従ってトランジスター１０のソースにおける出力電圧は
正確にトランジスター１０のゲートに対する入力電圧に
追随する。

もし２つのトランジスターのチャネルの幅が等しくない
ように設計されているとすれば、トランジスター１０に
おける電圧降下ｖ、３は温度に依存した関数となる。こ
のことは代表的な公知のバッファーに対して直流操作条
件を説明したものであり又同様の考え方がエンハンスメ
ント型、バイポーラ型或は他の要素が使用される場合に
も当てはまる。

然しなから、バッファーの出力側にキャパシター１．３
で代表されるような負荷を設けた交流特性のものは、該
負荷が充電及び放電されるという非効率的な方法である
が故に大きな興味があるものである。

代表的な容量性負荷をもつバッファーについての分析は
キャパシター１３に対する充電電流及びキャパシター１
３からの放電電流の性質についての検査が要求される。

入力電圧が高レベルから低レベルに変換している時にキ
ャパシター１３を放電させるのに利用しうる最大の電流
は、Ｉ　ｏｓであり、これは、電圧降下Ｖ　ｖｓがＯボ
ルトに等しいためカレントソーストランジスター１１を
通って流れる定常状態の電流である。この全ての電流が
専らキャパシターを放電させるのにまず使用される。こ
れはソースフォロワ−１０のＭ′ｍ電極における入力電
圧の降下時間が容量性負荷に基因してトランジスター１
０のソースにおける出力電圧における変化より速いこと
によるものである。これによって■９．の値は減少する
。

この結果、ソースフォロワ−１０は遮断され非導通とな
りトランジスター１１を通して基準電圧ｖｏに流れる全
ての電流１４ｍ１１をキャパシター１３の放電に利用出
来るようにするのである。然しなから、全ての電流Ｉ４
１１は全放電期間の間を通じて利用されえない。

ソースフォロワ−１０は容量性負荷１３の出力電圧が放
電されるに従って減少するソース電圧を持っておりこれ
によってトランジスター１０のソース電圧をゲート電圧
に近づけｖｇ、を増加する。

この結果トランジスター１０はＯＮ″に変化する。

このことは負荷キャパシター１３の放電期間の終りの部
分つまり負荷の放電が遅くなってきた時期に発生する。

反対に、入力電圧が低レベルから高レベルに変換された
時、キャパシター１３を充電するために利用しうる最大
電流はソースフォロワ−１０の制御電極に印加された“
オーバードライブ”についての関数でありＩ　ｄｔｓに
固定されて維持されているトランジスター１１を通して
流れる全ての電流を差引いたものである。“オーバード
ライブはソースフォロワ−１０のゲートからソースへの
電圧降下の増加によるものである。即ち、制御電極或は
ゲートの電圧は入力信号に対して瞬時に応答し、そして
トランジスター１０のソースにおける出力電圧を増加さ
せる。（容量性負荷のため） オーバードライブはＶａａからソースフォロワ−１０を
通して流れる電流をトランジスター１１を通ってＶ、８
に流れる定常状態の電流Ｉ、□を越えて著しく増加させ
ることになり、それ故負荷キャパシター１３を充電する
。

然しなから、トランジスター１１を通る電流Ｉ。Ｓはト
ランジスター１０において利用しうるＶａａからの最大
充電可能電流を直接用いたものである。

更に負荷キャパシター１３が充電するにつれて、トラン
ジスター１０のソース電圧はＶ□を減少させながらゲー
ト電圧に釣合うようになり始めそしてソースフォロワ−
１０のオーバードライブが減少することになる。

本発明はこれ等従来のバッファーに関する容量性負荷の
充電及び放電を著しく改善しディジタル入力信号が変化
した時に利用しうる電流を増加することにより大幅にそ
の性能を改善するものである。第１図は本発明の具体例
について詳細な概略図を示している。

本発明によれば、バッファー回路は容量性負荷を駆動し
て２つのバイナリ−状態のうちの１つにするためのディ
ジタル入力信号に応答するものである。該バッファー回
路は第１、第２及び制御用の各電極を持った第１のトラ
ンジスター手段と、第１、第２および制御用の各電極を
持った第２のトランジスター手段とを含むものである。

２二における具体例としては、第１及び第２のトランジ
スター手段はそれぞれソースフォロワ−トランジスター
１２及びスウィッチプルダウントランジスター１４であ
る。

バイポーラ型トランジスターの制御Ｉ電橿は一般的には
ベースと呼ばれているものであるが、フィールドイフェ
クト型トランジスター（ＦＥＴ）におけるそれは一般的
にはゲートと呼ばれている。

この説明における意図としてはゲート、ドレイン及びソ
ースの言葉を使用する時はＦＥＴを参照ずろものであり
、バイポーラ型トランジスターについてはベース、コレ
クター及びエミッターを参照するものであり、又ｎ型チ
ャネル及びｐ型チャネル装置も参照するものである。

図面におけるトランジスターを描くため使われているシ
ンボルは１つの例であり本発明ではシングルタイプのト
ランジスターのみを使用することを意図しているもので
はない。

本発明によれば、第１のトランジスター手段は好ましく
はＶ。である第１の基準電圧に接続された第１の電極１
２１と負荷１３に接続されるよう適合せしめられている
第２の電極１２２とを有している。その結果、負荷１３
は入力信号が高レベルに変化している時第１のトランジ
スター手段を通じて第１の基準電圧から流れてくる電流
により充電される０本発明によれば、第２のトランジス
ター手段は、好ましくはＶ　ｓｓである第２の基準電圧
に接続された第１の電極１４１と負荷１３とに接続され
るように適合せしめられている第２の電極１４２とを有
している。

その結果、負荷１３は入力信号が低レベルに変化してい
る時、第２のトランジスター手段を通して第１の基準電
圧より低い電圧にある第２の基準電圧に流れる電流によ
って放電される。

本発明によれば、ディジタル入力信号は第１のカップリ
ング手段により第１のトランジスター手段の制御電極に
接続され又第２のカップリング手段により第２のトラン
ジスター手段の制御電極に接続されている。第１のトラ
ンジスター手段の制御電極に対して第１のカップリング
手段により与えられた電圧は入力信号が高レベルに変化
している時第１のトランジスター手段の第１及び第２電
極の間の電流を増加させ又、該入力信号が低レベルに変
化している時にはその電流を減少させるものである。第
２のトランジスター手段はこれと同じ方法で作動するが
第２のトランジスター手段を通して第２の基準電圧に流
れる電流は入力信号が低レベルに変化している時に制御
電極に加えられる電圧により増加し又入力信号が高レベ
ルに変化した時に加えられる電圧により減少するという
点で異っている。

第１図における具体例としては、２つの相補的な電圧レ
ベルが要求される。■いはディジタル入力信号であり又
入力信号源１８からソースフォロワ−トランジスター１
２或は第１のトランジスター手段の制御電極１２０に対
して好ましくは導電線のような第１のカップリング手段
により加えられるものである。ここで具体化されている
ように、該ディジタル入力信号の補数は好ましくは結合
コンデンサー１５である第２のカップリング手段により
好ましくはＭＥＳＦＥＴであるスイッチドブルダウント
ランジスター（ｓｗｉｔｃｈｅｄ　ｐｕｌｌ−ｄｏｗｎ
　ｔｒａｎｓｉｓ−ｔｉｒ）　１４の制御電極１４０と
容量的に結合されている。

好ましくは第２のカップリング手段は第２のトランジス
ター手段の制御電極と結合しているキャパシター１５を
含んでおり又、入力信号源１８に接続された導電線のよ
うなディジタル入力信号の補数をキャパシター１５に加
えるための手段を含むものである。別の具体例において
は、バッファー回路はディジタル入力信号の補数をキャ
パシター１５に加えるためディジタル入力信号と接続さ
れたインバーターを含むことが出来る。第４図に関して
前に述べた理由からＦＥＴにとっては、スイッチドプル
ダウントランジスター１４或は第２のトランジスター手
段のチャネルはソースフォロワ−トランジスター１２或
は第１のトランジスター手段のチャネルのサイズと同じ
になるよう設計することが好ましい。

本発明によれば、第２のトランジスター手段の制御電極
に加えられる電圧は第１のトランジスターの制御電極に
加えられる電圧とは反対方向の変化をする。このことは
入力信号が２つのバイナリ−状態の間で変化した時に２
つのトランジスター手段に関して相補的な作動を発生さ
せる。入力信号が変化した時に第１及び第２のトランジ
スター手段の制御電極に加えられる電圧は各トランジス
ター手段における第１と第２の電極の間を流れる電流の
量を制御する。ここに述べられている具体例としては、
ソースフォロワ−１２はＶｉｎの正変換期間中（ｐｏｓ
ｉｔｉｖｅ　ｔｒａｎｓｉｔｉｏｎ）（Ｖｔｎが低レベ
ルから高レベルに変化している場合）電圧降下Ｖ□が増
加したことによりトランジスター１２を通してＶａｄよ
り流れる増加した電流により負荷１３を充電する。プル
ダウントランジスター１４はトランジスター１４の制御
電極に対して低い電圧を加えることにより、ゲートソー
ス間の電圧降下Ｖ□を減少させそれによってトランジス
ター１４を通し：ｃｖ、、に向けて流れる電流を減少せ
しめるようなＶ　ｉｎの補数に関する負変換（ｎｅｇａ
ｔｉｖｅ　ｔｒａｎｓｉ−ｔｉｏｎ）にもとづいて好ま
しくは非導通となっている。従ってトランジスター１４
を通して第２の基準電圧に向けて分流される電流が少い
ため、第４図に示す回路に比べてより多くの電流が容量
性負荷１３を充電するのに利用される。反対にｖｉｆｉ
の補数についての正変換（Ｖ、、が高レベルから低レベ
ルに変化している時）の期間中はプルダウントランジス
ターは制御電極に加えられた正電圧をもっておりこれが
入力信号と容量的に結合していない制御電極を持ってい
る第４図に示す如きカレントソーストランジスター１１
を通して流れる定常状態の電流！　ｄｍｓにくらべて数
倍も高い放電電流を伴ったトランジスター１４を通して
■。に流れる電流の増加を可能とするＶ。の増加を来す
、トランジスター１４の第１と第２の電極の間の電流の
増加は■！７の負変換の間、容量＋１’を負荷１３が第
２の基準電圧に向けてより急速に放電せしめられるよう
に作用する。

本発明は従来のバッファーに関する交流特性を大幅に改
良するものであるが、第１及び第２のトランジスター手
段が従来のバッファーに使用されている第１及び第２の
トランジスター手段と同じサイズである場合は定常状態
における消費電力（ｓｔａｔｉｃ　ｐｏｗｅｒ）の消失
は従来のバッファーのそれとほぼ同じになるよう選択す
ることが出来る。ここに具体化されているように、これ
はトランジスターの制御カップリング手段を使用するこ
とにより達成される。好ましくは、放電抵抗である抵抗
１６が第２の基準電圧に対して放電されるように結合コ
ンデンサー１５と接続されている。この抵抗１６の大き
さはトランジスターのゲートとソースとの間の電圧降下
■、１が負荷の出力電圧が２つのバイナリ−状態のいず
れか１つとほぼ等しい予め決められた好ましい値に達し
た後直ちにトランジスター１４について実質的にＯボル
トと等しくなるような方法で選択される。

前述したとおり、第４図のトランジスター１１と同じサ
イズのディプレッション型ＦＥＴの場合にお、けるＯボ
ルトの電圧降下は第２のトランジスター手段の第１と第
２の電極の間に流れる定常状態の電流に関し固定した値
の！　ａｍｓ　となす。

このケースにおいては、トランジスター１４における０
ボルトの定常状態電圧降下Ｖ□は又回路を単位電圧利得
（ｕｎｉｔｙ　ｖａｌｔａｇｅ　ｇａｔｎ）を持ったも
のとなすことから負荷１３における出力電圧は■８７と
ほぼ等しいものとなろう。

Ｉ　ａｍｓの固定された値は特定の性能、出力及び寸法
等の特性をもった回路を設計しようとする回路設計者に
よって選択された予め決定された値である。

ここで具体化されているように、第２のトランジスター
手段における制御電極に加えられる電圧はそれが回路設
計者により選定された好ましいレベルを越えないようク
ランプされる。

好ましくはトランジスター１４の制御電極と容量的に接
続されている信号の最大幅は１ダイオードの電圧降下（
約０．７Ｖ）以上でｖｓ、以下である。

正方向においてはトランジスター１４そのものがクラン
プとして機能する。ここで具体化されているように、負
の方向においては、ダイオード手段、好ましくは、シッ
フトキーダイオード１７（Ｓｃｈｏｔｔｋｙ　ｄｉｏｄ
ｅ）が制御電極に加えられた電圧をクランプする。好ま
しくは、結合キャパシター（コンデンサー）１５の値は
入力信号が変化している時トランジスター１４の′Ｍ御
電極に加えられる電圧の幅が負荷の放電中、第１と第２
の電極の間の電流を著しく増加せしめかつ負荷の充電期
間中電流を遮断するのに十分となるように選択される。

第１図に示されるようなバッファー回路の要部のデメン
ジョン及び条件としては、次のような代表的値が例とし
てあげられる。

トランジスター１２　、１４　：　１０ミクロンダイオ
ード　１７　：２ミクロン 抵　　　　抗　１６　　：６にオーム キャパシター　１５：５０フエムトフアラツドＶａａ　
　　　　　　　　：ＯＶ Ｖ、、　　　　　　　　　ニー３，５Ｖ杢発明の他の形
態は第２図に示されている。

本発明はメモリーワードラインドライバーのような特別
な応用のためにバッファーをより複雑な形に展開してい
る。

メモリーワードラインドライバーは特別にはメモリーサ
イズの増加する時に本発明が十分に改善してきた特異な
問題を提供している。メモリーはメモリーセルの列に対
するゲートを駆動する各々のワードラインを伴ったメモ
リーセルのアレーとして組織される。メモリーワードラ
インは高度に導電性でありセットのために数ナノセカン
ドを必要とする最大数ピコファラッド（代表的には３　
ｐｒｄ）の負荷を有している。

然しなから、これ等の長いラインを最小の電力消費とチ
ップ面積をもって最少の時間で駆動することが設計の目
標である。第２図に示されているワードラインドライバ
ーは２段階バッファリングを使用し、電力と面積という
二つの要素の変化を最小にしてスピードを向上させ、優
れた性能を実現したものである。

選択的には、該性能は結合キャパシターと放電抵抗の量
を適当に調節することにより一定に維持することが出来
、一方トランシスターのサイズは半分に縮少されそれに
よって二つの要素によるバッファーの電力消費が改善さ
れる。第２図においては、駆動されるワードラインは負
荷キャパシタンス２０として作用する。かかる本発明の
態様において、入力信号源１９からのディジタル入力信
号は第１のカップリング手段好ましくは導電線によりソ
ースフォロワ−トランジスター２１のような第１のトラ
ンジスター手段の制御電極に加えられる。スイッチプル
ダウントランジスター２２のような第２のトランジスタ
ー手段はその制御電極によって第２のカップリング手段
好ましくは付加されたバッファリングによりディジタル
入力信号の補数と容量的に結合されている。

第１のトランジスター手段の第１の電極２１１はｖｄｄ
のような第１の基準電圧と接続されており又第２の電極
２１２は第１の基準電圧からの電流によりワードライン
を充電するためメモリーワードラインと結合されるよう
適合せしめられている。第２のトランジスター手段の第
１の電極２２１はｖ７のような第２の基準電圧と接続さ
れており又第２の電極２２２は第２の基準電圧に向う電
流によりワードラインを放電させるためワードラインと
接続されるよう適合せしめられている。

入力信号が変化している時にワードライン２０を充電又
は放電させる電流はトランジスター２１と２２の第１と
第２の電極の間を流れる。

第１図に示す回路と同様に、高電圧を制御電極２１０に
加えることが電流の増加を来し、低電圧が電流の減少を
来すことに起因してトランジスター２１の第１と第２の
電極の間の電流は入力信号が高レベルに変化している時
に増加され又入力信号が低レベルに変化している時に減
少する。

この結果、メモリーワードライン２０は入力信号が高レ
ベルに変化している時に■４４（代表的には０ボルト）
からの電流によって充電される。

ここで具体例として示されているように、プルダウント
ランジスター２２の制御電極２２０は第２のカップリン
グ手段を通して入力信号源１９からの入力信号の補数と
接続されている。好ましくは信号源及び制御電極はキャ
パシターによって直接的に接続されていないものである
。ここに具体化されているとおり、入力信号の補数はト
ランジスター２３の如き第３のトランジスター手段の制
御電極２３０とキャパシター２５のような第４のカップ
リング手段によって容量的に結合されており、又入力信
号はトランジスター２４のような第４のトランジスター
の制御電極２４０とキャパシター２６のような第３のカ
ップリング手段により容量的に結合されている。第２図
に具体化されているように、第３と第４のトランジスタ
ー手段は、負帰還を補償し、トランジスター２２の制御
電極における実効入力キャパシタンスを減少させるため
に設けられており、それによってソース１９が第２のト
ランジスター手段の制御電極を駆動しうる信号を供給す
ることを容易にする。大容量性負荷２０とミラー効果に
もとづくトランジスター２２の制御電極における負帰還
はトランジスター２２の制御電極における実効入力キャ
パシタンスを相対的に大きいものとする一制御電極にお
ける実効キャパシタンスは、トランジスター２２のゲー
ト及びドレインにおける電圧の変化の量に関連している
。

一方、トランジスター２１のドレイン２１１は固定電圧
と結合されトランジスター２２のドレイン２２２は負荷
と結合されるよう適合せしめられているので入力信号が
変化した時にはトランジスター２２の変化に対抗する負
帰還が増加する。その結果制御電極における入力キャパ
シタンスはトランジスター２２については、トランジス
ター２１に対するものより約２倍高くすることが出来る
。各々のトランジスターのチャネルのサイズを低下せし
めることを伴ってトランジスター２３及び２４を付加し
たことはトランジスター２２の制御電極の駆動に必要と
されるソース１９における信号の量を減少させかつ入力
信号の補数が加えられるポイントにおけるバッファー回
路の入力キャパシタンスを、入力信号がトランジスター
２１の制御電極に加えられるポイントにおける入力キャ
パシタンスと同等或はそれ以下とする。トランジスター
２３及び２４による付加されたステージはバッファー回
路におけるゲート遅延を僅かな量だけ増加させる。プレ
バッファーリングのためにトランジスター２３及び２４
を使用することは、小さなチャネルをもったトランジス
ターの制御電極におけるより小さなインピーダンスを用
いてバッファーの入力と出力との間のインピーダンス整
合を行うのを助ける。

ここに具体化されているように、トランジスター２３と
２４は同じ幅のチャネルを有し、かつ該チャネルの幅は
定常状態の電力消費を最小化するために代表的にはトラ
ンジスター２１と２２の幅の約３分の１であることが出
来る。

ここに具体化されているように、トランジスター２３と
２４は第２のトランジスター手段の制御電極に加えられ
る電圧を増加もしくは減少させるため電流が流れること
のできるチャネルをもっている。トランジスター２３の
第１の電極２３１は入力信号が低レベルに変化した時に
第２のトランジスター手段の制御電極に加えられた電圧
を増加させるように効率的に結合されている。

例えば、電極２３１は好ましくはＶ。（代表的には０ボ
ルト）である第１の基準電圧と結合せしめられることが
出来る。トランジスター２２の第１の電極は好ましくは
■ア（代表的には−３，５ボルト）である第２の基準電
圧と結合されており又、トランジスター２４の第１の電
極２４１は好ましくはＶ、、（代表的には−５，２ボル
ト）である第３の基準電圧と結合せしめられている。第
３及び第４のトランジスター手段の第２の電極２３２と
２４２は第２のトランジスター手段の制御電極と結合さ
れておりそれによって入力信号が変化した場合制御電極
に加えられる電圧を増加および減少させる。

好ましくは、ディジタル入力信号はトランジスター２４
の制御電極に結合される。その電極に加えられる該信号
はカップリングキャパシター２６のような第３のカップ
リング手段によって第３図のコンピューターシュミレー
ションによるタイミングダイアグラムにおいて曲線ＧＧ
により示されるような電圧を有している。

このことは、トランジスター２４の第１と第２の電極の
間の電流を入力信号が高レベルに変化している時に増加
させ又入力信号が低レベルに変化している時に減少させ
ることになる。入力信号が高レベルに変化している時に
第３の基準電圧に向けて流れる電流の増加は第３図の曲
線ＢＧにより示されるようにトランジスター２２の制御
電極に加えられる電圧を低下させそれによってトランジ
スター２２の第１と第２の電極の間の電流を減少させる
ことになる、 好ましくは、ディジタル入力信号の補数がトランジスタ
ー２３の制御電極と結合していることであって、それに
よりカップリングキャパシター２５のような第４のカッ
プリング手段により第３図の曲線Ｇにより示される波形
となる。このことは入力信号が低レベルに変化している
時にトランジスター２３の第１と第２の電極間を流れる
電流を増加させ又入力信号が高レベルに変化している時
に減少させることになる。

入力信号が低レベルに変化している時に例えばメモリー
ワードライン或は第１の基準電圧からの電流の増加は、
第３図の曲線ＢＧで示されるようにトランジスター２２
の制御電極に加えられた電圧を増加させこれによりトラ
ンジスター２２の第１と第２の電極間の電流を増加させ
る。

ここに具体化されているように、メモリーワードライン
はトランジスター２２を通って第２の基準電圧に流れる
電流により放電される。従ってディジタル入力信号のト
ランジスター２４への容量的結合と入力信号の補数のト
ランジスター２３への容量的結合に起因してワードライ
ン負荷２０を放電させるトランジスター２２を流れる電
流は入力信号が低レベルに変化している時に増加し又入
力信号が高レベルに変化している時に減少する。

第３の基準電圧Ｖ−は第２の基準電圧■アより低く又そ
の選択された値はトレードオフ分析（ｔｒａｄｅ−ｏｆ
ｆ　ａｎａｌｙｓｉｓ）にもとすいて決定される。　　
゛第３の基準電圧はトランジスター２２の制御電極に加
えられた電圧がトランジスター２２の電流を効果的に減
少させるか遮断することを確実にするのに十分に低いも
のでなければならない。トランジスター２２がディプレ
ッション型ＰＥＴであると仮定するとトランジスター２
２の制御電極と接続された■、と同じ高さにある第３の
基準電圧は明らかにｖ９ｓを入力信号が低レベルに変化
している時でさえもＯポルトに等しくするであろうし又
トランジスター２２の電流を定常状態値より低く減少さ
せることはないであろう、このことは７丁のための電圧
を■。のための電圧より高くすることを相持するもので
ある。電力の消費も又最少化されなければならない。■
７及びＶ　ｔｓをより高い電圧とすることはトランジス
ター手段のチャネル全体に亘っての電圧降下を低減させ
それにより使用される電力を減少せしめるものである。

第２図に示す具体例においては、第１及び第２の放電抵
抗手段、好ましくは抵抗２７と２８は第３と第４のトラ
ンジスター手段のそれぞれを個別に選択された基準電圧
と接続させる。これ等の抵抗、は入力信号における変化
が発生した後に結合キャパシター２５及び２６が個別に
放電されることを可能にする。抵抗値はトランジスター
２３と２４の制御電極に加えられる電圧が入力信号が変
化しない時に選択された値に到達するように選ばれる。

選択された電圧はトランジスター２２の制御電極に加え
られた電圧を決定するトランジスター２３と２４を通し
て流れる所望の安定状態の電流を維持する。

負荷２０に出力される電圧が２個のバイナリ−状態のう
ちの１つとほぼ等しい時には、トランジスター２２の制
御電極に加えられ第３図の曲ＩＢＧで示されるような定
常状態の電圧は第１図に関連して述べられている状態と
同じように固定された値Ｉ　ａｓｓをもつトランジスタ
ー２２を流れる定常状態の電流を発生させる。

各々のトランジスター２３と２４と組合された第１及び
第２のダイオード手段、好ましくはショットキーダイオ
ード２９と３０はトランジスターの制御電極に接続され
ている信号が入力電圧が変化している時に望ましい範囲
を越えて変動シないようにするクランプとして作用する
。

第２図に示されている回路は第１の基準電圧を用いる代
りにトランジスター２３の第１の電極をメモリーワード
ライン負荷２０と結合されるように適合せしめることに
より改良されている。この改良は、トランジスター２１
のサイズの増加を典型的に伴うものである。

この変形態様の結果、入力信号が低レベルへ変化した時
トランジスター２３を通して増加した電流が負荷２０に
より供給される。これはトランジスター２２と２３の両
方を通して放電することによりメモリーワードラインを
高レベルから低レベルにより効果的に放電を行わせる。

それに加えてトランジスター２３と２４を介して定常状
態において消費される電力は、それが直接第１の基準電
圧からＶ。に供給されるよりもむしろ負荷２０により供
給されることからより効率的に使用される。

第２図に示されるようなバッファー回路についての前述
と同じディメンジョンと条件に関する代”表的な値は次
のとおりである。

トランジスター２１　　　：３０ミクロントランジスタ
ー２２　　　：３０ミクロントランジスター２３と２４
　：　１０ミクロンダイオード２９．３０　　　：２ミ
クロン抵抗２７．２８　　　　　　：５にオームキャパ
シター２５　、２６　　：　５０フエムトフアラツドメ
モリーワードライン負荷２０：３ピコフアラツドｖａａ
　　　　　　　　　：０ボルト ｖｔ　　　　　　　　　　ニー３．５ボルトＶ、、　　
　　　　　　　ニー５．２ボルト第２図に示される回路
はカップリングキャパシター２６をディジタル入力信号
に結合するよりもむしろメモリーワードライン負荷２０
と結合することにより又改良される。

この回路はトランジスター２１の第２の電極における電
圧がトランジスターの制御電極における電圧に追随する
であろうことから同じような形で機能する。

従って、トランジスター２４の制御電極に入力された電
圧は、ディジタル入力信号Ｖｉａと同じような変化をう
ける。

本発明はガリウムひ素ＭＥＳＦＥＴに適用するのが好ま
しい具体例ではあるがこれに限定されるものではない。

本発明は、シリコーンデバイスに対しても使用出来又Ｊ
ＦＥＴ（Ｊｕｎｃｔｉｏｔｒ　ＰＨ１）にも使用出来る
。更にはエミッターフォロワーのようなバイポーラ型回
路を伴った応用分野をもっている。同じように、ディプ
レフジョン型よりはむしろエンハンスメント型トランジ
スターも回路に適当な修正を加えることにより使用され
うる。

発明の精神やその範囲から逸脱しない範囲で本発明につ
いての多くの修正や変形態様ガ作られうろことはこの分
野の当業者にとっては一層明白なものとなろう、又本発
明が添付の特許請求範囲とこ゛れの均等の範囲内に入る
ような修正や変形態様を包含することが意図されている
。

【図面の簡単な説明】

第１図は本発明の一興体例によるバッファー回路の概略
ダイアグラムである、 第２図は本発明の他の具体例におけるメモリーワードラ
インドライバーの概略ダイアグラムである、 第３図は第２図におけるドライバーのタイミングダイア
ダラムである、 第４図は代表的な公知のバッファーに関する概略ダイア
グ°ラムである。 １０　、１２　、２１・・・第１トランジスター、ソー
スフォロワ−１ １１、１４、２２・・・第２トランジスター、カレント
ソース、 １３・・・負荷、 １５　、２５　、２６・・・キャパシター、１６　、２
７　、２８・・・抵抗、 １７・・・ショットキーダイオード、 １８　、１９・・・信号源、 ２０・・・メモリーワードライン、 ２３・・・第３トランジスター、 ２４・・・第４トランジスター、 １２０、１４０，２１０，２２０，２３０，２４０・・
・制御電極。

Claims (1)

1. 【特許請求の範囲】 １、第１、第２及び制御の各電極を有する第１のトラン
   ジスター手段であって、該第１の電極は第１の基準電圧
   に接続され、第２の電極は入力信号が高レベルに変化し
   ている時に第１のトランジスター手段を通して第１の基
   準電圧から来る電流によって該容量性負荷を充電するた
   めに容量性負荷と接続されうるように適合せしめられて
   いる第１のトランジスター手段、 第１、第２及び制御の各電極を有する第２のトランジス
   ター手段であって、該第１の電極は第１の基準電圧より
   低い第２の基準電圧と接続され、第２の電極は入力信号
   が低レベルに変化している時に該第２のトランジスター
   手段を通して第２の基準電圧へ向う電流によって該容量
   性負荷を放電させるため容量性負荷と接続されうるよう
   に適合せ、しめられている第２のトランジスター手段、
   入力信号が高レベルに変化している時に第１のトランジ
   スター手段における第１及び第２の電極間の電流を増加
   させ、又該入力信号が低レベルに変化している時には該
   電流を減少させる制御電極に電圧を供給するため、第１
   のトランジスター手段の制御電極にディジタル入力信号
   を接続するための第１のカップリング手段及び入力信号
   が高レベルに変化している時に第２のトランジスター手
   段における第１と第２の電極の間の電流を減少させ又該
   入力信号が低レベルに変化している時には該電流を増加
   せしめる制御電極に電圧を供給するため第２のトランジ
   スター手段の制御電極に対してディジタル入力信号を接
   続するための第２のカップリング手段とから構成されて
   いることを特徴とする容量性負荷を駆動して２つのバイ
   ナリー状態のうちの１つにかえるためのディジタル入力
   信号に応答する半導体バッファー回路。 ２、第２のカップリング手段はディジタル入力信号を容
   量的に第２のトランジスター手段の制御電極に結合して
   いることを特徴とする第１項記載のバッファー回路。 ３、第２のカップリング手段は、 第２のトランジスターの制御電極に結合されたキャパシ
   ターと該キャパシターにディジタル入力信号の補数を加
   えるための手段 とから構成されていることを特徴とする第２項記載のバ
   ッファー回路。 ４、第１及び第２のトランジスター手段はフィールドイ
   フェクトトランジスターで構成されていることを特徴と
   する第３項記載のバッファー回路。 ５、第１及び第２のトランジスター手段はジャンクショ
   ンフィールドイフェクトトランジスターで構成されてい
   ることを特徴とする第３項記載のバッファー回路。 ６、第１及び第２のトランジスター手段はバイポーラ型
   トランジスターで構成されていることを特徴とする第３
   項記載のバッファー回路。 ７、第２のトランジスター手段の制御電極を入力信号が
   変化しない時に第２のトランジスター手段の第１と第２
   の電極の間の電流を予め決められた値に維持する電圧を
   制御電極に加えるため第２の基準電圧と結合するための
   トランジスター制御カップリング手段を更に含んでいる
   ことを特徴とする第３項記載のバッファー回路。 ８、第２のトランジスター手段はディプレッション型の
   トランジスターであり更に、トランジスター制御カップ
   リング手段は入力信号が変化している場合を除き抵抗を
   通しての電圧降下が実質的に０と等しくなるように選択
   された抵抗値をもつ抵抗を含んでいることを特徴とする
   第７項記載のバッファー回路。 ９、第２のトランジスター手段の制御電極を第２の基準
   電圧に結合せしめかつ該制御電極に加えられた電圧をク
   ランプするために作用するダイオード手段を更に含んで
   いることを特徴とする第３項記載のバッファー回路。 １０、バッファー回路はメモリーワードラインを駆動す
   ることを特徴とする第３項記載のバッファー回路。 １１、半導体バッファー回路がガリウムひ素で構成され
   ていることを特徴とする第３項記載のバッファー側路。 １２、半導体バッファー回路がシリコーンで構成されて
   いることを特徴とする第３項記載のバッファー回路。 １３、トランジスターがディプレッション型トランジス
   ターで構成されていることを特徴とする第４項記載のバ
   ッファー回路。 １４、第１の電圧が第１のトランジスターの手段により
   容量性負荷と結合され、第１の電圧よりも低い第２の電
   圧が第２のトランジスターの手段により容量性負荷と結
   合されているとともに更に、入力信号が低レベルから高
   レベルに変化している時に容量性負荷を充電する第１の
   基準電圧からの電流の量を増加させるため制御電極に第
   １の電圧を加えるため、そして入力信号が高レベルから
   低レベルに変化している時に充電電流の量を減少させる
   ため該制御電極へ第１の電圧よりも低い第２の電圧を加
   えるために、ディジタル入力信号を第１のトランジスタ
   ーの制御電極に結合させる段階と、及び入力信号が高レ
   ベルから低レベルに変化している時容量性負荷を放電さ
   せる第２の基準電圧に向って流れる電流の量を増加させ
   るために第１の電圧を制御電極に加えるため、また入力
   信号が低レベルから高レベルに変化している時に放電電
   流の量を減少させるために該制御電極に第２の電圧を加
   えるために入力ディジタル信号の補数を第２のトランジ
   スターの制御電極に容量的に結合させる段階とで構成さ
   れていることを特徴とするディジタル入力信号に応答し
   て２つのバイナリー状態のうちの１つに容量性負荷を駆
   動させる方法。 １５、第２のトランジスターの制御電極に対して結合さ
   れた信号の最大振幅をクランプする段階を更に含むこと
   を特徴とする第１４項記載の方法。 １６、入力信号が低レベルから高レベルに変化している
   時放電電流を減少させるため、ディジタル入力信号の補
   数を第２の基準電圧と容量的に結合させる段階は第２の
   トランジスターを遮断するように作動するものであるこ
   とを特徴とする第１４項記載の方法。 １７、入力信号が高レベルから低レベルに変化している
   時、第１の基準電圧からの充電電流を減少させるために
   ディジタル入力信号を結合させる段階は第１のトランジ
   スターを遮断するよう作動するものであることを特徴と
   する第１４項記載の方法。 １８、第１、第２及び制御の各電極を有する第１のトラ
   ンジスター手段であって、該第１の電極は第１の基準電
   圧に接続され、第２の電極は入力信号が高レベルに変化
   している時に第１のトランジスター手段を通して第１の
   基準電圧から来る電流によってメモリーワードラインを
   充電するためにメモリーワードラインと接続されうるよ
   うに適合せしめられている第１のトランジスター手段、
   第１、第２及び制御の各電極を有する第２のトランジス
   ター手段であって、該第１の電極は第１の基準電圧より
   低い第２の基準電圧と接続され、第２の電極は入力信号
   が低レベルに変化している時に該第２のトランジスター
   手段を通して第２の基準電圧へ向う電流によって該メモ
   リーワードラインを放電させるため該メモリーワードラ
   インと接続されうるように適合せしめられている第２の
   トランジスター手段、 入力信号が高レベルに変化している時に第１のトランジ
   スター手段における第１及び第２の電極間の電流を増加
   させ、又該入力信号が低レベルに変化している時には該
   電流を減少させる制御電極に電圧を供給するため、第１
   のトランジスター手段の制御電極にディジタル入力信号
   を接続するための第１のカップリング手段、及び入力信
   号が高レベルに変化している時に第２のトランジスター
   手段における第１と第２の電極の間の電流を減少させ又
   該入力信号が低レベルに変化している時には該電流を増
   加せしめる制御電極に電圧を供給するため第２のトラン
   ジスター手段の制御電極に対してディジタル入力信号の
   補数を容量的に接続するための第２のカップリング手段
   とから構成されていることを特徴とするディジタル入力
   信号に応答してメモリーワードラインを駆動するための
   バッファー回路。 １９、第２のカップリング手段は更に第１、第２及び制
   御の各電極を有しており第１の電極は入力信号が低レベ
   ルに変化している時に第２のトランジスター手段の制御
   電極に加えられる電圧を増加させるため作動的に結合さ
   れ、又第２の電極は第２のトランジスター手段の制御電
   極に結合されている第３のトランジスター手段、 第１、第２及び制御の各電極を有しており第１の電極は
   第２の基準電圧よりも低い第３の基準電圧と結合され又
   第２の電極は第２のトランジスター手段の制御電極と結
   合されている第４のトランジスター手段、 入力信号が高レベルに変化している時に第４のトランジ
   スター手段の第１と第２の電極の間を流れる電流を増加
   させ又入力信号が低レベルに変化している時にその電流
   を減少させる電圧を該制御電極に与えるため、ディジタ
   ル入力信号を第４のトランジスター手段の制御電極に容
   量的に結合させるための第３のカップリング手段であり
   更に入力信号が高レベルに変化している時に第３の基準
   電圧への電流の増加が第２のトランジスター手段の制御
   電極に加えられる電圧を減少させそれによって第２のト
   ランジスター手段の第１と第２の電極の間の電流を減少
   せしめる第３のカップリング手段及び入力信号が低レベ
   ルに変化している時に第３のトランジスター手段の第１
   と第２の電極の間の電流を増加させ又入力信号が高レベ
   ルに変化している時に該電流を減少させる電圧を制御電
   極に対して加えるためにディジタル入力信号の補数を第
   ３のトランジスターの制御電極に容量的に結合せしめる
   ための第４のカップリング手段であって、更に入力信号
   が低レベルに変化している時に第３のトランジスター手
   段の第１の電極への電流の増加が第２のトランジスター
   手段の制御電極に加えられる電圧を増加させそれにより
   第２のトランジスター手段の第１と第２の電極の間の電
   流が増加する第４のカップリング手段とを含むものであ
   り、又メモリーワードラインを放電させる電流が入力信
   号が低レベルに変化している時に増加し又入力信号が高
   レベルに変化している時に減少することを特徴とする第
   １８項記載のバッファー回路。 ２０、第３のトランジスター手段の制御電極を第２の基
   準電圧に結合させるための第１の放電抵抗手段と、第４
   のトランジスター手段の制御電極を第３の基準電圧と結
   合させるための第２の放電抵抗手段とを更に含んでいる
   ことを特徴とする第１９項記載のバッファー回路。 ２１、第３のトランジスター手段の制御電極を該制御電
   極に加えられた電圧をクランプするため第２の基準電圧
   と結合せしめる第１のダイオード手段を更に含むことを
   特徴とする第１９項記載のバッファー回路。 ２２、第４のトランジスター手段の制御電極を該制御電
   極に加えられた電圧をクランプするため第３の基準電圧
   に結合せしめる第２のダイオード手段を更に含むことを
   特徴とする第１９項記載のバッファー回路。 ２３、バッファー回路はガリウムひ素から構成されてい
   ることを特徴とする第１９項記載のバッファー回路。 ２４、トランジスター手段はフィールドイフェクトトラ
   ンジスターで構成されていることを特徴とする第１９項
   記載のバッファー回路。 ２５、トランジスター手段がディプレッション型トラン
   ジスターで構成されていることを特徴とする第２４項記
   載のバッファー回路。 ２６、第３と第４の各トランジスター手段におけるチャ
   ネルは第１と第２の各トランジスター手段におけるチャ
   ネルより細いことを特徴とする第２４項記載のバッファ
   ー回路。 ２７、第２のカップリング手段は更に、第１、第２及び
   制御の各電極を有しており、第１の電極はメモリーワー
   ドラインに結合されるよう適合せしめられており、又第
   ２の電極は第２のトランジスター手段の制御電極に結合
   されている第３のトランジスター手段、 第１、第２及び制御の各電極を有しており第１の電極は
   第２の基準電圧よりも低い第３の基準電圧と結合され又
   第２の電極は第２のトランジスター手段の制御電極と結
   合されている第４のトランジスター手段、 入力信号が高レベルに変化している時に第４のトランジ
   スター手段の第１と第２の電極の間を流れる電流を増加
   させ又入力信号が低レベルに変化している時にその電流
   を減少させる電圧を該制御電極に与えるため、ディジタ
   ル入力信号を第４のトランジスター手段の制御電極に容
   量的に結合させるための第３のカップリング手段であり
   更に入力信号が高レベルに変化している時に第３の基準
   電圧への電流の増加が第２のトランジスター手段の制御
   電極に加えられる電圧を減少させそれによって第２のト
   ランジスター手段の第１と第２の電極の間の電流を減少
   せしめる第３のカップリング手段及び入力信号が低レベ
   ルに変化している時に第３のトランジスター手段の第１
   と第２の電極の間の電流を増加させ又入力信号が高レベ
   ルに変化している時に該電流を減少させる電圧を制御電
   極に対して加えるために、ディジタル入力信号の補数を
   第３のトランジスターの制御電極に容量的に結合せしめ
   るための第４のカップリング手段であって、更に入力信
   号が低レベルに変化している時にメモリーワードライン
   からの電流の増加が第２のトランジスター手段の制御電
   極に加えられる電圧を増加させそれにより第２のトラン
   ジスター手段の第１と第２の電極の間の電流を増加させ
   又メモリーワードラインを第３のトランジスター手段を
   通して放電させるようにした第４のカップリング手段と
   を含むものであり又第２及び第３のトランジスター手段
   を通してメモリーワードラインを放電させる電流が入力
   信号が低レベルに変化している時に増加し又入力信号が
   高レベルに変化している時に減少することを特徴とする
   第１８項記載のバッファー回路。