JPH06104667A - ヴォルテージ・フォロワ回路 - Google Patents
ヴォルテージ・フォロワ回路Info
- Publication number
- JPH06104667A JPH06104667A JP4275217A JP27521792A JPH06104667A JP H06104667 A JPH06104667 A JP H06104667A JP 4275217 A JP4275217 A JP 4275217A JP 27521792 A JP27521792 A JP 27521792A JP H06104667 A JPH06104667 A JP H06104667A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- pmos
- output voltage
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/185—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using dielectric elements with variable dielectric constant, e.g. ferro-electric capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Amplifiers (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】 所望の出力電圧レベルを確保しつつ、応答性
に優れたヴォルテージ・フォロワ回路を提供することを
目的とする。 【構成】 ドレインが電源ＶCCに接続されたｎＭＯＳ，
Ｔ2と、ドレインがこのｎＭＯＳのソースに接続されか
つソースが接地されたｐＭＯＳ，Ｔ3とを備え、これら
ｎＭＯＳ，Ｔ2、ｐＭＯＳ，Ｔ3のゲートに入力電圧Ｖin
が接続され、ｎＭＯＳ，Ｔ2のソースが出力端子に接続
され、この出力端子がキャパシタンスＣ2を介して接地
されている。
に優れたヴォルテージ・フォロワ回路を提供することを
目的とする。 【構成】 ドレインが電源ＶCCに接続されたｎＭＯＳ，
Ｔ2と、ドレインがこのｎＭＯＳのソースに接続されか
つソースが接地されたｐＭＯＳ，Ｔ3とを備え、これら
ｎＭＯＳ，Ｔ2、ｐＭＯＳ，Ｔ3のゲートに入力電圧Ｖin
が接続され、ｎＭＯＳ，Ｔ2のソースが出力端子に接続
され、この出力端子がキャパシタンスＣ2を介して接地
されている。
Description
【０００１】
【産業上の利用分野】この発明はヴォルテージ・フォロ
ワ回路に関する。
ワ回路に関する。
【０００２】
【従来の技術】ヴォルテージ・フォロワ回路は、従来か
らバッファ・アンプとして知られている。図１に示す従
来の回路は、ＭＯＳＦＥＴ（以下Ｔ1という）のソース
を抵抗Ｒ1を介して接地することにより出力電圧のレベ
ルを確保しているが、Ｒ1の値を小にすると出力電圧の
レベルが低下し、一方Ｒ1の値が大きいと、寄生キャパ
シタンスＣ1からの放電の時定数が増大して、出力電圧
Ｖoutの応答性が悪化するという問題があった。
らバッファ・アンプとして知られている。図１に示す従
来の回路は、ＭＯＳＦＥＴ（以下Ｔ1という）のソース
を抵抗Ｒ1を介して接地することにより出力電圧のレベ
ルを確保しているが、Ｒ1の値を小にすると出力電圧の
レベルが低下し、一方Ｒ1の値が大きいと、寄生キャパ
シタンスＣ1からの放電の時定数が増大して、出力電圧
Ｖoutの応答性が悪化するという問題があった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、所望の出
力電圧レベルを確保しつつ、応答性に優れたヴォルテー
ジ・フォロワ回路を提供することを目的とする。
従来の問題点を解消すべく創案されたもので、所望の出
力電圧レベルを確保しつつ、応答性に優れたヴォルテー
ジ・フォロワ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係るヴォルテ
ージ・フォロワ回路は、ＣＭＯＳを用い、ｎＭＯＳのド
レインに電源を接続するとともに、ｐＭＯＳのソースを
低電圧に接続し、ｎＭＯＳのソースとｐＭＯＳのドレイ
ンとを接続し、入力電圧をｎＭＯＳおよびｐＭＯＳのゲ
ートに入力し、ｐＭＯＳのドレインを出力端子に接続し
たものである。これによって、非導通時のｐＭＯＳのソ
ース・ドレイン間抵抗によって出力電圧を保持し、また
ｐＭＯＳの導通によって寄生キャパシタンスを放電させ
て、応答性能を高めたものである。
ージ・フォロワ回路は、ＣＭＯＳを用い、ｎＭＯＳのド
レインに電源を接続するとともに、ｐＭＯＳのソースを
低電圧に接続し、ｎＭＯＳのソースとｐＭＯＳのドレイ
ンとを接続し、入力電圧をｎＭＯＳおよびｐＭＯＳのゲ
ートに入力し、ｐＭＯＳのドレインを出力端子に接続し
たものである。これによって、非導通時のｐＭＯＳのソ
ース・ドレイン間抵抗によって出力電圧を保持し、また
ｐＭＯＳの導通によって寄生キャパシタンスを放電させ
て、応答性能を高めたものである。
【０００５】
【実施例】次に、本発明にかかるヴォルテージ・フォロ
ワ回路の１実施例を図面に基づいて説明する。図２にお
いて、ヴォルテージ・フォロワ回路は、ｎＭＯＳ（以下
Ｔ2という）およびｐＭＯＳ（以下Ｔ3という）よりなる
ＣＭＯＳを用い、Ｔ2のドレインを電源ＶCCに接続する
とともに、Ｔ3のソースを接地し、Ｔ2のソースとＴ3の
ドレインとを接続している。そして、Ｔ2、Ｔ3のゲート
に入力電圧Ｖinが接続され、Ｔ3のドレインに出力端子
が接続されている。
ワ回路の１実施例を図面に基づいて説明する。図２にお
いて、ヴォルテージ・フォロワ回路は、ｎＭＯＳ（以下
Ｔ2という）およびｐＭＯＳ（以下Ｔ3という）よりなる
ＣＭＯＳを用い、Ｔ2のドレインを電源ＶCCに接続する
とともに、Ｔ3のソースを接地し、Ｔ2のソースとＴ3の
ドレインとを接続している。そして、Ｔ2、Ｔ3のゲート
に入力電圧Ｖinが接続され、Ｔ3のドレインに出力端子
が接続されている。
【０００６】図３に示すように、入力電圧Ｖinが０Ｖの
とき、出力電圧Ｖoutも０Ｖであるが、入力電圧Ｖinの
上昇とともにＶoutも上昇する。このとき、ｐＭＯＳの
抵抗値により出力電圧のレベルが確保され、Ｖin≒Ｖ
outである。そして、Ｖinが減少する際にはＶoutもこれ
にほぼ追随して減少する。このときｐＭＯＳが導通する
ことよって寄生キャパシタンスＣ2は高速で放電する。
ここに図１の回路における出力電圧の変化をＶ'outで表
現すると、Ｖ'outはＶoutに比較してはるかに降下速度
が遅いことが分かる。すなわちこの実施例は出力電圧の
応答性が良好である。
とき、出力電圧Ｖoutも０Ｖであるが、入力電圧Ｖinの
上昇とともにＶoutも上昇する。このとき、ｐＭＯＳの
抵抗値により出力電圧のレベルが確保され、Ｖin≒Ｖ
outである。そして、Ｖinが減少する際にはＶoutもこれ
にほぼ追随して減少する。このときｐＭＯＳが導通する
ことよって寄生キャパシタンスＣ2は高速で放電する。
ここに図１の回路における出力電圧の変化をＶ'outで表
現すると、Ｖ'outはＶoutに比較してはるかに降下速度
が遅いことが分かる。すなわちこの実施例は出力電圧の
応答性が良好である。
【０００７】図４は本発明の第２実施例を示す。この実
施例は図２の回路におけるｐＭＯＳのソースを、接地せ
ずに、負の電源−ＶCCに接続したものである。このよう
な構成によっても図３同様に出力電圧の応答性を高める
ことができる。図５はＶin、Ｖoutの関係を示し、図６
はそれに伴う入力電流Ｉin、出力電流Ｉoutの変化を示
す。図５より応答性が良孝であることは明らかである
が、図６から分かるように、電流は入出力の変化の開始
点においてのみ生じ、従って消費電力はわずかである。
この低消費電力性は図２の回路についても同様である。
施例は図２の回路におけるｐＭＯＳのソースを、接地せ
ずに、負の電源−ＶCCに接続したものである。このよう
な構成によっても図３同様に出力電圧の応答性を高める
ことができる。図５はＶin、Ｖoutの関係を示し、図６
はそれに伴う入力電流Ｉin、出力電流Ｉoutの変化を示
す。図５より応答性が良孝であることは明らかである
が、図６から分かるように、電流は入出力の変化の開始
点においてのみ生じ、従って消費電力はわずかである。
この低消費電力性は図２の回路についても同様である。
【０００８】図７は本発明の第３実施例を示す。この実
施例は図２の回路に、Ｔ3と並列なｐＭＯＳ（以下Ｔ4と
いう）を付加したものである。これによって寄生キャパ
シタンスＣ2の放電は一層高速になる。
施例は図２の回路に、Ｔ3と並列なｐＭＯＳ（以下Ｔ4と
いう）を付加したものである。これによって寄生キャパ
シタンスＣ2の放電は一層高速になる。
【０００９】
【発明の効果】前述のとおり、この発明に係るヴォルテ
ージ・フォロワ回路は、ＣＭＯＳを用い、ｎＭＯＳのド
レインに電源を接続するとともに、ｐＭＯＳのソースを
低電圧に接続し、ｎＭＯＳのソースとｐＭＯＳのドレイ
ンとを接続し、入力電圧をｎＭＯＳおよびｐＭＯＳのゲ
ートに入力し、ｐＭＯＳのドレインを出力端子に接続し
たものである。これによって、非導通時のｐＭＯＳのソ
ース・ドレイン間抵抗によって出力電圧を保持し、また
ｐＭＯＳの導通によって寄生キャパシタンスを放電させ
るので、所望の出力電圧レベルを確保しつつ、応答性に
高いという優れた効果を有する。
ージ・フォロワ回路は、ＣＭＯＳを用い、ｎＭＯＳのド
レインに電源を接続するとともに、ｐＭＯＳのソースを
低電圧に接続し、ｎＭＯＳのソースとｐＭＯＳのドレイ
ンとを接続し、入力電圧をｎＭＯＳおよびｐＭＯＳのゲ
ートに入力し、ｐＭＯＳのドレインを出力端子に接続し
たものである。これによって、非導通時のｐＭＯＳのソ
ース・ドレイン間抵抗によって出力電圧を保持し、また
ｐＭＯＳの導通によって寄生キャパシタンスを放電させ
るので、所望の出力電圧レベルを確保しつつ、応答性に
高いという優れた効果を有する。
【図１】従来のヴォルテージ・フォロワ回路を示す回路
図である。
図である。
【図２】本発明の第１実施例を示す回路図である。
【図３】同実施例の電圧入出力特性を従来例と比較する
グラフである。
グラフである。
【図４】本発明の第２実施例を示す回路図である。
【図５】同実施例の電圧入出力特性を示すグラフであ
る。
る。
【図６】同実施例の電流入出力特性を示すグラフであ
る。
る。
【図７】本発明の第３実施例を示す回路図である。
【符号の説明】 Ｔ1 ＭＯＳＦＥＴ Ｒ1 抵抗 Ｃ1，Ｃ2 寄生キャパシタンス Ｖout 出力電圧 Ｔ2 ｎＭＯＳ Ｔ3，Ｔ4 ｐＭＯＳ ＶCC 電源 Ｖin 入力電圧 Ｖ’out 出力電圧の変化 −ＶCC 負の電源 Ｉin 入力電流 Ｉout 出力電流
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィワット・ウォンワラウィパット 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会社 鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内
Claims (3)
- 【請求項１】 ドレインが電源に接続されたｎＭＯＳ
と、ドレインがこのｎＭＯＳのソースに接続されかつソ
ースが接地されたｐＭＯＳとを備え、これらｎＭＯＳ、
ｐＭＯＳのゲートに入力電圧が接続され、ｎＭＯＳのソ
ースが出力端子に接続され、この出力端子がキャパシタ
ンスを介して接地されているヴォルテージ・フォロワ回
路。 - 【請求項２】 ドレインが正の電源に接続されたｎＭＯ
Ｓと、ドレインがこのｎＭＯＳのソースに接続されかつ
ソースが負の電源に接続されたｐＭＯＳとを備え、これ
らｎＭＯＳ、ｐＭＯＳのゲートに入力電圧が接続され、
ｎＭＯＳのソースが出力端子に接続され、この出力端子
がキャパシタンスを介して接地されているヴォルテージ
・フォロワ回路。 - 【請求項３】 ドレインが電源に接続されたｎＭＯＳ
と、ドレインがこのｎＭＯＳのソースに接続されかつソ
ースが接地された第１ｐＭＯＳとを備え、これらｎＭＯ
Ｓ、ｐＭＯＳのゲートに入力電圧が接続され、ｎＭＯＳ
のソースが出力端子に接続され、この出力端子がキャパ
シタンスを介して接地され、このキャパシタンスに並列
に第２ｐＭＯＳが接続され、この第２ｐＭＯＳのゲート
に前記入力電圧が接続されているヴォルテージ・フォロ
ワ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4275217A JPH06104667A (ja) | 1992-09-18 | 1992-09-18 | ヴォルテージ・フォロワ回路 |
| US07/986,809 US5319317A (en) | 1992-09-18 | 1992-12-08 | Voltage follower circuit |
| EP92121190A EP0587943A1 (en) | 1992-09-18 | 1992-12-11 | Voltage follower circuit |
| KR1019930018037A KR940008265A (ko) | 1992-09-18 | 1993-09-08 | 전압플로우어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4275217A JPH06104667A (ja) | 1992-09-18 | 1992-09-18 | ヴォルテージ・フォロワ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104667A true JPH06104667A (ja) | 1994-04-15 |
Family
ID=17552337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4275217A Pending JPH06104667A (ja) | 1992-09-18 | 1992-09-18 | ヴォルテージ・フォロワ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5319317A (ja) |
| EP (1) | EP0587943A1 (ja) |
| JP (1) | JPH06104667A (ja) |
| KR (1) | KR940008265A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6134569A (en) * | 1997-01-30 | 2000-10-17 | Sharp Laboratories Of America, Inc. | Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing |
| AU2001291119A1 (en) * | 2000-09-21 | 2002-04-02 | Microchip Technology Incorporated | An apparatus for active high speed - low power analog voltage drive |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0031583B1 (en) * | 1979-12-26 | 1988-08-17 | Kabushiki Kaisha Toshiba | A driver circuit for charge coupled device |
| US4883986A (en) * | 1981-05-19 | 1989-11-28 | Tokyo Shibaura Denki Kabushiki Kaisha | High density semiconductor circuit using CMOS transistors |
| EP0101896B1 (en) * | 1982-07-30 | 1988-05-18 | Kabushiki Kaisha Toshiba | Mos logic circuit |
| US4798972A (en) * | 1987-03-03 | 1989-01-17 | Digital Equipment Corporation | Apparatus and method for capacitor coupled complementary buffering |
-
1992
- 1992-09-18 JP JP4275217A patent/JPH06104667A/ja active Pending
- 1992-12-08 US US07/986,809 patent/US5319317A/en not_active Expired - Fee Related
- 1992-12-11 EP EP92121190A patent/EP0587943A1/en not_active Withdrawn
-
1993
- 1993-09-08 KR KR1019930018037A patent/KR940008265A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008265A (ko) | 1994-04-29 |
| EP0587943A1 (en) | 1994-03-23 |
| US5319317A (en) | 1994-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0621694B1 (en) | Low power interface circuit | |
| US6525574B1 (en) | Gate bootstrapped CMOS sample-and-hold circuit | |
| US4584492A (en) | Temperature and process stable MOS input buffer | |
| US10627847B2 (en) | Bias current circuit operating at high and low voltages | |
| US6297670B1 (en) | Single-ended sense amplifier with adjustable noise margin and power down control | |
| JP3476514B2 (ja) | 入力バッファ | |
| US5959473A (en) | Transistor output circuit | |
| US20110133813A1 (en) | Analog switch with a low flatness operating characteristic | |
| US5239211A (en) | Output buffer circuit | |
| KR960007258B1 (ko) | 출력 버퍼 | |
| US9054700B2 (en) | Apparatus and methods of driving signal for reducing the leakage current | |
| US5432463A (en) | High speed NOR gate with small output voltage swings | |
| US6825699B2 (en) | Charge pump circuit, passive buffer that employs the charge pump circuit, and pass gate that employs the charge pump circuit | |
| JP3636848B2 (ja) | Ｃｍｏｓヒステリシス回路 | |
| US5587667A (en) | Output buffer circuit for high-speed logic operation | |
| JPH06104667A (ja) | ヴォルテージ・フォロワ回路 | |
| US4490627A (en) | Schmitt trigger circuit | |
| JPH0660686A (ja) | 半導体集積回路 | |
| JP2548864B2 (ja) | 低スレッショルドＢｉＣＭＯＳ論理回路 | |
| US6236234B1 (en) | High-speed low-power consumption interface circuit | |
| US4525640A (en) | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output | |
| JP4467150B2 (ja) | 駆動回路 | |
| JP3470488B2 (ja) | 半導体リレー回路 | |
| JPH0575205B2 (ja) | ||
| JPH0795046A (ja) | Ｃｍｏｓ型インバータ回路 |