JPS62250721A - 電界効果型トランジスタ回路 - Google Patents
電界効果型トランジスタ回路Info
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- JPS62250721A JPS62250721A JP61093995A JP9399586A JPS62250721A JP S62250721 A JPS62250721 A JP S62250721A JP 61093995 A JP61093995 A JP 61093995A JP 9399586 A JP9399586 A JP 9399586A JP S62250721 A JPS62250721 A JP S62250721A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バッファ回路を備えるＦＥＴインバータ回路の入力と、
バッファ回路の負荷回路（電流源回路）間にスピードア
ップ手段を設けて素子数を大幅に増加させることな（ス
ピードアップ化を図り、消費電力を増大させることなく
負荷駆動能力を改善する。
バッファ回路の負荷回路（電流源回路）間にスピードア
ップ手段を設けて素子数を大幅に増加させることな（ス
ピードアップ化を図り、消費電力を増大させることなく
負荷駆動能力を改善する。
本発明はＦＥＴインバータ回路に関するもので、さらに
詳しく言えば、エンハンスメント型およびデプレッショ
ン型ＦＥＴを用いて構成したインバータおよびバッファ
回路を備える電界効果型トランジスタ回路に関するもの
である。
詳しく言えば、エンハンスメント型およびデプレッショ
ン型ＦＥＴを用いて構成したインバータおよびバッファ
回路を備える電界効果型トランジスタ回路に関するもの
である。
ＦＥＴによるインバータ回路は半導体回路のなかでも最
も広範に利用されている。一般にエンハンスメント型と
デプレッション型のＦＥＴの直列回路より構成され、一
方の素子は負荷回路として機能する。ファンアウトを大
きくするためにバッファ回路が従属接続されることも多
いが、このような回路の挿入は応答特性を低下させ易い
。設計の変更により高速化することも可能であるが、素
子の増加と消費電力の増加を余儀なくされる。
も広範に利用されている。一般にエンハンスメント型と
デプレッション型のＦＥＴの直列回路より構成され、一
方の素子は負荷回路として機能する。ファンアウトを大
きくするためにバッファ回路が従属接続されることも多
いが、このような回路の挿入は応答特性を低下させ易い
。設計の変更により高速化することも可能であるが、素
子の増加と消費電力の増加を余儀なくされる。
そのために、スピードアップが可能で使用素子数の増加
の必要の殆どない回路の提供が要望されている。
の必要の殆どない回路の提供が要望されている。
デプレ・ノシヲン型ＦＥＴとエンハンスメント型ＦＥＴ
とを用いて構成されたインバータの例が第５図に示され
る。この回路は、２人力１出力のものでデプレッション
型ＦＥＴＩ、４とエンハンスメント型ＦＥＴ２．３．６
とから成り、ＦＥＴ３゜４にてバッファ回路が構成され
る。なお、ＦＥＴ４のゲート回路はソース回路に接続さ
れ、飽和抵抗の利用による負荷回路となっている。
とを用いて構成されたインバータの例が第５図に示され
る。この回路は、２人力１出力のものでデプレッション
型ＦＥＴＩ、４とエンハンスメント型ＦＥＴ２．３．６
とから成り、ＦＥＴ３゜４にてバッファ回路が構成され
る。なお、ＦＥＴ４のゲート回路はソース回路に接続さ
れ、飽和抵抗の利用による負荷回路となっている。
第１０図はデプレッション型のＦＥＴＩＩ〜１４．１６
を用いて構成したインバータ回路の他の従来例であって
、この回路には第５図に示すものに比して電圧レベルの
シフト用ダイオード１７が含まれる。また、第１１図は
直列接続された３つのダイオードに、これと極性を異な
らせた１つのダイオード（スピードアップ手段容量）を
並列接続してレベルシフトと特性の改善を図った例であ
る。
を用いて構成したインバータ回路の他の従来例であって
、この回路には第５図に示すものに比して電圧レベルの
シフト用ダイオード１７が含まれる。また、第１１図は
直列接続された３つのダイオードに、これと極性を異な
らせた１つのダイオード（スピードアップ手段容量）を
並列接続してレベルシフトと特性の改善を図った例であ
る。
この従来方式ではバッファ回路側のゲート容量等により
応答特性が低下し、また、立下がり時における負荷駆動
能力の点で問題があった。
応答特性が低下し、また、立下がり時における負荷駆動
能力の点で問題があった。
本発明はこのような点に鑑みて創作されたちので、スピ
ードアップ手段を設けることにより、応答特性が良好で
立下がり時における負荷駆動能力の大きな電界効果型ト
ランジスタ回路を提供することを目的としている。
ードアップ手段を設けることにより、応答特性が良好で
立下がり時における負荷駆動能力の大きな電界効果型ト
ランジスタ回路を提供することを目的としている。
第１図は本発明の原理図を示す。
図において、１はデプレッション型のＦＥＴ。
２はエンハンスメント型のＦＥＴであり、これらＦＥＴ
Ｉおよび２がインバータ回路３０を構成する。そのＦＥ
Ｔ２のゲートはスピードアップ手段５に接続される。３
はエンハンスメント型のＦＥＴであり、また、４はデプ
レッション型のＦＥＴであって、これらＦＥＴ３および
４がバッファ回路４０を構成するが、そのＦＥＴ４のゲ
ートにスピードアップ手段５を接続して本発明回路が構
成される。入力は、エンハンスメント型ＦＥＴ２のゲー
トに供給され、出力はＦＥＴ３および４の接続点から得
られる。
Ｉおよび２がインバータ回路３０を構成する。そのＦＥ
Ｔ２のゲートはスピードアップ手段５に接続される。３
はエンハンスメント型のＦＥＴであり、また、４はデプ
レッション型のＦＥＴであって、これらＦＥＴ３および
４がバッファ回路４０を構成するが、そのＦＥＴ４のゲ
ートにスピードアップ手段５を接続して本発明回路が構
成される。入力は、エンハンスメント型ＦＥＴ２のゲー
トに供給され、出力はＦＥＴ３および４の接続点から得
られる。
〔作 用〕
電流源として作用するバッファ回路のＦＥＴ４のゲート
に入力信号がスピードアップ手段５を介して与えられる
。スピードアップ手段５は簡易な容量性の素子あるいは
、容量性の素子と抵抗性の素子とから成り、入力信号の
一部を迅速にバ・ソファ回路の電流源（負荷回路）に与
える。これにより、応答特性が良好となり、また、負荷
駆動能力が大きくなる。抵抗性の素子は、ＤＣ特性の安
定化を計り、静特性（ＤＣ）時の出力レベルを容易に、
従来の回路と同様に、設計可能とするものである。
に入力信号がスピードアップ手段５を介して与えられる
。スピードアップ手段５は簡易な容量性の素子あるいは
、容量性の素子と抵抗性の素子とから成り、入力信号の
一部を迅速にバ・ソファ回路の電流源（負荷回路）に与
える。これにより、応答特性が良好となり、また、負荷
駆動能力が大きくなる。抵抗性の素子は、ＤＣ特性の安
定化を計り、静特性（ＤＣ）時の出力レベルを容易に、
従来の回路と同様に、設計可能とするものである。
第２図は本発明の実施例であって、スピードアップ手段
としてコンデンサ７．８が設けられる。
としてコンデンサ７．８が設けられる。
６はゲート数を増加させるためのＦＥＴであるが、本発
明は入力ゲート数に拘らず適用できる。なお、以下の説
明では２人力のゲートを対象として述べるが本発明はこ
れらによって限定されるものではない。
明は入力ゲート数に拘らず適用できる。なお、以下の説
明では２人力のゲートを対象として述べるが本発明はこ
れらによって限定されるものではない。
第３図はスピードアップ手段として更に抵抗器９を備え
る例示である。コンデンサ７．８の容量はＦＥＴ４の入
力容量の１乃至３倍程度が望ましく、この場合の性能の
改善は、従来例の２０％〜３０％に達する。
る例示である。コンデンサ７．８の容量はＦＥＴ４の入
力容量の１乃至３倍程度が望ましく、この場合の性能の
改善は、従来例の２０％〜３０％に達する。
第４図は第３図に示す抵抗器９に代えてＦＥＴ１０の飽
和抵抗（飽和抵抗素子）を用いる例示であって、ＦＥＴ
としてデプレッション型のものが用いられる。スピード
アップのための素子は、回路の集積化に際して都合の良
いように種々のものが利用され、コンデンサとして例え
ばダイオードの逆方向容量等も利用される。回路素子の
定数を適当なものとした時に出力の立下がり側における
負荷駆動能力は従来例の凡そ２倍となる。
和抵抗（飽和抵抗素子）を用いる例示であって、ＦＥＴ
としてデプレッション型のものが用いられる。スピード
アップのための素子は、回路の集積化に際して都合の良
いように種々のものが利用され、コンデンサとして例え
ばダイオードの逆方向容量等も利用される。回路素子の
定数を適当なものとした時に出力の立下がり側における
負荷駆動能力は従来例の凡そ２倍となる。
第６図は２電源刃式の回路に抵抗器９を用いてなる本発
明を適用した例示であり、また、第７図は２電源刃式の
回路にＦＥＴｌ０の飽和抵抗を利用した例示である。こ
れらの回路は使用するＦＥＴの特性に適合させて任意に
設計９選択することができる。
明を適用した例示であり、また、第７図は２電源刃式の
回路にＦＥＴｌ０の飽和抵抗を利用した例示である。こ
れらの回路は使用するＦＥＴの特性に適合させて任意に
設計９選択することができる。
第８図はデプレッション型のＦＥＴＩＩ〜１４゜１６を
用いて構成した例示であって、レベルシフトの調整のた
め、バッファ回路にダイオード１７が直列接続されて成
る。ＦＥＴＩＩおよびＦＥＴ１３のドレインが共通の電
源ＶＤＤに接続され、また、ＦＥＴ１２およびＦＥＴ１
６のソースが接地ラインに接続されると共に、ＦＥＴ１
４のソースが電源Ｖｓｓに接続されて示される。
用いて構成した例示であって、レベルシフトの調整のた
め、バッファ回路にダイオード１７が直列接続されて成
る。ＦＥＴＩＩおよびＦＥＴ１３のドレインが共通の電
源ＶＤＤに接続され、また、ＦＥＴ１２およびＦＥＴ１
６のソースが接地ラインに接続されると共に、ＦＥＴ１
４のソースが電源Ｖｓｓに接続されて示される。
第９図は更に他の実施例の回路図であって、レベルシフ
ト用のダイオードと逆掻性にまた、並列に接続されたダ
イオード２０を含み、スピードアップと共に一層の高速
化を図っている。
ト用のダイオードと逆掻性にまた、並列に接続されたダ
イオード２０を含み、スピードアップと共に一層の高速
化を図っている。
以上述べてきたように本発明によれば、スピードアップ
手段を設けることにより、応答特性が良好で立下がり時
における負荷駆動能力の大きな電界効果型トランジスタ
回路が得られ、実用的に極めて有用である。
手段を設けることにより、応答特性が良好で立下がり時
における負荷駆動能力の大きな電界効果型トランジスタ
回路が得られ、実用的に極めて有用である。
【図面の簡単な説明】
第１図は本発明の電界効果型トランジスタ回路の原理図
、 第２図はオープンゲート型のＦＥＴを電流源として用い
た本発明の実施例の回路図、 第３図はスピードアップ手段としてコンデンサと抵抗器
を用いた実施例の回路図、 第４図はＦＥＴの飽和抵抗（飽和抵抗素子を含む）を利
用した実施例の回路図、 第５図は従来例の回路図、 第６図および第７図は２電源刃式により実現した実施例
の回路図、 第８図および第９図はレベルシフト用ダイオードを用い
た実施例の回路図、 第１０図および第１１図はレベルシフト用ダイオードを
用いた従来例の回路図である。 第１図乃至第４図において、 １．４．１０はデプレッション型ＦＥＴ、２．３．６は
エンハンスメント型ＦＥＴ。 ５はスピードアップ手段、 ７．８はコンデンサ、 ９は抵抗である。 本黛明の源理図 第１図 突２Ｍ１」の回路図 第２図 宜紗」Φ回路図 第３図 Ｕ ＊施りリの回路図 第４図 夜釆卆１の回路図 第５図 賞施卆Ｊ （７）回路図（Ｖｓｓ ＜ ＶＰ−４合）第
８図 Ｕ 突虎力１Ｊｃｙ＞回路図（ＶＳＳ＜ＶＰＰ（７１４合）
第７図 実施〃りの回路図 第８図 冑施Ｊ＃１１の回路図 第ｅ図
、 第２図はオープンゲート型のＦＥＴを電流源として用い
た本発明の実施例の回路図、 第３図はスピードアップ手段としてコンデンサと抵抗器
を用いた実施例の回路図、 第４図はＦＥＴの飽和抵抗（飽和抵抗素子を含む）を利
用した実施例の回路図、 第５図は従来例の回路図、 第６図および第７図は２電源刃式により実現した実施例
の回路図、 第８図および第９図はレベルシフト用ダイオードを用い
た実施例の回路図、 第１０図および第１１図はレベルシフト用ダイオードを
用いた従来例の回路図である。 第１図乃至第４図において、 １．４．１０はデプレッション型ＦＥＴ、２．３．６は
エンハンスメント型ＦＥＴ。 ５はスピードアップ手段、 ７．８はコンデンサ、 ９は抵抗である。 本黛明の源理図 第１図 突２Ｍ１」の回路図 第２図 宜紗」Φ回路図 第３図 Ｕ ＊施りリの回路図 第４図 夜釆卆１の回路図 第５図 賞施卆Ｊ （７）回路図（Ｖｓｓ ＜ ＶＰ−４合）第
８図 Ｕ 突虎力１Ｊｃｙ＞回路図（ＶＳＳ＜ＶＰＰ（７１４合）
第７図 実施〃りの回路図 第８図 冑施Ｊ＃１１の回路図 第ｅ図
Claims (10)
- （１）直列接続された２つの電界効果型トランジスタ（
１，２）によるインバータ回路（３０）と、低電位側に
オープンゲート型あるいはゲートとソース間を接続した
電界効果型トランジスタ（４）による負荷回路を備える
前記インバータのためのバッファ回路（４０）とから成
るトランジスタ回路であって、前記インバータ回路の入
力端子と前記負荷回路トランジスタ（４）のゲートとの
間に前記インバータ回路（３０）の応答特性を高め得る
作用を負荷回路に与えるスピードアップ手段（５）を備
えることを特徴とする電界効果型トランジスタ回路。 - （２）スピードアップ手段が容量性の素子から成ること
を特徴とする特許請求の範囲第１項記載の電界効果型ト
ランジスタ回路。 - （３）スピードアップ手段が抵抗器を更に含むことを特
徴とする特許請求の範囲第２項記載の電界効果型トラン
ジスタ回路。 - （４）スピードアップ手段が飽和抵抗を呈する電界効果
型トランジスタ（飽和抵抗素子を含む）とコンデンサと
から成ることを特徴とする特許請求の範囲第１項記載の
電界効果型トランジスタ回路。 - （５）電界効果型トランジスタのゲートとソース間が接
続されて成ることを特徴とする特許請求の範囲第４項記
載の電界効果型トランジスタ回路。 - （６）電界効果型トランジスタがデプレッション型のも
のであることを特徴とする特許請求の範囲第４項記載の
電界効果型トランジスタ回路。 - （７）電界効果型トランジスタがショットキー接合型電
界効果トランジスタであることを特徴とする特許請求の
範囲第１項記載の電界効果型トランジスタ回路。 - （８）電界効果型トランジスタがショットキー接合型電
界効果トランジスタであることを特徴とする特許請求の
範囲第４項記載の電界効果型トランジスタ回路。 - （９）電界効果型トランジスタが金属絶縁物半導体電界
効果トランジスタであることを特徴とする特許請求の範
囲第１項記載の電界効果型トランジスタ回路。 - （１０）電界効果型トランジスタが金属絶縁物半導体電
界効果トランジスタであることを特徴とする特許請求の
範囲第４項記載の電界効果型トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093995A JPS62250721A (ja) | 1986-04-23 | 1986-04-23 | 電界効果型トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093995A JPS62250721A (ja) | 1986-04-23 | 1986-04-23 | 電界効果型トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62250721A true JPS62250721A (ja) | 1987-10-31 |
Family
ID=14097981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093995A Pending JPS62250721A (ja) | 1986-04-23 | 1986-04-23 | 電界効果型トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62250721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240123A (ja) * | 1987-03-03 | 1988-10-05 | ディジタル イクウィップメント コーポレイション | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 |
-
1986
- 1986-04-23 JP JP61093995A patent/JPS62250721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240123A (ja) * | 1987-03-03 | 1988-10-05 | ディジタル イクウィップメント コーポレイション | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 |
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