JPS6341451B2 - - Google Patents
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- JPS6341451B2 JPS6341451B2 JP56032616A JP3261681A JPS6341451B2 JP S6341451 B2 JPS6341451 B2 JP S6341451B2 JP 56032616 A JP56032616 A JP 56032616A JP 3261681 A JP3261681 A JP 3261681A JP S6341451 B2 JPS6341451 B2 JP S6341451B2
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- 230000005669 field effect Effects 0.000 claims description 13
- 101150073536 FET3 gene Proteins 0.000 description 10
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 10
- 239000004020 conductor Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本明は、複数の電界効果トランジスタ（以下
FETと称する）を有する半導体集積回路に関す
るものである。
FETと称する）を有する半導体集積回路に関す
るものである。
以下、本発明はｎチヤネル型のFETについて
説明するが、電圧の正負を逆転することにより、
ｐチヤネル型のFETもまつたく同様に含まれる
ことはいうまでもない。
説明するが、電圧の正負を逆転することにより、
ｐチヤネル型のFETもまつたく同様に含まれる
ことはいうまでもない。
なお、本発明に述べるしきい電圧は、第１図の
如く定義されている電圧値である。すなわち、ID
−VG特性の直線になる領域を延長して、VG軸と
交わつた点である。
如く定義されている電圧値である。すなわち、ID
−VG特性の直線になる領域を延長して、VG軸と
交わつた点である。
従来、FETを用いた集積回路、たとえばMOS
集積回路は、１種類〜２種類のしきい電圧値をも
つ、複数個のMOS―FETで構成されていた。第
２図はこの公知例を示すもので、ａにおいては
１，３，４，５は同じ正のしきい電圧をもつ
MOS―FETである。またｂにおいては６，７，
８は正のしきい電圧をもち、２は負のしきい電圧
をもつ。したがつてこの２種類のFETにより全
回路が構成される。すなわち、エンハンスメン
ト／デイスプレツシヨン回路形式である。これら
の回路のうち、ａは論理振巾が必らずVDD−VT以
下となり、低電圧動作が極めて困難であるという
欠点をもつ。またｂはａより論理振巾が大きくな
る点は有利である。しかしｂも第２図に示したイ
ンバータ形式の回路の負荷としては適している
が、使用できる回路の種類が限られるという欠点
をもつ。
集積回路は、１種類〜２種類のしきい電圧値をも
つ、複数個のMOS―FETで構成されていた。第
２図はこの公知例を示すもので、ａにおいては
１，３，４，５は同じ正のしきい電圧をもつ
MOS―FETである。またｂにおいては６，７，
８は正のしきい電圧をもち、２は負のしきい電圧
をもつ。したがつてこの２種類のFETにより全
回路が構成される。すなわち、エンハンスメン
ト／デイスプレツシヨン回路形式である。これら
の回路のうち、ａは論理振巾が必らずVDD−VT以
下となり、低電圧動作が極めて困難であるという
欠点をもつ。またｂはａより論理振巾が大きくな
る点は有利である。しかしｂも第２図に示したイ
ンバータ形式の回路の負荷としては適している
が、使用できる回路の種類が限られるという欠点
をもつ。
本発明は集積回路に用いられる種々の回路の性
能を向上するために、３種類の異なるしきい電圧
をもつFETにより集積回路を構成することを提
案する。
能を向上するために、３種類の異なるしきい電圧
をもつFETにより集積回路を構成することを提
案する。
以下、本発明を第３図、第４図で説明する。
第３図は本発明を概要的に説明する断面図であ
る。基板９上に、FET１，FET２，FET３と３
種類のFETを有している。ここでFET１は、１
０，１１の拡散層、１６のゲート絶縁膜、１９の
ゲート導電体より成り、FET２は、１２，１３
の拡散層、１７のゲート絶縁膜、２０のゲート導
電体より成る。またFET３は１４，１５の拡散
層、１８のゲート絶縁膜、２１のゲート導電体よ
り成る。これらのFETは第４図に示す３つの電
圧範囲内にあることが本発明の特徴である。すな
わち、FET１はしきい電圧が−0.5V以下FET２
はしきい電圧が−0.5V〜＋0.5Vの範囲、また、
FET３はしきい電圧が＋0.5V以上である。これ
らのしきい電圧を上記範囲に制御するための方法
としては、１９，２０，２１のゲート導電体の種
類を変えてもよいし、１６，１７，１８のゲート
絶縁膜を変えてもよい。またイオン打込、拡散等
の方法でチヤネルドープを行なつてもよい。な
お、第２図に示した公知例(a)はFET３のみ、公
知例(b)はFET１、およびFET３を用いているこ
とになる。
る。基板９上に、FET１，FET２，FET３と３
種類のFETを有している。ここでFET１は、１
０，１１の拡散層、１６のゲート絶縁膜、１９の
ゲート導電体より成り、FET２は、１２，１３
の拡散層、１７のゲート絶縁膜、２０のゲート導
電体より成る。またFET３は１４，１５の拡散
層、１８のゲート絶縁膜、２１のゲート導電体よ
り成る。これらのFETは第４図に示す３つの電
圧範囲内にあることが本発明の特徴である。すな
わち、FET１はしきい電圧が−0.5V以下FET２
はしきい電圧が−0.5V〜＋0.5Vの範囲、また、
FET３はしきい電圧が＋0.5V以上である。これ
らのしきい電圧を上記範囲に制御するための方法
としては、１９，２０，２１のゲート導電体の種
類を変えてもよいし、１６，１７，１８のゲート
絶縁膜を変えてもよい。またイオン打込、拡散等
の方法でチヤネルドープを行なつてもよい。な
お、第２図に示した公知例(a)はFET３のみ、公
知例(b)はFET１、およびFET３を用いているこ
とになる。
これに対し、実験の結果OV付近のしきい電圧
をもつFET２を併用することによつて回路性能
がきわめてすぐれたICが作りうることが明らか
となつた。すなわち、FET１はつねにオン状態
であるので負荷素子に用いる。FET２は論理ス
レシヨールドを必要としない回路、または電圧の
センス部分として用いる。またFET３は論理ス
レシヨールドを必要とする部分に用いる。これら
の機能を3V〜10V程度の電源電圧で満足させる
ために、FET、１，２，３に対して前述の如き
電圧範囲が最適となる。これらの具体的な利点は
個々の回路の応用例で説明するが、利点を要約す
ると以下のごとくなる。
をもつFET２を併用することによつて回路性能
がきわめてすぐれたICが作りうることが明らか
となつた。すなわち、FET１はつねにオン状態
であるので負荷素子に用いる。FET２は論理ス
レシヨールドを必要としない回路、または電圧の
センス部分として用いる。またFET３は論理ス
レシヨールドを必要とする部分に用いる。これら
の機能を3V〜10V程度の電源電圧で満足させる
ために、FET、１，２，３に対して前述の如き
電圧範囲が最適となる。これらの具体的な利点は
個々の回路の応用例で説明するが、利点を要約す
ると以下のごとくなる。
(1) 電源電圧を下げることができる。
(2) ゲートの有効電圧を十分にとることができる
ため高速動作が可能となる。
ため高速動作が可能となる。
(3) 低消費電力となる。
つぎに個々の具体的応用例につきその利点を示
す。なお、以下の説明では便宜上第３図に示した
ようにFET１，２，３の記号を定める。
す。なお、以下の説明では便宜上第３図に示した
ようにFET１，２，３の記号を定める。
第５図ａはFET２と、FET１を用いたソース
フオロワ回路である。第５図ｂにはａの回路の入
出力特性を示している。ｂから明らかなように２
２としてFET２を用いた場合に十分な論理振巾
をとることができ次段との直結が可能となり、低
電圧での動作が容易となる。
フオロワ回路である。第５図ｂにはａの回路の入
出力特性を示している。ｂから明らかなように２
２としてFET２を用いた場合に十分な論理振巾
をとることができ次段との直結が可能となり、低
電圧での動作が容易となる。
第６図は２４にFET１、２５にFET３、２６，
２７にFET２を用いたポジテイブ型プツシユプ
ル回路である。すなわち、第１段目の回路では駆
動素子２５にエンハンスメント型のFET３を用
いているので入力信号のハイ、ローの適切なレベ
ル弁別が可能となり、負荷素子２４にゲート・ソ
ース短絡のデイプレツシヨン型のFET１を用い
ているので第１段目の回路の出力の論理振巾を大
きくすることができる。
２７にFET２を用いたポジテイブ型プツシユプ
ル回路である。すなわち、第１段目の回路では駆
動素子２５にエンハンスメント型のFET３を用
いているので入力信号のハイ、ローの適切なレベ
ル弁別が可能となり、負荷素子２４にゲート・ソ
ース短絡のデイプレツシヨン型のFET１を用い
ているので第１段目の回路の出力の論理振巾を大
きくすることができる。
この第１段目はインバータとして動作し、この
インバータゲインを大きくするためには負荷素子
２４を高い抵抗値とする必要がある。従つて、こ
の第１段目によつて出力の容量性負荷を直接駆動
すると、CR時定数によつてスイツチング速度の
著しい遅延を生じてしまう。この問題を回避する
ため、第２段目の回路が接続されている。この第
２段目の回路においては低オン抵抗のFET２６，
２７が用いられ、高速動作を可能とする。しか
し、出力にはFET２７のドレインが接続され、
FET２６のソースが接続されているので、FET
２７は電圧増幅機能を有する駆動素子として動作
し、FET２６は電圧増幅率１以下の負荷素子と
して動作する。この負荷素子２６にしきい値が零
ボルト付近のFET２を用いることによつて、第
２段目の出力の論理振巾を大きくすることができ
る。第２段目の回路の負荷素子２６にデイスプレ
ツシヨン型FETを用いることにより出力論理振
巾を大きくすることができるが、この場合FET
２６，２７に直流電流が流れる期間が増えて消費
電力が増大すると言う欠点がある。負荷素子２６
にしきい値零ボルト付近のFET２を用いること
は、消費電力削減に大きく貢献するものとなる。
本回路は２６，２７にFET３を用いても構成で
きるが論理振巾がしきい電圧の分だけVDDより小
さくなる欠点がある。これに対して６図では論理
振巾をVDDだけとることができ低電圧の動作に有
効である。また２６にFET１、２７にFET３を
用いた場合、論理振巾を十分ることができるが、
２６，２７を通る直流電流のパスができ、消費電
力が増大する。これに対し第６図の実施例では、
２６，２７のしきい電圧がほとんど０であるた
め、わずかな電流しか流れない。
インバータゲインを大きくするためには負荷素子
２４を高い抵抗値とする必要がある。従つて、こ
の第１段目によつて出力の容量性負荷を直接駆動
すると、CR時定数によつてスイツチング速度の
著しい遅延を生じてしまう。この問題を回避する
ため、第２段目の回路が接続されている。この第
２段目の回路においては低オン抵抗のFET２６，
２７が用いられ、高速動作を可能とする。しか
し、出力にはFET２７のドレインが接続され、
FET２６のソースが接続されているので、FET
２７は電圧増幅機能を有する駆動素子として動作
し、FET２６は電圧増幅率１以下の負荷素子と
して動作する。この負荷素子２６にしきい値が零
ボルト付近のFET２を用いることによつて、第
２段目の出力の論理振巾を大きくすることができ
る。第２段目の回路の負荷素子２６にデイスプレ
ツシヨン型FETを用いることにより出力論理振
巾を大きくすることができるが、この場合FET
２６，２７に直流電流が流れる期間が増えて消費
電力が増大すると言う欠点がある。負荷素子２６
にしきい値零ボルト付近のFET２を用いること
は、消費電力削減に大きく貢献するものとなる。
本回路は２６，２７にFET３を用いても構成で
きるが論理振巾がしきい電圧の分だけVDDより小
さくなる欠点がある。これに対して６図では論理
振巾をVDDだけとることができ低電圧の動作に有
効である。また２６にFET１、２７にFET３を
用いた場合、論理振巾を十分ることができるが、
２６，２７を通る直流電流のパスができ、消費電
力が増大する。これに対し第６図の実施例では、
２６，２７のしきい電圧がほとんど０であるた
め、わずかな電流しか流れない。
第７図は他の実施例で、メモリ回路を示す。同
図では簡略化して、アドレス・ドライバの回路と
メモリセル１個を含む回路を示している。図にお
いて４０がFET１，４１，４６がFET３，４３，
４５、がFET２である。本回路においても同様
低電圧かつ高速の動作が可能となる。実験によれ
ば、４３，４５をFET３にしたとき5V動作でア
クセス130nsであつたが、しきい電圧OVのFET
２を４３，４５に用いることにより100ns以下の
アクセス時間が得られた。しかも４５のゲート電
圧は約2.5Vであるから、４５がFET３のとき有
効ゲート電圧は1.5V程度であるのに対し、４５
がしきい電圧０のFET２のとき有効ゲート電圧
は2.5Vとなつて、しきい電圧のばらつきに対す
る回路動作の安定性もよいことがわかつた。
図では簡略化して、アドレス・ドライバの回路と
メモリセル１個を含む回路を示している。図にお
いて４０がFET１，４１，４６がFET３，４３，
４５、がFET２である。本回路においても同様
低電圧かつ高速の動作が可能となる。実験によれ
ば、４３，４５をFET３にしたとき5V動作でア
クセス130nsであつたが、しきい電圧OVのFET
２を４３，４５に用いることにより100ns以下の
アクセス時間が得られた。しかも４５のゲート電
圧は約2.5Vであるから、４５がFET３のとき有
効ゲート電圧は1.5V程度であるのに対し、４５
がしきい電圧０のFET２のとき有効ゲート電圧
は2.5Vとなつて、しきい電圧のばらつきに対す
る回路動作の安定性もよいことがわかつた。
第８図は他の実施例で、電源を投入したときつ
ねに４８，５０の側のインバータがオンとなるよ
うに状態が定まるフリツプフロツプを示す。
ねに４８，５０の側のインバータがオンとなるよ
うに状態が定まるフリツプフロツプを示す。
第９図ａは、５３，５６，６０にVT＝1Vの
FET、５４，５５，５７，５９にVT＝−１〜−
2VのFET、また５８にVT＝OVのFETを用いる
ことにより、ｂに示すように入力電圧が1V以下
のとき出力１、出力２とも低レベル、1V＜入力
＜2Vのとき出力２のみ高レベル、さらに入力が
2V以上のとき、出力１、出力２とも高レベルと
なる回路を示している。すなわち入力レベルによ
り出力信号の組み合わせが決まる一種のＡ―Ｄ変
換器である。
FET、５４，５５，５７，５９にVT＝−１〜−
2VのFET、また５８にVT＝OVのFETを用いる
ことにより、ｂに示すように入力電圧が1V以下
のとき出力１、出力２とも低レベル、1V＜入力
＜2Vのとき出力２のみ高レベル、さらに入力が
2V以上のとき、出力１、出力２とも高レベルと
なる回路を示している。すなわち入力レベルによ
り出力信号の組み合わせが決まる一種のＡ―Ｄ変
換器である。
以上の実施例に示されたように第８図、または
第９図は、本発明により回路構成上の自由度が著
しく増大することを示している。
第９図は、本発明により回路構成上の自由度が著
しく増大することを示している。
第１図はしきい電圧の定義を示す図。第２図は
公知のMOS集積回路例を示す図、第３図、第４
図は本発明を説明するための図、第５図〜第９図
は本発明の具体的実施例を示す図である。 FET１〜３はそれぞれ異なるしきい値電圧を
有するFET、１０〜１５は拡散層、１６〜１８
はゲート絶縁膜、１９〜２１はゲート導電体であ
る。
公知のMOS集積回路例を示す図、第３図、第４
図は本発明を説明するための図、第５図〜第９図
は本発明の具体的実施例を示す図である。 FET１〜３はそれぞれ異なるしきい値電圧を
有するFET、１０〜１５は拡散層、１６〜１８
はゲート絶縁膜、１９〜２１はゲート導電体であ
る。
Claims (1)
- １ 第１の電界効果トランジスタと、第２の電界
効果トランジスタと、第３の電界効果トランジス
タとを具備し、該第１の電界効果トランジスタは
所定の負のしきい値を有するデイスプレツシヨン
型のトランジスタであり、該第３の電界効果トラ
ンジスタは上記第１の電界効果トランジスタと同
一導電型であるとともに所定の正のしきい値を有
するエンハンスメント型のトランジスタであり、
該第２の電界効果トランジスタは上記第１の電界
効果トランジスタと同一導電型であるとともに上
記負のしきい値と上記正のしきい値との間の零ボ
ルト付近のしきい値を有するトランジスタであ
り、そのゲートが入力信号により駆動されそのソ
ースが第１動作電位点に接続されそのドレインが
出力ノードに接続された第１のトランジスタおよ
びそのゲートとそのソースとが該第１のトランジ
スタのドレインおよび該出力ノードに接続されそ
のドレインが第２動作電位点に接続された第２の
トランジスタからなる第１の回路と、そのソース
が上記第１動作電位点に接続されそのドレインが
出力端子に接続された第３のトランジスタとその
ソースが上記第３のトランジスタのドレインおよ
び該出力端子に接続されそのドレインが上記第２
動作電位点に接続された第４のトランジスタとを
有し該第３のトランジスタと該第４のトランジス
タのいずれか一方のゲートとその他方のゲートと
は上記入力信号と上記第１の回路の上記出力ノー
ドの信号にそれぞれ応答する第２の回路とを具備
してなり、上記第１のトランジスタは上記第３の
電界効果トランジスタにより構成され、上記第２
のトランジスタは上記第１の電界効果トランジス
タにより構成され、上記第４のトランジスタは上
記第２の電界効果トランジスタにより構成されて
いることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261681A JPS56138335A (en) | 1981-03-09 | 1981-03-09 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261681A JPS56138335A (en) | 1981-03-09 | 1981-03-09 | Integrated circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12060572A Division JPS5631744B2 (ja) | 1972-12-04 | 1972-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56138335A JPS56138335A (en) | 1981-10-28 |
| JPS6341451B2 true JPS6341451B2 (ja) | 1988-08-17 |
Family
ID=12363782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261681A Granted JPS56138335A (en) | 1981-03-09 | 1981-03-09 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56138335A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725743A (en) * | 1986-04-25 | 1988-02-16 | International Business Machines Corporation | Two-stage digital logic circuits including an input switching stage and an output driving stage incorporating gallium arsenide FET devices |
| JP3163839B2 (ja) * | 1993-05-20 | 2001-05-08 | 富士電機株式会社 | 半導体集積回路 |
| JP4660975B2 (ja) * | 2001-06-14 | 2011-03-30 | 富士電機システムズ株式会社 | 高耐圧出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700981A (en) * | 1970-05-27 | 1972-10-24 | Hitachi Ltd | Semiconductor integrated circuit composed of cascade connection of inverter circuits |
-
1981
- 1981-03-09 JP JP3261681A patent/JPS56138335A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700981A (en) * | 1970-05-27 | 1972-10-24 | Hitachi Ltd | Semiconductor integrated circuit composed of cascade connection of inverter circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56138335A (en) | 1981-10-28 |
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