JPS5856531A - 論理回路 - Google Patents
論理回路Info
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- JPS5856531A JPS5856531A JP56155175A JP15517581A JPS5856531A JP S5856531 A JPS5856531 A JP S5856531A JP 56155175 A JP56155175 A JP 56155175A JP 15517581 A JP15517581 A JP 15517581A JP S5856531 A JPS5856531 A JP S5856531A
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- voltage
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- current
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はノーマリオン型シ、ットキーグー） ＦＥＴ
をドライバとするインバータを含む論理回路に関する。
をドライバとするインバータを含む論理回路に関する。
ＧａＡ−を用いたショットキーゲートＦＥＴからなる論
理回路は、ＧａＡａ のキャリア移動度が８１のそれ
に比べて大きいために、超高速のディジタル回路に向い
ている。なかでもノーマリオン型のシ１．トキーｆ−ト
ＦＥＴｔ用いた論理回路は、高速の動作を行うことがで
きる。
理回路は、ＧａＡａ のキャリア移動度が８１のそれ
に比べて大きいために、超高速のディジタル回路に向い
ている。なかでもノーマリオン型のシ１．トキーｆ−ト
ＦＥＴｔ用いた論理回路は、高速の動作を行うことがで
きる。
第１図（１）はノーマリオン型ショットキーゲートＦＥ
Ｔ′Ｉｋ用いた論理回路として良く知られているＢＦＬ
（Ｂｕｆｆｅｒｅｄ Ｆｏｌｌｏｗｅｒ、Ｌｏｇｉｃ
）と呼ばれている回路であり、伽）はその論理図でお
る。
Ｔ′Ｉｋ用いた論理回路として良く知られているＢＦＬ
（Ｂｕｆｆｅｒｅｄ Ｆｏｌｌｏｗｅｒ、Ｌｏｇｉｃ
）と呼ばれている回路であり、伽）はその論理図でお
る。
Ｑｌ−Ｑｌは全てノーマリオン型である。Ｑｌ 。
Ｑ４ ＊Ｑｓ ＊Ｑ−は電流源負荷、Ｑ＊ｅＱ＊ｕ
それぞれインバータＧｌ＊Ｇ１のドライバ、ＱＩＱｔｕ
ノースフォロアとして働＜ ｅ Ｄ ＊〜Ｄ６はレベル
シフト動作を行うシ、、トキーダイオードである。論理
振幅は＋０．５ｖ〜−２ｖの約２．５ｖである。
それぞれインバータＧｌ＊Ｇ１のドライバ、ＱＩＱｔｕ
ノースフォロアとして働＜ ｅ Ｄ ＊〜Ｄ６はレベル
シフト動作を行うシ、、トキーダイオードである。論理
振幅は＋０．５ｖ〜−２ｖの約２．５ｖである。
この回路の欠点の１つＦｉ”ＤＤ（正）とｖ８゜（負）
の２を源を必要とすることである。
の２を源を必要とすることである。
単一電源で動作する回路にはノーマリオフ形シ、、トキ
−ｆ−）ＦＥＴを使用した第２図に示した論理回路が考
えられている。この回路はＤＣＦＬ （Ｄｌｒａｃｔ
Ｃｏｕｐｌａｄ Ｆｕｎｅ’ｔｌｏｎ Ｌｏｇｉｅ ）
と呼ばれている。Ｑｔｘ＊Ｑｓｓは電流負荷としてのノ
ーマリオン型ＦＥＴであシ、ＱｘｚｔＱｘａはドライバ
としてのノーマリオフ型ＦＥＴである０回路は帥構成と
なっている。この論理回路はｖ十の単一電源で動作する
という長所に加えて、構成が簡単で素子数が少なくてす
むという特徴がある。しかしＱｔｓ＋Ｑｘ＜のｒ−ト、
ソース間は順方向に電圧が加わるために、ｒ−ト電圧は
ショットキーの順方向電圧（約０．８Ｖ）にクランプさ
れる。このため低レベルの浮き上がりを考慮すると論理
振幅は０．６ｖ程度しかとれず、ノイズマーシン電圧が
非常に小さくなってしまう。さらに、ＬＳＩレベルで考
えると、数百〜数千のトランジスタを同一チップに作る
ために、ピンチオフ電圧のばらつき、ファンアウト数の
違いによる、オン電圧の変化などを考慮しなければなら
ず、ます１すノイズマージン電圧は小さくなる。ちなみ
に、ノイズマージンを圧ｔ−０として、１００素子レベ
ルのＩＣで許容されるピンチオフ電圧のばらつきは約２
０ｍＶであるという報告もある（昭和５６年電子通信学
会全国大会１ノーマリオフＧａＡｓ ＩＣ用ＦＥＴシ
きい値′１圧の検討”平山他）。
−ｆ−）ＦＥＴを使用した第２図に示した論理回路が考
えられている。この回路はＤＣＦＬ （Ｄｌｒａｃｔ
Ｃｏｕｐｌａｄ Ｆｕｎｅ’ｔｌｏｎ Ｌｏｇｉｅ ）
と呼ばれている。Ｑｔｘ＊Ｑｓｓは電流負荷としてのノ
ーマリオン型ＦＥＴであシ、ＱｘｚｔＱｘａはドライバ
としてのノーマリオフ型ＦＥＴである０回路は帥構成と
なっている。この論理回路はｖ十の単一電源で動作する
という長所に加えて、構成が簡単で素子数が少なくてす
むという特徴がある。しかしＱｔｓ＋Ｑｘ＜のｒ−ト、
ソース間は順方向に電圧が加わるために、ｒ−ト電圧は
ショットキーの順方向電圧（約０．８Ｖ）にクランプさ
れる。このため低レベルの浮き上がりを考慮すると論理
振幅は０．６ｖ程度しかとれず、ノイズマーシン電圧が
非常に小さくなってしまう。さらに、ＬＳＩレベルで考
えると、数百〜数千のトランジスタを同一チップに作る
ために、ピンチオフ電圧のばらつき、ファンアウト数の
違いによる、オン電圧の変化などを考慮しなければなら
ず、ます１すノイズマージン電圧は小さくなる。ちなみ
に、ノイズマージンを圧ｔ−０として、１００素子レベ
ルのＩＣで許容されるピンチオフ電圧のばらつきは約２
０ｍＶであるという報告もある（昭和５６年電子通信学
会全国大会１ノーマリオフＧａＡｓ ＩＣ用ＦＥＴシ
きい値′１圧の検討”平山他）。
本発明は上記の点に鑑み、ノーマリオン型シ冒ットキー
グートＦＥＴをドライΔするインノ々−タを含む論理回
路でおって、論理振幅を十分大きくすることができ、し
かも単一電源で動作可能とした論理回路を提供するもの
である。
グートＦＥＴをドライΔするインノ々−タを含む論理回
路でおって、論理振幅を十分大きくすることができ、し
かも単一電源で動作可能とした論理回路を提供するもの
である。
本発明は、ノーマリオン型シ、ットキーｒ−） ＦＥＴ
をドライバとしそのドレインを負荷を介して！＃の高電
位端に接続してなるインバータを複数個縦続した回路を
含む論理回路において、（１）複数個のインバータのド
ライバＦＥＴのソースを共進接続して、このソースと前
記電源の低電位端との間にソース電位をその低電位端よ
り浮かす少くとも１個のダイオードまたに抵抗を接続す
ること、および（２）複数個のインノ９−夕はレベルシ
フト回路を介して縦続すること、を特徴としており、こ
れによシ上記目的を達成することができる。
をドライバとしそのドレインを負荷を介して！＃の高電
位端に接続してなるインバータを複数個縦続した回路を
含む論理回路において、（１）複数個のインバータのド
ライバＦＥＴのソースを共進接続して、このソースと前
記電源の低電位端との間にソース電位をその低電位端よ
り浮かす少くとも１個のダイオードまたに抵抗を接続す
ること、および（２）複数個のインノ９−夕はレベルシ
フト回路を介して縦続すること、を特徴としており、こ
れによシ上記目的を達成することができる。
第３図は本発明の論理回路の原理図を示す。
Ｑ１１〜Ｑｓｓはピンチオフ電圧がほぼ−ｖｓ８に等し
いノーマリオンタイプ型ショットキーｒ−トＦＥＴから
なるドライバでおり、そのソースは共通接続されている
。ｖ、ＢはこれらのＦＥＴのソース電位を接地電位から
浮かすための定電圧である。またｖＬ はドレイン電
位からｒ−）電位をレベルシフトするための定電圧であ
る。
いノーマリオンタイプ型ショットキーｒ−トＦＥＴから
なるドライバでおり、そのソースは共通接続されている
。ｖ、ＢはこれらのＦＥＴのソース電位を接地電位から
浮かすための定電圧である。またｖＬ はドレイン電
位からｒ−）電位をレベルシフトするための定電圧であ
る。
Ｑｓａ〜ＱｓｓはそれぞれＱｍｘ−Ｑｍｘの電流源負荷
である。
である。
次に第３図の電圧、電流の関係を、考える。この回路の
入力端ｒ−）電圧が最初、接地電位に近いときは、Ｑｔ
ｔのゲート、ソース電圧は−ｖ８１１にほぼ等しく、そ
のピンチオフ電圧が−ＶｓｇであるのでＱｚｌＵピンチ
オフしており、流れる電流はほぼ０である。この時Ｑｓ
ｌのＰレイン電圧は約０．８Ｖ＋Ｖ８８＋ＶＬとなる。
入力端ｒ−）電圧が最初、接地電位に近いときは、Ｑｔ
ｔのゲート、ソース電圧は−ｖ８１１にほぼ等しく、そ
のピンチオフ電圧が−ＶｓｇであるのでＱｚｌＵピンチ
オフしており、流れる電流はほぼ０である。この時Ｑｓ
ｌのＰレイン電圧は約０．８Ｖ＋Ｖ８８＋ＶＬとなる。
これは次段のＦＥＴ −Ｑ 、２（７１１” −） 、
ソース接合がショットキー接合で順方向にバイアスされ
るためＱ！、のゲートはＱｍｘのソース電位（ｖｓ８）
から順方向にショットキー電圧（約Ｏ，Ｓ Ｖ ）だけ
高い電圧（ｏ、ｓｖ＋Ｖｓ８）にクランプされるためで
ある。
ソース接合がショットキー接合で順方向にバイアスされ
るためＱ！、のゲートはＱｍｘのソース電位（ｖｓ８）
から順方向にショットキー電圧（約Ｏ，Ｓ Ｖ ）だけ
高い電圧（ｏ、ｓｖ＋Ｖｓ８）にクランプされるためで
ある。
よってＱｚｌのドレイン、ソース電圧ｖＤ１１ハ約ｏ、
ｓｖ＋ｖ□となる。この状態は第４図の■ＤＢ −ＩＤ
特性図で示すとＡ点である。
ｓｖ＋ｖ□となる。この状態は第４図の■ＤＢ −ＩＤ
特性図で示すとＡ点である。
次にトランジスタＱｚｍの状態を考える。Ｑ■はダート
がソースに対して０．８ｖ高いのでオン状態にあり、負
荷Ｑｚｓの電流はＱｓｓのドレインを流となってチャン
ネルを流れる。よってそのドレイン電位は婆−スミ位と
ほぼ等しい電位■ｓ８まで降下し、■Ｄｓはほぼ０であ
る。この状態をＶＤ、−Ｉ、の関係を示す第４図で示す
とＢ点となり、流れている電流は負荷ＱＣｓの電流工。
がソースに対して０．８ｖ高いのでオン状態にあり、負
荷Ｑｚｓの電流はＱｓｓのドレインを流となってチャン
ネルを流れる。よってそのドレイン電位は婆−スミ位と
ほぼ等しい電位■ｓ８まで降下し、■Ｄｓはほぼ０であ
る。この状態をＶＤ、−Ｉ、の関係を示す第４図で示す
とＢ点となり、流れている電流は負荷ＱＣｓの電流工。
である、ここで負荷Ｑｓａの電流はＱｘｓのｆ−）を通
してソースに流れ込んでいる。
してソースに流れ込んでいる。
次にこの回路の入力端電位を正に加えていくと第５図に
示したような入、出力特性が得られる。ここでしきい値
電圧は ■Ｌ メルトとなる。ここでピンチオフ電圧はＩｖ、
Ｉ≦ＩＶＬ１の関係が成立している。
示したような入、出力特性が得られる。ここでしきい値
電圧は ■Ｌ メルトとなる。ここでピンチオフ電圧はＩｖ、
Ｉ≦ＩＶＬ１の関係が成立している。
以上から本発明の論理回路は、ノーマリオン型のＰＥＴ
をドライバとして用いながら、単一電源で動作を行い、
しかも論理振幅がＯ，ＳＶ以上とれる高速動作に適した
論理回路であることが明らかである。
をドライバとして用いながら、単一電源で動作を行い、
しかも論理振幅がＯ，ＳＶ以上とれる高速動作に適した
論理回路であることが明らかである。
次に本発明の具体的な実施例について説明する。第６図
は本発明の一実施例を示す、第３図と同じ働きをするも
のには同一の記号を付けである。電流源負荷Ｑ１１４〜
Ｑ■はノーアリオン型のショットキ−ｆ −） ＦＥＴ
のダートとソースを接続したアクティブローＰである。
は本発明の一実施例を示す、第３図と同じ働きをするも
のには同一の記号を付けである。電流源負荷Ｑ１１４〜
Ｑ■はノーアリオン型のショットキ−ｆ −） ＦＥＴ
のダートとソースを接続したアクティブローＰである。
レベルシフト用定圧ＶＬｖＬ を得るためにショット
キーダイオードＯａｔ〜Ｄ１ｍを用いておシ、シフト電
圧はショットキーの順方向電圧（約０．８Ｖ）である。
キーダイオードＯａｔ〜Ｄ１ｍを用いておシ、シフト電
圧はショットキーの順方向電圧（約０．８Ｖ）である。
さらにこのレベルシフト電圧ヲ一定に保つためにＱ２４
〜Ｑｚｓに比べて電流値の小さな電流源として、ノーマ
リオン型シ、ットキ−’ｒ’ −） ＦＥＴ Ｑ ｚｔ
〜Ｑ！９が接続されている。また、ドライバＦＥＴの共
通接続したノース電位を接地電位よりも正にする定電圧
ｖ８８としてやはりショットキーダイオードＩ）ｓｔを
利用して、その順方向電圧（約Ｏ，ＳＶ）を用いている
。ここで、このダイオードＤ３１に流れる電流は、常に
電流源負荷Ｑ２４〜Ｑ２６の電流の総和となるので一定
であり、定電圧として動作することになる。
〜Ｑｚｓに比べて電流値の小さな電流源として、ノーマ
リオン型シ、ットキ−’ｒ’ −） ＦＥＴ Ｑ ｚｔ
〜Ｑ！９が接続されている。また、ドライバＦＥＴの共
通接続したノース電位を接地電位よりも正にする定電圧
ｖ８８としてやはりショットキーダイオードＩ）ｓｔを
利用して、その順方向電圧（約Ｏ，ＳＶ）を用いている
。ここで、このダイオードＤ３１に流れる電流は、常に
電流源負荷Ｑ２４〜Ｑ２６の電流の総和となるので一定
であり、定電圧として動作することになる。
本回路のＦＥＴのピンチオフ電圧は約−〇、８Ｖとなり
、又論理振幅は約１，６■となる。
、又論理振幅は約１，６■となる。
第７図〜第１２図は第６図を変形した実施例の要部を示
すものである。第７図では、ソース電位を決める定電圧
源として抵抗Ｒ１を用いている。Ｒ１に流れる電流は全
ての電流源負荷の和Σ■１となるので一定であり、よっ
てソース電。
すものである。第７図では、ソース電位を決める定電圧
源として抵抗Ｒ１を用いている。Ｒ１に流れる電流は全
ての電流源負荷の和Σ■１となるので一定であり、よっ
てソース電。
位１’ｉＲ１ｓΣ１１となる。またレベルシフト用定電
圧源には抵抗Ｒ３を用いている。ＦＥＴ １にオフさせ
るためにＱ１０による電流値を１１としてｌ Ｒｘ ４
ｓ ｌ”１ｖｐｌノ関係となっている。
圧源には抵抗Ｒ３を用いている。ＦＥＴ １にオフさせ
るためにＱ１０による電流値を１１としてｌ Ｒｘ ４
ｓ ｌ”１ｖｐｌノ関係となっている。
第８図はソース電位を浮かすために２個のシ、ットキー
ダイオードＤ １１１ ｅ Ｄ ３１１を用い、レベル
シフト用としても２個のショットキーダイオードＤ １
１１ ＋ Ｄ １１ｍを使用して、論理振幅を０．８＋
２Ｖ、、（上２゜４Ｖ）とした回路である。
ダイオードＤ １１１ ｅ Ｄ ３１１を用い、レベル
シフト用としても２個のショットキーダイオードＤ １
１１ ＋ Ｄ １１ｍを使用して、論理振幅を０．８＋
２Ｖ、、（上２゜４Ｖ）とした回路である。
ピンチオフ電圧Ｖ、はｌ ｖｐｉ＜ ＄２Ｖ８８１の関
係である。
係である。
第９図は電流源ＦＥＴ −Ｑ ２ｒのドレイン電位を接
地電位から■ｌ１８だけ浮かすことによって、より良好
な定電流動作を行なわせるための構成である。ｆ−）電
位ｕＶＢ８から０．８＋２Ｖ、ｓ’）で動作し論理振幅
は０．８十“ｖ８８（＝１．６Ｖ）である。
地電位から■ｌ１８だけ浮かすことによって、より良好
な定電流動作を行なわせるための構成である。ｆ−）電
位ｕＶＢ８から０．８＋２Ｖ、ｓ’）で動作し論理振幅
は０．８十“ｖ８８（＝１．６Ｖ）である。
第１０図はｇｇ６図の回路に、Ｄ３１と逆並夕ＩＪにシ
ョットキーダイオードＤ３！に入１ｚ−Ｃｈる。このダ
イオードＤ３ｇは逆バイアスされているために容量とし
て働き、スイッチング動作上でＱｉｔのソース電位に若
干生じるり、ゾルを吸収するためのデカップリング容量
動作を行っている。
ョットキーダイオードＤ３！に入１ｚ−Ｃｈる。このダ
イオードＤ３ｇは逆バイアスされているために容量とし
て働き、スイッチング動作上でＱｉｔのソース電位に若
干生じるり、ゾルを吸収するためのデカップリング容量
動作を行っている。
第１１図はレベルシフトをＦＥＴ −ＱＬを利用して行
っている例である。 ＦＥＴ −ＱＬのピンチオフ電圧
はほぼ０■であり、その時の電流値は電流源ＦＥＴ−Ｑ
ｚｔのそれとほぼ等しくなるように設定されている。ソ
ースフォロアのレベルシフトを使うことによってさらに
次段へのドライブ能力が増す。
っている例である。 ＦＥＴ −ＱＬのピンチオフ電圧
はほぼ０■であり、その時の電流値は電流源ＦＥＴ−Ｑ
ｚｔのそれとほぼ等しくなるように設定されている。ソ
ースフォロアのレベルシフトを使うことによってさらに
次段へのドライブ能力が増す。
第１２図はレベルシフトに第１１図と同様のソースフォ
ロアとショットキーダイオードＤ、１の組合せを使用し
た例でおる。
ロアとショットキーダイオードＤ、１の組合せを使用し
た例でおる。
さらに図示は行なわなかったがショットキーダイオード
のブレークダウン電圧を利用したレベルシフトも考えら
れる。
のブレークダウン電圧を利用したレベルシフトも考えら
れる。
さらに以上の回路の組合わせも当然可能である。
以上、本発明によれば通常のノーマリオン型ショットキ
ーダー） ＦＥＴのプロセスを利用して、ノーマリオン
型のＦＥＴ構成による、論理振幅が０．８ｖ以上と大き
く、しかも、単一電源で動作する高速ディジタル回路が
実現できる。
ーダー） ＦＥＴのプロセスを利用して、ノーマリオン
型のＦＥＴ構成による、論理振幅が０．８ｖ以上と大き
く、しかも、単一電源で動作する高速ディジタル回路が
実現できる。
第１図（、） 、 伽）は従来の７−マリオン型ショッ
トキーｒ−）ＦＥＴ構成による論理回路（ＢＦＬ ）と
その論理図、第２図は従来のノーマリオフ型シ、、トキ
−ｆ−）ＦＥＴ構成による論理回路（ＤＣＦＬ）図、第
３図は本発明の原理構成を示す図、第４図はその動作を
説明するためのＩ、 −ＶＤ８％性図、第５図は同じく
入出力％性図、第６図は本発明の一実施例の論理回路図
、第７図〜第１２図は本発明の他の実施例の要部を示す
図である。 Ｑ ｚｓ ＋ Ｑ １ｍ ｌ Ｑ ２Ｂ ”’ドライ”
ＦＥＴ％Ｑ ｚａ ＋Ｑ ｍｓ ｒ Ｑ ｘｓ−電流
源負荷ＦＥＴ％ Ｄｓｘ ｔ Ｄｘｓ ｔＤ２露ｔＩ）
ｍｓ・・・シ１．トキーダイオード、Ｑｘｖ・・・電流
源ＦＥＴ％Ｒ１＋ Ｒ鵞・・・抵抗、ＱＬ・・・ソース
フォロアＦＥＴ 。 （ａ ） ？ ■− 第２図 ■＋ 第３図 、■−と 第４図 第５図 １シ ・第７図 第８図 第９函 第１２図
トキーｒ−）ＦＥＴ構成による論理回路（ＢＦＬ ）と
その論理図、第２図は従来のノーマリオフ型シ、、トキ
−ｆ−）ＦＥＴ構成による論理回路（ＤＣＦＬ）図、第
３図は本発明の原理構成を示す図、第４図はその動作を
説明するためのＩ、 −ＶＤ８％性図、第５図は同じく
入出力％性図、第６図は本発明の一実施例の論理回路図
、第７図〜第１２図は本発明の他の実施例の要部を示す
図である。 Ｑ ｚｓ ＋ Ｑ １ｍ ｌ Ｑ ２Ｂ ”’ドライ”
ＦＥＴ％Ｑ ｚａ ＋Ｑ ｍｓ ｒ Ｑ ｘｓ−電流
源負荷ＦＥＴ％ Ｄｓｘ ｔ Ｄｘｓ ｔＤ２露ｔＩ）
ｍｓ・・・シ１．トキーダイオード、Ｑｘｖ・・・電流
源ＦＥＴ％Ｒ１＋ Ｒ鵞・・・抵抗、ＱＬ・・・ソース
フォロアＦＥＴ 。 （ａ ） ？ ■− 第２図 ■＋ 第３図 、■−と 第４図 第５図 １シ ・第７図 第８図 第９函 第１２図
Claims (2)
- （１） ノーマリオン型シヨ、トキーｒ−トＦＥＴを
ドライ・々としそのドレインを負荷を介して電源の高電
位端に接続してなるインバータを複数個縦続した回路を
含む論理回路において、前記複数個のインバータのドラ
イバＦＥＴのソースを共通接続してこのソースと前記電
源の低電位端との間にソース電位を上記低電位端より浮
かす少くとも１個のダイオードまたは抵抗を接続し、か
つ前記複数個のインバータはレベルシフト回路を介して
縦続してなることを特徴とする論理回路。 - （２） レベルシフト回路は少なくとも１個のダイオ
ードまたは抵抗からなりその終端と前記低電位端との間
に電流源を有する特許請求の範囲第１項記載の論理回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155175A JPS5856531A (ja) | 1981-09-30 | 1981-09-30 | 論理回路 |
| EP82108934A EP0075915B1 (en) | 1981-09-30 | 1982-09-27 | Logic circuit operable by a single power voltage |
| DE8282108934T DE3276988D1 (en) | 1981-09-30 | 1982-09-27 | Logic circuit operable by a single power voltage |
| US06/427,725 US4491747A (en) | 1981-09-30 | 1982-09-29 | Logic circuit using depletion mode field effect switching transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155175A JPS5856531A (ja) | 1981-09-30 | 1981-09-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856531A true JPS5856531A (ja) | 1983-04-04 |
| JPH0311129B2 JPH0311129B2 (ja) | 1991-02-15 |
Family
ID=15600129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155175A Granted JPS5856531A (ja) | 1981-09-30 | 1981-09-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856531A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030640U (ja) * | 1983-08-08 | 1985-03-01 | 沖電気工業株式会社 | ディジタル論理回路 |
| JPS61131617A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS6297427A (ja) * | 1985-08-09 | 1987-05-06 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50149244A (ja) * | 1974-04-08 | 1975-11-29 |
-
1981
- 1981-09-30 JP JP56155175A patent/JPS5856531A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50149244A (ja) * | 1974-04-08 | 1975-11-29 |
Cited By (5)
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| JPS6030640U (ja) * | 1983-08-08 | 1985-03-01 | 沖電気工業株式会社 | ディジタル論理回路 |
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| JPH0528528B2 (ja) * | 1984-11-30 | 1993-04-26 | Tokyo Shibaura Electric Co | |
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| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
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| Publication number | Publication date |
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| JPH0311129B2 (ja) | 1991-02-15 |
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