JPS61131617A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS61131617A JPS61131617A JP59253004A JP25300484A JPS61131617A JP S61131617 A JPS61131617 A JP S61131617A JP 59253004 A JP59253004 A JP 59253004A JP 25300484 A JP25300484 A JP 25300484A JP S61131617 A JPS61131617 A JP S61131617A
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- Japan
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- power supply
- circuit
- supply terminal
- mos type
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- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、例えば実行チャンネル長が１μｍ以下の高
密度に微細化されたＭＯＳトランジスタを含むＭＯＳ型
半導体装置に関する。
密度に微細化されたＭＯＳトランジスタを含むＭＯＳ型
半導体装置に関する。
［発明の技術的背景とその問題点］
一般にＭＯＳトランジスタを含むＭＯＳ型半導体装置の
発展には目覚ましいものがあり、１９６０年代の後半で
は実効チャンネル長が約１０μｍのＭｏＳトランジスタ
による集積度が数十乃至数百素子のものが実現されてい
る。さらに微細加工化、高集積化が進み、近年では、実
効チャンネル長が１．５μｍ程度で素子数も数十万素子
のＶＬＳＩへと発展を続け、さらには実効チャンネル長
が１μｍ以下の高集積度ＭＯＳトランジスタによる、よ
り高速で低消費電力の半導体装置が実現されるようにな
ってきた。
発展には目覚ましいものがあり、１９６０年代の後半で
は実効チャンネル長が約１０μｍのＭｏＳトランジスタ
による集積度が数十乃至数百素子のものが実現されてい
る。さらに微細加工化、高集積化が進み、近年では、実
効チャンネル長が１．５μｍ程度で素子数も数十万素子
のＶＬＳＩへと発展を続け、さらには実効チャンネル長
が１μｍ以下の高集積度ＭＯＳトランジスタによる、よ
り高速で低消費電力の半導体装置が実現されるようにな
ってきた。
ところで、従来のＭＯＳ型半導体装置は、外部供給電源
で直接に内部機能回路を動作させていて、供給電源電圧
も内部機能回路を構成するＭＯＳトランジスタの実効チ
ャンネル長の縮小と共に低減されてきている。例えば、
上記１．５μｍの実効チャンネル長のものでは、５Ｖ単
一電源下で動作させている。
で直接に内部機能回路を動作させていて、供給電源電圧
も内部機能回路を構成するＭＯＳトランジスタの実効チ
ャンネル長の縮小と共に低減されてきている。例えば、
上記１．５μｍの実効チャンネル長のものでは、５Ｖ単
一電源下で動作させている。
しかしながら、さらに微細化されたＭＯＳ素子は、信頼
性の面から考えて、従来と同一の電源電圧下で動作させ
るのは困難である。何故ならば、ＭＯＳ素子中での電界
が高まることにより高いエネルギーを持ったキャリアが
酸化膜中に飛込み、素子の信頼性を損うためである。ま
た、従来のＭＯＳ型半導体装置では、閾電圧以下での漏
れ電流および拡散層を含むノードのアンダーシュートの
問題等を解決するためや、拡散層の接合容量を小さくす
るために、例えばＮチャンネル素子の場合で述べれば、
半導体基板を接地電位より低い電位にバイアスし素子接
合を逆バイアスしていた。
性の面から考えて、従来と同一の電源電圧下で動作させ
るのは困難である。何故ならば、ＭＯＳ素子中での電界
が高まることにより高いエネルギーを持ったキャリアが
酸化膜中に飛込み、素子の信頼性を損うためである。ま
た、従来のＭＯＳ型半導体装置では、閾電圧以下での漏
れ電流および拡散層を含むノードのアンダーシュートの
問題等を解決するためや、拡散層の接合容量を小さくす
るために、例えばＮチャンネル素子の場合で述べれば、
半導体基板を接地電位より低い電位にバイアスし素子接
合を逆バイアスしていた。
（第８図参照）
しかし、従来の基板バイアスは、上記第８図に示したよ
うに、同一の半導体チップ上に形成された基板バイアス
発生回路（ＳＳＢ）で負の電位（Ｎ−ｃｈ）を発生する
ため、このバイアス発生回路で無駄な電力が消費されて
しまい、たとえスタンバイ時でも余分な電力が消費され
ていた。また、例えば上記基板バイアスを０ＭＯＳ素子
で印加する場合には、ＮチャンネルＭＯＳトランジスタ
のソースおよびドレイン領域のＮ“拡散層とＰウェル領
域およびＮ基板とで形成されるＮＰＮトランジスタまた
は上記ソースおよびドレイン領域のＮ＋拡散層とＰ基板
およびＮウェル領域で形成されるＮＰＮトランジスタの
エミッターベース間に、高インピーダンスの基板バイア
ス発生回路が介在されるため、ラッチアップという０Ｍ
Ｏ３特有の問題が生じ易いという欠点があった。
うに、同一の半導体チップ上に形成された基板バイアス
発生回路（ＳＳＢ）で負の電位（Ｎ−ｃｈ）を発生する
ため、このバイアス発生回路で無駄な電力が消費されて
しまい、たとえスタンバイ時でも余分な電力が消費され
ていた。また、例えば上記基板バイアスを０ＭＯＳ素子
で印加する場合には、ＮチャンネルＭＯＳトランジスタ
のソースおよびドレイン領域のＮ“拡散層とＰウェル領
域およびＮ基板とで形成されるＮＰＮトランジスタまた
は上記ソースおよびドレイン領域のＮ＋拡散層とＰ基板
およびＮウェル領域で形成されるＮＰＮトランジスタの
エミッターベース間に、高インピーダンスの基板バイア
ス発生回路が介在されるため、ラッチアップという０Ｍ
Ｏ３特有の問題が生じ易いという欠点があった。
［発明の目的］
本発明は上記の点に鑑みてなされたもので、例えば素子
の集積度を高密度に微細化した場合でも、外部電源電圧
が直接供給されることなく、信頼性の高い動作が可能に
なると共に、スタンバイ時における消費電力の大幅な低
減化が可能になるＭＯＳ型半導体装置を提供することを
目的とする。
の集積度を高密度に微細化した場合でも、外部電源電圧
が直接供給されることなく、信頼性の高い動作が可能に
なると共に、スタンバイ時における消費電力の大幅な低
減化が可能になるＭＯＳ型半導体装置を提供することを
目的とする。
［発明の概要］
すなわちこの発明に係わるＭＯＳ型半導体装置は、外部
電源端子から供給される電源電圧を、その電圧降下が電
流に対して非線形性を示す定電圧降下回路を介して降下
させ、この降下電圧を同一基板上に形成されたＭＯＳ型
主回路の内部電源端子に供給し、そして上記基板領域ま
たはそのウェル領域を上記外部電源端子に接続するよう
にしたものである。
電源端子から供給される電源電圧を、その電圧降下が電
流に対して非線形性を示す定電圧降下回路を介して降下
させ、この降下電圧を同一基板上に形成されたＭＯＳ型
主回路の内部電源端子に供給し、そして上記基板領域ま
たはそのウェル領域を上記外部電源端子に接続するよう
にしたものである。
「発明の実施例］
以下図面を参照して本発明の一実施例を説明する。
第１図はその概念的なブロック構成を示すもので、この
ＭＯＳ型半導体装置は例えばその実効チャンネル長が１
μｍ以下に微細化されたＭＯＳ型主回路１１と定電圧降
下回路１２とから構成される。
ＭＯＳ型半導体装置は例えばその実効チャンネル長が１
μｍ以下に微細化されたＭＯＳ型主回路１１と定電圧降
下回路１２とから構成される。
上記主回路１１の内部電源端子Ｖｓは定電圧降下回路１
２を介して接地電位となる外部電源端子Ｖｓｓに接続さ
れる。また、上記ＭＯＳ型主回路１１を構成する素子の
基板領域またはウェル領域には、上記定電圧降下回路１
２が接続された側の外部電源端子ＶＳＳが接続される。
２を介して接地電位となる外部電源端子Ｖｓｓに接続さ
れる。また、上記ＭＯＳ型主回路１１を構成する素子の
基板領域またはウェル領域には、上記定電圧降下回路１
２が接続された側の外部電源端子ＶＳＳが接続される。
次に、第２図は上記第１図における実施例回路の具体的
な回路構成を示すもので、ＭＯ３型トランジスタＱ２〜
Ｑ６で構成される主回路１１の高電位側の電源端子ＶＳ
には、定電圧降下回路１２を介して接地電位の外部電源
端子Ｖｓｓを接続する。この定電圧降下回路１２は、ゲ
ート７４極とソース電極とを接続したＭＱＳ トランジ
スタＱ１と、ダイオードＤｉ 、Ｄ２とをそれぞれ直列
に接続して構成する。ここで、上記定電圧降下回路１２
の電流電圧特性は、例えば第３図に示すように、点Ａ、
Ｂを通る電流依存性の小さい定電圧特性、つまり電圧降
下Ｖが電流Ｉに対して非線形を示す特性を有している。
な回路構成を示すもので、ＭＯ３型トランジスタＱ２〜
Ｑ６で構成される主回路１１の高電位側の電源端子ＶＳ
には、定電圧降下回路１２を介して接地電位の外部電源
端子Ｖｓｓを接続する。この定電圧降下回路１２は、ゲ
ート７４極とソース電極とを接続したＭＱＳ トランジ
スタＱ１と、ダイオードＤｉ 、Ｄ２とをそれぞれ直列
に接続して構成する。ここで、上記定電圧降下回路１２
の電流電圧特性は、例えば第３図に示すように、点Ａ、
Ｂを通る電流依存性の小さい定電圧特性、つまり電圧降
下Ｖが電流Ｉに対して非線形を示す特性を有している。
すなわち、主回路電流ＩＡはそれぞれの動作モードによ
り大きく変動するが、これに伴う点Ａ、Ｂに対応する電
圧Ｖｓ１． Ｖｓ２は、小さな範囲内のみでの電圧変動
に抑さえられる。ここで、上記トランジスタＱ１は、例
えば主回路１１が電流を流さないスタンバイ時にある場
合でも、電源端子Ｖｓ−Ｖｓｓ間に１ダイオードＤ１当
り例えば０．７ Ｖ程度の電位差を設定し基板バイアス
を供給するためのものである。この場合、その消費電流
は極めて小さな値で済むようになる。また、これにより
、電源の投入直後に外部電源端子ＶＳＳをを介して各Ｍ
ＯＳトランジスタ０２〜Ｑ６に負の基板バイアスが供給
されるようになる。また、上記定電圧降下回路１２は、
主回路１１で消費される大電流を供給することが可能な
電流駆動能力を有するもので、これによりＭＯ３型主回
路１１に供給される電圧は、例えば上記第３図における
点Ａに対応するＶｓ２に降下されるようになる。したが
って、微細化されたＭＯＳ型回路１１の高い動作信頼性
が得られるようにな゛る。
り大きく変動するが、これに伴う点Ａ、Ｂに対応する電
圧Ｖｓ１． Ｖｓ２は、小さな範囲内のみでの電圧変動
に抑さえられる。ここで、上記トランジスタＱ１は、例
えば主回路１１が電流を流さないスタンバイ時にある場
合でも、電源端子Ｖｓ−Ｖｓｓ間に１ダイオードＤ１当
り例えば０．７ Ｖ程度の電位差を設定し基板バイアス
を供給するためのものである。この場合、その消費電流
は極めて小さな値で済むようになる。また、これにより
、電源の投入直後に外部電源端子ＶＳＳをを介して各Ｍ
ＯＳトランジスタ０２〜Ｑ６に負の基板バイアスが供給
されるようになる。また、上記定電圧降下回路１２は、
主回路１１で消費される大電流を供給することが可能な
電流駆動能力を有するもので、これによりＭＯ３型主回
路１１に供給される電圧は、例えば上記第３図における
点Ａに対応するＶｓ２に降下されるようになる。したが
って、微細化されたＭＯＳ型回路１１の高い動作信頼性
が得られるようにな゛る。
ここで、第４図は、上記第２図における定電圧降下回路
１２のダイオード構造を基板断面にて示すもので、端子
Ｋをエミッタ、端子Ａをベース、コレクタにそれぞれ接
続した構成とし、上記端子には■ＳＳに、また上記端子
ＡはＶＳおよび高抵抗Ｒを介してＶｃｃに接続される。
１２のダイオード構造を基板断面にて示すもので、端子
Ｋをエミッタ、端子Ａをベース、コレクタにそれぞれ接
続した構成とし、上記端子には■ＳＳに、また上記端子
ＡはＶＳおよび高抵抗Ｒを介してＶｃｃに接続される。
すなわち、ベース領域となるＰ型拡敢層をＮ型のコレク
タ領域で囲むことにより、Ｋ端子を介してＮ＋領領域ら
注入された電子は、上記コレクタ領域にて完全に集めら
れるようになり、単にＰＮ接合で形成した場合とは異な
り、基板中を少数キャリアが拡散することなく、ラッチ
アップ等の問題は防止されるようになる。
タ領域で囲むことにより、Ｋ端子を介してＮ＋領領域ら
注入された電子は、上記コレクタ領域にて完全に集めら
れるようになり、単にＰＮ接合で形成した場合とは異な
り、基板中を少数キャリアが拡散することなく、ラッチ
アップ等の問題は防止されるようになる。
次に、第５図乃至第７図にそれぞれこの発明の他の実施
例を示す。
例を示す。
まず、第５図における実施例回路では、ＭＯ３型回路１
１．Ｉ２．１！内において、特に小さな撮幅を検出する
必要のある入力段回路■１の電源端子のみを、直接定電
圧降下回路１２の外部電源端子ＶＳＳに接続する。これ
により、上記入力段回路■１が、多少と言えども変動す
る定電圧降下回路１２の降下電圧ＶＳに影響されること
はない。ここで、上記入力段Ｉ！におけるＭＯＳトラン
ジスタのみ高耐圧化する。この場合、入力段１１の占め
る基板上の面積は極めて少ないため、素子の集積密度に
はほとんど影響を与えることはない。
１．Ｉ２．１！内において、特に小さな撮幅を検出する
必要のある入力段回路■１の電源端子のみを、直接定電
圧降下回路１２の外部電源端子ＶＳＳに接続する。これ
により、上記入力段回路■１が、多少と言えども変動す
る定電圧降下回路１２の降下電圧ＶＳに影響されること
はない。ここで、上記入力段Ｉ！におけるＭＯＳトラン
ジスタのみ高耐圧化する。この場合、入力段１１の占め
る基板上の面積は極めて少ないため、素子の集積密度に
はほとんど影響を与えることはない。
また、第６図における実施例回路では、本発明をメモリ
装置に応用した場合を示すもので、図中のメモリセルア
レイＭＣＡ内には１つのメモリセルのみ示しているが、
実際にはこのようなメモリセルが行列状に多数配列され
るものとする。つまり、このメモリセルアレイＭＣＡに
おいては、行方向に走るワード線ＷＬにより選択トラン
ジスタＱを０Ｎ１０ＦＦせしめメモリセルの選択を行な
い、列方向に走るビット線ＢＬにより信号の当込みおよ
び呼出しを行なうものである。ここでビット線駆動回路
り日の電源端子に、電圧降下回路１２からの降下電圧Ｖ
Ｓを供給し、ビット線ＢＬのレベルおよびメモリセルノ
ードＭが上記降下電圧Ｖｓより低下しないようにする。
装置に応用した場合を示すもので、図中のメモリセルア
レイＭＣＡ内には１つのメモリセルのみ示しているが、
実際にはこのようなメモリセルが行列状に多数配列され
るものとする。つまり、このメモリセルアレイＭＣＡに
おいては、行方向に走るワード線ＷＬにより選択トラン
ジスタＱを０Ｎ１０ＦＦせしめメモリセルの選択を行な
い、列方向に走るビット線ＢＬにより信号の当込みおよ
び呼出しを行なうものである。ここでビット線駆動回路
り日の電源端子に、電圧降下回路１２からの降下電圧Ｖ
Ｓを供給し、ビット線ＢＬのレベルおよびメモリセルノ
ードＭが上記降下電圧Ｖｓより低下しないようにする。
これによりビット線Ｂしは、常に基板電位より高いレベ
ルで維持されるようになり、その接合容量による浮遊容
量は減少するようになる。また、それぞれのメモリセル
の容量素子Ｃｌ１ｌにおける共通の端子電圧Ｖｐ １ａ
ｔｅが変動すると、これに伴いメモリノードＭも容量結
合により変動するが、もし上記容量素子Ｃａｌの端子電
圧ｖｐ＋ａｔｅが例えば電源にノイズが入ったこと等に
より負の方向に変動した場合には、上記メモリノードＭ
は書込まれた最低電位よりも低い電圧となる。つまり、
このような場合においても、上記電圧降下回路１２の出
力電圧Ｖｓと基板電位ＶＳＳとに差があるため、素子の
ＰＮ接合間が順バイアスになることはない。
ルで維持されるようになり、その接合容量による浮遊容
量は減少するようになる。また、それぞれのメモリセル
の容量素子Ｃｌ１ｌにおける共通の端子電圧Ｖｐ １ａ
ｔｅが変動すると、これに伴いメモリノードＭも容量結
合により変動するが、もし上記容量素子Ｃａｌの端子電
圧ｖｐ＋ａｔｅが例えば電源にノイズが入ったこと等に
より負の方向に変動した場合には、上記メモリノードＭ
は書込まれた最低電位よりも低い電圧となる。つまり、
このような場合においても、上記電圧降下回路１２の出
力電圧Ｖｓと基板電位ＶＳＳとに差があるため、素子の
ＰＮ接合間が順バイアスになることはない。
尚、上記各実施例では、定電圧降下回路１２をそれぞれ
定電位側の外部電源端子ＶｓｓとＭＯＳ型主回路１１の
内部電源端子ＶＳとの間に介在して構成する場合を述べ
たが、例えばそれぞれ高電位側の外部電源端子Ｖｃｃと
主回路１１の内部電源端子との間に介在し、Ｃ（コンプ
リメンタリ−）Ｍｏ８型回路におけるＰチャンネルＭＯ
Ｓトランジスタの基板バイアスを得るようにしてもよい
。ここで第７図におけるメモリ装置での実施例回路では
、それぞれ高電位側の外部電源端子Ｖｃｃとメモリセル
アレイＭＣＡのビット線駆動回路Ｄｅの内部電源端子Ｖ
ｃとの間に定電圧降下回路１２を介在して構成する。こ
れにより、ビット線ＢＬの電位が低下し上記駆動回路Ｄ
ＢのＭｏＳトランジスタの、特にソース・ドレイン間に
加わる電圧が下げられるようになり、上記実施例と同様
にして信頼性が向上する。また、これにより、ワード線
Ｗしの高圧電位をブートストラップ回路を用いて電ａｉ
ｉ！圧ｙｃｃより高くする必要がなくなる。
定電位側の外部電源端子ＶｓｓとＭＯＳ型主回路１１の
内部電源端子ＶＳとの間に介在して構成する場合を述べ
たが、例えばそれぞれ高電位側の外部電源端子Ｖｃｃと
主回路１１の内部電源端子との間に介在し、Ｃ（コンプ
リメンタリ−）Ｍｏ８型回路におけるＰチャンネルＭＯ
Ｓトランジスタの基板バイアスを得るようにしてもよい
。ここで第７図におけるメモリ装置での実施例回路では
、それぞれ高電位側の外部電源端子Ｖｃｃとメモリセル
アレイＭＣＡのビット線駆動回路Ｄｅの内部電源端子Ｖ
ｃとの間に定電圧降下回路１２を介在して構成する。こ
れにより、ビット線ＢＬの電位が低下し上記駆動回路Ｄ
ＢのＭｏＳトランジスタの、特にソース・ドレイン間に
加わる電圧が下げられるようになり、上記実施例と同様
にして信頼性が向上する。また、これにより、ワード線
Ｗしの高圧電位をブートストラップ回路を用いて電ａｉ
ｉ！圧ｙｃｃより高くする必要がなくなる。
［発明の効果］
以上のようにこの発明によれば、外部電源端子から供給
される電源電圧を、その電圧降下が電流に対して非線形
性を示す定電圧降下回路を介して降下させ、この降下電
圧を同一基板上に形成されたＭＯＳ型主回路の内部電源
端子に供給し、そして上記基板領域またはそのウェル領
域を上記外部電源端子に接続するようにしたので、例え
ば素子の集積度を高密度に微細化した場合でも、外部電
源電圧が直接供給されることなく、信頼性の高い動作が
可能になると共に、スタンバイ時における消費電力の大
幅な低減化が可能になるＭＯＳ型半導体装置を提供でき
る。
される電源電圧を、その電圧降下が電流に対して非線形
性を示す定電圧降下回路を介して降下させ、この降下電
圧を同一基板上に形成されたＭＯＳ型主回路の内部電源
端子に供給し、そして上記基板領域またはそのウェル領
域を上記外部電源端子に接続するようにしたので、例え
ば素子の集積度を高密度に微細化した場合でも、外部電
源電圧が直接供給されることなく、信頼性の高い動作が
可能になると共に、スタンバイ時における消費電力の大
幅な低減化が可能になるＭＯＳ型半導体装置を提供でき
る。
第１図はこの発明の一実施例に係わるＭＯＳ型半導体装
置を示す概略的ブロック構成図、第２図は上記第１図に
おけるＭＯ３型半導体装置の具体例を示す回路構成図、
第３図は上記第２図のＭＯＳ型半導体装置における定電
圧降下回路の電流電圧特性を示す図、第４図は上記第２
因のＭＯＳ型半導体装置における定電圧降下回路のダイ
オード構造を示す基板断面図、第５図乃至第７図はそれ
ぞれこの発明の他の実施例を示す図、第８図は従来のＭ
ＯＳ型半導体装置を示す図である。 １１・・・ＭＯ３型主回路、１２・・・定電圧降下回路
、ｖｓｓ、 ＶＣＣ・・・外部電源端子、Ｖｓ 、Ｖｃ
・・・内部電源端子、Ｑｌ〜Ｑ６・・・Ｍｏ８ トラン
ジスタ、Ｄｒ。 Ｄ２・・・ダイオード、■！・・・入力段回路、ＤＢ・
・・ビット線駆動回路。
置を示す概略的ブロック構成図、第２図は上記第１図に
おけるＭＯ３型半導体装置の具体例を示す回路構成図、
第３図は上記第２図のＭＯＳ型半導体装置における定電
圧降下回路の電流電圧特性を示す図、第４図は上記第２
因のＭＯＳ型半導体装置における定電圧降下回路のダイ
オード構造を示す基板断面図、第５図乃至第７図はそれ
ぞれこの発明の他の実施例を示す図、第８図は従来のＭ
ＯＳ型半導体装置を示す図である。 １１・・・ＭＯ３型主回路、１２・・・定電圧降下回路
、ｖｓｓ、 ＶＣＣ・・・外部電源端子、Ｖｓ 、Ｖｃ
・・・内部電源端子、Ｑｌ〜Ｑ６・・・Ｍｏ８ トラン
ジスタ、Ｄｒ。 Ｄ２・・・ダイオード、■！・・・入力段回路、ＤＢ・
・・ビット線駆動回路。
Claims (5)
- （１）外部から電源電圧が供給される外部電源端子と、
この外部電源端子から供給される電圧により生じる電圧
降下が電流に対して非線形性を示す定電圧降下回路と、
この定電圧降下回路を介して降下された電圧が供給され
る同一基板上に形成されたＭＯＳ型主回路の内部電源端
子とを具備し、上記基板領域またはそのウェル領域を上
記外部電源端子に接続したことを特徴とするＭＯＳ型半
導体装置。 - （２）上記定電圧降下回路は少なくとも１個以上のダイ
オードを直列に接続してなることを特徴とする特許請求
の範囲第１項記載のＭＯＳ型半導体装置。 - （３）上記定電圧降下回路はベース電極とコレクタ電極
とが接続された少なくとも１個以上のトランジスタを直
列に接続してなることを特徴とする特許請求の範囲第１
項記載のＭＯＳ型半導体装置。 - （４）上記ＭＯＳ型主回路はその入力段素子の電源端子
のみ上記外部電源端子に直接接続してなることを特徴と
する特許請求の範囲第１項記載のＭＯＳ型半導体装置。 - （５）上記ＭＯＳ型主回路の内部電源端子はメモリセル
用ビット線駆動回路の電源端子でなることを特徴とする
特許請求の範囲第１項記載のＭＯＳ型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253004A JPS61131617A (ja) | 1984-11-30 | 1984-11-30 | Ｍｏｓ型半導体装置 |
| US06/800,301 US4698789A (en) | 1984-11-30 | 1985-11-21 | MOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253004A JPS61131617A (ja) | 1984-11-30 | 1984-11-30 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131617A true JPS61131617A (ja) | 1986-06-19 |
| JPH0528528B2 JPH0528528B2 (ja) | 1993-04-26 |
Family
ID=17245148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59253004A Granted JPS61131617A (ja) | 1984-11-30 | 1984-11-30 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208496A (ja) * | 1986-03-10 | 1987-09-12 | Toshiba Corp | Ｍｏｓ集積回路 |
| JPS6364359A (ja) * | 1986-09-04 | 1988-03-22 | Sony Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856531A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 論理回路 |
-
1984
- 1984-11-30 JP JP59253004A patent/JPS61131617A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856531A (ja) * | 1981-09-30 | 1983-04-04 | Toshiba Corp | 論理回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208496A (ja) * | 1986-03-10 | 1987-09-12 | Toshiba Corp | Ｍｏｓ集積回路 |
| JPH0572040B2 (ja) * | 1986-03-10 | 1993-10-08 | Toshiba Kk | |
| JPS6364359A (ja) * | 1986-09-04 | 1988-03-22 | Sony Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528528B2 (ja) | 1993-04-26 |
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